CN112786701A - 半导体结构的形成方法 - Google Patents

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Abstract

一种半导体结构的形成方法，包括：提供衬底，所述衬底包括相邻的第一区域和第二区域，所述第一区域的所述衬底上形成有若干鳍部；在所述第一区域和所述第二区域的所述衬底上形成隔离结构；形成横跨所述第一区域的所述鳍部及所述隔离结构的栅极结构；刻蚀所述第二区域的所述隔离结构和所述衬底，形成第一开口；在所述第一开口内填充满导电材料层；刻蚀所述栅极结构至露出所述隔离结构，在所述栅极结构中形成第二开口，同时刻蚀去除所第一开口内部分厚度的所述导电材料层，形成电源轨。本发明实施例提供的形成方法，可以同时形成电源轨和栅极切割结构，可以简化工艺流程，提高生产效率，同时还有利于提高半导体结构的性能。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度、更高的集成度的方向发展。集成电路的演进过程中，半导体器件尺寸(例如，最小部件尺寸)的缩减同时增加了集成电路加工及制造的复杂性。
在集成电路的制造中，标准单元经常被用作构成集成电路的器件的基本元素。对标准单元进行布置和布线以形成功能电路。使用时，每个标准单元需要电源(Vdd)输入和接地(Vss)连接。为了对其各种组件提供电力，每个标准单元通常结合到电连接到标准单元的有源层的电源轨以提供电源(Vdd)。在一些情况下，可以对每个标准单元提供多个电源轨以分别提供电源(Vdd)和接地(Vss)。
通常标准单元被设计为具有各种金属层的堆叠结构，各金属层中包括布线迹线，各种互连件形成在布线迹线中以使标准单元的各种组件彼此连接并使标准单元的各种组件连接到其他标准单元。
标准单元可以是任何类型的单元，可以具有不同的器件架构，例如标准单元可以是一种常见的多栅极器件，鳍式场效应晶体管(Fin FET)。Fin FET的名字来源于鳍结构，鳍结构从衬底延伸，并且鳍结构用于形成FET沟道和源极/漏极区。利用沟道增大的表面区域的优点，在鳍式结构的上方形成横跨鳍式结构的栅极，以产生更快、更可靠以及更好控制的半导体器件。
然而，随着半导体器件的尺寸缩小，器件密度的提高，形成鳍式场效应晶体管的工艺难度增大，且形成的鳍式场效应晶体管的性能也不稳定。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以提高半导体结构的性能。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括相邻的第一区域和第二区域，所述第一区域的所述衬底上形成有若干鳍部；在所述第一区域和所述第二区域的所述衬底上形成隔离结构；形成横跨所述第一区域的所述鳍部及所述隔离结构的栅极结构；刻蚀所述第二区域的所述隔离结构和所述衬底，形成第一开口；在所述第一开口内填充满导电材料层；刻蚀所述栅极结构至露出所述隔离结构，在所述栅极结构中形成第二开口，同时刻蚀去除所第一开口内部分厚度的所述导电材料层，形成电源轨。
可选的，所述导电材料层的材料包括钌、铜或石墨烯。
可选的，在所述第一开口内填充满导电材料层的方法包括电化学沉积法。
可选的，所述介质层的材料包括氮化硅、氮氧化硅、氧化硅或碳化硅。
可选的，刻蚀所述栅极结构，同时刻蚀所述导电材料层的工艺为干法刻蚀。
可选的，所述干法刻蚀工艺的工艺参数包括：刻蚀气氛包括四氟化碳、三氯化硼、氧气、氯气和氦气，刻蚀压强为2～100毫托，刻蚀温度为0～150℃。
可选的，刻蚀所述第二区域的所述隔离结构和所述衬底的方法包括：先刻蚀所述第二区域的所述隔离结构，直至暴露出所述衬底表面，形成第一凹槽；再沿所述第一凹槽，继续刻蚀部分厚度所述衬底，形成所述第一开口。
可选的，刻蚀所述第二区域的所述隔离结构的方法包括：在所述第一区域的所述栅极结构表面和所述第二区域的所述隔离结构表面形成硬掩膜层；在所述硬掩膜层上形成图形化的第一光刻胶层；以所述图形化的第一光刻胶层为掩膜，刻蚀所述硬掩膜层，形成第三开口，所述第三开口暴露出部分所述第二区域的所述隔离结构；沿所述第三开口刻蚀所述第二区域的所述隔离结构，直至暴露出所述衬底表面，形成第一凹槽。
可选的，所述硬掩膜层包括：位于所述栅极结构和所述隔离结构表面的第一硬掩膜层，以及位于所述第一硬掩膜层表面的第二硬掩膜层。
可选的，在所述第一开口内填充满导电材料层之后，去除所述第二硬掩膜层。
可选的，刻蚀所述栅极结构，同时刻蚀所述导电材料层的步骤包括：在所述第一硬掩膜层上形成图形化的第二光刻胶层；以所述图形化的第二光刻胶层为掩膜，刻蚀所述第一硬掩膜层，形成第四开口，所述第四开口暴露出所述第一区域的部分所述栅极结构；沿所述第四开口，刻蚀部分所述栅极结构，直至暴露出所述隔离结构表面，形成第二开口；同时沿所述第三开口，刻蚀去除部分厚度的所述导电材料层。
可选的，所述第一硬掩膜层包括氧化硅和氮化硅的复合层，所述第二硬掩膜层包括氧化钛和氮化钛的复合层。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
先在第二区域的隔离结构和衬底内形成第一开口，在第一开口内填充满导电材料层，在对第一区域的栅极结构进行切割时，同时刻蚀第一开口内的部分导电材料层，形成电源轨，可以简化切割栅极结构和形成电源轨的工艺流程。并且形成的电源轨部分埋入衬底，可以释放占用的标准单元金属层中用于布线迹线的空间，在半导体结构满足同等的反应速度下，可以减小标准单元的尺寸，有利于半导体技术向下一个工艺节点推进，或者在同等标准单元尺寸下，可以有更多用于布线迹线的空间，从而提高半导体结构的性能。
附图说明
图1至图10是本发明一实施例半导体结构形成过程中各步骤的结构示意图。
具体实施方式
由背景技术可知，电源轨用于向集成电路中的标准单元供应电力。现有技术中的电源轨通常被布置在标准单元各金属层中的一个或多个中，再通过通路连接金属层与金属层之间的电源轨或将电源轨连接到标准单元的有源层中。通常金属层中包括布线迹线，布线迹线越多，半导体结构的响应速度越快。电源轨布置在金属层中会减少可用于布线迹线的空间，导致半导体速度下降，影响半导体结构的性能。因此需要形成一种具有埋入式电源轨的半导体结构，将电源轨的部分埋入衬底中，与标准单元的有源层位于同一层。
另外，在形成半导体结构的过程中，有时候需要对形成的栅极结构(MG)进行切割(cut)即MGC，从而形成符合要求的半导体结构。
为了解决上述问题，发明人经过研究，提供了一种半导体结构的形成方法，在第二区域的隔离结构和衬底中形成第一开口，在第一开口内填充满导电材料层，在对栅极结构进行切割时，同时对第一开口中的导电材料层进行刻蚀形成电源轨，从而可以同步形成栅极切割结构以及电源轨，简化了半导体结构的工艺流程，提高了生产效率并且节约成本，并且电源轨部分埋入衬底中，可以释放占用的金属层中的布线迹线的空间，可以提高半导体结构的反应速度，减小标准单元的尺寸，提高了半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图10是本发明一实施例半导体结构形成过程中各步骤的结构示意图。
参考图1，提供衬底100，所述衬底100包括相邻的第一区域Ⅰ和第二区域Ⅱ，所述第一区域Ⅰ的所述衬底100上形成有若干鳍部110。
本实施例中，所述衬底100为硅衬底；其他实施例中，所述衬底100还可以为锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅或绝缘体上锗衬底等。
本实施例中，所述鳍部110的材料为硅；其他实施例中，所述鳍部110的材料还可以是锗或硅锗。
本实施例中，在所述第一区域Ⅰ的所述衬底100上形成鳍部110的方法包括：在所述衬底100上形成图形化层(图未示)，所述图形化层对应第一区域Ⅰ的所述衬底100中需要形成所述鳍部110的位置，以所述图形化层为掩膜刻蚀部分厚度的所述第一区域Ⅰ的所述衬底100，形成若干分立排列的所述鳍部110，去除所述图形化层。
形成的所述鳍部110之间的间距可以相等，也可以不相等。
继续参考图1，在所述第一区域Ⅰ和所述第二区域Ⅱ的所述衬底100上形成隔离结构200。
本实施例中，所述隔离结构200的材料为二氧化硅；其他实施例中，所述隔离结构的材料还可以是氮氧化硅、氮化硅等。
本实施例中，所述隔离结构200的顶部高于所述鳍部110的顶部表面。
本实施例中，所述隔离结构200用于将相邻的所述鳍部110进行隔离，防止后续出现漏电、短路等现象。
本实施例中，形成所述隔离结构200的方法包括：在所述第一区域Ⅰ和所述第二区域Ⅱ的所述衬底100上沉积隔离材料层，所述隔离材料层覆盖所述衬底100的表面、所述第一区域Ⅰ的所述鳍部110的侧壁和顶部表面；对所述隔离材料层进行化学机械平坦化处理，形成所述隔离结构200。
本实施例中，采用流体化学气相沉积工艺沉积所述隔离材料层，能使所述隔离材料层的填充性能较好。
继续参考图1，形成所述隔离结构200后，形成横跨所述第一区域Ⅰ的所述鳍部110和所述隔离结构200的栅极结构300。
本实施例中，在形成所述栅极结构300之前，先刻蚀所述第一区域Ⅰ的所述隔离结构120，暴露出所述鳍部110的顶部以及部分侧壁。
本实施例中，所述栅极结构300覆盖所述第一区域Ⅰ的所述鳍部110的顶部和部分侧壁，并且还覆盖所述第一区域Ⅰ的所述隔离结构200。
本实施例中，形成的所述栅极结构300的顶部与所述第二区域Ⅱ的所述隔离结构200的顶部齐平。
本实施例中，所述栅极结构300包括位于所述鳍部110表面的栅介质层和位于所述栅介质层上的栅极层。
本实施例中，所述栅极层的材料为金属，包括TiN、TiAl或W。
形成所述栅极结构300后，刻蚀所述第二区域Ⅱ的所述隔离结构200和所述衬底100，形成第一开口。
本实施例中，刻蚀所述第二区域Ⅱ的所述隔离结构200和所述衬底100为分步刻蚀，先刻蚀所述第二区域Ⅱ的部分所述隔离结构200直至暴露出所述衬底100表面，再刻蚀部分厚度的所述衬底100。
具体的，刻蚀所述第二区域Ⅱ的部分所述隔离结构200的方法包括：
参考图2，在所述第一区域Ⅰ的所述栅极结构300表面和所述第二区域Ⅱ的所述隔离结构200的表面形成硬掩膜层400。
本实施例中，所述硬掩膜层400包括：位于所述栅极结构300和所述隔离结构200表面的第一硬掩膜层410，以及位于所述第一硬掩膜层410表面的第二硬掩膜层420。
本实施例中，所述第一硬掩膜层410的材料为氧化硅和氮化硅的复合层；其他实施例中，所述第一硬掩膜层410还可以是氧化硅和碳化硅的复合层。
本实施例中，所述第二硬掩膜层420的材料为氧化钛和氮化钛的复合层；其他实施例中，所述第二硬掩膜层420还可以是氧化物和氮化铝或者氧化物和氮化硼的复合层。
本实施例中，形成所述硬掩膜层400的方法包括：先在所述第一区域Ⅰ的所述栅极结构300表面和所述第二区域Ⅱ的所述隔离结构200表面形成所述第一硬掩膜层410，再在所述第一硬掩膜层410上形成所述第二硬掩膜层420。
形成所述第一硬掩膜层410的方法包括化学气相沉积法、物理气相沉积法或原子层沉积法；形成所述第二硬掩膜层420的方法包括化学气相沉积法、物理气相沉积法或原子层沉积法。
继续参考图2，在所述硬掩膜层400上形成图形化的第一光刻胶层430。
本实施例中，形成所述图形化的第一光刻胶层430的方法包括：在所述栅极结构300和所述隔离结构200表面沉积第一光刻胶材料，对所述第一光刻胶材料进行显影、曝光，形成所述图形化的第一光刻胶层430，所述图形化的第一光刻胶层430暴露出所述第二区域Ⅱ的所述隔离结构200的表面的部分所述硬掩膜层400。
参考图3，以所述图形化的第一光刻胶层430为掩膜，刻蚀所述硬掩膜层400，形成第三开口401，所述第三开口401暴露出所述第二区域Ⅱ的部分所述隔离结构200。
本实施例中，刻蚀所述硬掩膜层400的方法包括：先刻蚀所述第二硬掩膜层420至暴露出所述第一硬掩膜层410的表面，再刻蚀所述第一硬掩膜层410至暴露出所述隔离结构200的表面。
本实施例中，刻蚀所述第二硬掩膜层420的方法为干法刻蚀，所述干法刻蚀的刻蚀气氛包括三氟甲烷(CHF3)、四氟化碳(CF4)、氟甲烷(CH3F)和氧气。
本实施例中，刻蚀所述第一硬掩膜层410的方法为干法刻蚀，所述干法刻蚀的刻蚀气氛包括氯气、氧气和甲烷(CH4)。
形成所述第三开口401后，采用湿法腐蚀或灰化工艺去除所述图形化的第一光刻胶层430。
参考图4，沿所述第三开口401刻蚀暴露出的所述第二区域Ⅱ的所述隔离结构200，直至暴露出所述衬底100表面，形成第一凹槽210。
本实施例中，刻蚀所述隔离结构200的方法为等离子体干法刻蚀工艺，所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气氛包括三氟甲烷(CHF3)、四氟化碳(CF4)、氟甲烷(CH3F)和氧气，刻蚀压强为5～100毫托，刻蚀温度为10～120℃。
参考图5，再沿所述第一凹槽210刻蚀部分厚度的所述衬底100，形成第一开口120。
本实施例中，刻蚀所述衬底100的厚度为
Figure BDA0002261347290000071
具体刻蚀所述衬底100的厚度根据实际工艺要求进行选择。
本实施例中，刻蚀所述衬底100的方法为等离子体干法刻蚀工艺，所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气氛包括溴化氢(HBr)、三氟化氮(NF3)、氯气和氧气，刻蚀压强为5～100毫托，刻蚀温度为10～120℃。
参考图6，形成所述第一开口120后，在所述第一开口120内填充满导电材料层121。
本实施例中，形成所述导电材料层121后，还对所述导电材料层121进行化学机械研磨。
本实施例中，所述导电材料层121的材料为钌(Ru)；其他实施例中，所述导电材料层121的材料还可以是铜(Cu)或石墨烯。
本实施例中，采用钌作为形成电源轨的材料，钌具有良好的导电性和抗高温耐腐蚀性，电气性能优良，是在半导体下一技术进程中取代铜等原始导电材料的绝佳选择。
本实施例中，填充满所述导电材料层121的方法为电化学沉积法。
需要说明的是，本实施例中，对所述导电材料层121进行化学机械研磨时，也研磨去除所述第二硬掩膜层420(参考图7)，所述第一硬掩膜层410作为化学机械研磨的研磨停止层，同时还可以作为所述隔离结构200和所述栅极结构300的保护层，避免所述隔离结构200和所述栅极结构300在化学机械研磨过程中损伤。
继续参考图7，在所述第一硬掩膜层410上形成图形化的第二光刻胶层440。
本实施例中，所述图形化的第二光刻胶层440暴露出所述第一区域Ⅰ的部分所述栅极结构300表面的所述第一硬掩膜层410。
参考图8，以所述图形化的第二光刻胶层440为掩膜，刻蚀所述第一硬掩膜层410，形成第四开口402，所述第四开口402暴露出所述第一区域Ⅰ的部分所述栅极结构300。
具体的，暴露出的所述栅极结构300的位置根据实际工艺中需要做栅极切割的部位来决定。
形成所述第四开口402后，采用湿法腐蚀或灰化工艺去除所述图形化的第二光刻胶层440。
参考图9，沿所述第四开口402刻蚀部分所述栅极结构300，直至暴露出所述隔离结构200表面，在所述栅极结构300中形成第二开口310，同时沿所述第三开口401刻蚀去除所述第一开口120内部分厚度的所述导电材料层121，形成电源轨500。
本实施例中，同时刻蚀所述栅极结构300和所述导电材料层121的工艺为干法刻蚀，所述干法刻蚀不需要增加额外的掩膜版，可以简化工序。
本实施例中，所述干法刻蚀工艺的工艺参数包括：刻蚀气氛包括四氟化碳(CF4)、三氯化硼(BCl3)、氧气、氯气和氦气，其中，四氟化碳的流量为0～100sccm，三氯化硼的流量为30～500sccm，氧气的流量为0～100sccm、氯气的流量为0～100sccm，氦气的流量为50～500sccm，刻蚀压强为2～100毫托，刻蚀温度为0～150℃。
采用本发明实施例提供的形成方法，同时刻蚀所述栅极结构300和所述导电材料层121，在所述栅极结构300中形成所述第二开口310，在所述第一开口120中形成所述电源轨500，后续在所述第二开口310中填充满介质层形成栅极切割结构。同时形成栅极切割结构和所述电源轨可以简化半导体结构形成的工艺流程，从而提高生产效率。并且形成的所述电源轨500部分埋入所述衬底100内，所述电源轨500与标准单元的有源层位于同一层，可以释放占用的金属层中用于布线迹线的空间，可以提高半导体结构的反应速度，减小标准单元的尺寸，提高半导体结构的性能。
参考图10，本实施例中，在形成所述第二开口310之后，再在所述第二开口310内填充满介质层311。
所述介质层311的材料包括氮化硅、氮氧化硅、氧化硅或碳化硅。
本实施例中，在所述第二开口310内填充满所述介质层311的方法为化学气相沉积法；其他实施例中，还可以采用物理气相沉积法或原子层沉积法填充所述介质层311。
本实施例中，所述介质层311用于隔离所述栅极结构300，使栅极结构300呈切割结构。
本实施例中，形成所述电源轨500后，还在所述电源轨500上形成金属层(图未示)。
所述金属层的材料包括钴、钨、铜、钌或铂等金属材料。
本实施例中，形成所述金属层的方法包括：在所述第二开口310内填充满所述介质层311时，同时在所述电源轨500上填充满所述介质层311；对所述介质层311进行化学机械平坦化；刻蚀去除所述电源轨500上的所述介质层311，在所述电源轨500上形成所述金属层。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括相邻的第一区域和第二区域，所述第一区域的所述衬底上形成有若干鳍部；
在所述第一区域和所述第二区域的所述衬底上形成隔离结构；
形成横跨所述第一区域的所述鳍部及所述隔离结构的栅极结构；
刻蚀所述第二区域的所述隔离结构和所述衬底，形成第一开口；
在所述第一开口内填充满导电材料层；
刻蚀所述栅极结构至露出所述隔离结构，在所述栅极结构中形成第二开口，同时刻蚀去除所第一开口内部分厚度的所述导电材料层，形成电源轨。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二开口和所述电源轨之后，还在所述第二开口内填充满介质层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述导电材料层的材料包括钌、铜或石墨烯。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一开口内填充满导电材料层的方法包括电化学沉积法。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，所述介质层的材料包括氮化硅、氮氧化硅、氧化硅或碳化硅。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述栅极结构，同时刻蚀所述导电材料层的工艺为干法刻蚀。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述干法刻蚀工艺的工艺参数包括：刻蚀气氛包括四氟化碳、三氯化硼、氧气、氯气和氦气，刻蚀压强为2～100毫托，刻蚀温度为0～150℃。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述第二区域的所述隔离结构和所述衬底的方法包括：
先刻蚀所述第二区域的所述隔离结构，直至暴露出所述衬底表面，形成第一凹槽；
再沿所述第一凹槽，继续刻蚀部分厚度所述衬底，形成所述第一开口。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，刻蚀所述第二区域的所述隔离结构的方法包括：
在所述第一区域的所述栅极结构表面和所述第二区域的所述隔离结构表面形成硬掩膜层；
在所述硬掩膜层上形成图形化的第一光刻胶层；
以所述图形化的第一光刻胶层为掩膜，刻蚀所述硬掩膜层，形成第三开口，所述第三开口暴露出部分所述第二区域的所述隔离结构；
沿所述第三开口刻蚀所述第二区域的所述隔离结构，直至暴露出所述衬底表面，形成第一凹槽。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述硬掩膜层包括：位于所述栅极结构和所述隔离结构表面的第一硬掩膜层，以及位于所述第一硬掩膜层表面的第二硬掩膜层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，在所述第一开口内填充满导电材料层之后，去除所述第二硬掩膜层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，刻蚀所述栅极结构，同时刻蚀所述导电材料层的步骤包括：
在所述第一硬掩膜层上形成图形化的第二光刻胶层；
以所述图形化的第二光刻胶层为掩膜，刻蚀所述第一硬掩膜层，形成第四开口，所述第四开口暴露出所述第一区域的部分所述栅极结构；
沿所述第四开口，刻蚀部分所述栅极结构，直至暴露出所述隔离结构表面，形成第二开口；
同时沿所述第三开口，刻蚀去除部分厚度的所述导电材料层。
13.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一硬掩膜层包括氧化硅和氮化硅的复合层，所述第二硬掩膜层包括氧化钛和氮化钛的复合层。
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