TW201515148A

TW201515148A - 內連線的製作方法

Info

Publication number: TW201515148A
Application number: TW102137159A
Authority: TW
Inventors: Cheol-Soo Park; Chia-Chun Hung
Original assignee: Winbond Electronics Corp
Priority date: 2013-10-15
Filing date: 2013-10-15
Publication date: 2015-04-16

Abstract

一種內連線的製作方法，包括以下步驟。提供基底，基底上已形成有第一介電層，且第一介電層中已形成兩個插塞。在第一介電層上形成第二介電層。在第二介電層中形成曝露出所述兩個插塞的一溝渠。分別在每一插塞上形成一金屬導線。

Description

內連線的製作方法

本發明是有關於一種半導體元件的製造方法，且特別是有關於一種半導體元件中的內連線的製作方法。

現階段半導體製程中，鎢常被用來填充接觸窗(contact via)，形成所謂的插塞(plug)或金屬導線(metal line)，以連接金屬層與矽或是連接不同的金屬層。理想上，會希望接觸窗的材料的電阻率越低越好，以達到較快的電流傳導速率。

隨著IC元件尺寸的微縮，連線層之間的接觸窗孔(contact hole)會變得更小與更窄，也因此增加了對鎢導線(W metal line)填充能力(gap-fill capability)的要求。如果鎢導線的填充能力不佳，會在導線中形成空洞(void)或隙縫(seam)，這將造成鎢導線電阻值上升，元件效能下降。

由於在以化學氣相沈積法(CVD)形成鎢時，鎢金屬無法很好的吸附在二氧化矽表面上，所以有時在填充鎢時會先填充一層氮化鈦(TiN)幫助鎢的黏附，並且阻止以CVD法形成鎢時，反應物六氟化鎢(WF₆)氣體中的氟與二氧化矽反應。然而，氮化鈦的電阻值比鎢高，會造成鎢導線的電阻值上升，導致元件效能下降。

本發明提供一種內連線結構及其製作方法，可以製作具有高導電能力的金屬內連線。

本發明的內連線的製作方法包括以下步驟。提供基底，基底上已形成有第一介電層，且第一介電層中已形成兩個插塞。在第一介電層上形成第二介電層。在第二介電層中形成曝露出所述兩個插塞的一溝渠。分別在每一插塞上形成一金屬導線。

在本發明的一實施例中，溝渠的延伸方向和所述兩個插塞的連線方向大致垂直。

在本發明的一實施例中，分別在每一插塞上形成一金屬導線的方法包括：在基底上共形地形成金屬層；以及位於該第二介電層上的該金屬層以及位於所述兩個插塞之間的該金屬層。

在本發明的一實施例中，分別在每一插塞上形成一金屬導線的方法包括：在溝渠中形成金屬層，該金屬層包括形成在溝渠的相對兩側壁上的第一部分和第二部分，以及連接第一部分和第二部分且形成在溝渠的底部的第三部分；以及移除第三部分。

在本發明的一實施例中，在移除第三部分之後，第一部分形成和所述兩個插塞中的一者電性連接的一金屬導線，第二部分形成和所述兩個插塞中的另一者電性連接的另一金屬導線。

在本發明的一實施例中，在移除第三部分之後，在第一部分和第二部分之間填入介電材料。

在本發明的一實施例中，在每一插塞上形成一金屬導線之前，內連線的製作方法更包括在基底上共形地形成阻障層。

在本發明的一實施例中，內連線的製作方法更包括移除位於該第二介電層上的該阻障層以及位於所述兩個插塞之間的該阻障層。

在本發明的一實施例中，第二介電層為包括兩種不同介電材料的複合介電層。

本發明的內連線結構包括第一介電層、第二介電層、插塞、導線以及阻障層。第二介電層配置在第一介電層上。插塞配置在第一介電層中，且延伸至第二介電層。導線配置在第二介電層中，且位於插塞上。導線具有相對的兩側，且導線的一側和第二介電層之間配置有阻障層，而導線的另一側和第二介電層之間沒有阻障層。

基於上述，本發明提充一種內連線結構及其製作方法，可以解決由於導線材料的間隙填充能力不佳所導致的空洞或縫隙形成在導線內部的問題，且可以提高導線的導電能力。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例作詳細說明如下。

100‧‧‧第一介電層

101‧‧‧罩幕層

102‧‧‧插塞

104‧‧‧第二介電層

104a‧‧‧下介電層

104b‧‧‧上介電層

106‧‧‧溝渠

108‧‧‧阻障層

110‧‧‧金屬層

110a‧‧‧第一部分

110b‧‧‧第二部分

110c‧‧‧第三部分

111‧‧‧金屬導線

112‧‧‧介電材料

D‧‧‧間距

W‧‧‧寬度

圖1A至圖1I是根據本發明的第一實施方式所繪示的一種內連線的製作方法的流程圖。

本發明的第一實施方式提供一種內連線的製作方法，圖1A至圖1I是根據第一實施方式所繪示，以剖面示意的流程圖。

請參照圖1A，在第一實施方式中，內連線的製作方法包括提供一基底。基底可以是任意一種類型的半導體基底，例如矽基底或矽覆絕緣體(SOI)基底，且在基底中可以已經形成了各種半導體元件以及溝通各個元件的插塞和線路層。由於基底可以具有多種變化，且無論其如何變化，均落於本發明所欲保護的範圍之內，因此在圖式中並未將它繪示出來。

基底上已形成有第一介電層100，且第一介電層100中已形成至少兩個插塞102。第一介電層100的材料例如是二氧化矽(SiO₂)；插塞102的材料例如是多晶矽或鎢。插塞102將會電性連接待形成在第一介電層100上的導線和已形成在第一介電層100下的元件。第一介電層100和插塞102的形成方式是本技術領域中具有通常知識者所熟知的，在此不作贅述。

接著，在第一介電層100上形成第二介電層104。如圖1A所繪示，在本實施方式中，第二介電層104是包括兩種不同介電材料的複合介電層。具體地說，第二介電層104可包括下介電層104a和上介電層104b，其中下介電層104a的材料和第一介電層100不同，例如是氮化矽(SiN)，而上介電層104b的材料可和第一介電層100相同，例如是二氧化矽。當然，本發明並不以此為限，第二介電層104也可以是由單一材料形成的介電層。第二介電層104的形成方法也是眾所皆知的，例如可以使用化學氣相沈積(CVD)，其他已知的方法不在此贅述。

同時也需注意到，插塞102從第一介電層100中延伸至第二介電層104。在第二介電層104是複合介電層的本實施方式中，插塞102由第二介電層104的下介電層104a所覆蓋。

請參照圖1B，接著，在第二介電層104上形成圖案化的罩幕層101，以定義出待形成的溝渠的位置。罩幕層101可以是光阻(photoresist，PR)或硬遮罩(hard mask)，其形成方法可以是微影製程或是微影製程搭配介電質蝕刻製程。

請參照圖1C，接著，在第二介電層104中形成溝渠106，其方法例如是乾式蝕刻法，具體而言，是先以下介電層104a作為蝕刻終止層對上介電層104b進行蝕刻，再蝕刻下介電層104a，直到插塞102曝露為止。其中每一溝渠106恰好曝露出兩個插塞102。圖1C繪示的是溝渠106的剖面圖，換句話說，溝渠106的延伸方向(z方向)大致垂直於紙面，也垂直於兩個插塞102的連線方向(x方向)。同時也需注意到，在本實施方式中，溝渠106的寬度W和兩個插塞102的間距D很接近，但前者略大於後者，以便之後形成在溝渠106上的金屬層可以大致位於插塞102的上方，形成電性連接插塞102的導線。關於此點下文將有更詳細的說明。

在溝渠106形成之後，可以將罩幕層101移除。

請參照圖1D，在基底上共形地形成阻障層108。阻障層108的材料需經過選擇，使其和第二介電層104之間，以及和待填充於溝渠106的導線材料之間均具有較佳的親和力，以使該導線材料能順利地附著在溝渠106的側壁上。此外，在填充導線材料期間，導線材料的源氣體可能會和第二介電層104的材料發生反應，阻障層108也可以避免這種現象。就此點而言，在第二介電層104的材料為二氧化矽，要填充在溝渠106中的導線材料為鎢的情況下，阻障層108可以是鈦/氮化鈦(Ti/TiN)的複合層結構，而其形成方法例如是先在基底上共形地形成一層鈦金屬層，接著再形成一層氮化鈦層共形地覆蓋鈦金屬層。又，形成鈦金屬層與氮化鈦層的方法可以利用反應性濺鍍法或是氮化反應法。

儘管阻障層108的形成有以上好處，然而，阻障層108的導電率通常比不上導線材料。因此，阻障層108的形成也可能造成導線整體的電阻值上升，導致元件效能下降。此問題可藉由本發明提出的內連線的製作方法來解決，其詳情如下所述。

請參照圖1E，在基底上共形地形成金屬層110。金屬層110的材料例如是鎢，而其形成方法例如是以六氟化鎢(WF₆)為源氣體的化學氣相沈積製程。其中，形成在在溝渠106中的金屬層110包括形成在溝渠106的相對兩側壁上的第一部分110a和第二部分110b，以及連接第一部分110a和第二部分110b且形成在溝渠106的底部的第三部分110c。如同前文描述過的，因為溝渠106的寬度大致上和兩個插塞102之間的距離相當，所以，形成在溝渠106側壁上的第一部分110a和第二部分110b大致上會分別位在每一插塞102的上方。

請參照圖1F，接著，移除第二介電層104上方的金屬層110，且同時移除金屬層110位於兩個插塞102之間的第三部分110c。在圖1F所繪的實施方式中，移除的方法是乾式蝕刻。除了第三部分110c以外，此外，第一部分110a和第二部分110b的頂部可能也有一部分會被移除。此時，剩餘的第一部分110a即形成和其對應的插塞102電性連接的金屬導線。同樣地，剩餘的第二部分110b形成和對應的插塞102電性連接的金屬導線。

請參照圖1G，接著，移除第二介電層104上方的阻障層108，且同時移除溝渠106底部位於兩個插塞102之間的阻障層108，以避免相鄰的插塞102之間因阻障層108而形成短路。移除阻障層108的方法在本實施方式中可以是乾式蝕刻。

請參照圖1H，接著，在第一部分110a和第二部分110b之間填入介電材料112。介電材料112可以是和第二介電層104的材料相同的材料；或者，在第二介電層104為複合材料層的實施方式中，介電材料112可以是和上介電層110b的材料相同的材料，例如二氧化矽。介電材料112的形成方法可以是化學氣相沈積，且其可以填充到覆蓋第一部分110a和第二部分110b的程度。

請參照圖1I，接著，執行平坦化製程，以移除多餘的介電材料112，曝露出第一部分110a和第二部分110b，兩者即分別成為和插塞102 電性連接的金屬導線111，從而完成金屬內連線的製作。平坦化製程例如是化學機械平坦化(CMP)製程。

基於前文所述的製作方法，本發明也提供一種內連線結構，以下將參照圖1I說明之，並將一併說明本發明的內連線結構及其製作方法相較於習知技術的進步之處。

一般來說，已知的在插塞上製作導線的方法，都是先對應每一個插塞形成一個溝渠，爾後再在各個溝渠中填入導線材料。以圖1I為例，就是總共形成四個分別對應一個插塞102的溝渠，然後在溝渠中填入導線材料。隨著半導體元件的微型化，插塞與插塞之間的距離愈來愈接近，溝渠的可容許寬度也愈來愈小。在小尺寸的溝渠中填入導線材料時，可能由於導線材料的間隙填充能力有限，而在最後形成的插塞內部產生空洞(void)或隙縫(seam)。這些缺陷會提高插塞的電阻，而且可能會捕捉製程氣體和副產品，例如WF₃、H₂以及HF，這些氣體都可能在之後擴散出來，並引起金屬腐蝕、元件損壞與減低晶片可靠度的問題。在溝渠寬度小於40nm時，前述問題尤其明顯。

相反地，本發明採用的方法，並不是形成對應單一插塞的溝渠，而是形成對應兩個插塞的溝渠，並以後來形成在溝渠側壁上的金屬層作為導線。由此，溝渠的寬度大幅地提高。如果以圖1I為例，溝渠的寬度可以從大致相等於插塞102的寬度提高到大致相等於兩個插塞102之間的距離。這在很大程度上解決了材料的間隙填充能力有限的問題。

此外，觀察圖1I中的任一插塞102以及其對應的金屬導線111，可以發現，在金屬導線111的相對兩側上，只有其中一側和第二介電層104之間有阻障層108的存在，另一側和第二介電層104之間沒有阻障層108。以最左方的金屬導線111為例，其左側和第二介電層104之間有阻障層 108，而其右側和第二介電層104之間則沒有阻障層108。當然，這是來自於本發明的特殊製程方法的獨特結構。雖然在沒有阻障層108的那一側，金屬導線111和介電材料112之間的接觸可能稍微差一點，然而這並不至於影響元件的整體結構穩定性。而且，由於金屬導線111有一個側面上沒有導電率較差的阻障層108，比起兩個側面上都會有阻障層的習知的金屬導線，本發明的金屬導線111可以擁有更高的導電能力，進一步提高元件效能。

綜上所述，本發明提充一種內連線結構及其製作方法，可以解決由於導線材料的間隙填充能力不佳所導致的空洞或縫隙形成在導線內部的問題，且可以提高導線的導電能力。

雖然已以實施例對本發明作說明如上，然而，其並非用以限定本發明。任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍的前提內，當可作些許的更動與潤飾。故本申請案的保護範圍當以後附的申請專利範圍所界定者為準。