TWI386951B - 記憶體寫入時序系統 - Google Patents

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Description

記憶體寫入時序系統
本發明係關於一種改良之記憶體寫入時序系統且更特定言之係關於一種追蹤關於製程及環境變數之標準記憶體位元單元操作時間之系統。
積體電路中之裝置效能可顯著地受極限角落影響：溫度、操作電壓及晶圓處理之極限值。對於此等極限角落之特定組合，降級之裝置效能可使得難以寫入記憶體陣列之位元單元(例如，SRAM之位元單元、DRAM之位元單元)。對於此等極限角落中之至少某些，若允許對於彼操作足夠之時間，則仍可成功達成位元單元寫入。然而，將執行寫入之較長時間量建置於控制電路中亦可限制其他角落處的記憶體效能。
在行動應用中，例如，在不活動之週期期間可降低操作電壓以節省電池功率。與低溫及比NFET更強之PFET之製程變化組合的此低電壓使位元單元寫入時間顯著地增加。舉例而言，在此類型之情況下，時序行可減慢五倍而位元單元可減慢十倍，從而造成寫入失敗。在該問題之一先前方法中，引入一固定延遲以提供一時間週期以用於完成寫入。因為位元單元在極限角落處不以與時序鏈或延遲電路相同之方式回應製程變化，所以引入之延遲不夠且操作在寫入實際發生之前終止。另一方法為使用由一用於讀取操作之讀取時序行(仿效一標準位元單元行之位元單元行)產生之相同延遲對寫入操作計時。此情況下存在兩個問題。第一，因為讀取操作通常比寫入操作長，所以在寫入操作中浪費了時間。第二，在極限角落條件下，寫入可能比讀取慢且在完成寫入之前寫入操作被停掉。
因此，本發明之一目標為提供一種用於記憶體位元單元(例如，SRAM之位元單元、DRAM之位元單元)的改良之記憶體寫入時序系統。
本發明之另一目標為提供一種緊密地追蹤關於製程及環境變數之標準位元單元操作的改良之記憶體寫入時序系統。
本發明之另一目標為提供一種在一標準寫入完成之前將不完成寫入循環、此後仍並不長時間延遲寫入循環之完成的改良之記憶體寫入時序系統。
本發明之另一目標為提供一種即使在低電壓、低溫及偏斜處理(例如，緩慢NFET操作及快速PFET操作)之極限角落條件下亦對一寫入操作適當計時的改良之記憶體寫入時序系統。
本發明之另一目標為提供一種即使在角落條件下亦追蹤位元單元之時序操作中之超過在大多數邏輯路徑中發生的較簡單定標之延遲的較複雜改變的改良之記憶體寫入時序系統。
本發明起因於以下各者之實現：可用一修改之記憶體位元單元來達成一緊密地追蹤關於製程及環境變數之標準位元單元操作的改良之記憶體寫入時序系統，該改良之記憶體寫入時序系統包括：一包括一儲存裝置及一用於將資料寫入至該儲存裝置/自該儲存裝置讀取資料之寫入/讀取電路的修改之記憶體位元單元；及一用於偵測該儲存裝置之當前狀態的輸出電路，且更特定言之在SRAM之狀況下，一修改之記憶體位元單元包括以一鎖存組態之具有第一及第二節點之一對反相器，其中一存取裝置連接至至少一個節點且一輸出電路連接至該等節點中之一者以用於指示修改之位元單元之狀態且提供一寫入終止信號。
本發明之特徵在於一種記憶體寫入時序系統，其包括一修改之記憶體位元單元，該修改之記憶體位元單元具有以一鎖存組態之具有第一及第二節點之一對反相器及一連接至該等節點中之至少一者之存取裝置。存在一連接至該等節點中之一者以用於指示位元單元之狀態且提供一寫入終止信號的輸出電路。
在一較佳實施例中，位元單元可包括一用於回應於一字線重設信號而將反相器重設至一已知狀態之預充電裝置。存取裝置可包括一連接至該等節點中之一者且由該重設信號致動之存取開關。可存在一回應於一寫入啟用信號而在一虛設位元線上經由存取裝置將一虛設資料位元提供至位元單元中之該對鎖存反相器的虛設寫入驅動器。可存在一回應於重設信號而停用寫入驅動器以不提供該虛設資料位元的重設電路。虛設寫入驅動器可包括一用於控制啟用寫入驅動器以提供虛設資料位元之時間的可程式化之開關電路。該輸出電路可包括一輸出反相器。可存在一連接至另一節點之第二輸出反相器。虛設位元線可包括一用於模擬一標準時序行之延遲之時序行延遲模擬器。存取裝置可包括一第二存取開關及一連接至該第二存取開關之複本時序行延遲模擬器。存取裝置可包括一連接至每一節點之存取開關且進一步可包括分別連接至第一及第二節點之第一及第二驅動器反相器。修改之記憶體位元單元可為一SRAM位元單元。
本發明之特徵亦在於一種記憶體寫入時序系統，其包括具有以一鎖存組態之具有第一及第二節點之一對背對背反相器的一修改之記憶體位元單元及一連接至一第一節點之第一存取開關及一連接至一第二節點之第二存取開關。存在一回應於一啟用信號而在一虛設位元線上經由存取裝置將一虛設資料位元提供至該對鎖存反相器的虛設寫入驅動器。一輸出電路連接至該等節點中之一者以用於指示位元單元之狀態且提供一寫入終止信號。
在一較佳實施例中，位元單元可進一步包括一用於回應於一字線重設信號而將反相器重設至一已知狀態之預充電裝置。可存在一回應於該重設信號而停用寫入驅動器以不提供該虛設資料位元之重設電路。虛設寫入驅動器可包括一用於控制啟用寫入驅動器以提供虛設資料位元之時序的可程式化之開關電路。該輸出電路可包括一輸出反相器。修改之記憶體位元單元可為一SRAM位元單元。
更廣泛地，本發明之特徵在於一種記憶體寫入時序系統，其包括：一修改之記憶體位元單元，該修改之記憶體位元單元包括一儲存裝置及一用於將資料寫入至該儲存裝置/自該儲存裝置讀取資料之寫入/讀取電路；及一用於偵測該儲存裝置之當前狀態之輸出電路。
在一較佳實施例中，輸出電路可進一步提供一寫入終止信號。該儲存裝置可包括以一鎖存組態之具有第一及第二節點之一對反相器。該讀取/寫入電路可包括一連接至該等節點中之至少一者之存取裝置。
除下文所揭示之較佳實施例或實施例之外，本發明能夠有其他實施例且能夠以各種方式加以實踐或執行。因此，應瞭解，本發明之應用並不限於以下描述中所闡述的或圖式中所說明的構造之細節及組件之配置。
圖1中展示一根據本發明之記憶體寫入時序系統10，其包括：一虛設寫入驅動器12；一延遲14，其表示由正常位元線引入之延遲；及一虛設位元線16，其經由延遲14將虛設寫入驅動器連接至一修改之位元單元18。因為除儲存裝置之外存在連接至位元單元之一節點以用於指示位元單元之狀態且在線20上將一寫入終止信號提供至寫入控制22的至少一輸出電路，所以位元單元18經修改。
在操作中，當接收到一寫入命令及一隨後之時脈信號時，寫入控制22產生一傳遞至所有標準寫入驅動器26以用於操作位元單元28的寫入啟用信號24。相同的寫入啟用信號經傳遞至虛設寫入驅動器12，虛設寫入驅動器12在由延遲電路14引入之延遲－Z之後在虛設位元線16上傳遞一虛設資料位元至修改之位元單元18。在由延遲－Z 14確定之時間及資料位元用於改變修改之位元單元18之狀態所耗費的時間之後，在一寫入終止(Write Terminate)信號中將該狀態改變反映給寫入控制22以關斷寫入啟用信號。
當虛設寫入驅動器12由寫入啟用信號24啟動時，其造成虛設位元線16在延遲－Z之後下降以使其匹配存在於實際位元線寫入驅動器中之信號。修改之位元單元18將以一類似於標準位元單元之時間改變狀態且其之輸出信號(寫入終止)指示狀態之彼改變。修改之位元單元18經設計以使得其比標準位元單元稍慢地改變狀態，從而暗示至少直至寫入終止變成作用中狀態之時間為止標準位元單元才得以成功寫入。寫入終止信號接著使寫入控制區塊22終止寫入操作且取消寫入啟用信號。修改之位元單元18比標準位元單元稍慢地改變狀態，因為用於指示位元單元之狀態且提供寫入終止信號20之輸出電路已連接至其之負載敏感性節點中的一者。修改之位元單元18以類似於標準位元單元之布局用相同裝置來建構。舉例而言，修改之位元單元18為自標準位元單元之記憶體陣列所導出的足夠位於該陣列內以便避免邊緣效應且多元密度類似於陣列之剩餘者的位元單元。因此修改之位元單元18之特徵將追蹤標準位元單元關於製程、電壓及溫度之彼等特徵，藉此保證用於寫入位元單元之足夠時間而不管操作條件。
圖2中更詳細展示系統10，其中此實施例中之裝置均用CMOS FET之裝置來實施：在高電壓之情況下接通之N通道(NFET)或在低電壓之情況下接通之P通道(PFET)。修改之位元單元18可經辨識為含有用於SRAM之標準六電晶體式靜態RAM單元，其包括作為儲存裝置之以鎖存組態連接之背對背連接的反相器30、32以及連接至反相器對30、32之節點37的NFET存取開關34及36。修改之位元單元18中對此標準位元單元之修改包括至少以下事實：與標準位元單元相比，存在一連接至節點40的改變修改之位元單元18上之負載的輸出電路反相器38。至節點40之此連接監視位元單元18之狀態且提供寫入終止信號20。可藉由包括PFET電晶體44之預充電電路42之存在而進一步修改位元單元。在不存在寫入啟用信號之初始狀態中，節點40為高且節點37為低；當寫入關斷時，預充電電路42將節點40拉高且使節點37變低。端子46及端子48可連接至電源或端子48可連接至類似於標準位元線上之負載的負載50，以使得甚至更緊密地追蹤標準位元單元之操作。所使用之實例參考SRAM實施例但DRAM或其他類型亦可得益於本發明。
為進一步改良效能，可將一反相器38'連接至節點37以平衡反相器38之存在，且不需要進一步連接反相器38'之輸出端。由寫入啟用24驅動之虛設寫入驅動器12可併入有NFET 52。寫入控制22可產生Xreset 58，Xreset 58類似於用於修改之位元單元18之字線而起作用，且亦可啟用由PFET 56實施之重設電路54以對虛設位元線16預充電。藉由用於記憶體位元單元陣列之典型標準時序行14a之時序行延遲而有效地實施延遲14。時序行14a可僅為附接至位元線之位元單元之一行的複本，其將模擬位元單元之標準行之延遲。因此，自虛設寫入驅動器12開始降低虛設位元線16以啟動修改之位元單元18之時間的延遲本質上為寫入啟用信號開始用標準寫入驅動器26改變一標準位元線之狀態所耗費的時間。因此，虛設位元線16本質上等同於任何其他單一位元線，因為其經由修改之位元單元之時序行14a而執行且連接至該行中之每個位元單元之存取開關34的等效物。以一不同方式修改時序行位元單元；將單元之1/2保持為作用中狀態以用於讀取時序機制，且寫入時序將等效於NFET 36之另一切斷連接的存取裝置嚴格地用作一負載。因此，用於寫入時序之部分本質上已可用。虛設寫入驅動器12之啟動使虛設位元線16以一由驅動器之強度及時序行14a之負載確定的速率下降。在使虛設位元線16及修改之位元單元18返回至其初始狀態之後，由啟用修改之位元單元18之存取開關34、36的寫入控制22撤銷確證Xreset 58(低態作用中狀態)。隨後，寫入啟用24確證使虛設位元線16下降，且在與上述所提及之製程變數有關之一時間量之後，位元單元18倒轉狀態，此使輸出電路反相器38確證寫入終止20。當寫入控制22偵測到此情形時，其撤銷確證寫入啟用24且確證Xreset，從而將所有電路返回至初始條件情形。同時，標準字線控制60一直維護選定字線之確證以將陣列中之標準位元單元之一列保持為作用中狀態，直至寫入終止20指示已發生一成功寫入為止。
本發明之一重要特徵在於：修改之位元單元18之特徵追蹤記憶體陣列中之一標準位元單元關於製程變數溫度及電壓之彼等特徵，及寫入循環直至修改之位元單元已改變狀態以產生寫入終止20信號為止才完成的事實。此使本發明即使在極限角落情形下亦有效，其中在低電壓及低溫及偏斜處理(亦即，NFET緩慢執行且PFET較快速執行)下，寫入時序足以在發出寫入終止20信號之前完成寫入操作，且仍不留下在操作之其他角落處浪費時間之此種裕度。使用圖3中針對先前技術操作標記為"先前技術"及針對本發明操作標記為"本發明"的波形來描繪問題之先前技術固定延遲方法與本發明之成功的比較。可看見，在時脈信號72之下降邊緣70時，起始一固定延遲74。在固定延遲之末端76處，寫入終止信號78在轉變80處開始。在82處所指示的由閘極及其他電路延遲確定的一時間週期之後，寫入啟用信號84在86處關斷，字線88亦在轉變90處關斷。然而，可看見，標準位元單元條件92為不確定的內部狀態之條件，因此寫入信號在一寫入可能會在一標準位元單元中受影響之前已結束，該標準位元單元直至稍後之某時間為止才決議其內部狀態94。與此相反，在本發明中，不存在固定延遲，而是在修改之位元單元狀態96決議其本身之後(如在98處)，接著寫入終止100如在102處開始，寫入終止100在由閘極及其他電路延遲造成之延遲82a之後使本發明寫入啟用信號在104處轉變為關斷狀態，在此之後，字線106亦在108處轉變為關斷狀態。
在本發明之情況下，修改之位元單元18保持在不確定狀態中至少歷時標準位元單元之久。當修改之位元單元18確實決議其之狀態時，修改之位元單元立即改變狀態且觸發寫入終止，而寫入終止又使寫入啟用及字線變為撤銷確證。此使寫入及最終之存取循環終止但並不在標準位元單元之成功寫入之前使其終止。用於整個晶片之循環時間必須足夠長以允許電路完成其之功能及重設。此係合理的，因為無論何時一晶片以極限製程角落操作，均預期將必須調整時脈週期，因為所有電路中之裝置均稍受影響。
雖然至此將虛設寫入驅動器12描繪為用圖2之單一開關裝置NFET 52來實施，但此不為本發明之一必要限制。舉例而言，如圖4中所展示，虛設寫入驅動器12a可包括一或多個其他開關，NFET 110、112、114、116。當所有電晶體110至116均接通且寫入啟用24接通裝置52時，將使虛設位元線16最快地降低，而當僅接通可程式化電晶體中之一者時(例如，110接通且112、114、116未接通)，將使虛設位元線16最慢地降低。對於較快之時序行放電，所有裝置均將接通，對於較慢之放電，一或多個裝置可接通。在由可程式化暫存器126控制控制線118、120、122、124之情況下，可藉由將適當位元置放於暫存器126中而容易地程式化十六個可能狀態中之所要者。
圖5至圖7說明本發明之其他實施例。在圖5中，修改之位元單元18a不具有重設輸入端但使用反相器200來交替地寫入至反相器30、32。在此狀況下，外部電路必須知道先前狀態，且偵測單元何時切換至其新狀態。
在圖6中，在一可適用於暫存器檔案之組態中，由反相器200服務之P通道開關34'與N通道開關34並聯以使得可針對寫入操作將節點40強制為高或低。
在圖7中，已在不影響本發明之基本應用之情況下除去存取開關36。
雖然在某些圖式中展示本發明之特定特徵且在其他圖式中未展示本發明之特定特徵，但此僅出於便利之目的，因為根據本發明可將每一特徵與其他特徵之任一者或所有者組合。如本文中所使用之詞"包括"、"包含"、"具有"及"有"應被廣泛及全面地解釋且不限於任何實體互連。此外，本申請案中所揭示之任何實施例不應被視為僅有之可能實施例。
熟習此項技術者將想到其他實施例且在以下申請專利範圍內。
10．．．記憶體寫入時序系統
12．．．虛設寫入驅動器
12a．．．虛設寫入驅動器
14．．．延遲/延遲電路
14a．．．時序行
16．．．虛設位元線
18．．．修改之位元單元
18a．．．修改之位元單元
18b．．．修改之位元單元
18c．．．修改之位元單元
20．．．線/寫入終止信號/寫入終止
22．．．寫入控制/寫入控制區塊
24．．．寫入啟用信號/寫入啟用
26．．．標準寫入驅動器
28．．．位元單元
30．．．反相器
32．．．反相器
34．．．NFET存取開關/N通道開關
34'．．．P通道開關
36．．．NFET存取開關
37．．．節點
38．．．輸出電路反相器
38'．．．反相器
40．．．節點
42．．．預充電電路
44．．．PFET電晶體
46．．．端子
48．．．端子
50．．．負載
52．．．NFET/單一開關裝置NFET
54．．．重設電路
56．．．PFET
58．．．Xreset
60．．．字線控制
70．．．下降邊緣
72．．．時脈信號
74．．．固定延遲
76．．．固定延遲之末端
78．．．寫入終止信號
80．．．轉變
82．．．時間週期
82a．．．延遲
84．．．寫入啟用信號
86．．．轉變
88．．．字線
90．．．轉變
92．．．標準位元單元條件
94．．．內部狀態
96．．．修改之位元單元狀態
98．．．修改之位元單元狀態決議其本身的時間
100．．．寫入終止
102．．．轉變
104．．．轉變
106．．．字線
108．．．轉變
110．．．開關/NFET/電晶體
112．．．開關/NFET/電晶體
114．．．開關/NFET/電晶體
116．．．開關/NFET/電晶體
118．．．控制線
120．．．控制線
122．．．控制線
124．．．控制線
126．．．可程式化之暫存器
200．．．反相器
圖1為根據本發明之一記憶體寫入時序系統之一實施例的簡化示意方塊圖；圖2為圖1之系統之更詳細的圖；圖3為比較在先前技術系統中發生之信號與本發明之系統中發生之彼等信號的時序圖；圖4為圖2之虛設寫入驅動器之更詳細的示意圖；及圖5、圖6、圖7展示替代實施例，所有替代實施例均提供一連接至修改之位元單元之一節點以感測修改之位元單元之狀態的輸出端。
10．．．記憶體寫入時序系統
12．．．虛設寫入驅動器
14a．．．時序行
16．．．虛設位元線
18．．．修改之位元單元
20．．．線/寫入終止信號/寫入終止
22．．．寫入控制/寫入控制區塊
24．．．寫入啟用信號/寫入啟用
26．．．標準寫入驅動器
28．．．位元單元
30．．．反相器
32．．．反相器
34．．．NFET存取開關/N通道開關
36．．．NFET存取開關
37．．．節點
38．．．輸出電路反相器
38'．．．反相器
40．．．節點
42．．．預充電電路
44．．．PFET電晶體
46．．．端子
48．．．端子
50．．．負載
52．．．NFET/單一開關裝置NFET
54．．．重設電路
56．．．PFET
58．．．Xreset
60．．．字線控制

Claims (25)

  1. 一種記憶體寫入時序系統，其包含：一修改之記憶體位元單元，其包括以一鎖存組態之具有第一及第二節點之一對反相器及一連接至該等節點中之至少一者之存取裝置；及一輸出電路，其連接至該等節點中之一者以用於提供一寫入終止信號以指示該修改之記憶體位元單元在一寫入操作期間之一狀態改變且終止該寫入操作。
  2. 如請求項1之記憶體寫入時序系統，其中該修改之記憶體位元單元進一步包括一用於回應於一字線重設信號而將該等反相器重設至一已知狀態之預充電裝置。
  3. 如請求項1之記憶體寫入時序系統，其中該一個存取裝置包括一連接至該等節點中之一者且由該字線重設信號致動之存取開關。
  4. 如請求項3之記憶體寫入時序系統，其進一步包括一虛設寫入驅動器，該虛設寫入驅動器回應於一寫入啟用信號，而在一虛設位元線上經由該存取裝置將一虛設資料位元提供至該修改之記憶體位元單元中之該對反相器。
  5. 如請求項4之記憶體寫入時序系統，其進一步包括一重設電路，回應於該字線重設信號而停用該虛設寫入驅動器以不提供該虛設資料位元。
  6. 如請求項5之記憶體寫入時序系統，其中該虛設寫入驅動器包括一可程式化之開關電路，該可程式化之開關電路用於控制啟用該虛設寫入驅動器以提供該虛設資料位 元之時間。
  7. 如請求項1之記憶體寫入時序系統，其中該輸出電路包括一輸出反相器。
  8. 如請求項7之記憶體寫入時序系統，其中存在一連接至另一節點之第二輸出反相器。
  9. 如請求項4之記憶體寫入時序系統，其中該虛設位元線包括一用於模擬一標準時序行之延遲之時序行延遲模擬器。
  10. 如請求項9之記憶體寫入時序系統，其中該存取裝置包括一第二存取開關及一連接至該第二存取開關之複本時序行延遲模擬器。
  11. 如請求項1之記憶體寫入時序系統，其中該存取裝置包括一連接至該每一節點之存取開關，且進一步包括分別連接至該第一節點及該第二節點之第一及第二驅動器反相器。
  12. 如請求項1之記憶體寫入時序系統，其中該修改之記憶體位元單元為一SRAM位元單元。
  13. 如請求項1之記憶體寫入時序系統，其進一步包括一寫入控制電路，其中該寫入終止信號自該輸出電路被傳送至該寫入控制電路，該寫入控制電路用以回應該寫入終止信號而使一寫入啟用信號失效及使一重設信號生效而回復全部電路至一起始條件狀態。
  14. 一種記憶體寫入時序系統，其包含：一修改之記憶體位元單元，其包括以一鎖存組態之具 有第一及第二節點之一對背對背反相器；一連接至該第一節點之第一存取開關及一連接至該第二節點之第二存取開關；一虛設寫入驅動器，其回應於一寫入啟用信號而在一虛設位元線上經由該第一與第二存取開關將一虛設資料位元提供至該對背對背反相器；及一輸出電路，其連接至該等節點中之一者以用於提供一寫入終止信號以指示該修改之記憶體位元單元在寫入操作期間之一狀態改變且終止該寫入操作。
  15. 如請求項14之記憶體寫入時序系統，其中該修改之記憶體位元單元進一步包括一預充電裝置，該預充電裝置用於回應於一字線重設信號而將該等反相器重設至一已知狀態。
  16. 如請求項15之記憶體寫入時序系統，其進一步包括一重設電路，該重設電路回應於該字線重設信號而停用該虛設寫入驅動器以不提供該虛設資料位元。
  17. 如請求項14之記憶體寫入時序系統，其中該虛設寫入驅動器包括一用於控制啟用該虛設寫入驅動器以提供該虛設資料位元之時間的可程式化之開關電路。
  18. 如請求項14之記憶體寫入時序系統，其中該輸出電路包括一輸出反相器。
  19. 如請求項14之記憶體寫入時序系統，其中該修改之記憶體位元單元為一SRAM位元單元。
  20. 如請求項14之記憶體寫入時序系統，其進一步包括一寫 入控制電路，其中該寫入終止信號自該輸出電路被傳送至該寫入控制電路，該寫入控制電路用以回應該寫入終止信號而使一寫入啟用信號失效及使一重設信號生效而回復全部電路至一起始條件狀態。
  21. 一種記憶體寫入時序系統，其包含：一修改之記憶體位元單元，其包括一儲存裝置及一用於將資料寫入至該儲存裝置/自該儲存裝置讀取資料之寫入/讀取電路；及一輸出電路，其用於偵測該儲存裝置在一寫入操作期間之當前狀態且提供一寫入終止信號以終止該寫入操作。
  22. 如請求項21之記憶體寫入時序系統，其中該輸出電路進一步提供一寫入終止信號。
  23. 如請求項21之記憶體寫入時序系統，其中該儲存裝置包括以一鎖存組態之具有第一及第二節點之一對反相器。
  24. 如請求項23之記憶體寫入時序系統，其中該寫入/讀取電路包括一連接至該等節點中之至少一者之存取裝置。
  25. 如請求項22之記憶體寫入時序系統，其進一步包括一寫入控制電路，其中該寫入終止信號自該輸出電路被傳送至該寫入控制電路，該寫入控制電路用以回應該寫入終止信號而使一寫入啟用信號失效及使一重設信號生效而回復全部電路至一起始條件狀態。
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