JP4827688B2 - 半導体記憶装置 - Google Patents
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Description
11 制御回路
101、102、103、107、108、109、111、112、113 PMOSトランジスタ
104 Yスイッチ(Yセレクタ)
105、106 AND回路
110 スイッチ(トランスファゲート)
114 センスアンプ
115 NMOSトランジスタ
116、117、119、124 NAND回路
118、120、123 インバータ
121 D型ラッチ回路
122 ライトバッファ
125 スイッチ
201、202、203、205、206、207、209、210、211 PMOSトランジスタ
204 Yスイッチ(Yセレクタ)
208 スイッチ(トランスファゲート)
212 センスアンプ
213 NMOSトランジスタ
214、215、218 NAND回路
216、217 インバータ
219 D型ラッチ回路
220 ライトバッファ
301、302、303、305、306、307、309、310、311 PMOSトランジスタ
304 Yスイッチ(Yセレクタ)
308 スイッチ(トランスファゲート)
312 センスアンプ
313、314 NMOSトランジスタ
315、316 NAND回路
317、319、322 インバータ
318 AND回路
320、321 NOR回路
323 D型ラッチ回路
324 ライトバッファ
Claims (13)
- データ書き込み回路に入力されたライトデータの、データ読み出し回路のセンスアンプに接続するデータ線への転送をオン・オフ制御するスイッチと、
ライトデータスルー機能が有効な場合に、ライト動作時に活性化されるライト用の制御信号と、前記センスアンプの活性化を制御するセンスアンプ活性化制御信号とが、ともに活性状態のときに、前記スイッチをオン状態とする制御を行う回路と、
を備え、
ライトサイクルにおいて、入力されたライトデータがスルーで出力データ端子から出力されるまでの時間と、リードサイクルにおいて、メモリセルからのリードデータが前記出力データ端子から出力されるまでの時間とを均一化させてなる、ことを特徴とする半導体記憶装置。 - リードサイクルにおいて、前記センスアンプ活性化制御信号の活性状態への遷移から所定時間後、前記リードデータが前記出力データ端子から出力され、
ライトサイクルにおいて、ライトデータスルー機能が有効な場合に、前記センスアンプ活性化制御信号の活性状態への遷移から、前記リードアクセス時の前記所定時間とほぼ同一時間経過後、前記ライトデータがスルーで前記出力データ端子から出力される、ことを特徴とする請求項1記載の半導体記憶装置。 - ライトデータスルー機能が有効な場合に、ライト時に、前記ライト用の制御信号を活性化して出力する信号生成回路を備えている、ことを特徴とする請求項1記載の半導体記憶装置。
- 前記信号生成回路は、ライトデータスルー機能が無効の場合には、ライト動作時に、前記ライト用の制御信号を非活性状態に固定する、ことを特徴とする請求項3記載の半導体記憶装置。
- 前記信号生成回路は、ライトデータスルー機能の有効/無効を示す入力端子の値、又は、ヒューズの溶断の有無に基づき、前記ライト用の制御信号の活性化の有無を制御する、ことを特徴とする請求項3又は4記載の半導体記憶装置。
- 前記スイッチは、ライトデータを入力するライトバッファの出力であるライトデータ線と、前記センスアンプ側のデータ線との間に接続される、ことを特徴とする請求項1記載の半導体記憶装置。
- 複数のメモリセルが接続するデジット線対と、前記デジット線対に接続され、対応するカラム選択信号によりオン・オフされるYスイッチとの組を、複数組備え、
前記複数のYスイッチが共通に接続されるリードデータ線対と、
前記リードデータ線対と、前記センスアンプに接続するデータ線対の一端との接続をオン・オフするデータ線分離スイッチと、
を備え、
前記センスアンプに接続するデータ線対の他端は出力回路に接続され、
前記出力回路の出力は出力データ端子に接続され、
入力データ端子に入力されたライトデータをラッチタイミング信号に応答してラッチするラッチ回路と、
前記ラッチ回路からのライトデータを入力し、出力対に出力するライトバッファと、
前記ライトバッファの出力対に接続されたライトデータ線対と、
を備え、
前記複数のYスイッチは前記ライトデータ線対に共通に接続され、
前記カラム選択信号で選択された前記Yスイッチは、
リード時には、前記デジット線対と前記リードデータ線対とを接続し、
ライト時には、前記デジット線対と前記ライトデータ線対とを接続し、
前記センスアンプ活性化制御信号と前記ライト用の制御信号との論理演算結果を出力する論理回路を備え、
前記スイッチは、前記論理回路の出力信号に基づき、前記ライトデータ線対と、前記センスアンプに接続する前記データ線対との接続をオン・オフ制御する、ことを特徴とする請求項1記載の半導体記憶装置。 - 複数のメモリセルが接続するデジット線対と、前記デジット線対に接続され、対応するカラム選択信号によりオン・オフされるYスイッチとの組を、複数組備え、
前記複数のYスイッチが共通に接続されるリードデータ線対と、
前記リードデータ線対と、センスアンプに接続するデータ線対の一端との接続をオン・オフするデータ線分離スイッチと、
を備え、
前記センスアンプに接続するデータ線対の他端は出力回路に接続され、
前記出力回路の出力は出力データ端子に接続され、
入力データ端子に入力されたライトデータをラッチタイミング信号に応答してラッチするラッチ回路と、
前記ラッチ回路からのライトデータを入力し、出力対に出力するライトバッファと、
前記ライトバッファの出力対に接続されたライトデータ線対と、
を備え、
前記複数のYスイッチは前記ライトデータ線対に共通に接続され、
前記カラム選択信号で選択された前記Yスイッチは、
リード時には、前記デジット線対と前記リードデータ線対とを接続し、
ライト時には、前記デジット線対と前記ライトデータ線対とを接続し、
前記ライトデータ線対と、前記センスアンプに接続する前記データ線対との接続をオン・オフ制御するスイッチと、
前記センスアンプ活性化制御信号と前記ライト用の制御信号との論理演算結果を出力する論理回路と、
を備え、
前記スイッチは、前記論理回路の出力信号に基づき、ライトデータスルー時に、前記ライトデータ線対と前記センスアンプに接続する前記データ線対との接続をオン・オフ制御する、ことを特徴とする半導体記憶装置。 - リード動作時に、活性化されるリード用の制御信号と、前記センスアンプ活性化制御信号とを入力し、ともに活性状態のときに、前記データ線分離スイッチをオフとし、前記センスアンプを活性化する制御を行う回路を備えている、ことを特徴とする請求項8記載の半導体記憶装置。
- ライトデータスルー機能が有効な場合に、ライト時に、前記ライト用の制御信号を活性化して出力する信号生成回路を備えている、ことを特徴とする請求項8記載の半導体記憶装置。
- 前記信号生成回路は、ライトデータスルー機能が無効の場合には、ライト動作時に、前記ライト用の制御信号を非活性状態に固定する、ことを特徴とする請求項8記載の半導体記憶装置。
- 前記信号生成回路は、ライトデータスルー機能の有効/無効を示す入力端子の値、又は、ヒューズの溶断の有無に基づき、前記ライト用の制御信号の活性化の有無を制御する、ことを特徴とする請求項10又は11記載の半導体記憶装置。
- 前記信号生成回路は、前記ライト用の制御信号としてワンショットパルスを出力する、ことを特徴とする請求項3又は10記載の半導体記憶装置。
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