JP3992901B2 - 書込みインタラプト書込み機能を有する同期式dram半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置に係り、特に書込みインタラプト書込み(write-interrupt-write)機能を有するダブルデータレート(double data rate:以下、DDRと略する)同期式DRAM半導体装置に関する。
【0002】
【従来の技術】
DDR同期式DRAM半導体装置は書込みインタラプト書込み機能を有している。書込みインタラプト書込み機能とは、二つの入出力線グループ中一つの入出力線グループを通じて外部から入力されたデータがメモリブロックに書込まれている途中で、前記書込み動作を止め他の入出力線グループを通じて外部から入力される他のデータを前記メモリブロックに書込む機能である。DDR同期式DRAM半導体装置では外部から入力されるデータは外部クロック信号のクロックが2サイクル過ぎた後、前記入出力線グループに載せられる。ところが、従来はこれを考えずに書込みインタラプト書込み機能を遂行するにつれて望ましくないデータがメモリブロックに書込まれてDDR同期式DRAM半導体装置の不良を招く場合があった。
【0003】
【発明が解決しようとする課題】
本発明が達成しようとする技術的課題は、書込みインタラプト書込み機能を正確に遂行する同期式DRAM半導体装置を提供することである。
【0004】
【課題を解決するための手段】
前記技術的課題を達成するために本発明は、第1メモリブロック、第1感知増幅器、第1及び第2入出力線グループ、及び書込みインタラプト書込み信号発生部を具備する。第1メモリブロックはデータを貯蔵する。第1感知増幅器は前記第1メモリブロックに貯蔵されたデータを感知する。第1及び第2入出力線グループは前記第1感知増幅器に連結され、各々複数個の入出力線を具備する。書込みインタラプト信号発生部は外部から入力される書込み信号及び内部クロック信号を入力し、書込みインタラプト書込み信号を発生して前記第1感知増幅器に提供する。前記書込み信号が最初にイネーブルされて、外部から入力されるデータが、活性化された前記第1入出力線グループを通じて前記第1メモリブロックに書き込まれている途中で、前記第2入出力線グループを通じて前記第1メモリブロックにデータを書込むために前記書込み信号が二番目にイネーブルされる場合、前記書込みインタラプト書込み信号発生部は、前記書込み信号が二番目にイネーブルされてから前記内部クロック信号が所定サイクル過ぎた後前記書込みインタラプト書込み信号をイネーブルさせ、その直後に前記第1入出力線グループはプリチャージされる。
【0005】
前記書込みインタラプト書込み信号発生部は、前記書込み信号と前記内部クロック信号を入力し、前記内部クロック信号に応答して前記書込み信号を前記内部クロック信号の所定サイクルだけ延ばす信号遅延部と、前記信号遅延部に連結され、前記内部クロック信号を入力し前記内部クロック信号と前記信号遅延部の出力に応答して前記書込みインタラプト書込み信号をパルスとして発生するパルス発生部とを具備する。
【0006】
前記同期式DRAM半導体装置は、データを貯蔵する第2メモリブロック、前記第2メモリブロックに貯蔵されたデータを感知する第2感知増幅器、前記第2感知増幅器に連結され、各々複数個の入出力線を具備する第3及び第4入出力線グループを具備し、前記第1入出力線グループが活性化またはプリチャージされる時前記第3入出力線グループが同時に活性化またはプリチャージされ、前記第2入出力線グループが活性化またはプリチャージされる時前記第4入出力線グループが同時に活性化またはプリチャージされる。
前記本発明によって同期式DRAM半導体装置は書込みインタラプト書込み機能を正確に遂行する。
【0007】
【発明の実施の形態】
以下、本発明の望ましい実施形態が示された添付図面を参照して本発明をより詳細に説明する。本発明はしかし、多様な形態で具体化されるものであって、説明される実施形態に限って解釈してはいけない。むしろ、本実施形態は本開示が徹底的かつ完全で、この分野で通常の知識を有する者に本発明の範囲が十分に伝達されるように提供される。全般的に同じ番号は同じ素子を示す。さらに、ここに示され記述された各実施形態はその相補的な実施形態を含む。
【0008】
図1を参照すれば、本発明に係る128MB DDR同期式DRAM半導体装置101は書込みインタラプト書込み信号発生部111、カラム選択線制御部121、第1及び第2メモリブロック131、132、第1及び第2感知増幅器141、142、第1乃至第8入出力線IO1〜IO8及び入出力バッファ151を具備する。第1及び第2入出力線IO1、IO2は第1入出力線グループ、第3及び第4入出力線IO3、IO4は第2入出力線グループ、第5及び第6入出力線IO5、IO6は第3入出力線グループ、第7及び第8入出力線IO7、IO8は第4入出力線グループと呼ぶことにする。
【0009】
外部からDDR同期式DRAM半導体装置101にアドレス信号Add及び外部クロック信号CLKが印加される。外部クロック信号CLKはDDR同期式DRAM半導体装置101の内部に適した内部クロック信号PCLKに変わる。アドレス信号Addは第1及び第2メモリブロック131、132に備わる多数個のメモリセル(図示せず)の中の一部を選択する。外部から入力されるデータDinは入出力バッファ151と第1乃至第8入出力線IO1〜IO8及び第1及び第2感知増幅器141、142を通じてアドレス信号Addにより選定されたメモリセルに書込まれる。この際、データDinは内部クロック信号PCLKに同期されて書込みや読出される。
【0010】
書込みインタラプト書込み信号発生部111は信号遅延部113及びパルス発生部115を具備する。信号遅延部113はモード信号MODE、書込み信号PWRF、PWR、チップ選択信号PCS、カラム制御信号PCF、内部クロック信号PCLK、DDR設定信号PDDR及び電源電圧感知信号PVCCHを入力し、信号DO1、P1、P2、P3、SDR_PWIを出力する。書込みインタラプト書込み信号発生部111は書込みインタラプト書込み機能を遂行するために書込み信号PWRF、PWRがイネーブルされれば内部クロック信号PCLKが2サイクル過ぎるとすぐに信号DO1を発生する。モード信号MODEはDDR同期式DRAM半導体装置101の出力モードを設定する。例えば、モード信号MODEが論理ハイであればDDR同期式DRAM半導体装置101から一回に出力されるデータは4個で、モード信号MODEが論理ローであればDDR同期式DRAM半導体装置101から一回に出力されるデータは8個以上、例えば、8個、16個、32個、64個になりうる。DDR設定信号PDDRはDDR同期式DRAM半導体装置101のデータレートモードを設定する。例えば、DDR設定信号PDDRが論理ハイであれば、DDR同期式DRAM半導体装置101はDDRモードで動作し、DDR設定信号PDDRが論理ローであれば、DDR同期式DRAM半導体装置101はシングルデータレートモードで動作する。書込み信号PWRFは書込み信号PWRと同じ機能を有する信号で、書込み信号PWRFが書込み信号PWRより先に発生される。
【0011】
パルス発生部115は書込み信号PWRF、チップ選択信号PCS、カラム制御信号PCF、内部クロック信号PCLK、DDR設定信号PDDR及び信号DO1、P1、P2を入力し、書込みインタラプト書込み信号PWIWを発生する。書込みインタラプト書込み信号PWIWはパルスとして発生される。
信号遅延部113とパルス発生部115に対しては図2を通じて詳細に説明する。
【0012】
カラム選択線制御部121は内部クロック信号PCLKを入力され、書込みインタラプト書込み信号発生部111から信号P1、P3、DO1、SDR_PWI、MRS_PWIを入力され、カラム選択線制御信号PWICSLを発生する。カラム選択線制御信号PWICSLは書込みインタラプト書込み信号PWIWが発生すると、プリチャージされた入出力線グループに印加されるカラム選択線信号をディセーブルする。カラム選択線制御部121はカラム選択線制御信号PWICSLを発生させることによって、書込みインタラプト書込み機能がより正確に遂行されるように補助的役割をする。
【0013】
図2は前記図1に示した書込みインタラプト書込み信号発生部111の詳細回路図である。図2を参照すれば、書込みインタラプト書込み信号発生部111は信号遅延部113とパルス発生部115とを具備する。
信号遅延部113は伝送ゲート311〜316、インバータ321〜325、330、NANDゲート331、332、ラッチ回路351〜355、NMOSトランジスタ361〜363及びPMOSトランジスタ371、372を具備する。
【0014】
伝送ゲート311とNMOSトランジスタ361はモード信号MODEによりゲートされる。もし、モード信号MODEが論理ハイであれば、即ち、DDR同期式DRAM半導体装置101の出力データが4であれば、伝送ゲート311はターンオンされて書込み信号PWRFを通過させNMOSトランジスタ361はターンオフされる。反対に、モード信号MODEが論理ローであれば、即ち、DDR同期式DRAM半導体装置101の出力データが4でなければ、伝送ゲート311はターンオフされて書込み信号PWRFを遮断する。同時にNMOSトランジスタ361はターンオンされるのでNANDゲート331の出力は他の入力信号に関係なく常に論理ハイで維持される。NANDゲート331は伝送ゲート311から出力される書込み信号PWRF、チップ選択信号PCS及びカラム制御信号PCFを入力しこれらを否定論理積して信号SDR-PWIを発生する。インバータ322は信号SDR-PWIを反転させて信号P2を発生する。
【0015】
書込み信号PWRはインバータ324により反転されて伝送ゲート312に入力される。伝送ゲート312は内部クロック信号PCLKによりゲートされる。即ち、伝送ゲート312は内部クロック信号PCLKが論理ローであればターンオンされて書込み信号PWRを通過させる。ラッチ回路355は伝送ゲート312を通過した書込み信号PWRを反転及びラッチして信号P1を発生する。NANDゲート332はDDR設定信号PDDR、内部クロック信号PCLK及び信号P1を入力しこれらを否定論理積して出力する。DDR同期式DRAM半導体装置101がDDRモードで動作する場合、DDR設定信号PDDRは論理ハイになる。DDR同期式DRAM半導体装置101にデータを書込もうとする場合、即ち、書込みモードの場合、書込み信号PWRF、PWRは論理ハイになる。このように、DDR同期式DRAM半導体装置101がDDRモード及び書込みモードで動作する場合、NANDゲート332の出力は内部クロック信号PCLKに応答して出力される。即ち、NANDゲート332の出力は内部クロック信号PCLKが論理ハイであれば論理ローになり、内部クロック信号PCLKが論理ローであれば論理ハイになる。
【0016】
伝送ゲート313は信号P2を入力しNANDゲート332の出力によりゲートされて信号P2を出力する。信号P2が伝送ゲート313に入力された状態でNANDゲート332の出力が論理ローであれば伝送ゲート313はターンオンされて信号P2を出力してラッチ回路351にラッチする。次に、NANDゲート332の出力が論理ローから論理ハイに遷移すれば伝送ゲート313はターンオフされ、伝送ゲート314がターンオンされてラッチ回路351の出力をラッチ回路352にラッチする。次に、NANDゲート332の出力が論理ハイから論理ローに遷移すれば伝送ゲート314はターンオフされ、伝送ゲート315がターンオンされてラッチ回路352の出力をラッチ回路353にラッチする。次に、NANDゲート332の出力が論理ローから論理ハイに遷移すれば伝送ゲート315はターンオフされ、伝送ゲート316がターンオンされてラッチ回路353の出力をラッチ回路354にラッチする。即ち、信号P2が伝送ゲート313に入力されてから内部クロック信号PCLKが2サイクル過ぎれば信号P2はラッチ回路354から出力される。
【0017】
NMOSトランジスタ362、363は電源電圧感知信号PVCCHによりゲートされる。電源電圧感知信号PCCHはインバータ330により反転されてNMOSトランジスタ362、363に印加される。DDR同期式DRAM半導体装置101は外部から入力される電源電圧Vccを感知し、電源電圧Vccが所定レベルより低ければ電源電圧感知信号PVCCHを論理ローにし、電源電圧Vccが所定レベルより高ければ電源電圧感知信号PVCCHを論理ハイにする。従って、電源電圧感知信号PVCCHが論理ローであればNMOSトランジスタ362、363はターンオンされるので、ラッチ回路351、353の入力は常に論理ローになって信号DO1を論理ローにし、電源電圧感知信号PVCCHが論理ハイであればNMOSトランジスタ362、363はターンオフされるのでラッチ回路351、353の入力は伝送ゲート313、315の出力に従う。
【0018】
PMOSトランジスタ371、372はパルス発生部115から出力される書込みインタラプト読出し信号WIRによりゲートされる。書込みインタラプト読出し信号WIRが論理ローであればPMOSトランジスタ371、372はターンオンされるのでラッチ回路352、354の入力は論理ハイになって信号DO1を論理ローにし、書込みインタラプト読出し信号WIRが論理ハイであればPMOSトランジスタ371、372はターンオフされるのでラッチ回路352、354の入力は伝送ゲート314、316の出力に従う。
【0019】
このように、書込み信号PWRFは信号遅延部113を通過しながら内部クロック信号PCLKの2サイクル分だけ遅延される。
パルス発生部115はNANDゲート333〜341、インバータ326〜329、インバータチェーン381、382を具備する。
インバータ326はDDR設定信号PDDRを反転させる。NANDゲート334はDDR設定信号PDDRと内部クロック信号PCLK及び信号P1を入力しこれらを否定論理積する。NANDゲート335は信号P1、P2、インバータ326の出力及び内部クロック信号PCLKを入力しこれらを否定論理積する。NANDゲート336はNANDゲート334、335の出力を否定論理積する。インバータチェーン381はNANDゲート336の出力を所定時間遅延及び反転させる。NANDゲート337はNANDゲート336の出力とインバータチェーン381の出力を否定論理積する。
【0020】
ここで、NANDゲート337とインバータチェーン381はパルス発生機能を有する。前記パルス発生過程を説明する。NANDゲート337とインバータチェーン381はNANDゲート336の出力が論理ローから論理ハイに遷移する時だけパルスを発生する。NANDゲート336の出力が論理ローであれば、インバータチェーン381の出力は論理ハイである。するとNANDゲート337は論理ハイを出力する。その途中でNANDゲート336の出力が論理ローから論理ハイに遷移すればその瞬間NANDゲート337の入力は全て論理ハイになるのでNANDゲート337の出力は論理ローになる。しかし、すぐインバータチェーン381の出力は論理ハイから論理ローに遷移するのでNANDゲート337の出力は再び論理ハイになる。従って、NANDゲート337からローパルスが発生される。
【0021】
NANDゲート339はインバータ326の出力と信号P2を入力しこれらを否定論理積して信号MRS_PWIを発生する。インバータ327は書込み信号PWRFを反転させる。NANDゲート333はチップ選択信号PCSとカラム制御信号PCF及びインバータ327の出力を入力しこれらを否定論理積する。インバータ328はNANDゲート333の出力を反転させる。NANDゲート340はインバータ328の出力と内部クロック信号PCLK及び信号P1を入力しこれらを否定論理積して書込みインタラプト読出し信号WIRを発生する。インバータ329は書込みインタラプト読出し信号WIRを反転させる。インバータチェーン382はインバータ329の出力を所定時間遅延及び反転させる。NANDゲート341はインバータ329の出力とインバータチェーン382の出力を否定論理積する。インバータ329の出力が論理ローから論理ハイに遷移すればNANDゲート341からローパルスが発生される。前記ローパルス発生方法はインバータチェーン381とNANDゲート337の動作を通じて説明したことと同一である。NANDゲート338はNANDゲート337、341の出力を入力しこれらを否定論理積して書込みインタラプト書込み信号PWIWを発生する。
【0022】
このように、書込みインタラプト書込み信号PWIWはパルス発生部115からハイパルスとして発生される。
図3は前記図1及び図2に示した信号のタイミング図である。図3を参照して図1に示したDDR同期式DRAM半導体装置101の動作を説明する。図3ではバースト長が8の場合を示した。外部から第1及び第2メモリブロック131、132にデータを書込みするために、先ずカラムアドレス信号Add(図3の321)の最上位アドレスビットCA11をイネーブルさせる。この状態で書込み命令PWRFが最初にイネーブルされれば(図3の311)それから内部クロック信号PCLKの1サイクルが過ぎた時点(図3のt1)でデータストローブ信号DQSが論理ハイとしてイネーブルされる。内部クロック信号PCLKの時点(図3のt1)でデータストローブ信号DQSがイネーブルされるのは、DDR同期式DRAM半導体装置101の書込み待ち時間が1に設定されているからである。データストローブ信号DQSがイネーブルされれば、外部から第1データDinがDDR同期式DRAM半導体装置101に入力される。第1データDinは書込み命令PWRFがイネーブルされてから内部クロック信号PCLKの2サイクル過ぎた時点(図3のt2)で活性化された第1及び第3入出力線グループに載せられる。第1データDinが書込み命令PWRFがイネーブルされてから内部クロック信号PCLKの2サイクルが過ぎた時点(図3のt2)で第1及び第3入出力線グループに載せられる理由は、DDR同期式DRAM半導体装置101は2ビット先取り(prefetch)方式を適用しているからである。
【0023】
書込みインタラプト書込み機能を遂行しようとする場合、外部データDinが第1及び第3入出力線グループを通じて第1及び第3メモリブロック131、132に書込まれている途中でアドレス信号Add(図3の322)の最上位アドレスビットCA11がディセーブルされて第2及び第4入出力線グループを選択し、この状態で書込み命令PWRFが二番目にイネーブルされる(図3の312)。すると、書込みインタラプト書込み信号発生部111は前記二番目にイネーブルされた書込み命令PWRFを受け、それから内部クロック信号PCLKの2サイクルが過ぎた時点(図3のt4)で書込みインタラプト書込み信号PWIWをイネーブルさせる。書込みインタラプト書込み信号PWIWがイネーブルされれば第1及び第2感知増幅器141、142は第1及び第3入出力線グループをプリチャージして、第1及び第3入出力線グループを通じて第1データDinが第1及び第2メモリブロック131、132に書込まれることを中断させる。そして外部から第2データDinが第2及び第4入出力線グループを通じて第1及び第2メモリブロック131、132に書込まれる。
【0024】
このように、書込みインタラプト書込み信号PWIWは書込みインタラプト書込み機能を遂行するための書込み信号PWRFが入力されれば、それより内部クロック信号PCLKが2サイクル過ぎた時点(図3のt4)で発生されて第1及び第3入出力線グループをプリチャージすることによって書込みインタラプト書込み機能が遂行される間に第1データが不要に第1及び第2メモリブロック131、132に書込まれなくなる。
今まで128MB DDR同期式DRAM半導体装置101に対してのみ説明したが、本発明は128MB以外のDDR同期式DRAM半導体装置に対しても同一に適用されうる。また、DDR同期式DRAM半導体装置101は多様なバースト長さでも書込みインタラプト書込み機能を遂行することができる。
【0025】
本発明は最適な実施形態を参照して開示され記述されたが、請求範囲により定義されたものであって、本発明の思想及び範囲内で多様な変更がこの分野の通常の知識を有する者により可能である。
【0026】
【発明の効果】
前述したように本発明によれば、書込みインタラプト書込み機能を遂行するために第1及び第3入出力線グループが活性化されて外部データDinが第1及び第2メモリブロック131、132に書込まれている途中で書込み信号PWRFが二番目にイネーブルされる場合、書込みインタラプト書込み信号PWIWは書込み信号PWRFが二番目にイネーブルされてから内部クロック信号PCLKが2サイクル過ぎた後イネーブルされることによって、その直後に第1及び第3入出力線グループはプリチャージされて第1及び第3入出力線グループを通じて外部データDinの第1及び第2メモリブロック131、132への書込み中断される。従って、DDR同期式DRAM半導体装置101は正確なデータ書込み動作を遂行する。
【図面の簡単な説明】
【図1】 本発明に係る128MB DDR同期式DRAM(SDRAM)半導体装置の概略的なブロック図である。
【図2】 前記図1に示した書込みインタラプト書込み信号発生部の詳細回路図である。
【図3】 前記図1及び図2に示した信号のタイミング図である。
【符号の説明】
101…DDR同期式DRAM半導体装置
111…書込みインタラプト書込み信号発生部
113…信号遅延部
115…パルス発生部
121…カラム選択線制御部
131、132…第1及び第2メモリブロック
141、142…第1及び第2感知増幅器
151…入出力バッファ
IO1〜IO8…第1乃至第8入出力線
Claims (6)
- データを貯蔵する第1メモリブロックと、
前記第1メモリブロックに貯蔵されたデータを感知する第1感知増幅器と、
前記第1感知増幅器に連結され、各々複数個の入出力線を具備する第1及び第2入出力線グループと、
外部から入力される書込み信号及び内部クロック信号を入力し、書込みインタラプト書込み信号を発生して前記第1感知増幅器に提供する書込みインタラプト書込み信号発生部とを具備し、
前記書込み信号が最初にイネーブルされて、外部から入力されるデータが、活性化された前記第1入出力線グループを通じて前記第1メモリブロックに書き込まれている途中で、前記第2入出力線グループを通じて前記第1メモリブロックにデータを書込むために前記書込み信号が二番目にイネーブルされる場合、前記書込みインタラプト書込み信号発生部は、前記書込み信号が二番目にイネーブルされてから前記内部クロック信号が所定サイクルを過ぎた後前記書込みインタラプト書込み信号をイネーブルさせ、その直後に前記第1入出力線グループはプリチャージされることを特徴とする同期式DRAM半導体装置。 - 前記書込みインタラプト書込み信号発生部は、
前記書込み信号と前記内部クロック信号を入力し、前記内部クロック信号に応答して前記書込み信号を前記内部クロック信号の所定サイクルだけ延ばす信号遅延部と、
前記信号遅延部に連結され、前記内部クロック信号を入力し前記内部クロック信号と前記信号遅延部の出力に応答して前記書込みインタラプト書込み信号をパルスとして発生するパルス発生部とを具備することを特徴とする請求項1に記載の同期式DRAM半導体装置。 - 前記信号遅延部は、
前記書込み信号及び内部クロック信号を入力し前記内部クロック信号のロジックレベルが変わる時ごとに順次に前記内部クロック信号によりゲートされる第1乃至第4伝送ゲートと、
前記第1及び第4伝送ゲートに各々連結され前記第1乃至第4伝送ゲートの出力をラッチする第1乃至第4ラッチ回路とを具備することを特徴とする請求項2に記載の同期式DRAM半導体装置。 - 前記パルス発生部は、
前記書込み信号及び内部クロック信号を組み合わせて出力を発生する第1論理回路と、
前記第1論理回路の出力を入力する、奇数個のインバータからなるインバータチェーンと、
前記第1論理回路の出力と前記インバータチェーンの出力を組み合わせて前記書込みインタラプト書込み信号を発生する第2論理回路とを具備することを特徴とする請求項2に記載の同期式DRAM半導体装置。 - 前記同期式DRAM半導体装置は、
データを貯蔵する第2メモリブロックと、
前記第2メモリブロックに貯蔵されたデータを感知する第2感知増幅器と、
前記第2感知増幅器に連結され、各々複数個の入出力線を具備する第3及び第4入出力線グループを具備し、
前記第1入出力線グループが活性化またはプリチャージされる時前記第3入出力線グループが同時に活性化またはプリチャージされ、前記第2入出力線グループが活性化またはプリチャージされる時前記第4入出力線グループが同時に活性化またはプリチャージされることを特徴とする請求項1に記載の同期式DRAM半導体装置。 - 前記同期式DRAM半導体装置はDDR同期式DRAM半導体装置であることを特徴とする請求項1に記載の同期式DRAM半導体装置。
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