JPH0750094A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JPH0750094A JPH0750094A JP5193798A JP19379893A JPH0750094A JP H0750094 A JPH0750094 A JP H0750094A JP 5193798 A JP5193798 A JP 5193798A JP 19379893 A JP19379893 A JP 19379893A JP H0750094 A JPH0750094 A JP H0750094A
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Abstract
(57)【要約】
【目的】低消費電流化と共に、より高速化した場合でも
プリチャージ完了前に読出し動作が開始されるのを防止
する。 【構成】通常のデータ読出しを行うメモリセルマトリク
ス１，Ｙセレクタ５，センス増幅器６及びプリタージ回
路１０を含む回路の動作を検出するため、これらと同等
の特性をもつダミーセル列１１，ダミーセレクタ１３，
ダミーセンス増幅器１４，ダミープリチャージ回路１２
及び製造ばらつき対策用の遅延回路１５を設ける。タイ
ミング信号発生回路９はこれら回路からの信号によりプ
リチャージ完了を検出して直ちに読出し動作に入り読出
し動作を検出して直ちにセンス増幅器６等を非活性状態
とする。
プリチャージ完了前に読出し動作が開始されるのを防止
する。 【構成】通常のデータ読出しを行うメモリセルマトリク
ス１，Ｙセレクタ５，センス増幅器６及びプリタージ回
路１０を含む回路の動作を検出するため、これらと同等
の特性をもつダミーセル列１１，ダミーセレクタ１３，
ダミーセンス増幅器１４，ダミープリチャージ回路１２
及び製造ばらつき対策用の遅延回路１５を設ける。タイ
ミング信号発生回路９はこれら回路からの信号によりプ
リチャージ完了を検出して直ちに読出し動作に入り読出
し動作を検出して直ちにセンス増幅器６等を非活性状態
とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ回路に関
し、特に消費電流を抑えた半導体メモリ回路に関する。
し、特に消費電流を抑えた半導体メモリ回路に関する。
【０００２】
【従来の技術】半導体メモリ回路においては、図４に示
すように、チップイネーブル信号ＣＥｂ（ｂは低レベル
アクティブを示す）が高レベルのチップ非選択時（スタ
ンバイ時、図４の期間ａ）に消費電流Ｉｃｃをチップ選
択時（ＣＥｂ低レベル）より小さくする回路形式が広く
採用されている。しかしながら、チップ選択時に読出し
データの出力の確立（期間ｂ）後もセンス増幅器等が動
作状態にあり、またビット線のプリチャージが行われる
ため、チップイネーブル信号ＣＥｂが高レベルになるま
で消費電流の大きな期間ｃが続き、全体の消費電流が増
大する。この問題を解決するために、特公昭６２−２７
４７３号公報には、読出しデータの出力確立後にセンス
増幅器等の動作を停止して消費電流を低減するメモリ回
路が開示されている。
すように、チップイネーブル信号ＣＥｂ（ｂは低レベル
アクティブを示す）が高レベルのチップ非選択時（スタ
ンバイ時、図４の期間ａ）に消費電流Ｉｃｃをチップ選
択時（ＣＥｂ低レベル）より小さくする回路形式が広く
採用されている。しかしながら、チップ選択時に読出し
データの出力の確立（期間ｂ）後もセンス増幅器等が動
作状態にあり、またビット線のプリチャージが行われる
ため、チップイネーブル信号ＣＥｂが高レベルになるま
で消費電流の大きな期間ｃが続き、全体の消費電流が増
大する。この問題を解決するために、特公昭６２−２７
４７３号公報には、読出しデータの出力確立後にセンス
増幅器等の動作を停止して消費電流を低減するメモリ回
路が開示されている。
【０００３】図５は上記公報を参照して作成した半導体
メモリ回路のブロック図、図６はその各部信号のタイミ
ング波形図である。
メモリ回路のブロック図、図６はその各部信号のタイミ
ング波形図である。
【０００４】この半導体メモリ回路は、指定された行か
らデータを読出すメモリセルマトリクク１と、外部から
のアドレス信号をタイミング信号Φ1 に従って取り込み
行アドレス信号ＡＤｒ及び列アドレス信号ＡＤｃとして
出力するアドレスバッファ回路２と、タイミング信号Φ
2 に従ってアドレスバッファ回路２からの行アドレス信
号ＡＤｒを取り込みデコードしメモリセルマトリクス１
の行を指定するＸデコーダ３と、タイミング信号Φ3 に
従ってアドレスバッファ回路２からの列アドレス信号Ａ
Ｄｃを取り込みデコードし、メモリセルマトリクス１か
ら読出された一行のデータのうちの所定のデータを選択
するＹデコーダ４及びＹセレクタ５と、タイミング信号
Φ4 に従ってＹセレクタ５からのデータを増幅し出力す
るセンス増幅器６ａと、タイミング信号Φ5 に従ってセ
ンス増幅器６ａ出力データを取り込み出力すると共に取
込み信号ΦD を出力するデータラッチ回路７ａと、タイ
ミング信号Φ6 に従ってデータラッチ回路７ａの出力デ
ータを外部へ出力（ＯＵＴ）する出力バッファ回路８
と、取込み信号ΦD に応答してデータラッチ検出信号Φ
L を出力するデータラッチ検出回路１６と、チップイネ
ーブル信号ＣＥｂ及びデータラッチ検出信号ΦL に従っ
てタイミング信号Φ1 〜Φ6 を発生し各部へ供給するタ
イミング信号発生回路９ａとを有する構成となってい
る。
らデータを読出すメモリセルマトリクク１と、外部から
のアドレス信号をタイミング信号Φ1 に従って取り込み
行アドレス信号ＡＤｒ及び列アドレス信号ＡＤｃとして
出力するアドレスバッファ回路２と、タイミング信号Φ
2 に従ってアドレスバッファ回路２からの行アドレス信
号ＡＤｒを取り込みデコードしメモリセルマトリクス１
の行を指定するＸデコーダ３と、タイミング信号Φ3 に
従ってアドレスバッファ回路２からの列アドレス信号Ａ
Ｄｃを取り込みデコードし、メモリセルマトリクス１か
ら読出された一行のデータのうちの所定のデータを選択
するＹデコーダ４及びＹセレクタ５と、タイミング信号
Φ4 に従ってＹセレクタ５からのデータを増幅し出力す
るセンス増幅器６ａと、タイミング信号Φ5 に従ってセ
ンス増幅器６ａ出力データを取り込み出力すると共に取
込み信号ΦD を出力するデータラッチ回路７ａと、タイ
ミング信号Φ6 に従ってデータラッチ回路７ａの出力デ
ータを外部へ出力（ＯＵＴ）する出力バッファ回路８
と、取込み信号ΦD に応答してデータラッチ検出信号Φ
L を出力するデータラッチ検出回路１６と、チップイネ
ーブル信号ＣＥｂ及びデータラッチ検出信号ΦL に従っ
てタイミング信号Φ1 〜Φ6 を発生し各部へ供給するタ
イミング信号発生回路９ａとを有する構成となってい
る。
【０００５】次に、この半導体メモリ回路の動作につい
て説明する。
て説明する。
【０００６】チップイネーブル信号ＣＥｂが高レベル
（非選択レベル）から低レベル（選択レベル）に変化す
ると（期間ａ→期間ｂ）、タイミング信号発生回路９ａ
は、まずタイミング信号Φ1 を順次アクティブレベルと
し、アドレスバッファ回路２，Ｘデコーダ３及びＹデコ
ーダ４を順次活性化し、メモリセルマトリクス１の行ア
ドレス信号ＡＤｒの指定行からデータを読み出し、Ｙセ
レクタによりこの読出しデータのうちから列アドレス信
号ＡＤｃの指定列のデータを選択する。
（非選択レベル）から低レベル（選択レベル）に変化す
ると（期間ａ→期間ｂ）、タイミング信号発生回路９ａ
は、まずタイミング信号Φ1 を順次アクティブレベルと
し、アドレスバッファ回路２，Ｘデコーダ３及びＹデコ
ーダ４を順次活性化し、メモリセルマトリクス１の行ア
ドレス信号ＡＤｒの指定行からデータを読み出し、Ｙセ
レクタによりこの読出しデータのうちから列アドレス信
号ＡＤｃの指定列のデータを選択する。
【０００７】この後、タイミング信号発生回路９ａはタ
イミング信号Φ4 ，Φ5 を順次発生し、センス増幅器６
ａはタイミング信号Φ4 に従ってＹセレクタ５の出力デ
ータを増幅し、またデータラッチ回路７ａはタイミング
信号Φ5 に従ってセンス増幅器６ａの出力データをラッ
チし出力（ＤＬｏ）する。データラッチ回路７ａはこの
ラッチデータＤＬｏの出力と共に取込み信号ΦD を出力
する。この取込み信号ΦD を受けてデータラッチ検出回
路１６はデータラッチ検出信号ΦL を出力し、タイミン
グ信号発生回路９ａはこのデータラッチ検出信号ΦL を
受けてタイミグ信号Φ1 〜Φ5 の出力を停止する。この
結果、アドレスバッファ回路２，Ｘデコーダ３，Ｙデコ
ーダ４及びセンス増幅器６は非活性化状態となり、ま
た、データラッチ回路７ａはデータの更新ができないデ
ータ保持状態となる。
イミング信号Φ4 ，Φ5 を順次発生し、センス増幅器６
ａはタイミング信号Φ4 に従ってＹセレクタ５の出力デ
ータを増幅し、またデータラッチ回路７ａはタイミング
信号Φ5 に従ってセンス増幅器６ａの出力データをラッ
チし出力（ＤＬｏ）する。データラッチ回路７ａはこの
ラッチデータＤＬｏの出力と共に取込み信号ΦD を出力
する。この取込み信号ΦD を受けてデータラッチ検出回
路１６はデータラッチ検出信号ΦL を出力し、タイミン
グ信号発生回路９ａはこのデータラッチ検出信号ΦL を
受けてタイミグ信号Φ1 〜Φ5 の出力を停止する。この
結果、アドレスバッファ回路２，Ｘデコーダ３，Ｙデコ
ーダ４及びセンス増幅器６は非活性化状態となり、ま
た、データラッチ回路７ａはデータの更新ができないデ
ータ保持状態となる。
【０００８】一方、出力バッファ回路８は、タイミング
信号Φ6 に従ってデータラッチ回路７ａの出力データＤ
Ｌｏを外部へ出力する。
信号Φ6 に従ってデータラッチ回路７ａの出力データＤ
Ｌｏを外部へ出力する。
【０００９】タイミング信号Φ1 〜Φ5 の出力停止後、
図５には示されていないプリチャージ回路によってメモ
リセルマトリクス１のビット線等がプリチャージされ、
次のデータ読出しに備える（期間（ｃ））。そしてチッ
プイネーブル信号ＣＥｂが高レベルになってメモリ回路
全体がリセット状態となると共に出力バッファ回路の出
力端は高インビーダンス状態となり、一つの読出しサイ
クルが終了する。
図５には示されていないプリチャージ回路によってメモ
リセルマトリクス１のビット線等がプリチャージされ、
次のデータ読出しに備える（期間（ｃ））。そしてチッ
プイネーブル信号ＣＥｂが高レベルになってメモリ回路
全体がリセット状態となると共に出力バッファ回路の出
力端は高インビーダンス状態となり、一つの読出しサイ
クルが終了する。
【００１０】この半導体メモリ回路においては、データ
ラッチ回路７ａにデータがラッチされるとタイミング信
号Φ1 〜Φ5 が出力停止されセンス増幅器６ａ等が非活
性化状態となるので、消費電流は大幅に少なくなる。従
って全体の消費電流を低減することができる。
ラッチ回路７ａにデータがラッチされるとタイミング信
号Φ1 〜Φ5 が出力停止されセンス増幅器６ａ等が非活
性化状態となるので、消費電流は大幅に少なくなる。従
って全体の消費電流を低減することができる。
【００１１】
【発明が解決しようとする課題】この従来の半導体メモ
リ回路では、データラッチ回路７ａにセンス増幅器６ａ
の出力データがラッチされるとタイミング信号Φ1 〜Φ
5 が出力停止となってセンス増幅器６ａが非活性化状態
となり、チップイネーブル信号ＣＥｂが高レベルとなる
まで次の読出しのためのプリチャージ期間となるため、
全体の消費電流は低減されるが、更に高速動作が求めら
れる場合には、一つの読出しサイクルの期間が短かくな
る一方、チップイネーブル信号ＣＥｂが低レベルになっ
てデータの読出しが開始されデータラッチ回路７ａにデ
ータがラッチされるまでの期間は一定時間必要なため、
ビット線等のプリチャージが完了する前に読出し動作が
開始される恐れがあり、より高速化が困難であるという
問題点があった。
リ回路では、データラッチ回路７ａにセンス増幅器６ａ
の出力データがラッチされるとタイミング信号Φ1 〜Φ
5 が出力停止となってセンス増幅器６ａが非活性化状態
となり、チップイネーブル信号ＣＥｂが高レベルとなる
まで次の読出しのためのプリチャージ期間となるため、
全体の消費電流は低減されるが、更に高速動作が求めら
れる場合には、一つの読出しサイクルの期間が短かくな
る一方、チップイネーブル信号ＣＥｂが低レベルになっ
てデータの読出しが開始されデータラッチ回路７ａにデ
ータがラッチされるまでの期間は一定時間必要なため、
ビット線等のプリチャージが完了する前に読出し動作が
開始される恐れがあり、より高速化が困難であるという
問題点があった。
【００１２】本発明の目的は低消費電流化と共に、ビッ
ト線等のプリチャージ完了前に読出し動作が開始される
のを防止してより高速動作が可能な半導体メモリ回路を
提供することにある。
ト線等のプリチャージ完了前に読出し動作が開始される
のを防止してより高速動作が可能な半導体メモリ回路を
提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体メモリ回
路は、それぞれ所定のデータを記憶する複数のメモリセ
ルを備え指定アドレスからその記憶データをデータ読出
し線に読出すメモリセルマトリクスと、プリチャージ制
御信号のアクティブレベル時に前記データ読出し線を所
定のレベルにプリチャージするプリチャージ回路と、活
性化制御信号がアクティブレベルのとき活性化し前記デ
ータ読出し線に読出されたデータを増幅するセンス増幅
器と、ラッチ制御信号がアクティブレベルのとき前記セ
ンス増幅器の出力信号をラッチし出力するラッチ回路
と、前記メモリセルマトリクスのメモリセルと同一特性
でダミーデータ読出し線のプリチャージレベルとは異な
るレベルのデータを記憶しておき前記指定アドレスと対
応して設けられたダミーセルを備え前記メモリセルマト
リクスの指定アドレスからのデータの読出しと同期して
この指定アドレスと対応するダミーセルの記憶データを
前記ダミーデータ読出し線に読出すダミーセル列と、前
記プリチャージ制御信号のアクティブレベル時に前記ダ
ミーデータ読出し線を前記データ読出し線と同一レベ
ル、同一タイミングでプリチャージするダミープリチャ
ージ回路と、前記センス増幅器と同一特性をもち前記活
性化制御信号がアクティブレベルのとき活性化し前記ダ
ミーデータ読出し線に読出されたデータを増幅するダミ
ーセンス増幅器と、このダミーセンス増幅器の出力デー
タを所定の時間遅延させる遅延回路と、クロック信号に
同期して前記プリチャージ制御信号及び活性化制御信号
をアクティブレベルとし前記遅延回路の出力データの前
記ダミーデータ読出し線のプリチャージレベルと対応の
レベルを検出して前記プリチャージ制御信号をインアク
ティブレベル前記ラッチ制御信号をアクティブレベルと
し前記遅延回路の出力データの前記ダミーデータ読出し
線のダミーセル読出しデータ対応レベルを検出して前記
ラッチ制御信号をインアクティブレベルとしこのラッチ
制御信号のインアクティブレベルに応答して前記活性化
制御信号をインアクティブレベルとするタイミング信号
発生回路とを有している。
路は、それぞれ所定のデータを記憶する複数のメモリセ
ルを備え指定アドレスからその記憶データをデータ読出
し線に読出すメモリセルマトリクスと、プリチャージ制
御信号のアクティブレベル時に前記データ読出し線を所
定のレベルにプリチャージするプリチャージ回路と、活
性化制御信号がアクティブレベルのとき活性化し前記デ
ータ読出し線に読出されたデータを増幅するセンス増幅
器と、ラッチ制御信号がアクティブレベルのとき前記セ
ンス増幅器の出力信号をラッチし出力するラッチ回路
と、前記メモリセルマトリクスのメモリセルと同一特性
でダミーデータ読出し線のプリチャージレベルとは異な
るレベルのデータを記憶しておき前記指定アドレスと対
応して設けられたダミーセルを備え前記メモリセルマト
リクスの指定アドレスからのデータの読出しと同期して
この指定アドレスと対応するダミーセルの記憶データを
前記ダミーデータ読出し線に読出すダミーセル列と、前
記プリチャージ制御信号のアクティブレベル時に前記ダ
ミーデータ読出し線を前記データ読出し線と同一レベ
ル、同一タイミングでプリチャージするダミープリチャ
ージ回路と、前記センス増幅器と同一特性をもち前記活
性化制御信号がアクティブレベルのとき活性化し前記ダ
ミーデータ読出し線に読出されたデータを増幅するダミ
ーセンス増幅器と、このダミーセンス増幅器の出力デー
タを所定の時間遅延させる遅延回路と、クロック信号に
同期して前記プリチャージ制御信号及び活性化制御信号
をアクティブレベルとし前記遅延回路の出力データの前
記ダミーデータ読出し線のプリチャージレベルと対応の
レベルを検出して前記プリチャージ制御信号をインアク
ティブレベル前記ラッチ制御信号をアクティブレベルと
し前記遅延回路の出力データの前記ダミーデータ読出し
線のダミーセル読出しデータ対応レベルを検出して前記
ラッチ制御信号をインアクティブレベルとしこのラッチ
制御信号のインアクティブレベルに応答して前記活性化
制御信号をインアクティブレベルとするタイミング信号
発生回路とを有している。
【００１４】また、タイミング信号発生回路が、遅延回
路の出力データをレベル反転する第１のインバータと、
この第１のインバータの出力データとクロック信号との
ＮＡＮＤ演算を行う第１のＮＡＮＤゲートと、この第１
のＮＡＮＤゲートの出力データと前記遅延回路の出力デ
ータとのＮＡＮＤ演算を行う第２のＮＡＮＤゲートと、
この第２のＮＡＮＤゲートの出力データを所定時間遅延
させる遅延素子と、この遅延素子の出力の出力データを
レベル反転させる第２のインバータと、前記第１のＮＡ
ＮＤゲートの出力データと第１のＮＯＲ信号とのＮＯＲ
演算を行う第１のＮＯＲゲートと、この第１のＮＯＲゲ
ートの出力データと前記第２のインバータの出力データ
とのＮＯＲ演算を行い前記第１のＮＯＲ信号を出力する
第２のＮＯＲゲートと、前記第１のＮＡＮＤゲートの出
力データと前記クロック信号とのＮＡＮＤ演算を行う第
３のＮＡＮＤゲートと、前記第１のＮＡＮＤゲートの出
力データのレベル反転を行う第３のインバータと、この
第３のインバータの出力データと前記第１のＮＯＲ信号
とのＮＡＮＤ演算を行う第４のＮＡＮＤゲートと、この
第４のＮＡＮＤゲートの出力データと前記第３のＮＡＮ
Ｄゲートの出力データとのＮＡＮＤ演算を行う第５のＮ
ＡＮＤゲートと、この第５のＮＡＮＤゲートの出力デー
タと前記第１のＮＯＲ信号とのＮＡＮＤ演算を行う第６
のＮＡＮＤゲートと、前記クロック信号のレベル反転を
行う第４のインバータと、この第４のインバータの出力
データと前記第６のＮＡＮＤゲートの出力データとのＮ
ＯＲ演算を行いプリチャージ制御信号を出力する第３の
ＮＯＲゲートと、前記プリチャージ制御信号と前記遅延
回路の出力データとのＮＡＮＤ演算を行いラッチ制御信
号のレベル反転信号を出力する第７のＮＡＮＤゲート
と、この第７のＮＡＮＤゲートの出力データのレベル反
転信号を前記ラッチ制御信号とし出力する第５のインバ
ータと、前記ラッチ制御信号と前記クロック信号とダミ
ーセンス増幅器の出力データとのＮＯＲ演算を行う第４
のＮＯＲゲートとを備えて構成される。
路の出力データをレベル反転する第１のインバータと、
この第１のインバータの出力データとクロック信号との
ＮＡＮＤ演算を行う第１のＮＡＮＤゲートと、この第１
のＮＡＮＤゲートの出力データと前記遅延回路の出力デ
ータとのＮＡＮＤ演算を行う第２のＮＡＮＤゲートと、
この第２のＮＡＮＤゲートの出力データを所定時間遅延
させる遅延素子と、この遅延素子の出力の出力データを
レベル反転させる第２のインバータと、前記第１のＮＡ
ＮＤゲートの出力データと第１のＮＯＲ信号とのＮＯＲ
演算を行う第１のＮＯＲゲートと、この第１のＮＯＲゲ
ートの出力データと前記第２のインバータの出力データ
とのＮＯＲ演算を行い前記第１のＮＯＲ信号を出力する
第２のＮＯＲゲートと、前記第１のＮＡＮＤゲートの出
力データと前記クロック信号とのＮＡＮＤ演算を行う第
３のＮＡＮＤゲートと、前記第１のＮＡＮＤゲートの出
力データのレベル反転を行う第３のインバータと、この
第３のインバータの出力データと前記第１のＮＯＲ信号
とのＮＡＮＤ演算を行う第４のＮＡＮＤゲートと、この
第４のＮＡＮＤゲートの出力データと前記第３のＮＡＮ
Ｄゲートの出力データとのＮＡＮＤ演算を行う第５のＮ
ＡＮＤゲートと、この第５のＮＡＮＤゲートの出力デー
タと前記第１のＮＯＲ信号とのＮＡＮＤ演算を行う第６
のＮＡＮＤゲートと、前記クロック信号のレベル反転を
行う第４のインバータと、この第４のインバータの出力
データと前記第６のＮＡＮＤゲートの出力データとのＮ
ＯＲ演算を行いプリチャージ制御信号を出力する第３の
ＮＯＲゲートと、前記プリチャージ制御信号と前記遅延
回路の出力データとのＮＡＮＤ演算を行いラッチ制御信
号のレベル反転信号を出力する第７のＮＡＮＤゲート
と、この第７のＮＡＮＤゲートの出力データのレベル反
転信号を前記ラッチ制御信号とし出力する第５のインバ
ータと、前記ラッチ制御信号と前記クロック信号とダミ
ーセンス増幅器の出力データとのＮＯＲ演算を行う第４
のＮＯＲゲートとを備えて構成される。
【００１５】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１６】図１は本発明の一実施例を示すブロック図
である。
である。
【００１７】この実施例は、図５に示された従来の半導
体メモリ回路と同一構成のメモリセルマトリクス１，ア
ドレスバッファ回路２，Ｘデコーダ３，Ｙデコーダ４及
びＹセレクタ５と、活性化制御信号Φ4 ｂがアクティブ
レベルのときＹセレクタ５で選択されたメモリセルマト
リクス１の読出しデータを増幅するセンス増幅器６と、
ラッチ制御信号（タイミング信号）Φ5 がアクティブレ
ベルのときセンス増幅器６の出力データをラッチし出力
（ＤＬｏ）するデータラッチ回路７と、このデータラッ
チ回路７の出力データをタイミング信号Φ6 に従って外
部へ出力する出力バッファ回路８と、プリチャージ制御
信号ＰＲｂがアクティブレベルのときメモリセルマトリ
クス１のデータ読出し線（ビット線）を所定のレベルに
プリチャージするプリチャージ回路１０と、メモリセル
マトリクス１のメモリセルと同一特性でダミーデータ読
出し線のプリチャージレベルとは異なるレベルのデータ
を記憶しておき行アドレス信号ＡＤｒの指定アドレスと
対応して設けられたダミーセルを備えメモリセルマトリ
クス１の指定アドレスからのデータの読出しと同期して
この指定アドレスと対応するダミーセルの記憶データを
ダミーデータ読出し線に読出すダミーセル列１１と、プ
リチャージ制御信号ＰＲｂがアクティブレベルのときダ
ミーデータ読出し線をメモリセルマトリクスのデータ読
出し線と同一レベル，同一タイミングでプリチャージす
るダミープリチャージ回路１２と、Ｙセレクタ５と同一
特性をもち列アドレス信号ＡＤｃに関係なく常に一つの
ダミーデータ読出し線を選択してその読出しデータを出
力するダミーセレクタと、センス増幅器６と同一特性を
もち活性化制御信号Φ4 ｂがアクティブレベルのとき活
性化してダミーセレクタ１３からのダミーデータ読出し
線に読出されたデータを増幅するダミーセンス増幅器１
４と、このダミーセンス増幅器１４の出力データを所定
時間遅延させる遅延回路１５５と、クロック信ＣＫの前
縁に同期してプリチャージ制御信号ＰＲｂ及び活性化制
御信号Φ4 ｂをアクティブレベルとし遅延回路１５の出
力データのダミーデータ読出し線のプリチャージレベル
と対応のレベルを検出してプリチャージ制御信号ＰＲｂ
をインアクティブレベルとすると共にラッチ制御信号Φ
5 をアクティブレベルとし遅延回路１５の出力データの
ダミーデータ読出し線のダミーセル読出しデータ対応レ
ベルを検出してラッチ制御信号Φ5 をインアクティブレ
ベルとしこのラッチ制御信号Φ5 のインアクティブレベ
ルに応答して活性化制御信号Φ4 ｂをインアクティブレ
ベルとするほか、ダイミング信号Φ1 〜Φ3 ，Φ6 を発
生するタイミング信号発生回路９とを有する構成となっ
ている。
体メモリ回路と同一構成のメモリセルマトリクス１，ア
ドレスバッファ回路２，Ｘデコーダ３，Ｙデコーダ４及
びＹセレクタ５と、活性化制御信号Φ4 ｂがアクティブ
レベルのときＹセレクタ５で選択されたメモリセルマト
リクス１の読出しデータを増幅するセンス増幅器６と、
ラッチ制御信号（タイミング信号）Φ5 がアクティブレ
ベルのときセンス増幅器６の出力データをラッチし出力
（ＤＬｏ）するデータラッチ回路７と、このデータラッ
チ回路７の出力データをタイミング信号Φ6 に従って外
部へ出力する出力バッファ回路８と、プリチャージ制御
信号ＰＲｂがアクティブレベルのときメモリセルマトリ
クス１のデータ読出し線（ビット線）を所定のレベルに
プリチャージするプリチャージ回路１０と、メモリセル
マトリクス１のメモリセルと同一特性でダミーデータ読
出し線のプリチャージレベルとは異なるレベルのデータ
を記憶しておき行アドレス信号ＡＤｒの指定アドレスと
対応して設けられたダミーセルを備えメモリセルマトリ
クス１の指定アドレスからのデータの読出しと同期して
この指定アドレスと対応するダミーセルの記憶データを
ダミーデータ読出し線に読出すダミーセル列１１と、プ
リチャージ制御信号ＰＲｂがアクティブレベルのときダ
ミーデータ読出し線をメモリセルマトリクスのデータ読
出し線と同一レベル，同一タイミングでプリチャージす
るダミープリチャージ回路１２と、Ｙセレクタ５と同一
特性をもち列アドレス信号ＡＤｃに関係なく常に一つの
ダミーデータ読出し線を選択してその読出しデータを出
力するダミーセレクタと、センス増幅器６と同一特性を
もち活性化制御信号Φ4 ｂがアクティブレベルのとき活
性化してダミーセレクタ１３からのダミーデータ読出し
線に読出されたデータを増幅するダミーセンス増幅器１
４と、このダミーセンス増幅器１４の出力データを所定
時間遅延させる遅延回路１５５と、クロック信ＣＫの前
縁に同期してプリチャージ制御信号ＰＲｂ及び活性化制
御信号Φ4 ｂをアクティブレベルとし遅延回路１５の出
力データのダミーデータ読出し線のプリチャージレベル
と対応のレベルを検出してプリチャージ制御信号ＰＲｂ
をインアクティブレベルとすると共にラッチ制御信号Φ
5 をアクティブレベルとし遅延回路１５の出力データの
ダミーデータ読出し線のダミーセル読出しデータ対応レ
ベルを検出してラッチ制御信号Φ5 をインアクティブレ
ベルとしこのラッチ制御信号Φ5 のインアクティブレベ
ルに応答して活性化制御信号Φ4 ｂをインアクティブレ
ベルとするほか、ダイミング信号Φ1 〜Φ3 ，Φ6 を発
生するタイミング信号発生回路９とを有する構成となっ
ている。
【００１８】次にこの実施例の動作について説明する。
図２はこの実施例の動作を説明するための各部信号のタ
イミング波形図である。
図２はこの実施例の動作を説明するための各部信号のタ
イミング波形図である。
【００１９】クロック信号ＣＫの立上り（前縁）に同期
してプリチャージ信号ＰＲｂ及び活性化制御信号Φ4 ｂ
はアクティブレベル（低レベル）となり、メモリセルマ
トリクス１のデータ読出し線及びダミーセル列１１のダ
ミーデータ読出し線がプリチャージレベルにプリチャー
ジされる。これと同時にタイミング信号Φ1 〜Φ3 によ
りメモリセルマトリクス１の行及び列とダミーセル列の
行とが選択されてデータ読出し線のデータがセンス増幅
器６に、ダミーデータ読出し線のデータがダミーセンス
増幅器１４に伝達される。ダミーセルにはプリチャージ
レベルとは異なる低レベルのデータが記憶されるので、
ダミーセンス増幅器１４の出力ＤＭｏは、初期状態又は
前のサイクルで保持された読出しデータの低レベルから
プリチャージレベルへと変化する。ここで、チップ内の
特性のばらつき（特に動作時間の）を考慮して遅延回路
１５が設けられており、この遅延回路１５の出力ＤＭｄ
により、このばらつきの最小データを規定する。この遅
延回路１５の出力ＤＭｄがプリチャージレベルへと変化
したとき、センス増幅器６を通したみたメモリセルマト
リクス１のデータ読出し線のプリチャージが完了したこ
とを示す。そこでタイミング信号発生回路９は、プリチ
ャージ制御信号ＰＲｂを高レベルのインアクティブレベ
ルと共に、ラッチ制御信号Φ5 をアクティブレベル（高
レベル）とする。
してプリチャージ信号ＰＲｂ及び活性化制御信号Φ4 ｂ
はアクティブレベル（低レベル）となり、メモリセルマ
トリクス１のデータ読出し線及びダミーセル列１１のダ
ミーデータ読出し線がプリチャージレベルにプリチャー
ジされる。これと同時にタイミング信号Φ1 〜Φ3 によ
りメモリセルマトリクス１の行及び列とダミーセル列の
行とが選択されてデータ読出し線のデータがセンス増幅
器６に、ダミーデータ読出し線のデータがダミーセンス
増幅器１４に伝達される。ダミーセルにはプリチャージ
レベルとは異なる低レベルのデータが記憶されるので、
ダミーセンス増幅器１４の出力ＤＭｏは、初期状態又は
前のサイクルで保持された読出しデータの低レベルから
プリチャージレベルへと変化する。ここで、チップ内の
特性のばらつき（特に動作時間の）を考慮して遅延回路
１５が設けられており、この遅延回路１５の出力ＤＭｄ
により、このばらつきの最小データを規定する。この遅
延回路１５の出力ＤＭｄがプリチャージレベルへと変化
したとき、センス増幅器６を通したみたメモリセルマト
リクス１のデータ読出し線のプリチャージが完了したこ
とを示す。そこでタイミング信号発生回路９は、プリチ
ャージ制御信号ＰＲｂを高レベルのインアクティブレベ
ルと共に、ラッチ制御信号Φ5 をアクティブレベル（高
レベル）とする。
【００２０】その結果、メモリセルの記憶データがデー
タ読出し線にダミーメモリセルの記憶データ（低レベ
ル）がダミーデータ読出し線にそれぞれ読出され、セン
ス増幅器６及びダミーセンス増幅器１４に伝達され増幅
される。センス増幅器６の出力は直ちにデータタッチ回
路７に取込まれて出力バッファ回路８に伝達され、タイ
ミング信号Φ6 に同期して外部に出力される。一方、ダ
ミーセンス増幅器１４の出力は直ちに、また遅延回路１
５を通してタイミング信号発生回路９に伝達され、遅延
回路１５の出力がダミーセルの記憶データレベル（低レ
ベル）になったとき、ばらつきの最終のものが読出しを
完了したものとしてラッチ回路７のラッチデータの更新
を停止してデータ保持状態とする。そしてタイミング信
号発生回路９は、このラッチ制御信号Φ4 ｂをインアク
ティブレベルとする。
タ読出し線にダミーメモリセルの記憶データ（低レベ
ル）がダミーデータ読出し線にそれぞれ読出され、セン
ス増幅器６及びダミーセンス増幅器１４に伝達され増幅
される。センス増幅器６の出力は直ちにデータタッチ回
路７に取込まれて出力バッファ回路８に伝達され、タイ
ミング信号Φ6 に同期して外部に出力される。一方、ダ
ミーセンス増幅器１４の出力は直ちに、また遅延回路１
５を通してタイミング信号発生回路９に伝達され、遅延
回路１５の出力がダミーセルの記憶データレベル（低レ
ベル）になったとき、ばらつきの最終のものが読出しを
完了したものとしてラッチ回路７のラッチデータの更新
を停止してデータ保持状態とする。そしてタイミング信
号発生回路９は、このラッチ制御信号Φ4 ｂをインアク
ティブレベルとする。
【００２１】この結果、センス増幅器６等は非活性化状
態となり、消費電流は急激に少なくなる。
態となり、消費電流は急激に少なくなる。
【００２２】この実施例では、ダミーセル列１１、ダミ
ーセンス増幅器１４及び遅延回路１５等によって、プリ
チャージレベルへの変化を検出してプリチャージ制御信
号ＰＲｂをインアクティブとしてデータの読出しを開始
すると共にラッチ制御信号Φ5 をアクティブレベルにし
てデータ更新状態とし、データが読出されたことを検出
してラッチ制御信号Φ5 をインアクティブレベルにして
データの更新を停止してデータ保持状態とすると共に活
性化制御信号Φ4 ｂをインアクティブレベルとしてセン
ス増幅器６等を非活性化状態としているので、プリチャ
ージ及びデータの読出しに必要な時間を必要最小限に抑
えることができ、従って、大電流の流れる期間を必要最
小限となり全体の消費電流が低減でき、また、高速化し
たときに、プリチャージ完了前に読出し動作が開始する
等の問題点を解消することができる。
ーセンス増幅器１４及び遅延回路１５等によって、プリ
チャージレベルへの変化を検出してプリチャージ制御信
号ＰＲｂをインアクティブとしてデータの読出しを開始
すると共にラッチ制御信号Φ5 をアクティブレベルにし
てデータ更新状態とし、データが読出されたことを検出
してラッチ制御信号Φ5 をインアクティブレベルにして
データの更新を停止してデータ保持状態とすると共に活
性化制御信号Φ4 ｂをインアクティブレベルとしてセン
ス増幅器６等を非活性化状態としているので、プリチャ
ージ及びデータの読出しに必要な時間を必要最小限に抑
えることができ、従って、大電流の流れる期間を必要最
小限となり全体の消費電流が低減でき、また、高速化し
たときに、プリチャージ完了前に読出し動作が開始する
等の問題点を解消することができる。
【００２３】図３はこの実施例のタイミング信号発生回
路９の具体的な回路例を示す回路図である。
路９の具体的な回路例を示す回路図である。
【００２４】このタイミング信号発生回路９は、遅延回
路１５の出力データＤＭｄをレベル反転する第１のイン
バータＩＶ１と、この第１のインバータＩＶ１の出力デ
ータとクロック信号ＣＫとのＮＡＮＤ演算を行う第１の
ＮＡＮＤゲートＮＡ１と、この第１のＮＡＮＤゲートＮ
Ａ１の出力データと遅延回路１５の出力データＤＭｄと
のＮＡＮＤ演算を行う第２のＮＡＮＤゲートＮＡ２と、
この第２のＮＡＮＤゲートＮＡ２の出力データを所定時
間遅延させる遅延素子ＤＬ１と、この遅延素子ＤＬ１の
出力データをレベル反転させる第２のインバータＩＶ２
と、第１のＮＡＮＤゲートＮＡ１の出力データと第１の
ＮＯＲ信号とのＮＯＲ演算を行う第１のＮＯＲゲートＮ
Ｏ１と、この第１のＮＯＲゲートＮＯ１の出力データと
第２のインバータＩＶ２の出力データとのＮＯＲ演算を
行い上記第１のＮＯＲ信号を出力する第２のＮＯＲゲー
トＮＯ２と、第１のＮＡＮＤゲートＮＡ１の出力データ
とクロック信号ＣＫとのＮＡＮＤ演算を行う第３のＮＡ
ＮＤゲートＮＡ３と、第１のＮＡＮＤゲートＮＡ１の出
力データのレベル反転を行う第３のインバータＩＶ３
と、この第３のインバータＩＶ３の出力データと上記第
１のＮＯＲ信号とのＮＡＮＤ演算を行う第４のＮＡＮＤ
ゲートＮＡ４と、この第４のＮＡＮＤゲートＮＡ４の出
力データと第３のＮＡＮＤゲートの出力データとのＮＡ
ＮＤ演算を行う第５のＮＡＮＤゲートＮＡ５と、この第
５のＮＡＮＤゲートＮＡ５の出力データと上記第１のＮ
ＯＲ信号とのＮＡＮＤ演算を行う第６のＮＡＮＤゲート
ＮＡ６と、クロック信号ＣＫのレベル反転を行う第４の
インバータＩＶ４と、この第４のインバータＩＶ４の出
力データと第６のＮＡＮＤゲートＮＡ６の出力データと
のＮＯＲ演算を行いプリチャージ制御信号ＰＲｂを出力
する第３のＮＯＲゲートＮＯ３と、プリチャージ制御信
号ＰＲｂと遅延回路１５の出力データＤＭｄとのＮＡＮ
Ｄ演算を行いラッチ制御信号のレベル反転信号Φ5 ｂを
出力する第７のＮＡＮＤゲートＮＡ７を、この第７のＮ
ＡＮＤゲートＮＡ７の出力データのレベル反転信号をラ
ッチ制御信号Φ5 とし出力する第５のインバータＩＶ５
と、ラッチ制御信号Φ5 とクロック信号ＣＫとダミーセ
ンス増幅器１４の出力データＤＭｏとのＮＯＲ演算を行
い活性化制御信号Φ4 ｂとして出力する第４のＮＯＲゲ
ートＮＯ４とを備た構成となっている。
路１５の出力データＤＭｄをレベル反転する第１のイン
バータＩＶ１と、この第１のインバータＩＶ１の出力デ
ータとクロック信号ＣＫとのＮＡＮＤ演算を行う第１の
ＮＡＮＤゲートＮＡ１と、この第１のＮＡＮＤゲートＮ
Ａ１の出力データと遅延回路１５の出力データＤＭｄと
のＮＡＮＤ演算を行う第２のＮＡＮＤゲートＮＡ２と、
この第２のＮＡＮＤゲートＮＡ２の出力データを所定時
間遅延させる遅延素子ＤＬ１と、この遅延素子ＤＬ１の
出力データをレベル反転させる第２のインバータＩＶ２
と、第１のＮＡＮＤゲートＮＡ１の出力データと第１の
ＮＯＲ信号とのＮＯＲ演算を行う第１のＮＯＲゲートＮ
Ｏ１と、この第１のＮＯＲゲートＮＯ１の出力データと
第２のインバータＩＶ２の出力データとのＮＯＲ演算を
行い上記第１のＮＯＲ信号を出力する第２のＮＯＲゲー
トＮＯ２と、第１のＮＡＮＤゲートＮＡ１の出力データ
とクロック信号ＣＫとのＮＡＮＤ演算を行う第３のＮＡ
ＮＤゲートＮＡ３と、第１のＮＡＮＤゲートＮＡ１の出
力データのレベル反転を行う第３のインバータＩＶ３
と、この第３のインバータＩＶ３の出力データと上記第
１のＮＯＲ信号とのＮＡＮＤ演算を行う第４のＮＡＮＤ
ゲートＮＡ４と、この第４のＮＡＮＤゲートＮＡ４の出
力データと第３のＮＡＮＤゲートの出力データとのＮＡ
ＮＤ演算を行う第５のＮＡＮＤゲートＮＡ５と、この第
５のＮＡＮＤゲートＮＡ５の出力データと上記第１のＮ
ＯＲ信号とのＮＡＮＤ演算を行う第６のＮＡＮＤゲート
ＮＡ６と、クロック信号ＣＫのレベル反転を行う第４の
インバータＩＶ４と、この第４のインバータＩＶ４の出
力データと第６のＮＡＮＤゲートＮＡ６の出力データと
のＮＯＲ演算を行いプリチャージ制御信号ＰＲｂを出力
する第３のＮＯＲゲートＮＯ３と、プリチャージ制御信
号ＰＲｂと遅延回路１５の出力データＤＭｄとのＮＡＮ
Ｄ演算を行いラッチ制御信号のレベル反転信号Φ5 ｂを
出力する第７のＮＡＮＤゲートＮＡ７を、この第７のＮ
ＡＮＤゲートＮＡ７の出力データのレベル反転信号をラ
ッチ制御信号Φ5 とし出力する第５のインバータＩＶ５
と、ラッチ制御信号Φ5 とクロック信号ＣＫとダミーセ
ンス増幅器１４の出力データＤＭｏとのＮＯＲ演算を行
い活性化制御信号Φ4 ｂとして出力する第４のＮＯＲゲ
ートＮＯ４とを備た構成となっている。
【００２５】プリチャージ前、ダミーセンス増幅器１４
の出力は低レベル、遅延回路１５の出力も低レベルクロ
ック信号ＣＫも低レベルとなり、プリチャージ制御信号
ＰＲｂは高レベル、ラッチ制御信号φ5 は低レベル、活
性化制御信号φ4 ｂも低レベルとなる。クロック信号Ｃ
Ｋが低レベルから高レベルに変化すると、インバータＩ
Ｖ４，ＮＯＲゲートＮＯ３を通してプリチャージ制御信
号ＰＲｂが高レベルから低レベルとなり、ＮＯＲゲート
ＮＯ４を通して活性化制御信号φ4 ｂが高レベルから低
レベルとなる。
の出力は低レベル、遅延回路１５の出力も低レベルクロ
ック信号ＣＫも低レベルとなり、プリチャージ制御信号
ＰＲｂは高レベル、ラッチ制御信号φ5 は低レベル、活
性化制御信号φ4 ｂも低レベルとなる。クロック信号Ｃ
Ｋが低レベルから高レベルに変化すると、インバータＩ
Ｖ４，ＮＯＲゲートＮＯ３を通してプリチャージ制御信
号ＰＲｂが高レベルから低レベルとなり、ＮＯＲゲート
ＮＯ４を通して活性化制御信号φ4 ｂが高レベルから低
レベルとなる。
【００２６】プリチャージが完了し遅延回路１５の出力
ＤＭｄが低レベルから高レベルに変化すると、遅延素子
ＤＬ１の働きによりＮＡＮＤゲートＮＡ２、遅延素子Ｄ
Ｌ１の働きによりＮＡＮＤゲートＮＡ２，遅延素子ＤＬ
１，インバータＩＶ２を通るよりも早くインバータＩＶ
１，ＮＡＮＤゲートＮＡ１，ＮＯＲゲートＮＯ１を通し
て信号がＮＯＲゲートＮＯ２に伝わり、プリチャージ制
御信号ＰＲｂが低レベルか高レベルに変化し、ラッチ制
御信号φ5 が低レベルから高レベルに変化する。このと
きチップ内のＭＯＳＦＥＴの製造ばらつき等により、遅
延回路１５による遅延時間がかかりすぎ、高速動作時に
遅延回路１５の出力が低レベルから高レベルに変化する
前にクロック信号ＣＫが高レベルがから低レベルに変化
するとインバータＩＶ４を通してプリチャージ制御信号
ＰＲｂが低レベルから高レベルに、制御信号φ5 が低レ
ベルから高レベルに変化する。このときダミーセンス増
幅器１４の出力ＤＭｏを直接ＮＯＲゲートＮＯ４に入力
することによりラッチ制御信号φ5 が低レベルから高レ
ベルにクロック信号ＣＫが高レベルから低レベルに変化
した時に活性化制御信号φ4 ｂが低レベルから高レベル
に変化してしまうことを防ぐことができる。これらより
ＭＯＳＦＥＴの特性のチップ内ばらつき等を考慮に入れ
て遅延回路で十分マージンをとても、センス増幅器６の
実力ぎりぎりの高速動作をさせることができる。
ＤＭｄが低レベルから高レベルに変化すると、遅延素子
ＤＬ１の働きによりＮＡＮＤゲートＮＡ２、遅延素子Ｄ
Ｌ１の働きによりＮＡＮＤゲートＮＡ２，遅延素子ＤＬ
１，インバータＩＶ２を通るよりも早くインバータＩＶ
１，ＮＡＮＤゲートＮＡ１，ＮＯＲゲートＮＯ１を通し
て信号がＮＯＲゲートＮＯ２に伝わり、プリチャージ制
御信号ＰＲｂが低レベルか高レベルに変化し、ラッチ制
御信号φ5 が低レベルから高レベルに変化する。このと
きチップ内のＭＯＳＦＥＴの製造ばらつき等により、遅
延回路１５による遅延時間がかかりすぎ、高速動作時に
遅延回路１５の出力が低レベルから高レベルに変化する
前にクロック信号ＣＫが高レベルがから低レベルに変化
するとインバータＩＶ４を通してプリチャージ制御信号
ＰＲｂが低レベルから高レベルに、制御信号φ5 が低レ
ベルから高レベルに変化する。このときダミーセンス増
幅器１４の出力ＤＭｏを直接ＮＯＲゲートＮＯ４に入力
することによりラッチ制御信号φ5 が低レベルから高レ
ベルにクロック信号ＣＫが高レベルから低レベルに変化
した時に活性化制御信号φ4 ｂが低レベルから高レベル
に変化してしまうことを防ぐことができる。これらより
ＭＯＳＦＥＴの特性のチップ内ばらつき等を考慮に入れ
て遅延回路で十分マージンをとても、センス増幅器６の
実力ぎりぎりの高速動作をさせることができる。
【００２７】ダミーセンス増幅器１４の読出し動作（デ
ィスチャージ）が完了し、遅延回路１４の出力ＤＭｄが
高レベルから低レベルに変化するとＮＡＮＤゲートＮＡ
７，インバータＩＶ５を通してラッチ制御信号φ5 が高
レベルから低レベルに活性化制御信号φ4 ｂが低レベル
か高レベルに変化する。低速動作時にクロック信号ＣＫ
が高レベルから低レベルに変化する前に遅延回路１５の
出力が高レベルから低レベルに変化するとタイミング信
号発生回路９の入力信号はクロック信号ＣＫが低レベル
から高レベルに変化した時と同じになるが、図３に示す
順序回路とすることにより、一度クロック信号ＣＫが高
レベルから低レベルとなり再び高レベルとなるまでプリ
チャージ制御信号ＰＲｂが高レベルから低レベルに変化
してしまうことを防いでいる。このことによりプリチャ
ージの完了と読出し動作（ディスチャージ）の完了とを
確認してセンス増幅器６の動作を制御し、電源電流の流
れる期間を必要最小限とすることができる。
ィスチャージ）が完了し、遅延回路１４の出力ＤＭｄが
高レベルから低レベルに変化するとＮＡＮＤゲートＮＡ
７，インバータＩＶ５を通してラッチ制御信号φ5 が高
レベルから低レベルに活性化制御信号φ4 ｂが低レベル
か高レベルに変化する。低速動作時にクロック信号ＣＫ
が高レベルから低レベルに変化する前に遅延回路１５の
出力が高レベルから低レベルに変化するとタイミング信
号発生回路９の入力信号はクロック信号ＣＫが低レベル
から高レベルに変化した時と同じになるが、図３に示す
順序回路とすることにより、一度クロック信号ＣＫが高
レベルから低レベルとなり再び高レベルとなるまでプリ
チャージ制御信号ＰＲｂが高レベルから低レベルに変化
してしまうことを防いでいる。このことによりプリチャ
ージの完了と読出し動作（ディスチャージ）の完了とを
確認してセンス増幅器６の動作を制御し、電源電流の流
れる期間を必要最小限とすることができる。
【００２８】
【発明の効果】以上説明したように本発明は、メモリセ
ルマトリクス，センス増幅器及びプリチャージ回路等の
通常のデータ読出しを行う回路と同等の特性を持つダミ
ーセル列，ダミーセンス増幅器及びダミープリチャージ
回路と遅延回路とを含む動作検出用の回路を設け、プリ
チャージの完了を検出して直ちに読出し動作に入り、読
出し動作の完了を検出して直ちにセンス増幅器等を非活
性化する構成としたので、プリチャージ期間及び読出し
動作期間を必要最小限に抑えることができ、従って、全
体の消費電流を低減することができ、かつ、プリチャー
ジ完了前に読出し動作したが開始される等の問題点を解
消してより高速化が可能になるという効果がある。
ルマトリクス，センス増幅器及びプリチャージ回路等の
通常のデータ読出しを行う回路と同等の特性を持つダミ
ーセル列，ダミーセンス増幅器及びダミープリチャージ
回路と遅延回路とを含む動作検出用の回路を設け、プリ
チャージの完了を検出して直ちに読出し動作に入り、読
出し動作の完了を検出して直ちにセンス増幅器等を非活
性化する構成としたので、プリチャージ期間及び読出し
動作期間を必要最小限に抑えることができ、従って、全
体の消費電流を低減することができ、かつ、プリチャー
ジ完了前に読出し動作したが開始される等の問題点を解
消してより高速化が可能になるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング波形図である。
各部信号のタイミング波形図である。
【図３】図１に示された実施例のタイミング信号発生回
路の具体例を示す回路図である。
路の具体例を示す回路図である。
【図４】従来の半導体メモリ回路の第１の例の動作を説
明するための各部信号のタイミング波形図である。
明するための各部信号のタイミング波形図である。
【図５】従来の半導体メモリ回路の第２の例を示すブロ
ック図である。
ック図である。
【図６】図５に示された半導体メモリ回路の動作を説明
するための各部信号のタイミング波形図である。
するための各部信号のタイミング波形図である。
１ メモリセルマトリクス ２ アドレスバッファ回路 ３ Ｘデコーダ ４ Ｙデコーダ ５ Ｙセレクタ ６，６ａ センス増幅器 ７，７ａ データラッチ回路 ８ 出力バッファ回路 ９，９ａ タイミング信号発生回路 １０ プリチャージ回路 １１ ダミーセル列 １２ ダミープリチャージ回路 １３ ダミーセレクタ １４ ダミーセンス増幅器 １５ 遅延回路 ＤＬ１ 遅延素子 ＩＶ１〜ＩＶ５ インバータ ＮＡ１〜ＮＡ７ ＮＡＮＤゲート ＮＯ１〜ＮＯ４ ＮＯＲゲート
Claims (2)
- 【請求項１】 それぞれ所定のデータを記憶する複数の
メモリセルを備え指定アドレスからその記憶データをデ
ータ読出し線に読出すメモリセルマトリクスと、プリチ
ャージ制御信号のアクティブレベル時に前記データ読出
し線を所定のレベルにプリチャージするプリチャージ回
路と、活性化制御信号がアクティブレベルのとき活性化
し前記データ読出し線に読出されたデータを増幅するセ
ンス増幅器と、ラッチ制御信号がアクティブレベルのと
き前記センス増幅器の出力信号をラッチし出力するラッ
チ回路と、前記メモリセルマトリクスのメモリセルと同
一特性でダミーデータ読出し線のプリチャージレベルと
は異なるレベルのデータを記憶しておき前記指定アドレ
スと対応して設けられたダミーセルを備え前記メモリセ
ルマトリクスの指定アドレスからのデータの読出しと同
期してこの指定アドレスと対応するダミーセルの記憶デ
ータを前記ダミーデータ読出し線に読出すダミーセル列
と、前記プリチャージ制御信号のアクティブレベル時に
前記ダミーデータ読出し線を前記データ読出し線と同一
レベル、同一タイミングでプリチャージするダミープリ
チャージ回路と、前記センス増幅器と同一特性をもち前
記活性化制御信号がアクティブレベルのとき活性化し前
記ダミーデータ読出し線に読出されたデータを増幅する
ダミーセンス増幅器と、このダミーセンス増幅器の出力
データを所定の時間遅延させる遅延回路と、クロック信
号に同期して前記プリチャージ制御信号及び活性化制御
信号をアクティブレベルとし前記遅延回路の出力データ
の前記ダミーデータ読出し線のプリチャージレベルと対
応のレベルを検出して前記プリチャージ制御信号をイン
アクティブレベル前記ラッチ制御信号をアクティブレベ
ルとし前記遅延回路の出力データの前記ダミーデータ読
出し線のダミーセル読出しデータ対応レベルを検出して
前記ラッチ制御信号をインアクティブレベルとしこのラ
ッチ制御信号のインアクティブレベルに応答して前記活
性化制御信号をインアクティブレベルとするタイミング
信号発生回路とを有することを特徴とする半導体メモリ
回路。 - 【請求項２】 タイミング信号発生回路が、遅延回路の
出力データをレベル反転する第１のインバータと、この
第１のインバータの出力データとクロック信号とのＮＡ
ＮＤ演算を行う第１のＮＡＮＤゲートと、この第１のＮ
ＡＮＤゲートの出力データと前記遅延回路の出力データ
とのＮＡＮＤ演算を行う第２のＮＡＮＤゲートと、この
第２のＮＡＮＤゲートの出力データを所定時間遅延させ
る遅延素子と、この遅延素子の出力の出力データをレベ
ル反転させる第２のインバータと、前記第１のＮＡＮＤ
ゲートの出力データと第１のＮＯＲ信号とのＮＯＲ演算
を行う第１のＮＯＲゲートと、この第１のＮＯＲゲート
の出力データと前記第２のインバータの出力データとの
ＮＯＲ演算を行い前記第１のＮＯＲ信号を出力する第２
のＮＯＲゲートと、前記第１のＮＡＮＤゲートの出力デ
ータと前記クロック信号とのＮＡＮＤ演算を行う第３の
ＮＡＮＤゲートと、前記第１のＮＡＮＤゲートの出力デ
ータのレベル反転を行う第３のインバータと、この第３
のインバータの出力データと前記第１のＮＯＲ信号との
ＮＡＮＤ演算を行う第４のＮＡＮＤゲートと、この第４
のＮＡＮＤゲートの出力データと前記第３のＮＡＮＤゲ
ートの出力データとのＮＡＮＤ演算を行う第５のＮＡＮ
Ｄゲートと、この第５のＮＡＮＤゲートの出力データと
前記第１のＮＯＲ信号とのＮＡＮＤ演算を行う第６のＮ
ＡＮＤゲートと、前記クロック信号のレベル反転を行う
第４のインバータと、この第４のインバータの出力デー
タと前記第６のＮＡＮＤゲートの出力データとのＮＯＲ
演算を行いプリチャージ制御信号を出力する第３のＮＯ
Ｒゲートと、前記プリチャージ制御信号と前記遅延回路
の出力データとのＮＡＮＤ演算を行いラッチ制御信号の
レベル反転信号を出力する第７のＮＡＮＤゲートと、こ
の第７のＮＡＮＤゲートの出力データのレベル反転信号
を前記ラッチ制御信号とし出力する第５のインバータ
と、前記ラッチ制御信号と前記クロック信号とダミーセ
ンス増幅器の出力データとのＮＯＲ演算を行う第４のＮ
ＯＲゲートとを備えて構成された請求項１記載の半導体
メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5193798A JPH0750094A (ja) | 1993-08-05 | 1993-08-05 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5193798A JPH0750094A (ja) | 1993-08-05 | 1993-08-05 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0750094A true JPH0750094A (ja) | 1995-02-21 |
Family
ID=16313958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5193798A Pending JPH0750094A (ja) | 1993-08-05 | 1993-08-05 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750094A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08273365A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 半導体記憶装置 |
| JP2004171633A (ja) * | 2002-11-18 | 2004-06-17 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2005302182A (ja) * | 2004-04-14 | 2005-10-27 | Ricoh Co Ltd | 半導体記憶装置 |
| WO2006083034A1 (ja) * | 2005-02-03 | 2006-08-10 | Nec Corporation | 半導体記憶装置及びその駆動方法 |
| WO2008142732A1 (ja) * | 2007-05-18 | 2008-11-27 | Fujitsu Microelectronics Limited | 半導体メモリ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS598192A (ja) * | 1982-07-07 | 1984-01-17 | Toshiba Corp | 半導体記憶装置 |
| JPH0373495A (ja) * | 1989-02-15 | 1991-03-28 | Ricoh Co Ltd | 半導体メモリ装置 |
| JPH03207086A (ja) * | 1989-10-12 | 1991-09-10 | Inmos Ltd | メモリ装置 |
| JPH0490190A (ja) * | 1990-08-01 | 1992-03-24 | Sharp Corp | 半導体記憶装置 |
-
1993
- 1993-08-05 JP JP5193798A patent/JPH0750094A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS598192A (ja) * | 1982-07-07 | 1984-01-17 | Toshiba Corp | 半導体記憶装置 |
| JPH0373495A (ja) * | 1989-02-15 | 1991-03-28 | Ricoh Co Ltd | 半導体メモリ装置 |
| JPH03207086A (ja) * | 1989-10-12 | 1991-09-10 | Inmos Ltd | メモリ装置 |
| JPH0490190A (ja) * | 1990-08-01 | 1992-03-24 | Sharp Corp | 半導体記憶装置 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08273365A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 半導体記憶装置 |
| JP2004171633A (ja) * | 2002-11-18 | 2004-06-17 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP4639030B2 (ja) * | 2002-11-18 | 2011-02-23 | パナソニック株式会社 | 半導体記憶装置 |
| JP2005302182A (ja) * | 2004-04-14 | 2005-10-27 | Ricoh Co Ltd | 半導体記憶装置 |
| JP4568522B2 (ja) * | 2004-04-14 | 2010-10-27 | 株式会社リコー | 半導体記憶装置 |
| WO2006083034A1 (ja) * | 2005-02-03 | 2006-08-10 | Nec Corporation | 半導体記憶装置及びその駆動方法 |
| US7826253B2 (en) | 2005-02-03 | 2010-11-02 | Nec Corporation | Semiconductor memory device and driving method thereof |
| WO2008142732A1 (ja) * | 2007-05-18 | 2008-11-27 | Fujitsu Microelectronics Limited | 半導体メモリ |
| EP2149884A1 (en) * | 2007-05-18 | 2010-02-03 | Fujitsu Microelectronics Limited | Semiconductor memory |
| EP2149884A4 (en) * | 2007-05-18 | 2011-07-27 | Fujitsu Semiconductor Ltd | SEMICONDUCTOR MEMORY |
| US8064241B2 (en) | 2007-05-18 | 2011-11-22 | Fujitsu Semiconductor Limited | Semiconductor memory including voltage detection circuit for generating sense amplifier signal |
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