JP3968733B2 - 節電機能付き半導体メモリ装置 - Google Patents
節電機能付き半導体メモリ装置 Download PDFInfo
- Publication number
- JP3968733B2 JP3968733B2 JP08895498A JP8895498A JP3968733B2 JP 3968733 B2 JP3968733 B2 JP 3968733B2 JP 08895498 A JP08895498 A JP 08895498A JP 8895498 A JP8895498 A JP 8895498A JP 3968733 B2 JP3968733 B2 JP 3968733B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- burn
- voltage
- voltage sensing
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 33
- 230000006870 function Effects 0.000 claims description 31
- 230000003213 activating effect Effects 0.000 claims description 2
- 230000007704 transition Effects 0.000 description 30
- 230000004913 activation Effects 0.000 description 23
- 238000001514 detection method Methods 0.000 description 23
- 230000004044 response Effects 0.000 description 8
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 7
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 7
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 7
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 7
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 7
- 102100029010 D-aminoacyl-tRNA deacylase 1 Human genes 0.000 description 6
- 101000838688 Homo sapiens D-aminoacyl-tRNA deacylase 1 Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 201000002487 asphyxiating thoracic dystrophy 1 Diseases 0.000 description 5
- ZRKLEAHGBNDKHM-UHFFFAOYSA-N N,n'-diallyl-2,3-dihydroxysuccinamide Chemical compound C=CCNC(=O)C(O)C(O)C(=O)NCC=C ZRKLEAHGBNDKHM-UHFFFAOYSA-N 0.000 description 2
- 101100166255 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CEP3 gene Proteins 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、節電機能付き半導体メモリ装置に係るもので、詳しくは、低電力消耗のスタティックランダムアクセスメモリ（stastic random access memory；以下、ＳＲＡＭと略す）において、正常動作モードのときは節電機能をイネーブルさせ、バーンインモードのときは節電機能をディスエーブルさせて、バーンインモードの効果を向上し得る節電機能付き半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
一般に、半導体メモリ装置は節電機能の有無に拘わらず、パッケージ化した後、或いは、ウエハ（wafer)を製作した後、初期の不良品を除去するためバーンイン（Burn-in)を行うが、該バーンインを行うときは多くの場合高電圧を印加してメモリセル及びその周辺回路を動作させ、半導体メモリ装置の試験を施していた。
【０００３】
そして、ＳＲＡＭにおいては、正常動作モードの場合と同様にバーンインモードの場合にも読取り及び書入れの各サイクルの間に直流電圧が継続して流れるため、ＳＲＡＭにおける電力の消耗が多くなり、従って、ＳＲＡＭの電力消耗を低減させる多様な方法が提案されていた。
その１例として、「1990年10月9 日付の米国特許第4,947,487 号」には、書入れサイクル間の消耗電流を低減させる方法が記載され、実際の書入れ動作を行う期間は、制御信号により決定される書入れサイクル期間に従わず、パルス信号発生手段が所定パルスを発生する期間により決定させて、実際の書入れ動作が完了されると前記のパルス信号発生手段による書入れサイクル中であってもパワーダウンモード（Power-down mode)に転換するようになっていた。
【０００４】
また、他の例として「米国特許第4,947,379 号（1990年8 月7 日) 」には、複数のワードラインと複数のビットラインとに連結されたデータ出力回路を、ワードライン活性化パルス及びセンスアンプ活性化パルスが終了した後に非活性化させ、読取りサイクルでの電流消耗を低減させるようになっていた。
また、最近提示された従来の節電機能付き半導体メモリ装置の例を図７に示す。
【０００５】
図７において、各メモリセル（ＭＣ１１〜ＭＣｎ１）〜（ＭＣ１ｍ〜ＭＣｎｍ）に各ビットライン対（ＢＬ１，ＢＬ１Ｂ）〜（ＢＬｍ，ＢＬｍＢ）及び各ワードラインＷＬ１〜ＷＬｎが接続されてデータを貯蔵するメモリセルアレイと、該メモリセルアレイのビットライン対（ＢＬ１，ＢＬ１Ｂ）〜（ＢＬｍ，ＢＬｍＢ）をプルアップさせる各ビットラインプルアップ部（ＢＰ１〜ＢＰｍ）と、各アドレス信号Ａ１〜Ａｋを受けてローデコーダ３及びコラムデコーダ７に伝送するアドレス入力回路１と、該アドレス入力回路１を介して入力するアドレス信号Ａ１〜Ａｋのレベル遷移を感知するアドレス遷移感知部５と、前記ローデコーダ３の出力信号を反転する各インバータＩ１〜Ｉｎと、パワーダウン信号ＰＤ及び前記各インバータＩ１〜Ｉｎの出力信号を否定論理和して前記ワードラインＷＬ１〜ＷＬｎに出力する各ＮＯＲゲートＮＯＲ１〜ＮＯＲｎと、読取りモードのとき前記メモリセルアレイからデータを読み入れて出力バッファー３７及びデータ入出力バス３９を経て外部に出力するセンス増幅器３５と、書入れモード時に外部からデータ入出力バス３９を介して入力するデータＤＡＴＡを各インバータ２５、２７を経てデータ入力ライン対ＤＩＮ，ＤＩＮＢ及びデータライン対ＤＬ，ＤＬＢからメモリセルアレイに出力するデータ入力回路２９と、該データ入力回路２９に入力するデータレベルの遷移を感知してデータ入力感知信号ＤＴＤｊ（ｊ＝１〜ｎ）を出力するデータ遷移感知部３３と、チップ選択信号ＣＳＢ、書入れ活性化信号ＷＥＢ及び出力活性化信号ＯＥＢが印加する読取り／書入れ制御回路１１の出力信号を受けてチップ選択感知信号ＣＳＤ及び書入れモード感知信号ＷＴＤを出力するチップ選択／書入れモード感知部１３と、書入れモード時に前記読取り／書入れ制御回路１１の制御信号ＷＥを反転するインバータ１９の出力がローであるときパワーダウン信号ＰＤを受けて書入れ切換信号ＳＷＥを出力するＮＯＲゲート１７と、前記パワーダウン信号ＰＤ及び読取り／書入れ制御回路１１からの制御信号ＷＥを受けてセンス増幅器活性化信号ＳＡＥを出力するＮＯＲゲート３１と、前記アドレス遷移感知部５から各アドレス遷移感知信号ＡＴＤｉ（ｉ＝１〜ｋ）、前記チップ選択／書入れモード感知部１３からチップ選択感知信号ＣＳＤ及び書入れモード感知信号ＷＴＤ、前記データ遷移感知部３３からデータ入力感知信号ＤＴＤｊ（ｊ＝１〜ｎ）を夫々受けて論理演算し予め設定されたパルス幅を有するパワーダウン信号ＰＤを発生するパワーダウンタイマー１５と、を備えて構成されていた。
【０００６】
そして、前記パワーダウンタイマー１５は、図８に示したように、各アドレス遷移感知信号ＡＴＤ１〜ＡＴＤｋを否定論理和するＮＯＲゲート４２と、データ入力感知信号ＤＴＤ１〜ＤＴＤｎを否定論理和するＮＯＲゲート４４と、チップ選択信号ＣＳＤ及び書入れモード感知信号ＷＴＤを否定論理和するＮＯＲゲート４６と、それらＮＯＲゲート４２、４４、４６の出力信号を否定論理積するＮＡＮＤゲート４８と、該ＮＡＮＤゲート４８の出力信号を受けてパルス幅を拡張するパルス延長回路５０と、該パルス延長回路５０の出力信号を反転してパワーダウン信号ＰＤを前記各ＮＯＲゲートＮＯＲ１〜ＮＯＲｎ、１７、３１及びデータ入力回路２９に夫々出力するインバータ５２と、を備えていた。
【０００７】
尚、図７中、２１、２３は、書入れモード時に各インバータ２５、２７から入力するデータ入力回路２９からの入力データＤＩＮ，ＤＩＮＢをメモリセルアレイに出力するスイッチングトランジスタを示し、（Ｎ１〜Ｎ１Ｂ）〜（Ｎｍ〜ＮｍＢ）は、読取り／書入れモード時にコラムデコーダ７の出力信号ＣＳＬ１〜ＣＳＬｍにより動作するスイッチングトランジスタを示したものである。
【０００８】
このように構成された従来の節電機能付き半導体メモリ装置の動作を説明すると次のようであった。
図７に示したように、パワーダウンタイマー１５は、アドレス遷移感知部５から各アドレス遷移感知信号ＡＴＤ１〜ＡＴＤｋを、チップ選択／書入れモード感知部１３からチップ選択感知信号ＣＳＤ及び書入れモード感知信号ＷＴＤを、データ遷移感知部３３からデータ入力感知信号ＤＴＤ１〜ＤＴＤｎを夫々受けて予め設定されたパルス幅を有するパワーダウン信号ＰＤを発生する。
【０００９】
即ち、該パワーダウンタイマー１５では、図８に示したように、アドレス遷移ＡＴＤ１〜ＡＴＤｋ及びデータ入力感知信号ＤＴＤ１〜ＤＴＤｎとチップ選択感知信号ＣＳＤ及び書入れモード感知信号ＷＴＤとが各ＮＯＲゲート４２、４４、４６に印加し、それらＮＯＲゲート４２、４４、４６の出力信号がＮＡＮＤゲート４８に印加して否定論理積された出力信号がパルス延長回路５０に印加し、該パルス延長回路５０からインバータ５２を介して前記各感知信号中何れか１つの遷移に応答してパワーダウン信号ＰＤが発生される。
【００１０】
次いで、前記パワーダウン信号ＰＤはデータ入力回路２９を制御する一方、ＮＯＲゲートＮＯＲ１〜ＮＯＲｎに印加して各ワードラインＷＬ１〜ＷＬｎを活性化させ、ＮＯＲゲート１７に印加してデータ入力回路２９をデータライン対ＤＬ、ＤＬＢに連結するための書入れ切換信号ＳＷＥを活性化させ、又は、ＮＯＲゲート３１に印加してセンス増幅器活性化信号ＳＡＥを発生させる。
【００１１】
具体的に、読取り及び書入れ動作について図９を用いて説明する。
先ず、書入れサイクル動作の場合、図９（Ａ）、（Ｃ）に示したように、チップ選択信号ＣＳＢ及び書入れ活性化信号ＷＥＢはローレベルを維持し、出力活性化信号ＯＥＢはハイレベルを維持する。即ち、書入れサイクルが開始されると、読取り／書入れ制御回路１１からのローレベルのチップ選択信号ＣＳＢ及び書入れ活性化信号ＷＥＢを受けてチップ選択／書入れモード感知部１３から、図９（Ｆ）、（Ｇ）に示すハイレベルのパルス信号のチップ選択感知信号ＣＳＤ及び書入れモード感知信号ＷＴＤが発生する。また、読取り／書入れ制御回路１１は、制御信号ＷＥ（書入れ活性化信号ＷＥＢの否定論理信号）を出力すると共に、別のチップ選択信号ＣＳ（チップ選択信号ＣＳＢの否定論理信号）をアドレス入力回路１に出力し、これに基づいてアドレス入力回路１からアドレス信号Ａｉがローデコーダ３、アドレス遷移感知部５及びコラムデコーダ７に出力される。そして、アドレス遷移感知部５はアドレス信号Ａｉの遷移に応答して図９（Ｈ）に示したようなパルス信号のアドレス遷移感知信号ＡＴＤｉを出力する。
【００１２】
次いで、これら各信号ＣＳＤ，ＷＴＤ，ＡＴＤｉとローレベルのデータ入力感知信号ＤＴＤｊの入力により、パワーダウンタイマー１５から図９（Ｊ）に示したようなローレベルのパワーダウン信号ＰＤが出力される。次いで、該パワーダウン信号ＰＤがパルス延長回路５０により所定パルス幅を有してローレベルを維持する間、ワードラインＷＬ１〜ＷＬｎのうちの選択されたワードラインは対応するＮＯＲゲートＮＯＲｉの出力によって活性化される。
【００１３】
その後、データＤＡＴＤの入力によって、データ遷移感知部３３からハイレベルのデータ入力感知信号ＤＴＤｊがパワーダウンタイマー１５に入力すると、パワーダウン信号ＰＤがローレベルに遷移し、ＮＯＲゲート１７からの書入れ切替信号ＳＷＥが図９（Ｎ）に示すようにハイレベルになって、スイッチングトランジスタ２１，２３がターンオンする。これにより、データ入力ライン対ＤＩＮ，ＤＩＮＢ及びデータライン対ＤＬ，ＤＬＢからコラムデコーダ７によってスイッチングトランジスタ（Ｎ１〜Ｎ１Ｂ）〜（Ｎｍ〜ＮｍＢ）の選択されたスイッチングトランジスタを介して選択されたメモリセル内にデータＤＡＴＤが書き込まれる。その後、パワーダウン信号ＰＤがハイレベルになるとワードラインＷＬｈ（ｈ＝１〜ｎ）は非活性となり、データ入力回路２９も非活性化状態になり、書入れ切換信号ＳＷＥがローレベルになって、データ入力回路２９から各メモリセルに印加する電流が遮断される。
【００１４】
一方、読取りサイクル動作の場合は、チップ選択信号ＣＳＢ，書入れ活性化信号ＷＥＢ及び出力活性化信号ＯＥＢが夫々図９（Ａ）、（Ｃ）、（Ｄ）に示したように、ロー、ハイ及びローレベルを維持し、制御信号ＷＥがローレベルを維持する。そして、パワーダウンタイマー１５からは図９（Ｊ）に示すように設定されたパルス幅だけローレベルのパワーダウン信号ＰＤが出力し、ＮＯＲゲート３１からのセンス増幅器活性化信号ＳＡＥが、図９（Ｏ）に示すように設定パルス幅だけハイレベルとなり、センス増幅器３５が活性化される。これにより、選択されたメモリセルからのデータが出力バッファー３７に読込まれラッチされた後、パワーダウン信号ＰＤのハイレベルへの遷移に応答してセンス増幅器３５は非活性化され、電流経路を遮断する。
【００１５】
このように、従来の節電機能付き半導体メモリ装置ではバーンインモードの場合も、書入れサイクル及び読取りサイクル時に電流経路を遮断させて電力消耗を減らしていた。
【００１６】
【発明が解決しようとする課題】
然るに、このように構成された従来の節電機能付き半導体メモリ装置においては、メモリをパッケージ化した後、又はウエハを制作した後、初期に不良製品を除去するためバーンインを行うとき、半導体素子の短所であるトランジスタのゲートオキサイド（Gate Oxide）の欠陥は克服するが、節電機能を備えたメモリの場合に、相対的に短い時間の間メモリセル及び周辺回路の一部のみをバーンインするようになって、回路全体的のバーンインが行われず、よってバーンイン効果が低下するという不都合な点があった。
【００１７】
本発明の目的は、バーンインするとき、相対的に長い時間の間メモリセル及び周辺回路を高電圧で動作させ、回路全体に正確なバーンインを行って該バーンインの効率を向上し得る節電機能を備えた半導体メモリ装置を提供しようとするものである。
【００１８】
【課題を解決するための手段】
このような目的を達成するため、本発明の請求項１に係る節電機能付き半導体メモリ装置は、メモリセルのデータ入出力制御時にワードライン及びビットラインを活性化させるパワーダウン信号（ＰＤ）を発生するパワーダウンタイマー（４０）を備え、上記パワーダウン信号（ＰＤ）の消滅でワードライン及びビットラインを非活性にさせて電力消耗を抑制するようにした節電機能付き半導体メモリ装置であって、バーンインモード時に、バーンイン電圧が所定レベル以上になるとバーンイン電圧感知信号（ＢＩＶ）を発生するバーンイン電圧感知部（１００）を備えると共に、前記バーンイン電圧感知信号（ＢＩＶ）が入力している間、前記パワーダウン信号（ＰＤ）を継続して発生するよう上記パワーダウンタイマー（４０）が構成され、上記バーンイン電圧感知部（１００）が、制御信号（ＣＴＬ）により選択的に前記バーンイン電圧を感知する電圧感知手段（１１１）を備え、該電圧感知手段（１１１）の出力信号から前記バーンイン電圧感知信号（ＢＩＶ）を生成して出力し、上記電圧感知手段（１１１）が、バーンイン電圧端子と接地端子との間に順次直列に接続されたＰＭＯＳトランジスタ（１０２）、複数個のダイオード（１０３〜１０５）及び第１ＮＭＯＳトランジスタ（１０６）と、複数個の上記ダイオード（１０３〜１０５）中の最終端のダイオード（１０５）及び上記第１ＮＭＯＳトランジスタ（１０６）の接続点と接地との間に接続された第２ＮＭＯＳトランジスタ（１０８）とを備え、上記制御信号（ＣＴＬ）の反転信号が上記ＰＭＯＳトランジスタ（１０２）及び上記第１ＮＭＯＳトランジスタ（１０６）の各ゲートに入力され、上記制御信号（ＣＴＬ）の非反転信号が上記第２ＮＭＯＳトランジスタ（１０８）のゲートに入力され、上記ダイオード（１０５）及び上記第１ＮＭＯＳトランジスタ（１０６）の接続点から出力信号を出力する構成とされている。
【００１９】
かかる構成では、バーンインモード時は、バーンイン電圧感知部からのバーンイン電圧感知信号（ＢＩＶ）によって、パワーダウンタイマーからパワーダウン信号が継続して発生するようになる。これにより、バーンインモード時に回路全体に正確なバーンインを行うことができ、バーンインの効率を向上し得る。
また、請求項２に記載の発明では、上記バーンイン電圧感知部（１００）のバーンイン電圧感知信号（ＢＩＶ）が、ハイレベルで発生するように構成した。
【００２０】
具体的には、上記バーンイン電圧感知部（１００）は、請求項３に記載のように、制御信号（ＣＴＬ）により選択的にバーンイン電圧を感知する前記電圧感知手段（１１１）と、該電圧感知手段（１１１）の出力信号を反転するインバータ手段（１０９）と、該インバータ手段（１０９）の出力信号をラッチしてバーンイン電圧感知信号（ＢＩＶ）を出力するラッチ手段（１１０）と、から構成される。
【００２１】
上記電圧感知手段（１１１）は、請求項４に記載のように、制御信号（ＣＴＬ）がハイレベルになってバーンインモードが設定されるとバーンイン電圧を感知するように構成される。請求項４に記載の上記電圧感知手段（１１１）は、具体的には請求項５に記載のように、上記制御信号（ＣＴＬ）の前記反転信号を生成するための第１インバータ（１０１）と、上記第１インバータ（１０１）の出力信号を反転させて上記制御信号（ＣＴＬ）の前記非反転信号を生成するための第２インバータ（１０７）とをさらに備える構成である。
【００２２】
また、請求項６に記載のように、上記第１ＮＭＯＳトランジスタ（１０６）のターンオン量は、上記第２ＮＭＯＳトランジスタ（１０８）のターンオン量より大きくなるように構成される。
上記インバータ手段（１０９）は、請求項７に記載のように、上記電圧感知手段の出力電圧が所定レベル以上になった時にローレベルの電圧をラッチ手段（１１０）に印加するように構成される。
【００２３】
上記ラッチ手段（１１０）は、請求項８に記載のように、上記インバータ手段（１０９）の出力信号が入力され、該出力信号が遷移されるまでは以前の出力レベルを維持するように構成される。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
図１に、本発明に係る節電機能付き半導体メモリ装置の一実施形態を示す。尚、図７の従来装置と同一部分には同一符号を付して説明を省略する。
図１において、本実施形態の節電機能付き半導体メモリ装置は、メモリセルアレイ内の各メモリセル（ＭＣ１１〜ＭＣｎ１）〜（ＭＣ１ｍ〜ＭＣｎｍ）に対するデータの書入れ／読取りを制御するため、図７の従来装置と同様に、アドレス入力回路１、ローデコーダ３、アドレス遷移感知部５、コラムデコーダ７、チップ選択／書入れモード感知部１３、読取り／書入れ制御回路１１、データ入力回路２９及びデータ遷移感知部３３等を備えている。
【００２５】
更に、バーンインモードのとき、制御信号ＣＴＬによりバーンイン電圧を感知してバーンイン電圧感知信号ＢＩＶをパワーダウンタイマー４０に出力するバーンイン電圧感知部１００と、該バーンイン電圧感知部１００からのバーンイン電圧感知信号ＢＩＶが入力している間、パワーダウン信号ＰＤを継続して発生するよう構成されたパワーダウンタイマー４０と、を備えて構成されている。
【００２６】
そして、上記バーンイン電圧感知部１００においては、図３に示したように、電圧感知手段１１１と、インバータ手段１０９及びラッチ手段１１０を備えて構成されている。
前記電圧感知手段１１１は、制御信号ＣＴＬが印加する第１インバータ１０１の出力端子を、電源電圧Ｖｃｃがソースに印加するＰＭＯＳトランジスタ１０２のゲートと接地電圧Ｖｓｓがソースに印加する第１ＮＭＯＳトランジスタ１０６のゲートとに共通接続し、これらＰＭＯＳトランジスタ１０２と第１ＮＭＯＳトランジスタ１０６間にドレインとゲートとが共通接続された複数のダイオード１０３〜１０５を直列接続する。更に、上記第１インバータ１０１の出力信号が印加する第２インバータ１０７の出力端子を、接地電圧Ｖｓｓがソースに印加する第２ＮＭＯＳトランジスタ１０８のゲートに接続し、 該第２ＮＭＯＳトランジスタ１０８のドレインを最終段のダイオード１０５と第１ＮＭＯＳトランジスタ１０６との接続点に接続して構成されている。
【００２７】
前記インバータ手段１０９は、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列接続されるＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなり、これらＰＭＯＳトランジスタとＮＭＯＳトランジスタの中間点に、電圧感知手段１１１の第２ＮＭＯＳトランジスタ１０８のドレインが接続して、電圧感知手段１１１の出力信号を反転するよう構成されている。
【００２８】
前記ラッチ手段１１０は、２個のインバータが相互反対方向に並列接続されてなり、インバータ手段１０９からの出力信号をラッチしてバーンイン電圧感知信号（ＢＩＶ）を出力するように構成されている。
上記パワーダウンタイマー４０においては、図２に示したように、従来と同様の構成を有する、各アドレス遷移感知信号ＡＴＤ１，．．，ＡＴＤｋが入力されるＮＯＲゲート４２と、各データ入力感知信号ＤＴＤ１，．．，ＤＴＤｎが入力されるＮＯＲゲート４４と、チップ選択感知信号ＣＳＤ及び書入れモード感知信号ＷＴＤが入力されるＮＯＲゲート４６と、上記各ＮＯＲゲート４２、４４、４６の出力信号が入力されるパルス延長回路５０に加え、図８に示す従来のインバータ５２に代えて、前記バーンイン電圧感知部１００から出力されたバーンイン電圧感知信号ＢＩＶが入力されている間（本実施形態ではハイレベルである間）、上記パルス延長回路５０の出力信号の入力によりパワーダウン信号ＰＤを出力するＮＯＲゲート５４を設けて構成されている。
【００２９】
尚、本実施形態の節電機能付き半導体メモリ装置において、前記パワーダウンタイマー４０とバーンイン電圧感知部１００とを除いたその他の構成は、図７に示した従来装置の構成と同様である。
このように構成される本実施形態の半導体メモリ装置の動作を図面を用いて説明すると次のようである。
【００３０】
先ず、 図１に示したように、 チップ選択信号ＣＳＢ、書入れ活性化信号ＷＥＢ及び出力活性化信号ＯＥＢの入力により、読取り／書入れ制御回路１１は、別のチップ選択信号（ＣＳ；前記ＣＳＢの否定論理信号）をアドレス入力回路１に印加し、 書入れ活性化信号（ＷＥ；前記ＷＥＢの否定論理信号）をデータ入力回路２９に印加する。
【００３１】
次いで、チップ選択／書入れモード感知部１３は、読取り／書入れ制御回路１１からのチップ選択信号ＣＳＢ及び書入れ活性化信号ＷＥＢの遷移状態に応答しチップ選択感知信号ＣＳＤと書入れモード感知信号ＷＴＤとをパワーダウンタイマー４０に印加する。
且つ、複数個のアドレス信号Ａ１，．．，Ａｋが入力されるアドレス入力回路１は、ローデコーダ３とコラムデコーダ７とにアドレス信号Ａ１，．．，Ａｋを提供し、アドレス遷移感知部５は各アドレス遷移感知信号ＡＴＤ１，．．，ＡＴＤｋを上記パワーダウンタイマー４０に提供する。
【００３２】
次いで、上記ローデコーダ３は、複数個のローデコーディング信号を対応する各インバータＩ１，．．，Ｉｎを通して対応する各ＮＯＲゲートＮＯＲ１，．．，ＮＯＲｎに印加する。これらＮＯＲゲートＮＯＲ１，．．，ＮＯＲｎの他方の入力端子には、上記パワーダウンタイマー４０からのパワーダウン信号ＰＤが入力し、その出力端子は、複数個のメモリセル（ＭＣ１１，．．，ＭＣｎ１）〜（ＭＣ１ｍ，．．，ＭＣｎｍ）；以下、ＭＣ１１，．．，ＭＣｎｍと略す）が接続する対応する各ワードラインＷＬ１，．．，ＷＬｎに連結される。
【００３３】
又、 上記コラムデコーダ７から発生する複数個のコラム選択信号ＣＳＬ１〜ＣＳＬｍはビットライン対（ＢＬ１，ＢＬ１Ｂ），．．，（ＢＬｍ，ＢＬｍＢ）とデータライン対ＤＬ，ＤＬＢ間に連結された対応する各コラム選択用のスイッチングトランジスタ対（Ｎ１，Ｎ１Ｂ），．．，（Ｎｍ，ＮｍＢ）の各ゲートに印加される。ＮＯＲゲート３１は、データ読取りモード時にはパワーダウン信号ＰＤと制御信号ＷＥとを受けてセンス増幅器活性化信号ＳＡＥを発生する。
【００３４】
次いで、センス増幅器活性化信号ＳＡＥにより制御されるセンス増幅器３５は、データライン対ＤＬ，ＤＬＢ上のデータ信号を受けてセンス増幅器出力信号ＳＡＯ，ＳＡＯＢをデータ出力バッファー３７を経てデータ入出力バス３９に伝送する。
書入れモード時には、上記制御信号ＷＥはインバータ１９を通してＮＯＲゲート１７に印加され、該ＮＯＲゲート１７は、インバータ１９からの出力信号と一緒にパワーダウン信号ＰＤを受けて書入れ活性化信号ＳＷＥを、データライン対ＤＬ，ＤＬＢとデータ入力ライン対ＤＩＮ，ＤＩＮＢ間に連結されたスイッチングトランジスタ２１，２３のゲートに印加する。上記データ入力ライン対ＤＩＮ，ＤＩＮＢ上にはデータ入力回路２９からの入力データ信号がインバータ２５，２７を通ってメモリセルアレイ内に入力される。
【００３５】
次いで、データ遷移感知部３３は、データ入力回路２９内での複数の入力データビットの遷移に応答してパワーダウンタイマー４０に供給される複数個のデータ入力感知信号ＤＴＤ１，．，ＤＴＤｎを発生し、データ入力感知信号ＤＴＤ１，．，ＤＴＤｎの発生によりデータの書入れが実行される。
本発明の正常モードの場合とバーンインモードの場合とのタイミングにおいては、図５及び図６に示したように、書入れ及び読取りサイクル動作のとき、 各感知信号ＡＴＤｉ，ＤＴＤｊ，ＣＳＤ、ＷＴＤ及びバーンイン電圧感知部１００から発生されたバーンイン電圧感知信号ＢＩＶにより、パワーダウンタイマー４０から発生されるパワーダウン信号ＰＤのレベルが制御され、 メモリセルＭＣ１１，．．，ＭＣｎｍに対するデータの入出力が制御されている。
【００３６】
まず、図５に示したような正常モードの場合、バーンイン電圧感知部１００の電圧感知手段１１１は、制御信号ＣＴＬがローレベルであるため第１インバータ１０１の出力信号がハイレベルになり、ＰＭＯＳトランジスタ１０２がターンオフすると共に第１ＮＭＯＳトランジスタ１０６がターンオンし、第２インバータ１０７の出力信号がローレベルになり、第２ＮＭＯＳトランジスタ１０８がターンオフする。よって、インバータ手段１０９の入力がローレベル（接地電圧Ｖｓｓ）となり、電源電圧Ｖｃｃの供給される状態でＰＭＯＳトランジスタがターンオンしＮＭＯＳトランジスタがターンオフしてインバータ手段１０９の出力信号がハイになり、該ハイレベルの信号が入力されるラッチ手段１１０から、バーンイン電圧感知信号ＢＩＶが、図５（Ｐ）に示したようにローレベルで発生されてパワーダウンタイマー４０に入力される。
【００３７】
一方、図６に示したようなバーンインモードの場合、バーンイン電圧感知部１００の電圧感知手段１１１は、制御信号ＣＴＬがハイレベルであるため第１インバータ１０１の出力信号がローレベルになり、ＰＭＯＳトランジスタ１０２がターンオンすると共に第１ＮＭＯＳトランジスタ１０６がターンオフし、上記第１インバータ１０１の出力信号が入力する第２インバータ１０７のハイ出力信号により第２ＮＭＯＳトランジスタ１０８がターンオンする。よって、上記ＰＭＯＳトランジスタ１０２を通って印加されたバーンイン電圧Ｖｃｃが各ダイオード１０３〜１０５を順次通って降圧され、該降圧された電圧がＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるインバータ手段１０９に印加される。そして、図４に示したように、バーンイン電圧Ｖｃｃが徐々に増加して上記インバータ手段１０９に印加される電圧が所定レベルになると、上記インバータ手段１０９のＮＭＯＳトランジスタのターンオン量が増加し始めて、以後、上記インバータ手段１０９に印加するバーンイン感知電圧が論理ゲートを駆動させるレベル（Ｖ0 ）になると、図６に示したように、ラッチ手段１１０からバーンイン電圧感知信号ＢＩＶがハイレベルで発生されて、パワーダウンタイマー４０に出力される。尚、第２ＮＭＯＳトランジスタ１０８のターンオン量は、インバータ手段１０９のＮＭＯＳトランジスタのターンオン量に比べて少量である。
【００３８】
そして、 図２に示したように、上記パワーダウンタイマー４０は、各感知信号ＡＴＤｉ，ＤＴＤｊ，ＣＳＤ，ＷＴＤが各ＮＯＲゲート４２、４４、４６に入力され、これらＮＯＲゲート４２、 ４４、 ４６の各出力端子はＮＡＮＤゲート４８の入力端子に連結され、該ＮＡＮＤゲート４８の出力端子はパルス延長回路５０に連結され、該パルス延長回路５０の出力信号はパワーダウン信号ＰＤを発生するＮＯＲゲート５４の一方側入力端に入力され、該ＮＯＲゲート５４の他方側入力端にはバーンイン感知信号ＢＩＶが入力される。
【００３９】
従って、ＮＯＲゲート５４から出力されるパワーダウン信号ＰＤは、バーンイン電圧感知部１００でバーンイン電圧感知信号ＢＩＶがローレベルに印加される正常モードの場合のみに、図５（Ｊ）に示したように、従来と同様にパルス延長回路５０の出力に従う有効な値として発生されて節電機能が発揮される。従って、正常モード時の書入れ及び読取りサイクルでは、図５に示したように、先ず、書入れサイクル及び読取りサイクルでは、バーンイン電圧感知部１００にはローレベルの制御信号ＣＴＬが入力され、図５（Ｐ）に示したように、ローレベルでバーンイン電圧感知信号ＢＩＶがパワーダウンタイマー４０に出力される。このとき、該パワーダウンタイマー４０ではＮＯＲゲート５４がパルス延長回路５０の出力信号に応答するため、各感知信号ＡＴＤｉ，ＤＴＤｊ，ＣＳＤ，ＷＴＤの論理状態により、図５（Ｊ）に示したような、パワーダウン信号ＰＤを出力し、該パワーダウン信号ＰＤが所定パルス幅でローレベルを維持する間、選択されたワードラインＷＬｈが活性化される。そして、書入れサイクルの場合は、データ入力回路２９をデータライン対ＤＬ，ＤＬＢに連結する書入れ切替信号ＳＷＥを活性化させ、読取りサイクルの場合は、センス増幅器活性化信号ＳＡＥを発生させてセンス増幅器３５を活性化させる。
【００４０】
次いで、 上記パワーダウン信号ＰＤがハイレベルになると、 データ入力回路２９又はセンス増幅器３５が非活性化され、書入れサイクル間にはメモリセルから上記データ入力回路２９に流れる電流を遮断し、 又、読取りサイクル間にはメモリセルから上記センス増幅器３５に流れる電流を遮断するようになる。
即ち、本実施形態の節電機能付き半導体メモリ装置では、正常モードの場合は従来と同じようにして、書入れサイクルのときはメモリセルにデータの書入れを行った後ワードラインＷＬｈをディスエーブルさせ、読取りサイクルのときはメモリセルからデータの読取りを行った後ワードラインＷＬｈとセンス増幅器３５とをディスエーブルさせて、電流経路を遮断して電力消耗を低減させる。
【００４１】
このように、本実施形態の正常モード時は、図９のタイミング図に示した従来装置の場合と同様に動作する。
一方、バーンインモードの場合においては、図６に示したように、書入れサイクル及び読取りサイクルでバーンイン電圧感知部１００にはハイレベルの制御信号ＣＴＬが入力され、図６（Ｐ）に示したように、バーンイン電圧感知信号ＢＩＶがハイレベルで発生されてパワーダウンタイマー４０に出力し、該パワーダウンタイマー４０はＮＯＲゲート５４にハイレベルのバーンイン電圧感知信号ＢＩＶが入力するため、図６（Ｊ）に示したように、パワーダウン信号ＰＤがローレベルになる。
【００４２】
従って、 書入れサイクルの場合、先ず、ローデコーダ３から発生されたローデコーディング信号によりＮＯＲゲートＮＯＲ１，．．，ＮＯＲｎから発生するワードライン信号ＷＬｈは、図６（Ｋ）に示したように、アドレス信号Ａｉの遷移区間の間ハイレベルに維持され、読取り／書入れ制御回路１１から発生されたハイレベルの制御信号ＷＥ（図６（Ｃ）に示すＷＥＢの反転信号）を反転したインバータ１９のローレベルの出力信号によりＮＯＲゲート１７が書入れ切替信号ＳＷＥを、図６（Ｎ）に示したように、ハイレベルで発生してデータ入力ライン対ＤＩＮ，ＤＩＮＢとデータライン対ＤＬ，ＤＬＢ間に連結されたトランジスタ２１、２３のゲートに印加し、 上記ハイレベルの制御信号ＷＥが入力されたＮＯＲゲート３１はセンス増幅器活性化信号ＳＡＥを、図６（Ｏ）に示したように、ローレベルで発生してセンス増幅器３５をディスエーブルさせる。
【００４３】
次いで、 コラムデコーダ７は、アドレス入力回路１の出力信号により選択されたコラム選択信号を発生して、対応するビットライン対とデータライン対間に連結されたスイッチトランジスタのゲートに印加する。よって、図６（Ｋ）、（Ｎ）に示したように、選択されたワードラインＷＬｈと書入れ切替信号ＳＷＥがハイレベルを維持するため、メモリセル及び周辺回路の一部が高レベルのバーンイン電圧により充分な時間の間、書入れ動作を行うようになる。
【００４４】
又、 読取りサイクルの場合は、 先ず、ローデコーダ３から発生されたローデコーディング信号によりＮＯＲゲートＮＯＲ１，．．，ＮＯＲｎのうちの選択されたゲートから発生するワードライン信号ＷＬｈは、図６（Ｋ）に示したように、アドレス信号Ａｉの遷移区間の間ハイレベルで発生され、読取り／書入れ制御回路１１から発生されたローレベルの制御信号ＷＥを反転したインバータ１９のハイレベルの出力信号によりＮＯＲゲート１７からの書入れ切替信号ＳＷＥは、図６（Ｎ）に示したように、ローレベルで発生されてトランジスタ２１，２３のゲートに印加され、上記ローレベルの制御信号ＷＥによりＮＯＲゲート３１が出力するセンス増幅器活性化信号ＳＡＥは、図６（Ｏ）に示したように、ハイレベルで発生されてセンス増幅器３５をイネーブルさせる。
【００４５】
次いで、 コラムデコーダ７は、 アドレス入力回路１の出力信号により選択されたコラム選択信号を発生し、対応するビットライン対とデータライン対間に連結されたスイッチングトランジスタのゲートに印加する。よって、図６（Ｋ）、（Ｏ）に示したように、選択されたワードラインＷＬｈとセンス増幅器活性化信号ＳＡＥとがハイレベルを維持するため、 メモリセル及び周辺回路の一部が高レベルのバーンイン電圧により読取り動作を行うようになる。
【００４６】
即ち、 本実施形態の節電機能付き半導体メモリ装置においては、 バーンインモードの場合、 バーンイン電圧感知部１００に所定レベル以上の電圧が印加するとバーンイン電圧であると判断し、図６（Ｐ）に示したように、 バーンイン電圧感知信号ＢＩＶをハイレベルで発生して節電機能を無効にするため、 メモリセル及び周辺回路の一部が充分な時間の間、書入れ／読取り動作を行って、バーンインの効率を向上し得る効果がある。
【００４７】
【発明の効果】
以上説明したように、本発明に係る節電機能付き半導体メモリ装置においては、 正常モードの場合、 書入れサイクルの時はメモリセルにデータの書入れを行った後ワードラインをディスエーブルさせ、読取りサイクルのときはメモリセルでデータの読取りを行った後ワードラインとセンス増幅器とをディスエーブルさせるため、従来と同様に電流経路を遮断して電力消耗を低減し得るという効果がある。
【００４８】
且つ、 バーンインモードの場合は、 節電機能の有無に拘わらず、長い時間の間高電圧を印加して書入れ及び読取りサイクルを進行させて半導体メモリ装置の初期不良を除去するので、製品の信頼性を向上し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係る節電機能付き半導体メモリ装置の一実施形態を示したブロック図である。
【図２】同上実施形態に係るパワーダウンタイマーを示した回路図である。
【図３】同上実施形態に係るバーンイン電圧感知部を示した回路図である。
【図４】同上実施形態に係るバーンイン電圧とインバータ手段印加電圧の関係を示したグラフである。
【図５】同上実施形態に係る半導体メモリ装置の正常モード時のタイミング図である。
【図６】同上実施形態に係る半導体メモリ装置のバーンインモード時のタイミング図である。
【図７】従来の半導体メモリ装置を示したブロック図である。
【図８】従来のパワーダウンタイマーを示した回路図である。
【図９】図７の装置の書入れ及び読取り動作時のタイミング図である。
【符号の説明】
１：アドレス入力回路 ３：ローデコーダ
５：アドレス遷移感知部 ７：コラムデコーダ
１１：読取り／書入れ制御回路 １３：チップ選択／書入れモード感知部
２９：データ入力回路 ３３：データ遷移感知部
３５：センス増幅器 ３７：出力バッファー
４０：パワーダウンタイマー １００：バーンイン電圧感知部
１０９：インバータ手段 １１０：ラッチ手段
１１１：電圧感知手段
【発明の属する技術分野】
本発明は、節電機能付き半導体メモリ装置に係るもので、詳しくは、低電力消耗のスタティックランダムアクセスメモリ（stastic random access memory；以下、ＳＲＡＭと略す）において、正常動作モードのときは節電機能をイネーブルさせ、バーンインモードのときは節電機能をディスエーブルさせて、バーンインモードの効果を向上し得る節電機能付き半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
一般に、半導体メモリ装置は節電機能の有無に拘わらず、パッケージ化した後、或いは、ウエハ（wafer)を製作した後、初期の不良品を除去するためバーンイン（Burn-in)を行うが、該バーンインを行うときは多くの場合高電圧を印加してメモリセル及びその周辺回路を動作させ、半導体メモリ装置の試験を施していた。
【０００３】
そして、ＳＲＡＭにおいては、正常動作モードの場合と同様にバーンインモードの場合にも読取り及び書入れの各サイクルの間に直流電圧が継続して流れるため、ＳＲＡＭにおける電力の消耗が多くなり、従って、ＳＲＡＭの電力消耗を低減させる多様な方法が提案されていた。
その１例として、「1990年10月9 日付の米国特許第4,947,487 号」には、書入れサイクル間の消耗電流を低減させる方法が記載され、実際の書入れ動作を行う期間は、制御信号により決定される書入れサイクル期間に従わず、パルス信号発生手段が所定パルスを発生する期間により決定させて、実際の書入れ動作が完了されると前記のパルス信号発生手段による書入れサイクル中であってもパワーダウンモード（Power-down mode)に転換するようになっていた。
【０００４】
また、他の例として「米国特許第4,947,379 号（1990年8 月7 日) 」には、複数のワードラインと複数のビットラインとに連結されたデータ出力回路を、ワードライン活性化パルス及びセンスアンプ活性化パルスが終了した後に非活性化させ、読取りサイクルでの電流消耗を低減させるようになっていた。
また、最近提示された従来の節電機能付き半導体メモリ装置の例を図７に示す。
【０００５】
図７において、各メモリセル（ＭＣ１１〜ＭＣｎ１）〜（ＭＣ１ｍ〜ＭＣｎｍ）に各ビットライン対（ＢＬ１，ＢＬ１Ｂ）〜（ＢＬｍ，ＢＬｍＢ）及び各ワードラインＷＬ１〜ＷＬｎが接続されてデータを貯蔵するメモリセルアレイと、該メモリセルアレイのビットライン対（ＢＬ１，ＢＬ１Ｂ）〜（ＢＬｍ，ＢＬｍＢ）をプルアップさせる各ビットラインプルアップ部（ＢＰ１〜ＢＰｍ）と、各アドレス信号Ａ１〜Ａｋを受けてローデコーダ３及びコラムデコーダ７に伝送するアドレス入力回路１と、該アドレス入力回路１を介して入力するアドレス信号Ａ１〜Ａｋのレベル遷移を感知するアドレス遷移感知部５と、前記ローデコーダ３の出力信号を反転する各インバータＩ１〜Ｉｎと、パワーダウン信号ＰＤ及び前記各インバータＩ１〜Ｉｎの出力信号を否定論理和して前記ワードラインＷＬ１〜ＷＬｎに出力する各ＮＯＲゲートＮＯＲ１〜ＮＯＲｎと、読取りモードのとき前記メモリセルアレイからデータを読み入れて出力バッファー３７及びデータ入出力バス３９を経て外部に出力するセンス増幅器３５と、書入れモード時に外部からデータ入出力バス３９を介して入力するデータＤＡＴＡを各インバータ２５、２７を経てデータ入力ライン対ＤＩＮ，ＤＩＮＢ及びデータライン対ＤＬ，ＤＬＢからメモリセルアレイに出力するデータ入力回路２９と、該データ入力回路２９に入力するデータレベルの遷移を感知してデータ入力感知信号ＤＴＤｊ（ｊ＝１〜ｎ）を出力するデータ遷移感知部３３と、チップ選択信号ＣＳＢ、書入れ活性化信号ＷＥＢ及び出力活性化信号ＯＥＢが印加する読取り／書入れ制御回路１１の出力信号を受けてチップ選択感知信号ＣＳＤ及び書入れモード感知信号ＷＴＤを出力するチップ選択／書入れモード感知部１３と、書入れモード時に前記読取り／書入れ制御回路１１の制御信号ＷＥを反転するインバータ１９の出力がローであるときパワーダウン信号ＰＤを受けて書入れ切換信号ＳＷＥを出力するＮＯＲゲート１７と、前記パワーダウン信号ＰＤ及び読取り／書入れ制御回路１１からの制御信号ＷＥを受けてセンス増幅器活性化信号ＳＡＥを出力するＮＯＲゲート３１と、前記アドレス遷移感知部５から各アドレス遷移感知信号ＡＴＤｉ（ｉ＝１〜ｋ）、前記チップ選択／書入れモード感知部１３からチップ選択感知信号ＣＳＤ及び書入れモード感知信号ＷＴＤ、前記データ遷移感知部３３からデータ入力感知信号ＤＴＤｊ（ｊ＝１〜ｎ）を夫々受けて論理演算し予め設定されたパルス幅を有するパワーダウン信号ＰＤを発生するパワーダウンタイマー１５と、を備えて構成されていた。
【０００６】
そして、前記パワーダウンタイマー１５は、図８に示したように、各アドレス遷移感知信号ＡＴＤ１〜ＡＴＤｋを否定論理和するＮＯＲゲート４２と、データ入力感知信号ＤＴＤ１〜ＤＴＤｎを否定論理和するＮＯＲゲート４４と、チップ選択信号ＣＳＤ及び書入れモード感知信号ＷＴＤを否定論理和するＮＯＲゲート４６と、それらＮＯＲゲート４２、４４、４６の出力信号を否定論理積するＮＡＮＤゲート４８と、該ＮＡＮＤゲート４８の出力信号を受けてパルス幅を拡張するパルス延長回路５０と、該パルス延長回路５０の出力信号を反転してパワーダウン信号ＰＤを前記各ＮＯＲゲートＮＯＲ１〜ＮＯＲｎ、１７、３１及びデータ入力回路２９に夫々出力するインバータ５２と、を備えていた。
【０００７】
尚、図７中、２１、２３は、書入れモード時に各インバータ２５、２７から入力するデータ入力回路２９からの入力データＤＩＮ，ＤＩＮＢをメモリセルアレイに出力するスイッチングトランジスタを示し、（Ｎ１〜Ｎ１Ｂ）〜（Ｎｍ〜ＮｍＢ）は、読取り／書入れモード時にコラムデコーダ７の出力信号ＣＳＬ１〜ＣＳＬｍにより動作するスイッチングトランジスタを示したものである。
【０００８】
このように構成された従来の節電機能付き半導体メモリ装置の動作を説明すると次のようであった。
図７に示したように、パワーダウンタイマー１５は、アドレス遷移感知部５から各アドレス遷移感知信号ＡＴＤ１〜ＡＴＤｋを、チップ選択／書入れモード感知部１３からチップ選択感知信号ＣＳＤ及び書入れモード感知信号ＷＴＤを、データ遷移感知部３３からデータ入力感知信号ＤＴＤ１〜ＤＴＤｎを夫々受けて予め設定されたパルス幅を有するパワーダウン信号ＰＤを発生する。
【０００９】
即ち、該パワーダウンタイマー１５では、図８に示したように、アドレス遷移ＡＴＤ１〜ＡＴＤｋ及びデータ入力感知信号ＤＴＤ１〜ＤＴＤｎとチップ選択感知信号ＣＳＤ及び書入れモード感知信号ＷＴＤとが各ＮＯＲゲート４２、４４、４６に印加し、それらＮＯＲゲート４２、４４、４６の出力信号がＮＡＮＤゲート４８に印加して否定論理積された出力信号がパルス延長回路５０に印加し、該パルス延長回路５０からインバータ５２を介して前記各感知信号中何れか１つの遷移に応答してパワーダウン信号ＰＤが発生される。
【００１０】
次いで、前記パワーダウン信号ＰＤはデータ入力回路２９を制御する一方、ＮＯＲゲートＮＯＲ１〜ＮＯＲｎに印加して各ワードラインＷＬ１〜ＷＬｎを活性化させ、ＮＯＲゲート１７に印加してデータ入力回路２９をデータライン対ＤＬ、ＤＬＢに連結するための書入れ切換信号ＳＷＥを活性化させ、又は、ＮＯＲゲート３１に印加してセンス増幅器活性化信号ＳＡＥを発生させる。
【００１１】
具体的に、読取り及び書入れ動作について図９を用いて説明する。
先ず、書入れサイクル動作の場合、図９（Ａ）、（Ｃ）に示したように、チップ選択信号ＣＳＢ及び書入れ活性化信号ＷＥＢはローレベルを維持し、出力活性化信号ＯＥＢはハイレベルを維持する。即ち、書入れサイクルが開始されると、読取り／書入れ制御回路１１からのローレベルのチップ選択信号ＣＳＢ及び書入れ活性化信号ＷＥＢを受けてチップ選択／書入れモード感知部１３から、図９（Ｆ）、（Ｇ）に示すハイレベルのパルス信号のチップ選択感知信号ＣＳＤ及び書入れモード感知信号ＷＴＤが発生する。また、読取り／書入れ制御回路１１は、制御信号ＷＥ（書入れ活性化信号ＷＥＢの否定論理信号）を出力すると共に、別のチップ選択信号ＣＳ（チップ選択信号ＣＳＢの否定論理信号）をアドレス入力回路１に出力し、これに基づいてアドレス入力回路１からアドレス信号Ａｉがローデコーダ３、アドレス遷移感知部５及びコラムデコーダ７に出力される。そして、アドレス遷移感知部５はアドレス信号Ａｉの遷移に応答して図９（Ｈ）に示したようなパルス信号のアドレス遷移感知信号ＡＴＤｉを出力する。
【００１２】
次いで、これら各信号ＣＳＤ，ＷＴＤ，ＡＴＤｉとローレベルのデータ入力感知信号ＤＴＤｊの入力により、パワーダウンタイマー１５から図９（Ｊ）に示したようなローレベルのパワーダウン信号ＰＤが出力される。次いで、該パワーダウン信号ＰＤがパルス延長回路５０により所定パルス幅を有してローレベルを維持する間、ワードラインＷＬ１〜ＷＬｎのうちの選択されたワードラインは対応するＮＯＲゲートＮＯＲｉの出力によって活性化される。
【００１３】
その後、データＤＡＴＤの入力によって、データ遷移感知部３３からハイレベルのデータ入力感知信号ＤＴＤｊがパワーダウンタイマー１５に入力すると、パワーダウン信号ＰＤがローレベルに遷移し、ＮＯＲゲート１７からの書入れ切替信号ＳＷＥが図９（Ｎ）に示すようにハイレベルになって、スイッチングトランジスタ２１，２３がターンオンする。これにより、データ入力ライン対ＤＩＮ，ＤＩＮＢ及びデータライン対ＤＬ，ＤＬＢからコラムデコーダ７によってスイッチングトランジスタ（Ｎ１〜Ｎ１Ｂ）〜（Ｎｍ〜ＮｍＢ）の選択されたスイッチングトランジスタを介して選択されたメモリセル内にデータＤＡＴＤが書き込まれる。その後、パワーダウン信号ＰＤがハイレベルになるとワードラインＷＬｈ（ｈ＝１〜ｎ）は非活性となり、データ入力回路２９も非活性化状態になり、書入れ切換信号ＳＷＥがローレベルになって、データ入力回路２９から各メモリセルに印加する電流が遮断される。
【００１４】
一方、読取りサイクル動作の場合は、チップ選択信号ＣＳＢ，書入れ活性化信号ＷＥＢ及び出力活性化信号ＯＥＢが夫々図９（Ａ）、（Ｃ）、（Ｄ）に示したように、ロー、ハイ及びローレベルを維持し、制御信号ＷＥがローレベルを維持する。そして、パワーダウンタイマー１５からは図９（Ｊ）に示すように設定されたパルス幅だけローレベルのパワーダウン信号ＰＤが出力し、ＮＯＲゲート３１からのセンス増幅器活性化信号ＳＡＥが、図９（Ｏ）に示すように設定パルス幅だけハイレベルとなり、センス増幅器３５が活性化される。これにより、選択されたメモリセルからのデータが出力バッファー３７に読込まれラッチされた後、パワーダウン信号ＰＤのハイレベルへの遷移に応答してセンス増幅器３５は非活性化され、電流経路を遮断する。
【００１５】
このように、従来の節電機能付き半導体メモリ装置ではバーンインモードの場合も、書入れサイクル及び読取りサイクル時に電流経路を遮断させて電力消耗を減らしていた。
【００１６】
【発明が解決しようとする課題】
然るに、このように構成された従来の節電機能付き半導体メモリ装置においては、メモリをパッケージ化した後、又はウエハを制作した後、初期に不良製品を除去するためバーンインを行うとき、半導体素子の短所であるトランジスタのゲートオキサイド（Gate Oxide）の欠陥は克服するが、節電機能を備えたメモリの場合に、相対的に短い時間の間メモリセル及び周辺回路の一部のみをバーンインするようになって、回路全体的のバーンインが行われず、よってバーンイン効果が低下するという不都合な点があった。
【００１７】
本発明の目的は、バーンインするとき、相対的に長い時間の間メモリセル及び周辺回路を高電圧で動作させ、回路全体に正確なバーンインを行って該バーンインの効率を向上し得る節電機能を備えた半導体メモリ装置を提供しようとするものである。
【００１８】
【課題を解決するための手段】
このような目的を達成するため、本発明の請求項１に係る節電機能付き半導体メモリ装置は、メモリセルのデータ入出力制御時にワードライン及びビットラインを活性化させるパワーダウン信号（ＰＤ）を発生するパワーダウンタイマー（４０）を備え、上記パワーダウン信号（ＰＤ）の消滅でワードライン及びビットラインを非活性にさせて電力消耗を抑制するようにした節電機能付き半導体メモリ装置であって、バーンインモード時に、バーンイン電圧が所定レベル以上になるとバーンイン電圧感知信号（ＢＩＶ）を発生するバーンイン電圧感知部（１００）を備えると共に、前記バーンイン電圧感知信号（ＢＩＶ）が入力している間、前記パワーダウン信号（ＰＤ）を継続して発生するよう上記パワーダウンタイマー（４０）が構成され、上記バーンイン電圧感知部（１００）が、制御信号（ＣＴＬ）により選択的に前記バーンイン電圧を感知する電圧感知手段（１１１）を備え、該電圧感知手段（１１１）の出力信号から前記バーンイン電圧感知信号（ＢＩＶ）を生成して出力し、上記電圧感知手段（１１１）が、バーンイン電圧端子と接地端子との間に順次直列に接続されたＰＭＯＳトランジスタ（１０２）、複数個のダイオード（１０３〜１０５）及び第１ＮＭＯＳトランジスタ（１０６）と、複数個の上記ダイオード（１０３〜１０５）中の最終端のダイオード（１０５）及び上記第１ＮＭＯＳトランジスタ（１０６）の接続点と接地との間に接続された第２ＮＭＯＳトランジスタ（１０８）とを備え、上記制御信号（ＣＴＬ）の反転信号が上記ＰＭＯＳトランジスタ（１０２）及び上記第１ＮＭＯＳトランジスタ（１０６）の各ゲートに入力され、上記制御信号（ＣＴＬ）の非反転信号が上記第２ＮＭＯＳトランジスタ（１０８）のゲートに入力され、上記ダイオード（１０５）及び上記第１ＮＭＯＳトランジスタ（１０６）の接続点から出力信号を出力する構成とされている。
【００１９】
かかる構成では、バーンインモード時は、バーンイン電圧感知部からのバーンイン電圧感知信号（ＢＩＶ）によって、パワーダウンタイマーからパワーダウン信号が継続して発生するようになる。これにより、バーンインモード時に回路全体に正確なバーンインを行うことができ、バーンインの効率を向上し得る。
また、請求項２に記載の発明では、上記バーンイン電圧感知部（１００）のバーンイン電圧感知信号（ＢＩＶ）が、ハイレベルで発生するように構成した。
【００２０】
具体的には、上記バーンイン電圧感知部（１００）は、請求項３に記載のように、制御信号（ＣＴＬ）により選択的にバーンイン電圧を感知する前記電圧感知手段（１１１）と、該電圧感知手段（１１１）の出力信号を反転するインバータ手段（１０９）と、該インバータ手段（１０９）の出力信号をラッチしてバーンイン電圧感知信号（ＢＩＶ）を出力するラッチ手段（１１０）と、から構成される。
【００２１】
上記電圧感知手段（１１１）は、請求項４に記載のように、制御信号（ＣＴＬ）がハイレベルになってバーンインモードが設定されるとバーンイン電圧を感知するように構成される。請求項４に記載の上記電圧感知手段（１１１）は、具体的には請求項５に記載のように、上記制御信号（ＣＴＬ）の前記反転信号を生成するための第１インバータ（１０１）と、上記第１インバータ（１０１）の出力信号を反転させて上記制御信号（ＣＴＬ）の前記非反転信号を生成するための第２インバータ（１０７）とをさらに備える構成である。
【００２２】
また、請求項６に記載のように、上記第１ＮＭＯＳトランジスタ（１０６）のターンオン量は、上記第２ＮＭＯＳトランジスタ（１０８）のターンオン量より大きくなるように構成される。
上記インバータ手段（１０９）は、請求項７に記載のように、上記電圧感知手段の出力電圧が所定レベル以上になった時にローレベルの電圧をラッチ手段（１１０）に印加するように構成される。
【００２３】
上記ラッチ手段（１１０）は、請求項８に記載のように、上記インバータ手段（１０９）の出力信号が入力され、該出力信号が遷移されるまでは以前の出力レベルを維持するように構成される。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
図１に、本発明に係る節電機能付き半導体メモリ装置の一実施形態を示す。尚、図７の従来装置と同一部分には同一符号を付して説明を省略する。
図１において、本実施形態の節電機能付き半導体メモリ装置は、メモリセルアレイ内の各メモリセル（ＭＣ１１〜ＭＣｎ１）〜（ＭＣ１ｍ〜ＭＣｎｍ）に対するデータの書入れ／読取りを制御するため、図７の従来装置と同様に、アドレス入力回路１、ローデコーダ３、アドレス遷移感知部５、コラムデコーダ７、チップ選択／書入れモード感知部１３、読取り／書入れ制御回路１１、データ入力回路２９及びデータ遷移感知部３３等を備えている。
【００２５】
更に、バーンインモードのとき、制御信号ＣＴＬによりバーンイン電圧を感知してバーンイン電圧感知信号ＢＩＶをパワーダウンタイマー４０に出力するバーンイン電圧感知部１００と、該バーンイン電圧感知部１００からのバーンイン電圧感知信号ＢＩＶが入力している間、パワーダウン信号ＰＤを継続して発生するよう構成されたパワーダウンタイマー４０と、を備えて構成されている。
【００２６】
そして、上記バーンイン電圧感知部１００においては、図３に示したように、電圧感知手段１１１と、インバータ手段１０９及びラッチ手段１１０を備えて構成されている。
前記電圧感知手段１１１は、制御信号ＣＴＬが印加する第１インバータ１０１の出力端子を、電源電圧Ｖｃｃがソースに印加するＰＭＯＳトランジスタ１０２のゲートと接地電圧Ｖｓｓがソースに印加する第１ＮＭＯＳトランジスタ１０６のゲートとに共通接続し、これらＰＭＯＳトランジスタ１０２と第１ＮＭＯＳトランジスタ１０６間にドレインとゲートとが共通接続された複数のダイオード１０３〜１０５を直列接続する。更に、上記第１インバータ１０１の出力信号が印加する第２インバータ１０７の出力端子を、接地電圧Ｖｓｓがソースに印加する第２ＮＭＯＳトランジスタ１０８のゲートに接続し、 該第２ＮＭＯＳトランジスタ１０８のドレインを最終段のダイオード１０５と第１ＮＭＯＳトランジスタ１０６との接続点に接続して構成されている。
【００２７】
前記インバータ手段１０９は、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列接続されるＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなり、これらＰＭＯＳトランジスタとＮＭＯＳトランジスタの中間点に、電圧感知手段１１１の第２ＮＭＯＳトランジスタ１０８のドレインが接続して、電圧感知手段１１１の出力信号を反転するよう構成されている。
【００２８】
前記ラッチ手段１１０は、２個のインバータが相互反対方向に並列接続されてなり、インバータ手段１０９からの出力信号をラッチしてバーンイン電圧感知信号（ＢＩＶ）を出力するように構成されている。
上記パワーダウンタイマー４０においては、図２に示したように、従来と同様の構成を有する、各アドレス遷移感知信号ＡＴＤ１，．．，ＡＴＤｋが入力されるＮＯＲゲート４２と、各データ入力感知信号ＤＴＤ１，．．，ＤＴＤｎが入力されるＮＯＲゲート４４と、チップ選択感知信号ＣＳＤ及び書入れモード感知信号ＷＴＤが入力されるＮＯＲゲート４６と、上記各ＮＯＲゲート４２、４４、４６の出力信号が入力されるパルス延長回路５０に加え、図８に示す従来のインバータ５２に代えて、前記バーンイン電圧感知部１００から出力されたバーンイン電圧感知信号ＢＩＶが入力されている間（本実施形態ではハイレベルである間）、上記パルス延長回路５０の出力信号の入力によりパワーダウン信号ＰＤを出力するＮＯＲゲート５４を設けて構成されている。
【００２９】
尚、本実施形態の節電機能付き半導体メモリ装置において、前記パワーダウンタイマー４０とバーンイン電圧感知部１００とを除いたその他の構成は、図７に示した従来装置の構成と同様である。
このように構成される本実施形態の半導体メモリ装置の動作を図面を用いて説明すると次のようである。
【００３０】
先ず、 図１に示したように、 チップ選択信号ＣＳＢ、書入れ活性化信号ＷＥＢ及び出力活性化信号ＯＥＢの入力により、読取り／書入れ制御回路１１は、別のチップ選択信号（ＣＳ；前記ＣＳＢの否定論理信号）をアドレス入力回路１に印加し、 書入れ活性化信号（ＷＥ；前記ＷＥＢの否定論理信号）をデータ入力回路２９に印加する。
【００３１】
次いで、チップ選択／書入れモード感知部１３は、読取り／書入れ制御回路１１からのチップ選択信号ＣＳＢ及び書入れ活性化信号ＷＥＢの遷移状態に応答しチップ選択感知信号ＣＳＤと書入れモード感知信号ＷＴＤとをパワーダウンタイマー４０に印加する。
且つ、複数個のアドレス信号Ａ１，．．，Ａｋが入力されるアドレス入力回路１は、ローデコーダ３とコラムデコーダ７とにアドレス信号Ａ１，．．，Ａｋを提供し、アドレス遷移感知部５は各アドレス遷移感知信号ＡＴＤ１，．．，ＡＴＤｋを上記パワーダウンタイマー４０に提供する。
【００３２】
次いで、上記ローデコーダ３は、複数個のローデコーディング信号を対応する各インバータＩ１，．．，Ｉｎを通して対応する各ＮＯＲゲートＮＯＲ１，．．，ＮＯＲｎに印加する。これらＮＯＲゲートＮＯＲ１，．．，ＮＯＲｎの他方の入力端子には、上記パワーダウンタイマー４０からのパワーダウン信号ＰＤが入力し、その出力端子は、複数個のメモリセル（ＭＣ１１，．．，ＭＣｎ１）〜（ＭＣ１ｍ，．．，ＭＣｎｍ）；以下、ＭＣ１１，．．，ＭＣｎｍと略す）が接続する対応する各ワードラインＷＬ１，．．，ＷＬｎに連結される。
【００３３】
又、 上記コラムデコーダ７から発生する複数個のコラム選択信号ＣＳＬ１〜ＣＳＬｍはビットライン対（ＢＬ１，ＢＬ１Ｂ），．．，（ＢＬｍ，ＢＬｍＢ）とデータライン対ＤＬ，ＤＬＢ間に連結された対応する各コラム選択用のスイッチングトランジスタ対（Ｎ１，Ｎ１Ｂ），．．，（Ｎｍ，ＮｍＢ）の各ゲートに印加される。ＮＯＲゲート３１は、データ読取りモード時にはパワーダウン信号ＰＤと制御信号ＷＥとを受けてセンス増幅器活性化信号ＳＡＥを発生する。
【００３４】
次いで、センス増幅器活性化信号ＳＡＥにより制御されるセンス増幅器３５は、データライン対ＤＬ，ＤＬＢ上のデータ信号を受けてセンス増幅器出力信号ＳＡＯ，ＳＡＯＢをデータ出力バッファー３７を経てデータ入出力バス３９に伝送する。
書入れモード時には、上記制御信号ＷＥはインバータ１９を通してＮＯＲゲート１７に印加され、該ＮＯＲゲート１７は、インバータ１９からの出力信号と一緒にパワーダウン信号ＰＤを受けて書入れ活性化信号ＳＷＥを、データライン対ＤＬ，ＤＬＢとデータ入力ライン対ＤＩＮ，ＤＩＮＢ間に連結されたスイッチングトランジスタ２１，２３のゲートに印加する。上記データ入力ライン対ＤＩＮ，ＤＩＮＢ上にはデータ入力回路２９からの入力データ信号がインバータ２５，２７を通ってメモリセルアレイ内に入力される。
【００３５】
次いで、データ遷移感知部３３は、データ入力回路２９内での複数の入力データビットの遷移に応答してパワーダウンタイマー４０に供給される複数個のデータ入力感知信号ＤＴＤ１，．，ＤＴＤｎを発生し、データ入力感知信号ＤＴＤ１，．，ＤＴＤｎの発生によりデータの書入れが実行される。
本発明の正常モードの場合とバーンインモードの場合とのタイミングにおいては、図５及び図６に示したように、書入れ及び読取りサイクル動作のとき、 各感知信号ＡＴＤｉ，ＤＴＤｊ，ＣＳＤ、ＷＴＤ及びバーンイン電圧感知部１００から発生されたバーンイン電圧感知信号ＢＩＶにより、パワーダウンタイマー４０から発生されるパワーダウン信号ＰＤのレベルが制御され、 メモリセルＭＣ１１，．．，ＭＣｎｍに対するデータの入出力が制御されている。
【００３６】
まず、図５に示したような正常モードの場合、バーンイン電圧感知部１００の電圧感知手段１１１は、制御信号ＣＴＬがローレベルであるため第１インバータ１０１の出力信号がハイレベルになり、ＰＭＯＳトランジスタ１０２がターンオフすると共に第１ＮＭＯＳトランジスタ１０６がターンオンし、第２インバータ１０７の出力信号がローレベルになり、第２ＮＭＯＳトランジスタ１０８がターンオフする。よって、インバータ手段１０９の入力がローレベル（接地電圧Ｖｓｓ）となり、電源電圧Ｖｃｃの供給される状態でＰＭＯＳトランジスタがターンオンしＮＭＯＳトランジスタがターンオフしてインバータ手段１０９の出力信号がハイになり、該ハイレベルの信号が入力されるラッチ手段１１０から、バーンイン電圧感知信号ＢＩＶが、図５（Ｐ）に示したようにローレベルで発生されてパワーダウンタイマー４０に入力される。
【００３７】
一方、図６に示したようなバーンインモードの場合、バーンイン電圧感知部１００の電圧感知手段１１１は、制御信号ＣＴＬがハイレベルであるため第１インバータ１０１の出力信号がローレベルになり、ＰＭＯＳトランジスタ１０２がターンオンすると共に第１ＮＭＯＳトランジスタ１０６がターンオフし、上記第１インバータ１０１の出力信号が入力する第２インバータ１０７のハイ出力信号により第２ＮＭＯＳトランジスタ１０８がターンオンする。よって、上記ＰＭＯＳトランジスタ１０２を通って印加されたバーンイン電圧Ｖｃｃが各ダイオード１０３〜１０５を順次通って降圧され、該降圧された電圧がＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるインバータ手段１０９に印加される。そして、図４に示したように、バーンイン電圧Ｖｃｃが徐々に増加して上記インバータ手段１０９に印加される電圧が所定レベルになると、上記インバータ手段１０９のＮＭＯＳトランジスタのターンオン量が増加し始めて、以後、上記インバータ手段１０９に印加するバーンイン感知電圧が論理ゲートを駆動させるレベル（Ｖ0 ）になると、図６に示したように、ラッチ手段１１０からバーンイン電圧感知信号ＢＩＶがハイレベルで発生されて、パワーダウンタイマー４０に出力される。尚、第２ＮＭＯＳトランジスタ１０８のターンオン量は、インバータ手段１０９のＮＭＯＳトランジスタのターンオン量に比べて少量である。
【００３８】
そして、 図２に示したように、上記パワーダウンタイマー４０は、各感知信号ＡＴＤｉ，ＤＴＤｊ，ＣＳＤ，ＷＴＤが各ＮＯＲゲート４２、４４、４６に入力され、これらＮＯＲゲート４２、 ４４、 ４６の各出力端子はＮＡＮＤゲート４８の入力端子に連結され、該ＮＡＮＤゲート４８の出力端子はパルス延長回路５０に連結され、該パルス延長回路５０の出力信号はパワーダウン信号ＰＤを発生するＮＯＲゲート５４の一方側入力端に入力され、該ＮＯＲゲート５４の他方側入力端にはバーンイン感知信号ＢＩＶが入力される。
【００３９】
従って、ＮＯＲゲート５４から出力されるパワーダウン信号ＰＤは、バーンイン電圧感知部１００でバーンイン電圧感知信号ＢＩＶがローレベルに印加される正常モードの場合のみに、図５（Ｊ）に示したように、従来と同様にパルス延長回路５０の出力に従う有効な値として発生されて節電機能が発揮される。従って、正常モード時の書入れ及び読取りサイクルでは、図５に示したように、先ず、書入れサイクル及び読取りサイクルでは、バーンイン電圧感知部１００にはローレベルの制御信号ＣＴＬが入力され、図５（Ｐ）に示したように、ローレベルでバーンイン電圧感知信号ＢＩＶがパワーダウンタイマー４０に出力される。このとき、該パワーダウンタイマー４０ではＮＯＲゲート５４がパルス延長回路５０の出力信号に応答するため、各感知信号ＡＴＤｉ，ＤＴＤｊ，ＣＳＤ，ＷＴＤの論理状態により、図５（Ｊ）に示したような、パワーダウン信号ＰＤを出力し、該パワーダウン信号ＰＤが所定パルス幅でローレベルを維持する間、選択されたワードラインＷＬｈが活性化される。そして、書入れサイクルの場合は、データ入力回路２９をデータライン対ＤＬ，ＤＬＢに連結する書入れ切替信号ＳＷＥを活性化させ、読取りサイクルの場合は、センス増幅器活性化信号ＳＡＥを発生させてセンス増幅器３５を活性化させる。
【００４０】
次いで、 上記パワーダウン信号ＰＤがハイレベルになると、 データ入力回路２９又はセンス増幅器３５が非活性化され、書入れサイクル間にはメモリセルから上記データ入力回路２９に流れる電流を遮断し、 又、読取りサイクル間にはメモリセルから上記センス増幅器３５に流れる電流を遮断するようになる。
即ち、本実施形態の節電機能付き半導体メモリ装置では、正常モードの場合は従来と同じようにして、書入れサイクルのときはメモリセルにデータの書入れを行った後ワードラインＷＬｈをディスエーブルさせ、読取りサイクルのときはメモリセルからデータの読取りを行った後ワードラインＷＬｈとセンス増幅器３５とをディスエーブルさせて、電流経路を遮断して電力消耗を低減させる。
【００４１】
このように、本実施形態の正常モード時は、図９のタイミング図に示した従来装置の場合と同様に動作する。
一方、バーンインモードの場合においては、図６に示したように、書入れサイクル及び読取りサイクルでバーンイン電圧感知部１００にはハイレベルの制御信号ＣＴＬが入力され、図６（Ｐ）に示したように、バーンイン電圧感知信号ＢＩＶがハイレベルで発生されてパワーダウンタイマー４０に出力し、該パワーダウンタイマー４０はＮＯＲゲート５４にハイレベルのバーンイン電圧感知信号ＢＩＶが入力するため、図６（Ｊ）に示したように、パワーダウン信号ＰＤがローレベルになる。
【００４２】
従って、 書入れサイクルの場合、先ず、ローデコーダ３から発生されたローデコーディング信号によりＮＯＲゲートＮＯＲ１，．．，ＮＯＲｎから発生するワードライン信号ＷＬｈは、図６（Ｋ）に示したように、アドレス信号Ａｉの遷移区間の間ハイレベルに維持され、読取り／書入れ制御回路１１から発生されたハイレベルの制御信号ＷＥ（図６（Ｃ）に示すＷＥＢの反転信号）を反転したインバータ１９のローレベルの出力信号によりＮＯＲゲート１７が書入れ切替信号ＳＷＥを、図６（Ｎ）に示したように、ハイレベルで発生してデータ入力ライン対ＤＩＮ，ＤＩＮＢとデータライン対ＤＬ，ＤＬＢ間に連結されたトランジスタ２１、２３のゲートに印加し、 上記ハイレベルの制御信号ＷＥが入力されたＮＯＲゲート３１はセンス増幅器活性化信号ＳＡＥを、図６（Ｏ）に示したように、ローレベルで発生してセンス増幅器３５をディスエーブルさせる。
【００４３】
次いで、 コラムデコーダ７は、アドレス入力回路１の出力信号により選択されたコラム選択信号を発生して、対応するビットライン対とデータライン対間に連結されたスイッチトランジスタのゲートに印加する。よって、図６（Ｋ）、（Ｎ）に示したように、選択されたワードラインＷＬｈと書入れ切替信号ＳＷＥがハイレベルを維持するため、メモリセル及び周辺回路の一部が高レベルのバーンイン電圧により充分な時間の間、書入れ動作を行うようになる。
【００４４】
又、 読取りサイクルの場合は、 先ず、ローデコーダ３から発生されたローデコーディング信号によりＮＯＲゲートＮＯＲ１，．．，ＮＯＲｎのうちの選択されたゲートから発生するワードライン信号ＷＬｈは、図６（Ｋ）に示したように、アドレス信号Ａｉの遷移区間の間ハイレベルで発生され、読取り／書入れ制御回路１１から発生されたローレベルの制御信号ＷＥを反転したインバータ１９のハイレベルの出力信号によりＮＯＲゲート１７からの書入れ切替信号ＳＷＥは、図６（Ｎ）に示したように、ローレベルで発生されてトランジスタ２１，２３のゲートに印加され、上記ローレベルの制御信号ＷＥによりＮＯＲゲート３１が出力するセンス増幅器活性化信号ＳＡＥは、図６（Ｏ）に示したように、ハイレベルで発生されてセンス増幅器３５をイネーブルさせる。
【００４５】
次いで、 コラムデコーダ７は、 アドレス入力回路１の出力信号により選択されたコラム選択信号を発生し、対応するビットライン対とデータライン対間に連結されたスイッチングトランジスタのゲートに印加する。よって、図６（Ｋ）、（Ｏ）に示したように、選択されたワードラインＷＬｈとセンス増幅器活性化信号ＳＡＥとがハイレベルを維持するため、 メモリセル及び周辺回路の一部が高レベルのバーンイン電圧により読取り動作を行うようになる。
【００４６】
即ち、 本実施形態の節電機能付き半導体メモリ装置においては、 バーンインモードの場合、 バーンイン電圧感知部１００に所定レベル以上の電圧が印加するとバーンイン電圧であると判断し、図６（Ｐ）に示したように、 バーンイン電圧感知信号ＢＩＶをハイレベルで発生して節電機能を無効にするため、 メモリセル及び周辺回路の一部が充分な時間の間、書入れ／読取り動作を行って、バーンインの効率を向上し得る効果がある。
【００４７】
【発明の効果】
以上説明したように、本発明に係る節電機能付き半導体メモリ装置においては、 正常モードの場合、 書入れサイクルの時はメモリセルにデータの書入れを行った後ワードラインをディスエーブルさせ、読取りサイクルのときはメモリセルでデータの読取りを行った後ワードラインとセンス増幅器とをディスエーブルさせるため、従来と同様に電流経路を遮断して電力消耗を低減し得るという効果がある。
【００４８】
且つ、 バーンインモードの場合は、 節電機能の有無に拘わらず、長い時間の間高電圧を印加して書入れ及び読取りサイクルを進行させて半導体メモリ装置の初期不良を除去するので、製品の信頼性を向上し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係る節電機能付き半導体メモリ装置の一実施形態を示したブロック図である。
【図２】同上実施形態に係るパワーダウンタイマーを示した回路図である。
【図３】同上実施形態に係るバーンイン電圧感知部を示した回路図である。
【図４】同上実施形態に係るバーンイン電圧とインバータ手段印加電圧の関係を示したグラフである。
【図５】同上実施形態に係る半導体メモリ装置の正常モード時のタイミング図である。
【図６】同上実施形態に係る半導体メモリ装置のバーンインモード時のタイミング図である。
【図７】従来の半導体メモリ装置を示したブロック図である。
【図８】従来のパワーダウンタイマーを示した回路図である。
【図９】図７の装置の書入れ及び読取り動作時のタイミング図である。
【符号の説明】
１：アドレス入力回路 ３：ローデコーダ
５：アドレス遷移感知部 ７：コラムデコーダ
１１：読取り／書入れ制御回路 １３：チップ選択／書入れモード感知部
２９：データ入力回路 ３３：データ遷移感知部
３５：センス増幅器 ３７：出力バッファー
４０：パワーダウンタイマー １００：バーンイン電圧感知部
１０９：インバータ手段 １１０：ラッチ手段
１１１：電圧感知手段
Claims (8)
- メモリセルのデータ入出力制御時にワードライン及びビットラインを活性化させるパワーダウン信号（ＰＤ）を発生するパワーダウンタイマー（４０）を備え、上記パワーダウン信号（ＰＤ）の消滅でワードライン及びビットラインを非活性にさせて電力消耗を抑制するようにした節電機能付き半導体メモリ装置であって、
バーンインモード時に、バーンイン電圧が所定レベル以上になるとバーンイン電圧感知信号（ＢＩＶ）を発生するバーンイン電圧感知部（１００）を備えると共に、
前記バーンイン電圧感知信号（ＢＩＶ）が入力している間、前記パワーダウン信号（ＰＤ）を継続して発生するよう上記パワーダウンタイマー（４０）が構成され、
上記バーンイン電圧感知部（１００）が、制御信号（ＣＴＬ）により選択的に前記バーンイン電圧を感知する電圧感知手段（１１１）を備え、該電圧感知手段（１１１）の出力信号から前記バーンイン電圧感知信号（ＢＩＶ）を生成して出力し、
上記電圧感知手段（１１１）が、
バーンイン電圧端子と接地端子との間に順次直列に接続されたＰＭＯＳトランジスタ（１０２）、複数個のダイオード（１０３〜１０５）及び第１ＮＭＯＳトランジスタ（１０６）と、
複数個の上記ダイオード（１０３〜１０５）中の最終端のダイオード（１０５）及び上記第１ＮＭＯＳトランジスタ（１０６）の接続点と接地との間に接続された第２ＮＭＯＳトランジスタ（１０８）とを備え、
上記制御信号（ＣＴＬ）の反転信号が上記ＰＭＯＳトランジスタ（１０２）及び上記第１ＮＭＯＳトランジスタ（１０６）の各ゲートに入力され、上記制御信号（ＣＴＬ）の非反転信号が上記第２ＮＭＯＳトランジスタ（１０８）のゲートに入力され、上記ダイオード（１０５）及び上記第１ＮＭＯＳトランジスタ（１０６）の接続点から出力信号を出力する構成とされたことを特徴とする節電機能付き半導体メモリ装置。 - 上記バーンイン電圧感知部（１００）のバーンイン電圧感知信号（ＢＩＶ）が、ハイレベルで発生するように構成されたことを特徴とする請求項１記載の節電機能付き半導体メモリ装置。
- 上記バーンイン電圧感知部（１００）は、制御信号（ＣＴＬ）により選択的にバーンイン電圧を感知する前記電圧感知手段（１１１）と、該電圧感知手段（１１１）の出力信号を反転するインバータ手段（１０９）と、該インバータ手段（１０９）の出力信号をラッチしてバーンイン電圧感知信号（ＢＩＶ）を出力するラッチ手段（１１０）と、から構成されたことを特徴とする請求項１又は２記載の節電機能付き半導体メモリ装置。
- 上記電圧感知手段（１１１）は、制御信号（ＣＴＬ）がハイレベルになってバーンインモードが設定されるとバーンイン電圧を感知するように構成されたことを特徴とする請求項３記載の節電機能付き半導体メモリ装置。
- 上記電圧感知手段（１１１）は、上記制御信号（ＣＴＬ）の前記反転信号を生成するための第１インバータ（１０１）と、上記第１インバータ（１０１）の出力信号を反転させて上記制御信号（ＣＴＬ）の前記非反転信号を生成するための第２インバータ（１０７）とをさらに備えることを特徴とする請求項４記載の節電機能付き半導体メモリ装置。
- 上記第１ＮＭＯＳトランジスタ（１０６）のターンオン量は、上記第２ＮＭＯＳトランジスタ（１０８）のターンオン量より大きくなるように構成されたことを特徴とする請求項５記載の節電機能付きメモリ装置。
- 上記インバータ手段（１０９）は、上記電圧感知手段の出力電圧が所定レベル以上になった時にローレベルの電圧をラッチ手段（１１０）に印加するように構成されたことを特徴とする請求項４記載の節電機能付き半導体メモリ装置。
- 上記ラッチ手段（１１０）は、上記インバータ手段（１０９）の出力信号が入力され、該出力信号が遷移されるまでは以前の出力レベルを維持するように構成されたことを特徴とする請求項３記載の節電機能付き半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970011977A KR100253282B1 (ko) | 1997-04-01 | 1997-04-01 | 메모리소자의소모전력자동감소회로 |
| KR11977/1997 | 1997-04-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10283783A JPH10283783A (ja) | 1998-10-23 |
| JP3968733B2 true JP3968733B2 (ja) | 2007-08-29 |
Family
ID=19501692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08895498A Expired - Fee Related JP3968733B2 (ja) | 1997-04-01 | 1998-04-01 | 節電機能付き半導体メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5905688A (ja) |
| JP (1) | JP3968733B2 (ja) |
| KR (1) | KR100253282B1 (ja) |
| CN (1) | CN1120497C (ja) |
| DE (1) | DE19753423B4 (ja) |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6552949B1 (en) * | 2002-02-05 | 2003-04-22 | Arm Limited | Reducing leakage current in a memory device |
| US20050117424A1 (en) * | 2003-12-01 | 2005-06-02 | Chih-Ta Star Sung | Low power sensing scheme for the semiconductor memory |
| US7079441B1 (en) * | 2005-02-04 | 2006-07-18 | Infineon Technologies Ag | Methods and apparatus for implementing a power down in a memory device |
| US20080028136A1 (en) | 2006-07-31 | 2008-01-31 | Schakel Keith R | Method and apparatus for refresh management of memory modules |
| US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
| US8335894B1 (en) | 2008-07-25 | 2012-12-18 | Google Inc. | Configurable memory system with interface circuit |
| US8090897B2 (en) | 2006-07-31 | 2012-01-03 | Google Inc. | System and method for simulating an aspect of a memory circuit |
| US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
| US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
| US7609567B2 (en) | 2005-06-24 | 2009-10-27 | Metaram, Inc. | System and method for simulating an aspect of a memory circuit |
| US8796830B1 (en) | 2006-09-01 | 2014-08-05 | Google Inc. | Stackable low-profile lead frame package |
| US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
| US8397013B1 (en) | 2006-10-05 | 2013-03-12 | Google Inc. | Hybrid memory module |
| US7392338B2 (en) | 2006-07-31 | 2008-06-24 | Metaram, Inc. | Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits |
| US8386722B1 (en) | 2008-06-23 | 2013-02-26 | Google Inc. | Stacked DIMM memory interface |
| US8089795B2 (en) | 2006-02-09 | 2012-01-03 | Google Inc. | Memory module with memory stack and interface with enhanced capabilities |
| US8130560B1 (en) | 2006-11-13 | 2012-03-06 | Google Inc. | Multi-rank partial width memory modules |
| US8244971B2 (en) | 2006-07-31 | 2012-08-14 | Google Inc. | Memory circuit system and method |
| US8041881B2 (en) | 2006-07-31 | 2011-10-18 | Google Inc. | Memory device with emulated characteristics |
| US8060774B2 (en) | 2005-06-24 | 2011-11-15 | Google Inc. | Memory systems and memory modules |
| US7386656B2 (en) | 2006-07-31 | 2008-06-10 | Metaram, Inc. | Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit |
| US8111566B1 (en) | 2007-11-16 | 2012-02-07 | Google, Inc. | Optimal channel design for memory devices for providing a high-speed memory interface |
| US8438328B2 (en) | 2008-02-21 | 2013-05-07 | Google Inc. | Emulation of abstracted DIMMs using abstracted DRAMs |
| US8359187B2 (en) | 2005-06-24 | 2013-01-22 | Google Inc. | Simulating a different number of memory circuit devices |
| KR101377305B1 (ko) | 2005-06-24 | 2014-03-25 | 구글 인코포레이티드 | 집적 메모리 코어 및 메모리 인터페이스 회로 |
| US8055833B2 (en) | 2006-10-05 | 2011-11-08 | Google Inc. | System and method for increasing capacity, performance, and flexibility of flash storage |
| US7472220B2 (en) * | 2006-07-31 | 2008-12-30 | Metaram, Inc. | Interface circuit system and method for performing power management operations utilizing power management signals |
| US20080082763A1 (en) | 2006-10-02 | 2008-04-03 | Metaram, Inc. | Apparatus and method for power management of memory circuits by a system or component thereof |
| US8081474B1 (en) | 2007-12-18 | 2011-12-20 | Google Inc. | Embossed heat spreader |
| US8327104B2 (en) | 2006-07-31 | 2012-12-04 | Google Inc. | Adjusting the timing of signals associated with a memory system |
| US8077535B2 (en) | 2006-07-31 | 2011-12-13 | Google Inc. | Memory refresh apparatus and method |
| US7590796B2 (en) | 2006-07-31 | 2009-09-15 | Metaram, Inc. | System and method for power management in memory systems |
| US7580312B2 (en) | 2006-07-31 | 2009-08-25 | Metaram, Inc. | Power saving system and method for use with a plurality of memory circuits |
| WO2007028109A2 (en) | 2005-09-02 | 2007-03-08 | Metaram, Inc. | Methods and apparatus of stacking drams |
| US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
| US20080028135A1 (en) * | 2006-07-31 | 2008-01-31 | Metaram, Inc. | Multiple-component memory interface system and method |
| US7724589B2 (en) | 2006-07-31 | 2010-05-25 | Google Inc. | System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits |
| US20080285367A1 (en) * | 2007-05-18 | 2008-11-20 | Chang Ho Jung | Method and apparatus for reducing leakage current in memory arrays |
| US8209479B2 (en) | 2007-07-18 | 2012-06-26 | Google Inc. | Memory circuit system and method |
| US20090059686A1 (en) * | 2007-09-04 | 2009-03-05 | Chih-Ta Star Sung | Sensing scheme for the semiconductor memory |
| US8080874B1 (en) | 2007-09-14 | 2011-12-20 | Google Inc. | Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween |
| WO2010144624A1 (en) | 2009-06-09 | 2010-12-16 | Google Inc. | Programming of dimm termination resistance values |
| KR101781371B1 (ko) | 2013-07-25 | 2017-09-25 | 삼성전자 주식회사 | 전자장치 및 그 전원제어방법 |
| JP6050804B2 (ja) * | 2014-11-28 | 2016-12-21 | 力晶科技股▲ふん▼有限公司 | 内部電源電圧補助回路、半導体記憶装置及び半導体装置 |
| TWI585366B (zh) * | 2016-08-23 | 2017-06-01 | 新唐科技股份有限公司 | 計數裝置及計步裝置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0812756B2 (ja) * | 1987-06-22 | 1996-02-07 | 松下電子工業株式会社 | スタチックｒａｍ回路 |
| JPH01251496A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| US5063304A (en) * | 1990-04-27 | 1991-11-05 | Texas Instruments Incorporated | Integrated circuit with improved on-chip power supply control |
| KR960009033B1 (en) * | 1991-07-17 | 1996-07-10 | Toshiba Kk | Semiconductor memory |
| KR0141933B1 (ko) * | 1994-10-20 | 1998-07-15 | 문정환 | 저전력의 스테이틱 랜덤 억세스 메모리장치 |
| KR0164802B1 (ko) * | 1995-07-14 | 1999-02-01 | 김광호 | 범 인 테스트 모드 구동회로 |
-
1997
- 1997-04-01 KR KR1019970011977A patent/KR100253282B1/ko not_active IP Right Cessation
- 1997-11-25 CN CN97122171A patent/CN1120497C/zh not_active Expired - Fee Related
- 1997-12-02 DE DE19753423A patent/DE19753423B4/de not_active Expired - Fee Related
-
1998
- 1998-02-26 US US09/030,844 patent/US5905688A/en not_active Expired - Lifetime
- 1998-04-01 JP JP08895498A patent/JP3968733B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1195174A (zh) | 1998-10-07 |
| JPH10283783A (ja) | 1998-10-23 |
| DE19753423A1 (de) | 1998-10-08 |
| KR19980075716A (ko) | 1998-11-16 |
| KR100253282B1 (ko) | 2000-05-01 |
| CN1120497C (zh) | 2003-09-03 |
| DE19753423B4 (de) | 2012-01-12 |
| US5905688A (en) | 1999-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3968733B2 (ja) | 節電機能付き半導体メモリ装置 | |
| JP2801877B2 (ja) | 半導体メモリのバーンインテスト回路 | |
| US4766572A (en) | Semiconductor memory having a bypassable data output latch | |
| EP0043245A2 (en) | Asynchronously equilibrated and pre-charged static RAM | |
| KR20050036881A (ko) | 동적 랜덤 액세스 메모리용 저전력 오토-리프레쉬 회로 및방법 | |
| JPH0969300A (ja) | 半導体記憶装置 | |
| KR0141933B1 (ko) | 저전력의 스테이틱 랜덤 억세스 메모리장치 | |
| JPH07254278A (ja) | 自動プリチャージ機能を有する同期式メモリ装置 | |
| KR20040004813A (ko) | 워드라인 구동 회로 | |
| JPH09231767A (ja) | スタティック型半導体記憶装置 | |
| US5400282A (en) | Detector circuit for testing semiconductor memory device | |
| TWI386951B (zh) | 記憶體寫入時序系統 | |
| US9990985B1 (en) | Memory device with determined time window | |
| JP4025537B2 (ja) | Ｓｒａｍデバイスのワードライン制御回路 | |
| JP2002150775A (ja) | 半導体メモリ素子及びその書き込み駆動方法 | |
| JP4163476B2 (ja) | 半導体メモリ装置 | |
| KR100587873B1 (ko) | 반도체 기억 장치 | |
| US6580656B2 (en) | Semiconductor memory device having memory cell block activation control circuit and method for controlling activation of memory cell blocks thereof | |
| KR100253285B1 (ko) | 번-인 모드를 고려한 자동 전력 감소 펄스폭 제어회로 | |
| JPH05128866A (ja) | ランダムアクセスメモリの書き込み、読出し制御回路 | |
| JP2000090694A (ja) | 半導体メモリ装置 | |
| JPH02302994A (ja) | 半導体メモリ装置 | |
| JP3022792B2 (ja) | 半導体集積回路装置 | |
| JPH0660663A (ja) | 半導体記憶装置 | |
| JP3162783B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050218 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050311 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050506 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060104 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060328 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060906 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061206 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070425 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070525 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130615 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |