JP3968733B2 - 節電機能付き半導体メモリ装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 33
- 230000006870 function Effects 0.000 claims description 31
- 230000003213 activating effect Effects 0.000 claims description 2
- 230000007704 transition Effects 0.000 description 30
- 230000004913 activation Effects 0.000 description 23
- 238000001514 detection method Methods 0.000 description 23
- 230000004044 response Effects 0.000 description 8
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 7
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 7
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 7
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 7
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 7
- 102100029010 D-aminoacyl-tRNA deacylase 1 Human genes 0.000 description 6
- 101000838688 Homo sapiens D-aminoacyl-tRNA deacylase 1 Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 201000002487 asphyxiating thoracic dystrophy 1 Diseases 0.000 description 5
- ZRKLEAHGBNDKHM-UHFFFAOYSA-N N,n'-diallyl-2,3-dihydroxysuccinamide Chemical compound C=CCNC(=O)C(O)C(O)C(=O)NCC=C ZRKLEAHGBNDKHM-UHFFFAOYSA-N 0.000 description 2
- 101100166255 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CEP3 gene Proteins 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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Description
【発明の属する技術分野】
本発明は、節電機能付き半導体メモリ装置に係るもので、詳しくは、低電力消耗のスタティックランダムアクセスメモリ(stastic random access memory;以下、SRAMと略す)において、正常動作モードのときは節電機能をイネーブルさせ、バーンインモードのときは節電機能をディスエーブルさせて、バーンインモードの効果を向上し得る節電機能付き半導体メモリ装置に関するものである。
【0002】
【従来の技術】
一般に、半導体メモリ装置は節電機能の有無に拘わらず、パッケージ化した後、或いは、ウエハ(wafer)を製作した後、初期の不良品を除去するためバーンイン(Burn-in)を行うが、該バーンインを行うときは多くの場合高電圧を印加してメモリセル及びその周辺回路を動作させ、半導体メモリ装置の試験を施していた。
【0003】
そして、SRAMにおいては、正常動作モードの場合と同様にバーンインモードの場合にも読取り及び書入れの各サイクルの間に直流電圧が継続して流れるため、SRAMにおける電力の消耗が多くなり、従って、SRAMの電力消耗を低減させる多様な方法が提案されていた。
その1例として、「1990年10月9 日付の米国特許第4,947,487 号」には、書入れサイクル間の消耗電流を低減させる方法が記載され、実際の書入れ動作を行う期間は、制御信号により決定される書入れサイクル期間に従わず、パルス信号発生手段が所定パルスを発生する期間により決定させて、実際の書入れ動作が完了されると前記のパルス信号発生手段による書入れサイクル中であってもパワーダウンモード(Power-down mode)に転換するようになっていた。
【0004】
また、他の例として「米国特許第4,947,379 号(1990年8 月7 日) 」には、複数のワードラインと複数のビットラインとに連結されたデータ出力回路を、ワードライン活性化パルス及びセンスアンプ活性化パルスが終了した後に非活性化させ、読取りサイクルでの電流消耗を低減させるようになっていた。
また、最近提示された従来の節電機能付き半導体メモリ装置の例を図7に示す。
【0005】
図7において、各メモリセル(MC11〜MCn1)〜(MC1m〜MCnm)に各ビットライン対(BL1,BL1B)〜(BLm,BLmB)及び各ワードラインWL1〜WLnが接続されてデータを貯蔵するメモリセルアレイと、該メモリセルアレイのビットライン対(BL1,BL1B)〜(BLm,BLmB)をプルアップさせる各ビットラインプルアップ部(BP1〜BPm)と、各アドレス信号A1〜Akを受けてローデコーダ3及びコラムデコーダ7に伝送するアドレス入力回路1と、該アドレス入力回路1を介して入力するアドレス信号A1〜Akのレベル遷移を感知するアドレス遷移感知部5と、前記ローデコーダ3の出力信号を反転する各インバータI1〜Inと、パワーダウン信号PD及び前記各インバータI1〜Inの出力信号を否定論理和して前記ワードラインWL1〜WLnに出力する各NORゲートNOR1〜NORnと、読取りモードのとき前記メモリセルアレイからデータを読み入れて出力バッファー37及びデータ入出力バス39を経て外部に出力するセンス増幅器35と、書入れモード時に外部からデータ入出力バス39を介して入力するデータDATAを各インバータ25、27を経てデータ入力ライン対DIN,DINB及びデータライン対DL,DLBからメモリセルアレイに出力するデータ入力回路29と、該データ入力回路29に入力するデータレベルの遷移を感知してデータ入力感知信号DTDj(j=1〜n)を出力するデータ遷移感知部33と、チップ選択信号CSB、書入れ活性化信号WEB及び出力活性化信号OEBが印加する読取り/書入れ制御回路11の出力信号を受けてチップ選択感知信号CSD及び書入れモード感知信号WTDを出力するチップ選択/書入れモード感知部13と、書入れモード時に前記読取り/書入れ制御回路11の制御信号WEを反転するインバータ19の出力がローであるときパワーダウン信号PDを受けて書入れ切換信号SWEを出力するNORゲート17と、前記パワーダウン信号PD及び読取り/書入れ制御回路11からの制御信号WEを受けてセンス増幅器活性化信号SAEを出力するNORゲート31と、前記アドレス遷移感知部5から各アドレス遷移感知信号ATDi(i=1〜k)、前記チップ選択/書入れモード感知部13からチップ選択感知信号CSD及び書入れモード感知信号WTD、前記データ遷移感知部33からデータ入力感知信号DTDj(j=1〜n)を夫々受けて論理演算し予め設定されたパルス幅を有するパワーダウン信号PDを発生するパワーダウンタイマー15と、を備えて構成されていた。
【0006】
そして、前記パワーダウンタイマー15は、図8に示したように、各アドレス遷移感知信号ATD1〜ATDkを否定論理和するNORゲート42と、データ入力感知信号DTD1〜DTDnを否定論理和するNORゲート44と、チップ選択信号CSD及び書入れモード感知信号WTDを否定論理和するNORゲート46と、それらNORゲート42、44、46の出力信号を否定論理積するNANDゲート48と、該NANDゲート48の出力信号を受けてパルス幅を拡張するパルス延長回路50と、該パルス延長回路50の出力信号を反転してパワーダウン信号PDを前記各NORゲートNOR1〜NORn、17、31及びデータ入力回路29に夫々出力するインバータ52と、を備えていた。
【0007】
尚、図7中、21、23は、書入れモード時に各インバータ25、27から入力するデータ入力回路29からの入力データDIN,DINBをメモリセルアレイに出力するスイッチングトランジスタを示し、(N1〜N1B)〜(Nm〜NmB)は、読取り/書入れモード時にコラムデコーダ7の出力信号CSL1〜CSLmにより動作するスイッチングトランジスタを示したものである。
【0008】
このように構成された従来の節電機能付き半導体メモリ装置の動作を説明すると次のようであった。
図7に示したように、パワーダウンタイマー15は、アドレス遷移感知部5から各アドレス遷移感知信号ATD1〜ATDkを、チップ選択/書入れモード感知部13からチップ選択感知信号CSD及び書入れモード感知信号WTDを、データ遷移感知部33からデータ入力感知信号DTD1〜DTDnを夫々受けて予め設定されたパルス幅を有するパワーダウン信号PDを発生する。
【0009】
即ち、該パワーダウンタイマー15では、図8に示したように、アドレス遷移ATD1〜ATDk及びデータ入力感知信号DTD1〜DTDnとチップ選択感知信号CSD及び書入れモード感知信号WTDとが各NORゲート42、44、46に印加し、それらNORゲート42、44、46の出力信号がNANDゲート48に印加して否定論理積された出力信号がパルス延長回路50に印加し、該パルス延長回路50からインバータ52を介して前記各感知信号中何れか1つの遷移に応答してパワーダウン信号PDが発生される。
【0010】
次いで、前記パワーダウン信号PDはデータ入力回路29を制御する一方、NORゲートNOR1〜NORnに印加して各ワードラインWL1〜WLnを活性化させ、NORゲート17に印加してデータ入力回路29をデータライン対DL、DLBに連結するための書入れ切換信号SWEを活性化させ、又は、NORゲート31に印加してセンス増幅器活性化信号SAEを発生させる。
【0011】
具体的に、読取り及び書入れ動作について図9を用いて説明する。
先ず、書入れサイクル動作の場合、図9(A)、(C)に示したように、チップ選択信号CSB及び書入れ活性化信号WEBはローレベルを維持し、出力活性化信号OEBはハイレベルを維持する。即ち、書入れサイクルが開始されると、読取り/書入れ制御回路11からのローレベルのチップ選択信号CSB及び書入れ活性化信号WEBを受けてチップ選択/書入れモード感知部13から、図9(F)、(G)に示すハイレベルのパルス信号のチップ選択感知信号CSD及び書入れモード感知信号WTDが発生する。また、読取り/書入れ制御回路11は、制御信号WE(書入れ活性化信号WEBの否定論理信号)を出力すると共に、別のチップ選択信号CS(チップ選択信号CSBの否定論理信号)をアドレス入力回路1に出力し、これに基づいてアドレス入力回路1からアドレス信号Aiがローデコーダ3、アドレス遷移感知部5及びコラムデコーダ7に出力される。そして、アドレス遷移感知部5はアドレス信号Aiの遷移に応答して図9(H)に示したようなパルス信号のアドレス遷移感知信号ATDiを出力する。
【0012】
次いで、これら各信号CSD,WTD,ATDiとローレベルのデータ入力感知信号DTDjの入力により、パワーダウンタイマー15から図9(J)に示したようなローレベルのパワーダウン信号PDが出力される。次いで、該パワーダウン信号PDがパルス延長回路50により所定パルス幅を有してローレベルを維持する間、ワードラインWL1〜WLnのうちの選択されたワードラインは対応するNORゲートNORiの出力によって活性化される。
【0013】
その後、データDATDの入力によって、データ遷移感知部33からハイレベルのデータ入力感知信号DTDjがパワーダウンタイマー15に入力すると、パワーダウン信号PDがローレベルに遷移し、NORゲート17からの書入れ切替信号SWEが図9(N)に示すようにハイレベルになって、スイッチングトランジスタ21,23がターンオンする。これにより、データ入力ライン対DIN,DINB及びデータライン対DL,DLBからコラムデコーダ7によってスイッチングトランジスタ(N1〜N1B)〜(Nm〜NmB)の選択されたスイッチングトランジスタを介して選択されたメモリセル内にデータDATDが書き込まれる。その後、パワーダウン信号PDがハイレベルになるとワードラインWLh(h=1〜n)は非活性となり、データ入力回路29も非活性化状態になり、書入れ切換信号SWEがローレベルになって、データ入力回路29から各メモリセルに印加する電流が遮断される。
【0014】
一方、読取りサイクル動作の場合は、チップ選択信号CSB,書入れ活性化信号WEB及び出力活性化信号OEBが夫々図9(A)、(C)、(D)に示したように、ロー、ハイ及びローレベルを維持し、制御信号WEがローレベルを維持する。そして、パワーダウンタイマー15からは図9(J)に示すように設定されたパルス幅だけローレベルのパワーダウン信号PDが出力し、NORゲート31からのセンス増幅器活性化信号SAEが、図9(O)に示すように設定パルス幅だけハイレベルとなり、センス増幅器35が活性化される。これにより、選択されたメモリセルからのデータが出力バッファー37に読込まれラッチされた後、パワーダウン信号PDのハイレベルへの遷移に応答してセンス増幅器35は非活性化され、電流経路を遮断する。
【0015】
このように、従来の節電機能付き半導体メモリ装置ではバーンインモードの場合も、書入れサイクル及び読取りサイクル時に電流経路を遮断させて電力消耗を減らしていた。
【0016】
【発明が解決しようとする課題】
然るに、このように構成された従来の節電機能付き半導体メモリ装置においては、メモリをパッケージ化した後、又はウエハを制作した後、初期に不良製品を除去するためバーンインを行うとき、半導体素子の短所であるトランジスタのゲートオキサイド(Gate Oxide)の欠陥は克服するが、節電機能を備えたメモリの場合に、相対的に短い時間の間メモリセル及び周辺回路の一部のみをバーンインするようになって、回路全体的のバーンインが行われず、よってバーンイン効果が低下するという不都合な点があった。
【0017】
本発明の目的は、バーンインするとき、相対的に長い時間の間メモリセル及び周辺回路を高電圧で動作させ、回路全体に正確なバーンインを行って該バーンインの効率を向上し得る節電機能を備えた半導体メモリ装置を提供しようとするものである。
【0018】
【課題を解決するための手段】
このような目的を達成するため、本発明の請求項1に係る節電機能付き半導体メモリ装置は、メモリセルのデータ入出力制御時にワードライン及びビットラインを活性化させるパワーダウン信号(PD)を発生するパワーダウンタイマー(40)を備え、上記パワーダウン信号(PD)の消滅でワードライン及びビットラインを非活性にさせて電力消耗を抑制するようにした節電機能付き半導体メモリ装置であって、バーンインモード時に、バーンイン電圧が所定レベル以上になるとバーンイン電圧感知信号(BIV)を発生するバーンイン電圧感知部(100)を備えると共に、前記バーンイン電圧感知信号(BIV)が入力している間、前記パワーダウン信号(PD)を継続して発生するよう上記パワーダウンタイマー(40)が構成され、上記バーンイン電圧感知部(100)が、制御信号(CTL)により選択的に前記バーンイン電圧を感知する電圧感知手段(111)を備え、該電圧感知手段(111)の出力信号から前記バーンイン電圧感知信号(BIV)を生成して出力し、上記電圧感知手段(111)が、バーンイン電圧端子と接地端子との間に順次直列に接続されたPMOSトランジスタ(102)、複数個のダイオード(103〜105)及び第1NMOSトランジスタ(106)と、複数個の上記ダイオード(103〜105)中の最終端のダイオード(105)及び上記第1NMOSトランジスタ(106)の接続点と接地との間に接続された第2NMOSトランジスタ(108)とを備え、上記制御信号(CTL)の反転信号が上記PMOSトランジスタ(102)及び上記第1NMOSトランジスタ(106)の各ゲートに入力され、上記制御信号(CTL)の非反転信号が上記第2NMOSトランジスタ(108)のゲートに入力され、上記ダイオード(105)及び上記第1NMOSトランジスタ(106)の接続点から出力信号を出力する構成とされている。
【0019】
かかる構成では、バーンインモード時は、バーンイン電圧感知部からのバーンイン電圧感知信号(BIV)によって、パワーダウンタイマーからパワーダウン信号が継続して発生するようになる。これにより、バーンインモード時に回路全体に正確なバーンインを行うことができ、バーンインの効率を向上し得る。
また、請求項2に記載の発明では、上記バーンイン電圧感知部(100)のバーンイン電圧感知信号(BIV)が、ハイレベルで発生するように構成した。
【0020】
具体的には、上記バーンイン電圧感知部(100)は、請求項3に記載のように、制御信号(CTL)により選択的にバーンイン電圧を感知する前記電圧感知手段(111)と、該電圧感知手段(111)の出力信号を反転するインバータ手段(109)と、該インバータ手段(109)の出力信号をラッチしてバーンイン電圧感知信号(BIV)を出力するラッチ手段(110)と、から構成される。
【0021】
上記電圧感知手段(111)は、請求項4に記載のように、制御信号(CTL)がハイレベルになってバーンインモードが設定されるとバーンイン電圧を感知するように構成される。請求項4に記載の上記電圧感知手段(111)は、具体的には請求項5に記載のように、上記制御信号(CTL)の前記反転信号を生成するための第1インバータ(101)と、上記第1インバータ(101)の出力信号を反転させて上記制御信号(CTL)の前記非反転信号を生成するための第2インバータ(107)とをさらに備える構成である。
【0022】
また、請求項6に記載のように、上記第1NMOSトランジスタ(106)のターンオン量は、上記第2NMOSトランジスタ(108)のターンオン量より大きくなるように構成される。
上記インバータ手段(109)は、請求項7に記載のように、上記電圧感知手段の出力電圧が所定レベル以上になった時にローレベルの電圧をラッチ手段(110)に印加するように構成される。
【0023】
上記ラッチ手段(110)は、請求項8に記載のように、上記インバータ手段(109)の出力信号が入力され、該出力信号が遷移されるまでは以前の出力レベルを維持するように構成される。
【0024】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
図1に、本発明に係る節電機能付き半導体メモリ装置の一実施形態を示す。尚、図7の従来装置と同一部分には同一符号を付して説明を省略する。
図1において、本実施形態の節電機能付き半導体メモリ装置は、メモリセルアレイ内の各メモリセル(MC11〜MCn1)〜(MC1m〜MCnm)に対するデータの書入れ/読取りを制御するため、図7の従来装置と同様に、アドレス入力回路1、ローデコーダ3、アドレス遷移感知部5、コラムデコーダ7、チップ選択/書入れモード感知部13、読取り/書入れ制御回路11、データ入力回路29及びデータ遷移感知部33等を備えている。
【0025】
更に、バーンインモードのとき、制御信号CTLによりバーンイン電圧を感知してバーンイン電圧感知信号BIVをパワーダウンタイマー40に出力するバーンイン電圧感知部100と、該バーンイン電圧感知部100からのバーンイン電圧感知信号BIVが入力している間、パワーダウン信号PDを継続して発生するよう構成されたパワーダウンタイマー40と、を備えて構成されている。
【0026】
そして、上記バーンイン電圧感知部100においては、図3に示したように、電圧感知手段111と、インバータ手段109及びラッチ手段110を備えて構成されている。
前記電圧感知手段111は、制御信号CTLが印加する第1インバータ101の出力端子を、電源電圧Vccがソースに印加するPMOSトランジスタ102のゲートと接地電圧Vssがソースに印加する第1NMOSトランジスタ106のゲートとに共通接続し、これらPMOSトランジスタ102と第1NMOSトランジスタ106間にドレインとゲートとが共通接続された複数のダイオード103〜105を直列接続する。更に、上記第1インバータ101の出力信号が印加する第2インバータ107の出力端子を、接地電圧Vssがソースに印加する第2NMOSトランジスタ108のゲートに接続し、 該第2NMOSトランジスタ108のドレインを最終段のダイオード105と第1NMOSトランジスタ106との接続点に接続して構成されている。
【0027】
前記インバータ手段109は、電源電圧Vccと接地電圧Vssとの間に直列接続されるPMOSトランジスタとNMOSトランジスタとからなり、これらPMOSトランジスタとNMOSトランジスタの中間点に、電圧感知手段111の第2NMOSトランジスタ108のドレインが接続して、電圧感知手段111の出力信号を反転するよう構成されている。
【0028】
前記ラッチ手段110は、2個のインバータが相互反対方向に並列接続されてなり、インバータ手段109からの出力信号をラッチしてバーンイン電圧感知信号(BIV)を出力するように構成されている。
上記パワーダウンタイマー40においては、図2に示したように、従来と同様の構成を有する、各アドレス遷移感知信号ATD1,..,ATDkが入力されるNORゲート42と、各データ入力感知信号DTD1,..,DTDnが入力されるNORゲート44と、チップ選択感知信号CSD及び書入れモード感知信号WTDが入力されるNORゲート46と、上記各NORゲート42、44、46の出力信号が入力されるパルス延長回路50に加え、図8に示す従来のインバータ52に代えて、前記バーンイン電圧感知部100から出力されたバーンイン電圧感知信号BIVが入力されている間(本実施形態ではハイレベルである間)、上記パルス延長回路50の出力信号の入力によりパワーダウン信号PDを出力するNORゲート54を設けて構成されている。
【0029】
尚、本実施形態の節電機能付き半導体メモリ装置において、前記パワーダウンタイマー40とバーンイン電圧感知部100とを除いたその他の構成は、図7に示した従来装置の構成と同様である。
このように構成される本実施形態の半導体メモリ装置の動作を図面を用いて説明すると次のようである。
【0030】
先ず、 図1に示したように、 チップ選択信号CSB、書入れ活性化信号WEB及び出力活性化信号OEBの入力により、読取り/書入れ制御回路11は、別のチップ選択信号(CS;前記CSBの否定論理信号)をアドレス入力回路1に印加し、 書入れ活性化信号(WE;前記WEBの否定論理信号)をデータ入力回路29に印加する。
【0031】
次いで、チップ選択/書入れモード感知部13は、読取り/書入れ制御回路11からのチップ選択信号CSB及び書入れ活性化信号WEBの遷移状態に応答しチップ選択感知信号CSDと書入れモード感知信号WTDとをパワーダウンタイマー40に印加する。
且つ、複数個のアドレス信号A1,..,Akが入力されるアドレス入力回路1は、ローデコーダ3とコラムデコーダ7とにアドレス信号A1,..,Akを提供し、アドレス遷移感知部5は各アドレス遷移感知信号ATD1,..,ATDkを上記パワーダウンタイマー40に提供する。
【0032】
次いで、上記ローデコーダ3は、複数個のローデコーディング信号を対応する各インバータI1,..,Inを通して対応する各NORゲートNOR1,..,NORnに印加する。これらNORゲートNOR1,..,NORnの他方の入力端子には、上記パワーダウンタイマー40からのパワーダウン信号PDが入力し、その出力端子は、複数個のメモリセル(MC11,..,MCn1)〜(MC1m,..,MCnm);以下、MC11,..,MCnmと略す)が接続する対応する各ワードラインWL1,..,WLnに連結される。
【0033】
又、 上記コラムデコーダ7から発生する複数個のコラム選択信号CSL1〜CSLmはビットライン対(BL1,BL1B),..,(BLm,BLmB)とデータライン対DL,DLB間に連結された対応する各コラム選択用のスイッチングトランジスタ対(N1,N1B),..,(Nm,NmB)の各ゲートに印加される。NORゲート31は、データ読取りモード時にはパワーダウン信号PDと制御信号WEとを受けてセンス増幅器活性化信号SAEを発生する。
【0034】
次いで、センス増幅器活性化信号SAEにより制御されるセンス増幅器35は、データライン対DL,DLB上のデータ信号を受けてセンス増幅器出力信号SAO,SAOBをデータ出力バッファー37を経てデータ入出力バス39に伝送する。
書入れモード時には、上記制御信号WEはインバータ19を通してNORゲート17に印加され、該NORゲート17は、インバータ19からの出力信号と一緒にパワーダウン信号PDを受けて書入れ活性化信号SWEを、データライン対DL,DLBとデータ入力ライン対DIN,DINB間に連結されたスイッチングトランジスタ21,23のゲートに印加する。上記データ入力ライン対DIN,DINB上にはデータ入力回路29からの入力データ信号がインバータ25,27を通ってメモリセルアレイ内に入力される。
【0035】
次いで、データ遷移感知部33は、データ入力回路29内での複数の入力データビットの遷移に応答してパワーダウンタイマー40に供給される複数個のデータ入力感知信号DTD1,.,DTDnを発生し、データ入力感知信号DTD1,.,DTDnの発生によりデータの書入れが実行される。
本発明の正常モードの場合とバーンインモードの場合とのタイミングにおいては、図5及び図6に示したように、書入れ及び読取りサイクル動作のとき、 各感知信号ATDi,DTDj,CSD、WTD及びバーンイン電圧感知部100から発生されたバーンイン電圧感知信号BIVにより、パワーダウンタイマー40から発生されるパワーダウン信号PDのレベルが制御され、 メモリセルMC11,..,MCnmに対するデータの入出力が制御されている。
【0036】
まず、図5に示したような正常モードの場合、バーンイン電圧感知部100の電圧感知手段111は、制御信号CTLがローレベルであるため第1インバータ101の出力信号がハイレベルになり、PMOSトランジスタ102がターンオフすると共に第1NMOSトランジスタ106がターンオンし、第2インバータ107の出力信号がローレベルになり、第2NMOSトランジスタ108がターンオフする。よって、インバータ手段109の入力がローレベル(接地電圧Vss)となり、電源電圧Vccの供給される状態でPMOSトランジスタがターンオンしNMOSトランジスタがターンオフしてインバータ手段109の出力信号がハイになり、該ハイレベルの信号が入力されるラッチ手段110から、バーンイン電圧感知信号BIVが、図5(P)に示したようにローレベルで発生されてパワーダウンタイマー40に入力される。
【0037】
一方、図6に示したようなバーンインモードの場合、バーンイン電圧感知部100の電圧感知手段111は、制御信号CTLがハイレベルであるため第1インバータ101の出力信号がローレベルになり、PMOSトランジスタ102がターンオンすると共に第1NMOSトランジスタ106がターンオフし、上記第1インバータ101の出力信号が入力する第2インバータ107のハイ出力信号により第2NMOSトランジスタ108がターンオンする。よって、上記PMOSトランジスタ102を通って印加されたバーンイン電圧Vccが各ダイオード103〜105を順次通って降圧され、該降圧された電圧がPMOSトランジスタとNMOSトランジスタとからなるインバータ手段109に印加される。そして、図4に示したように、バーンイン電圧Vccが徐々に増加して上記インバータ手段109に印加される電圧が所定レベルになると、上記インバータ手段109のNMOSトランジスタのターンオン量が増加し始めて、以後、上記インバータ手段109に印加するバーンイン感知電圧が論理ゲートを駆動させるレベル(V0 )になると、図6に示したように、ラッチ手段110からバーンイン電圧感知信号BIVがハイレベルで発生されて、パワーダウンタイマー40に出力される。尚、第2NMOSトランジスタ108のターンオン量は、インバータ手段109のNMOSトランジスタのターンオン量に比べて少量である。
【0038】
そして、 図2に示したように、上記パワーダウンタイマー40は、各感知信号ATDi,DTDj,CSD,WTDが各NORゲート42、44、46に入力され、これらNORゲート42、 44、 46の各出力端子はNANDゲート48の入力端子に連結され、該NANDゲート48の出力端子はパルス延長回路50に連結され、該パルス延長回路50の出力信号はパワーダウン信号PDを発生するNORゲート54の一方側入力端に入力され、該NORゲート54の他方側入力端にはバーンイン感知信号BIVが入力される。
【0039】
従って、NORゲート54から出力されるパワーダウン信号PDは、バーンイン電圧感知部100でバーンイン電圧感知信号BIVがローレベルに印加される正常モードの場合のみに、図5(J)に示したように、従来と同様にパルス延長回路50の出力に従う有効な値として発生されて節電機能が発揮される。従って、正常モード時の書入れ及び読取りサイクルでは、図5に示したように、先ず、書入れサイクル及び読取りサイクルでは、バーンイン電圧感知部100にはローレベルの制御信号CTLが入力され、図5(P)に示したように、ローレベルでバーンイン電圧感知信号BIVがパワーダウンタイマー40に出力される。このとき、該パワーダウンタイマー40ではNORゲート54がパルス延長回路50の出力信号に応答するため、各感知信号ATDi,DTDj,CSD,WTDの論理状態により、図5(J)に示したような、パワーダウン信号PDを出力し、該パワーダウン信号PDが所定パルス幅でローレベルを維持する間、選択されたワードラインWLhが活性化される。そして、書入れサイクルの場合は、データ入力回路29をデータライン対DL,DLBに連結する書入れ切替信号SWEを活性化させ、読取りサイクルの場合は、センス増幅器活性化信号SAEを発生させてセンス増幅器35を活性化させる。
【0040】
次いで、 上記パワーダウン信号PDがハイレベルになると、 データ入力回路29又はセンス増幅器35が非活性化され、書入れサイクル間にはメモリセルから上記データ入力回路29に流れる電流を遮断し、 又、読取りサイクル間にはメモリセルから上記センス増幅器35に流れる電流を遮断するようになる。
即ち、本実施形態の節電機能付き半導体メモリ装置では、正常モードの場合は従来と同じようにして、書入れサイクルのときはメモリセルにデータの書入れを行った後ワードラインWLhをディスエーブルさせ、読取りサイクルのときはメモリセルからデータの読取りを行った後ワードラインWLhとセンス増幅器35とをディスエーブルさせて、電流経路を遮断して電力消耗を低減させる。
【0041】
このように、本実施形態の正常モード時は、図9のタイミング図に示した従来装置の場合と同様に動作する。
一方、バーンインモードの場合においては、図6に示したように、書入れサイクル及び読取りサイクルでバーンイン電圧感知部100にはハイレベルの制御信号CTLが入力され、図6(P)に示したように、バーンイン電圧感知信号BIVがハイレベルで発生されてパワーダウンタイマー40に出力し、該パワーダウンタイマー40はNORゲート54にハイレベルのバーンイン電圧感知信号BIVが入力するため、図6(J)に示したように、パワーダウン信号PDがローレベルになる。
【0042】
従って、 書入れサイクルの場合、先ず、ローデコーダ3から発生されたローデコーディング信号によりNORゲートNOR1,..,NORnから発生するワードライン信号WLhは、図6(K)に示したように、アドレス信号Aiの遷移区間の間ハイレベルに維持され、読取り/書入れ制御回路11から発生されたハイレベルの制御信号WE(図6(C)に示すWEBの反転信号)を反転したインバータ19のローレベルの出力信号によりNORゲート17が書入れ切替信号SWEを、図6(N)に示したように、ハイレベルで発生してデータ入力ライン対DIN,DINBとデータライン対DL,DLB間に連結されたトランジスタ21、23のゲートに印加し、 上記ハイレベルの制御信号WEが入力されたNORゲート31はセンス増幅器活性化信号SAEを、図6(O)に示したように、ローレベルで発生してセンス増幅器35をディスエーブルさせる。
【0043】
次いで、 コラムデコーダ7は、アドレス入力回路1の出力信号により選択されたコラム選択信号を発生して、対応するビットライン対とデータライン対間に連結されたスイッチトランジスタのゲートに印加する。よって、図6(K)、(N)に示したように、選択されたワードラインWLhと書入れ切替信号SWEがハイレベルを維持するため、メモリセル及び周辺回路の一部が高レベルのバーンイン電圧により充分な時間の間、書入れ動作を行うようになる。
【0044】
又、 読取りサイクルの場合は、 先ず、ローデコーダ3から発生されたローデコーディング信号によりNORゲートNOR1,..,NORnのうちの選択されたゲートから発生するワードライン信号WLhは、図6(K)に示したように、アドレス信号Aiの遷移区間の間ハイレベルで発生され、読取り/書入れ制御回路11から発生されたローレベルの制御信号WEを反転したインバータ19のハイレベルの出力信号によりNORゲート17からの書入れ切替信号SWEは、図6(N)に示したように、ローレベルで発生されてトランジスタ21,23のゲートに印加され、上記ローレベルの制御信号WEによりNORゲート31が出力するセンス増幅器活性化信号SAEは、図6(O)に示したように、ハイレベルで発生されてセンス増幅器35をイネーブルさせる。
【0045】
次いで、 コラムデコーダ7は、 アドレス入力回路1の出力信号により選択されたコラム選択信号を発生し、対応するビットライン対とデータライン対間に連結されたスイッチングトランジスタのゲートに印加する。よって、図6(K)、(O)に示したように、選択されたワードラインWLhとセンス増幅器活性化信号SAEとがハイレベルを維持するため、 メモリセル及び周辺回路の一部が高レベルのバーンイン電圧により読取り動作を行うようになる。
【0046】
即ち、 本実施形態の節電機能付き半導体メモリ装置においては、 バーンインモードの場合、 バーンイン電圧感知部100に所定レベル以上の電圧が印加するとバーンイン電圧であると判断し、図6(P)に示したように、 バーンイン電圧感知信号BIVをハイレベルで発生して節電機能を無効にするため、 メモリセル及び周辺回路の一部が充分な時間の間、書入れ/読取り動作を行って、バーンインの効率を向上し得る効果がある。
【0047】
【発明の効果】
以上説明したように、本発明に係る節電機能付き半導体メモリ装置においては、 正常モードの場合、 書入れサイクルの時はメモリセルにデータの書入れを行った後ワードラインをディスエーブルさせ、読取りサイクルのときはメモリセルでデータの読取りを行った後ワードラインとセンス増幅器とをディスエーブルさせるため、従来と同様に電流経路を遮断して電力消耗を低減し得るという効果がある。
【0048】
且つ、 バーンインモードの場合は、 節電機能の有無に拘わらず、長い時間の間高電圧を印加して書入れ及び読取りサイクルを進行させて半導体メモリ装置の初期不良を除去するので、製品の信頼性を向上し得るという効果がある。
【図面の簡単な説明】
【図1】本発明に係る節電機能付き半導体メモリ装置の一実施形態を示したブロック図である。
【図2】同上実施形態に係るパワーダウンタイマーを示した回路図である。
【図3】同上実施形態に係るバーンイン電圧感知部を示した回路図である。
【図4】同上実施形態に係るバーンイン電圧とインバータ手段印加電圧の関係を示したグラフである。
【図5】同上実施形態に係る半導体メモリ装置の正常モード時のタイミング図である。
【図6】同上実施形態に係る半導体メモリ装置のバーンインモード時のタイミング図である。
【図7】従来の半導体メモリ装置を示したブロック図である。
【図8】従来のパワーダウンタイマーを示した回路図である。
【図9】図7の装置の書入れ及び読取り動作時のタイミング図である。
【符号の説明】
1:アドレス入力回路 3:ローデコーダ
5:アドレス遷移感知部 7:コラムデコーダ
11:読取り/書入れ制御回路 13:チップ選択/書入れモード感知部
29:データ入力回路 33:データ遷移感知部
35:センス増幅器 37:出力バッファー
40:パワーダウンタイマー 100:バーンイン電圧感知部
109:インバータ手段 110:ラッチ手段
111:電圧感知手段
Claims (8)
- メモリセルのデータ入出力制御時にワードライン及びビットラインを活性化させるパワーダウン信号(PD)を発生するパワーダウンタイマー(40)を備え、上記パワーダウン信号(PD)の消滅でワードライン及びビットラインを非活性にさせて電力消耗を抑制するようにした節電機能付き半導体メモリ装置であって、
バーンインモード時に、バーンイン電圧が所定レベル以上になるとバーンイン電圧感知信号(BIV)を発生するバーンイン電圧感知部(100)を備えると共に、
前記バーンイン電圧感知信号(BIV)が入力している間、前記パワーダウン信号(PD)を継続して発生するよう上記パワーダウンタイマー(40)が構成され、
上記バーンイン電圧感知部(100)が、制御信号(CTL)により選択的に前記バーンイン電圧を感知する電圧感知手段(111)を備え、該電圧感知手段(111)の出力信号から前記バーンイン電圧感知信号(BIV)を生成して出力し、
上記電圧感知手段(111)が、
バーンイン電圧端子と接地端子との間に順次直列に接続されたPMOSトランジスタ(102)、複数個のダイオード(103〜105)及び第1NMOSトランジスタ(106)と、
複数個の上記ダイオード(103〜105)中の最終端のダイオード(105)及び上記第1NMOSトランジスタ(106)の接続点と接地との間に接続された第2NMOSトランジスタ(108)とを備え、
上記制御信号(CTL)の反転信号が上記PMOSトランジスタ(102)及び上記第1NMOSトランジスタ(106)の各ゲートに入力され、上記制御信号(CTL)の非反転信号が上記第2NMOSトランジスタ(108)のゲートに入力され、上記ダイオード(105)及び上記第1NMOSトランジスタ(106)の接続点から出力信号を出力する構成とされたことを特徴とする節電機能付き半導体メモリ装置。 - 上記バーンイン電圧感知部(100)のバーンイン電圧感知信号(BIV)が、ハイレベルで発生するように構成されたことを特徴とする請求項1記載の節電機能付き半導体メモリ装置。
- 上記バーンイン電圧感知部(100)は、制御信号(CTL)により選択的にバーンイン電圧を感知する前記電圧感知手段(111)と、該電圧感知手段(111)の出力信号を反転するインバータ手段(109)と、該インバータ手段(109)の出力信号をラッチしてバーンイン電圧感知信号(BIV)を出力するラッチ手段(110)と、から構成されたことを特徴とする請求項1又は2記載の節電機能付き半導体メモリ装置。
- 上記電圧感知手段(111)は、制御信号(CTL)がハイレベルになってバーンインモードが設定されるとバーンイン電圧を感知するように構成されたことを特徴とする請求項3記載の節電機能付き半導体メモリ装置。
- 上記電圧感知手段(111)は、上記制御信号(CTL)の前記反転信号を生成するための第1インバータ(101)と、上記第1インバータ(101)の出力信号を反転させて上記制御信号(CTL)の前記非反転信号を生成するための第2インバータ(107)とをさらに備えることを特徴とする請求項4記載の節電機能付き半導体メモリ装置。
- 上記第1NMOSトランジスタ(106)のターンオン量は、上記第2NMOSトランジスタ(108)のターンオン量より大きくなるように構成されたことを特徴とする請求項5記載の節電機能付きメモリ装置。
- 上記インバータ手段(109)は、上記電圧感知手段の出力電圧が所定レベル以上になった時にローレベルの電圧をラッチ手段(110)に印加するように構成されたことを特徴とする請求項4記載の節電機能付き半導体メモリ装置。
- 上記ラッチ手段(110)は、上記インバータ手段(109)の出力信号が入力され、該出力信号が遷移されるまでは以前の出力レベルを維持するように構成されたことを特徴とする請求項3記載の節電機能付き半導体メモリ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970011977A KR100253282B1 (ko) | 1997-04-01 | 1997-04-01 | 메모리소자의소모전력자동감소회로 |
KR11977/1997 | 1997-04-01 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10283783A JPH10283783A (ja) | 1998-10-23 |
JP3968733B2 true JP3968733B2 (ja) | 2007-08-29 |
Family
ID=19501692
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08895498A Expired - Fee Related JP3968733B2 (ja) | 1997-04-01 | 1998-04-01 | 節電機能付き半導体メモリ装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5905688A (ja) |
JP (1) | JP3968733B2 (ja) |
KR (1) | KR100253282B1 (ja) |
CN (1) | CN1120497C (ja) |
DE (1) | DE19753423B4 (ja) |
Families Citing this family (45)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6552949B1 (en) * | 2002-02-05 | 2003-04-22 | Arm Limited | Reducing leakage current in a memory device |
US20050117424A1 (en) * | 2003-12-01 | 2005-06-02 | Chih-Ta Star Sung | Low power sensing scheme for the semiconductor memory |
US7079441B1 (en) * | 2005-02-04 | 2006-07-18 | Infineon Technologies Ag | Methods and apparatus for implementing a power down in a memory device |
US20080028136A1 (en) | 2006-07-31 | 2008-01-31 | Schakel Keith R | Method and apparatus for refresh management of memory modules |
US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
US8335894B1 (en) | 2008-07-25 | 2012-12-18 | Google Inc. | Configurable memory system with interface circuit |
US8090897B2 (en) | 2006-07-31 | 2012-01-03 | Google Inc. | System and method for simulating an aspect of a memory circuit |
US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
US7609567B2 (en) | 2005-06-24 | 2009-10-27 | Metaram, Inc. | System and method for simulating an aspect of a memory circuit |
US8796830B1 (en) | 2006-09-01 | 2014-08-05 | Google Inc. | Stackable low-profile lead frame package |
US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
US8397013B1 (en) | 2006-10-05 | 2013-03-12 | Google Inc. | Hybrid memory module |
US7392338B2 (en) | 2006-07-31 | 2008-06-24 | Metaram, Inc. | Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits |
US8386722B1 (en) | 2008-06-23 | 2013-02-26 | Google Inc. | Stacked DIMM memory interface |
US8089795B2 (en) | 2006-02-09 | 2012-01-03 | Google Inc. | Memory module with memory stack and interface with enhanced capabilities |
US8130560B1 (en) | 2006-11-13 | 2012-03-06 | Google Inc. | Multi-rank partial width memory modules |
US8244971B2 (en) | 2006-07-31 | 2012-08-14 | Google Inc. | Memory circuit system and method |
US8041881B2 (en) | 2006-07-31 | 2011-10-18 | Google Inc. | Memory device with emulated characteristics |
US8060774B2 (en) | 2005-06-24 | 2011-11-15 | Google Inc. | Memory systems and memory modules |
US7386656B2 (en) | 2006-07-31 | 2008-06-10 | Metaram, Inc. | Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit |
US8111566B1 (en) | 2007-11-16 | 2012-02-07 | Google, Inc. | Optimal channel design for memory devices for providing a high-speed memory interface |
US8438328B2 (en) | 2008-02-21 | 2013-05-07 | Google Inc. | Emulation of abstracted DIMMs using abstracted DRAMs |
US8359187B2 (en) | 2005-06-24 | 2013-01-22 | Google Inc. | Simulating a different number of memory circuit devices |
KR101377305B1 (ko) | 2005-06-24 | 2014-03-25 | 구글 인코포레이티드 | 집적 메모리 코어 및 메모리 인터페이스 회로 |
US8055833B2 (en) | 2006-10-05 | 2011-11-08 | Google Inc. | System and method for increasing capacity, performance, and flexibility of flash storage |
US7472220B2 (en) * | 2006-07-31 | 2008-12-30 | Metaram, Inc. | Interface circuit system and method for performing power management operations utilizing power management signals |
US20080082763A1 (en) | 2006-10-02 | 2008-04-03 | Metaram, Inc. | Apparatus and method for power management of memory circuits by a system or component thereof |
US8081474B1 (en) | 2007-12-18 | 2011-12-20 | Google Inc. | Embossed heat spreader |
US8327104B2 (en) | 2006-07-31 | 2012-12-04 | Google Inc. | Adjusting the timing of signals associated with a memory system |
US8077535B2 (en) | 2006-07-31 | 2011-12-13 | Google Inc. | Memory refresh apparatus and method |
US7590796B2 (en) | 2006-07-31 | 2009-09-15 | Metaram, Inc. | System and method for power management in memory systems |
US7580312B2 (en) | 2006-07-31 | 2009-08-25 | Metaram, Inc. | Power saving system and method for use with a plurality of memory circuits |
WO2007028109A2 (en) | 2005-09-02 | 2007-03-08 | Metaram, Inc. | Methods and apparatus of stacking drams |
US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
US20080028135A1 (en) * | 2006-07-31 | 2008-01-31 | Metaram, Inc. | Multiple-component memory interface system and method |
US7724589B2 (en) | 2006-07-31 | 2010-05-25 | Google Inc. | System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits |
US20080285367A1 (en) * | 2007-05-18 | 2008-11-20 | Chang Ho Jung | Method and apparatus for reducing leakage current in memory arrays |
US8209479B2 (en) | 2007-07-18 | 2012-06-26 | Google Inc. | Memory circuit system and method |
US20090059686A1 (en) * | 2007-09-04 | 2009-03-05 | Chih-Ta Star Sung | Sensing scheme for the semiconductor memory |
US8080874B1 (en) | 2007-09-14 | 2011-12-20 | Google Inc. | Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween |
WO2010144624A1 (en) | 2009-06-09 | 2010-12-16 | Google Inc. | Programming of dimm termination resistance values |
KR101781371B1 (ko) | 2013-07-25 | 2017-09-25 | 삼성전자 주식회사 | 전자장치 및 그 전원제어방법 |
JP6050804B2 (ja) * | 2014-11-28 | 2016-12-21 | 力晶科技股▲ふん▼有限公司 | 内部電源電圧補助回路、半導体記憶装置及び半導体装置 |
TWI585366B (zh) * | 2016-08-23 | 2017-06-01 | 新唐科技股份有限公司 | 計數裝置及計步裝置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0812756B2 (ja) * | 1987-06-22 | 1996-02-07 | 松下電子工業株式会社 | スタチックram回路 |
JPH01251496A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
US5063304A (en) * | 1990-04-27 | 1991-11-05 | Texas Instruments Incorporated | Integrated circuit with improved on-chip power supply control |
KR960009033B1 (en) * | 1991-07-17 | 1996-07-10 | Toshiba Kk | Semiconductor memory |
KR0141933B1 (ko) * | 1994-10-20 | 1998-07-15 | 문정환 | 저전력의 스테이틱 랜덤 억세스 메모리장치 |
KR0164802B1 (ko) * | 1995-07-14 | 1999-02-01 | 김광호 | 범 인 테스트 모드 구동회로 |
-
1997
- 1997-04-01 KR KR1019970011977A patent/KR100253282B1/ko not_active IP Right Cessation
- 1997-11-25 CN CN97122171A patent/CN1120497C/zh not_active Expired - Fee Related
- 1997-12-02 DE DE19753423A patent/DE19753423B4/de not_active Expired - Fee Related
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1998
- 1998-02-26 US US09/030,844 patent/US5905688A/en not_active Expired - Lifetime
- 1998-04-01 JP JP08895498A patent/JP3968733B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1195174A (zh) | 1998-10-07 |
JPH10283783A (ja) | 1998-10-23 |
DE19753423A1 (de) | 1998-10-08 |
KR19980075716A (ko) | 1998-11-16 |
KR100253282B1 (ko) | 2000-05-01 |
CN1120497C (zh) | 2003-09-03 |
DE19753423B4 (de) | 2012-01-12 |
US5905688A (en) | 1999-05-18 |
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RD04 | Notification of resignation of power of attorney |
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A977 | Report on retrieval |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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