CN114450748A - Sram低功率写入驱动器 - Google Patents

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CN114450748A CN202080068175.XA CN202080068175A CN114450748A CN 114450748 A CN114450748 A CN 114450748A CN 202080068175 A CN202080068175 A CN 202080068175A CN 114450748 A CN114450748 A CN 114450748A
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郑春明
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Abstract

一种存储器设有预充电电路/写入驱动器，该预充电电路/写入驱动器响应于来自数据缓冲器中的主锁存器的主锁存器输出信号，对位线对中的位线进行预充电。在存储器的写入操作期间，时钟控制器防止与主锁存器相关联的从锁存器变为打开。

Description

SRAM低功率写入驱动器
相关申请的交叉引用
本申请要求于2020年6月24日提交的美国非临时专利申请号16/911,313的优先权，该申请又要求于2019年9月26日提交的美国临时专利申请号62/906,678的权益，两者的全部内容均通过引用并入本文。
技术领域
本申请涉及存储器，并且更具体地，涉及一种用于静态随机存取存储器(SRAM)的低功率写入驱动器。
背景技术
移动设备电池寿命的重要因素是来自移动设备的嵌入式存储器的功耗。例如，传统做法是在嵌入式静态随机存取存储器(SRAM)中在每个写入周期内对位线对中的两个位线进行预充电。然后，位线对中的一个位线响应于要写入到在写入周期中耦合到位线对的位单元的二进制值而被放电。位线的预充电和后续放电对嵌入式SRAM的动态功耗的贡献很大。
发明内容
公开了一种存储器，包括数据缓冲器，包括主锁存器，该主锁存器被配置为在主锁存器打开的同时，传递当前数据位输入信号以提供主锁存器输出信号；时钟控制器，被配置为对主锁存器进行时钟控制以在***时钟信号的断言之前将其打开并且在***时钟信号的断言之后的主锁存器延迟时段内将其关闭；以及预充电电路，被配置为响应于主锁存器输出信号的断言，对位线对中的位线进行预充电。
公开了一种用于存储器的方法，包括：在***时钟信号的断言之前，响应于当前数据位输入信号，对位线对中的第一位线进行预充电；在***时钟信号的断言之后，响应于当前数据位输入信号，对位线对中的第二位线进行放电；以及通过经过预充电的第一位线和经过放电的第二位线将当前数据位输入信号写入位单元。
另外，公开了一种存储器，包括主从锁存器；时钟控制器，被配置为在存储器的写入操作期间维持主从锁存器中的从锁存器关闭；以及预充电电路，被配置为响应于来自主从锁存器中的主锁存器的主锁存器输出信号，对位线对中的第一位线进行预充电。
最后，提供一种存储器，包括主从锁存器，包括主锁存器和从锁存器；位线对，包括真位线和补码位线；时钟控制器，被配置为在存储器的写入操作期间，维持从锁存器关闭并且对主锁存器进行时钟控制以锁存当前数据位信号以形成主锁存器输出信号；第一逻辑门，被配置为使主锁存器输出信号反相；以及第一晶体管，其源极与电源节点连接，漏极与真位线连接，以及栅极与第一逻辑门的输出连接。
通过以下具体实施方式可以更好地领会这些和附加优点。
附图说明
图1图示了根据本公开的一方面的包括数据缓冲器和写入驱动器的示例存储器。
图2是根据本公开的一个方面的示例数据缓冲器的电路图。
图3是根据本公开的一个方面的示例写入驱动器的电路图。
图4是根据本公开的一个方面的示例存储器中的各种波形的时序图。
图5是根据本公开的一个方面的存储器的示例操作方法的流程图。
图6图示了根据本公开的一个方面的并入存储器的一些示例***。
本公开的各实施例及其优点通过参考以下具体实施方式得到最好的理解。应当领会，相似的附图标记用于标识这些图中的一个或多个图中所示的相似元件。
具体实施方式
诸如SRAM之类的存储器设有根据行和列布置的多个位单元。每个列具有对应位线对。每个行具有对应字线。在每个行和每个列的交叉处，都存在位单元中的一个对应位单元。SRAM的写入操作和读取操作由***时钟信号控制。在写入操作中，主从锁存数据缓冲器中的主锁存器在***时钟信号的断言之前锁存数据位。然后，写入驱动器从数据缓冲器中的主锁存器接收所锁存的数据位，并且对所寻址的位线对中的对应位线进行预充电。
所得预充电在本文中被表示为“智能”预充电，因为它取决于数据位输入信号。响应于数据位输入信号，位线对中只有一个位线被预充电。因此，如果当前数据位输入信号与同一列的先前数据位输入信号相比没有改变，则同一位线可能会在两个写入操作中进行预充电，而其余位线可能会在两个写入操作中保持被放电。与对位线对中的两个位线都进行预充电的传统预充电相比较，智能预充电可以节省功率。尽管使用主从锁存数据缓冲器和智能预充电均为已知，但是传统智能预充电响应于数据位输入信号锁存在数据缓冲器中的从锁存器中。在***时钟信号被断言之后，传统数据缓冲器中的从锁存器打开。但是在本文中所公开的智能预充电中，从锁存器在整个***时钟信号周期内保持关闭。因此，从锁存器不会浪费锁存主锁存器输出信号的功率，而主锁存器输出信号又取决于数据位输入信号。因此，从锁存器仅在其中数据缓冲器中的各个数据缓冲器形成扫描链的扫描模式期间被使用。
由于所公开的智能写入驱动器由来自数据缓冲器中的主锁存器的主锁存器输出信号驱动，所以位线对中的一个对应位线的所得预充电发生在***时钟信号的断言之前，以使功率归属于被断言的特定数据引脚，而非时钟引脚。呈现给数据缓冲器的数据位输入信号在本文中被视为当其改变二进制状态时“触发”。主锁存器将相应地触发其主锁存器输出信号，以使主锁存器输出信号响应于数据位的触发而触发。智能预充电响应主锁存器输出信号的触发，以使响应于主锁存器输出的触发，已在所寻址的位线对中进行放电的位线被预充电到存储器电源电压。由于避免了在从锁存器内锁存数据位输入信号的功耗，所以对数据缓冲器的所得控制相当有利。
图1中示出了示例存储器100。在正常(非扫描)操作期间，输入多路复用器101选择数据位输入信号以驱动主从锁存器数据缓冲器105内的主锁存器110。为了控制主锁存器110是否对数据位输入信号开放，时钟控制器145响应***时钟信号来控制主锁存器时钟信号(aclk)。主锁存器110被配置为在主锁存器时钟信号aclk为低(接地)时打开，并且在主锁存器时钟信号aclk被断言为高至存储器100的电源电压VDD时关闭。时钟控制器145被配置为响应于***时钟信号的断言，断言主锁存器时钟信号为高。因此，在***时钟信号的上升沿之前，主锁存器110将打开，以使数据位输入信号控制来自主锁存器110的Q输出信号的二进制状态。在主锁存器110打开的情况下，Q输出信号的二进制状态将等于数据位输入信号的二进制状态。同样，当主锁存器110打开时，来自主锁存器110的作为Q输出信号的补码的QB输出信号将具有数据位输入信号的补码二进制状态。
Q输出信号和QB输出信号均驱动写入驱动器120以使得写入驱动器120对来自位线对130的对应位线进行预充电。例如，如果Q输出信号为真，则写入驱动器120将位线对130中的真位线BL预充电到存储器电源电压VDD。相反，如果QB输出信号为真，则写入驱动器120将位线对130中的补码位线BLB预充电到存储器电源电压VDD。如之前所讨论的，因为在写入操作期间要被放电的位线没有被预充电，所以这种预充电是“智能的”。例如，如果Q输出信号为真，则写入驱动器120不对补码位线BLB进行预充电。同样，如果QB输出信号为真，则写入驱动器120不对位线BL进行预充电。位线对130本文中也表示为存储器100的列。由于写入驱动器120中的预充电与数据位输入信号的二进制值相关，所以写入驱动器120中无需分开预充电电路。相比之下，传统的写入驱动器可能会包括预充电电路，该预充电电路对两个位线进行预充电，而不管数据位输入信号的二进制值如何。由于写入驱动器120中的预充电与数据位输入信号的二进制值相关，写入驱动器120也可以表示为预充电电路，因为这两个功能在正常操作期间不可分割。
写入驱动器120还可以响应字节掩码命令，该字节掩码命令掩码包括所寻址的列的字节。如果字节掩码命令被断言，则写入驱动器120对两个位线进行预充电并且不响应任何数据位输入信号。因此，当字节掩码命令被断言时，位线将保持被充电。
由于预充电由数据位输入信号触发，所以预充电发生在***时钟信号的上升沿之前。相比之下，写入驱动器120对位线的放电响应于***时钟信号的断言。在该位线放电之前，时钟控制器145通过断言诸如低电平有效字线时钟信号wclk_n之类的字线时钟信号来响应***时钟信号的断言以控制字线驱动器135。注意，如本文所定义的，如果二进制信号的逻辑值为真，则认为该二进制信号被断言，而与该信号是高电平有效信号还是低电平有效信号无关。因此，低电平有效信号通过被放电而被断言，而高电平有效信号通过被充电到电源电压而被断言。字线驱动器135通过将字线140充电到电源电压VDD来响应字线时钟信号wclk_n的低断言。写入驱动器120还通过对位线对130中的相应位线放电来响应字线时钟信号wclk_n的断言。例如，如果Q输出信号为真，则写入驱动器120响应于字线时钟信号wclk_n的下降沿。相反，如果QB输出信号在字线时钟信号wclk_n的下降沿处为真，则写入驱动器120对位线BL进行放电。
字线电压的断言触发经过自定时的时钟电路150，如存储器领域中已知的。经过自定时的时钟电路150自定时字线断言时段，该字线断言时段足够长以将当前数据位输入信号成功写入字线140和位线对130的交叉处的位单元160中。当经过自定时的时钟电路150确定字线断言时段结束，经过自定时的时钟电路150向时钟控制器145断言复位信号。时钟控制器145通过取消断言字线时钟信号wclk_n来响应复位信号的断言。作为响应，字线驱动器135对字线140进行放电。时钟控制器145还通过解除断言主时钟信号aclk来响应复位信号的断言。因此，主锁存器110在主锁存器延迟时段内关闭，该主锁存器延迟时段大致从***时钟信号的断言延伸到复位信号的断言。主锁存器延迟时段在写入操作发生的同时保持主锁存器110关闭。注意，数据位输入信号可能会发生改变，同时字线被断言。由于当数据位输入信号触发时，写入驱动器120触发位线，所以如果主锁存器110在字线被断言的同时打开，则数据位输入信号的这种改变可能会影响写入操作。因此，主锁存器延迟时段确保了所得写入操作的保真度。
在正常操作(非扫描模式操作)期间，时钟控制器145维持数据缓冲器105中的从锁存器115关闭。为了控制从锁存器115是打开还是关闭，时钟控制器145控制从锁存器时钟信号(sclk)。例如，从锁存器115可以被配置为当从锁存器时钟信号sclk被放电时关闭，并且可以被配置为当从锁存器时钟信号sclk被断言到电源电压VDD时打开。在这种实施例中，时钟控制器145维持从时钟信号sclk为低以防止从锁存器115响应来自主锁存器110的Q输出信号。在扫描模式期间，响应于***时钟信号的断言，时钟控制器145断言从时钟信号sclk为高，以使从锁存器115相应驱动扫描输出信号和补码扫描输出信号(扫描输出条)。因此，从锁存器115在正常操作期间不会改变扫描输出信号和补码扫描输出信号的二进制状态。在这方面，注意，存储器100将包括用于存储器100中的每个列的写入驱动器120和数据缓冲器105。通常存在许多这样的列。因此，防止从锁存器115在存储器100中的正常操作期间触发的功率节省相当显著且有利。
图2中更详细地示出了示例数据缓冲器105。主锁存器110包括由与n型金属氧化物半导体(NMOS)晶体管M1并联的p型金属氧化物半导体(PMOS)晶体管P1形成的传输门205。主锁存器时钟信号aclk控制传输门205是否传递如由输入多路复用器101(图1)选择的数据位输入信号。多路复用器101在扫描操作模式期间选择扫描输入位。在一些实施例中，传输门205响应于主锁存器时钟信号aclk的低状态(放电)而被关闭。在这种实施例中，主锁存器时钟信号aclk驱动晶体管P1的栅极，而主锁存器时钟信号的补码aclk_n驱动晶体管M1的栅极。因此，当主锁存器时钟信号aclk为低时，传输门205导通(传输门205关闭)以传递数据位输入信号以形成Q输出信号。反相器210使Q输出信号反相以形成QB输出信号。传输门205响应于主锁存器时钟信号aclk的断言而打开(变得非导通)以防止数据位输入信号的任何进一步触发影响Q输出信号和QB输出信号。由于传输门205的打开以及由于由PMOS晶体管P2和NMOS晶体管M3形成的反相器215的激活，所以响应于主锁存器时钟信号aclk的断言，主锁存器110关闭。QB输出信号驱动晶体管P2和M3的栅极。但是晶体管P2和M3的漏极通过PMOS晶体管P3和NMOS晶体管M2的串联组合相互耦合。主锁存器时钟信号aclk驱动晶体管M2的栅极，而补码主锁存器时钟信号aclk_n驱动晶体管P3的栅极。因此，当主锁存器时钟信号aclk被断言以激活反相器215时，晶体管P3和M2将导通。反相器215的输出(晶体管P3和M2的漏极)驱动反相器210的输入以在主锁存器110被关闭的同时，完成Q输出信号和QB输出信号的锁存。如本文中所使用的，术语“锁存器”是指可能要么同步(例如，寄存器或触发器)要么异步(例如，复位设置锁存器)的任何合适的存储元件。
通过反相器220反相的QB输出信号形成用于从锁存器115的输入信号。由PMOS晶体管P4和NMOS晶体管M4的并联组合形成的传输门225控制来自反相器220的输入信号是否通过进入从锁存器115。从锁存器时钟信号sclk驱动晶体管M4的栅极，而从锁存器时钟信号(sclk_n)的补码驱动晶体管P4的栅极。因此，当从锁存器时钟信号sclk为低并且补码从锁存器时钟信号sclk_n为高时，传输门225被关闭。在正常操作期间，时钟控制器145保持从锁存器时钟信号sclk放电到以使传输门225打开以防止从锁存器115响应Q输出信号和QB输出信号(因此，当从锁存器时钟信号sclk被放电时，从锁存器115关闭)。在扫描操作模式期间，响应于***时钟信号的断言，时钟控制器145断言从时钟信号sclk以关闭传输门225。扫描输入信号可能已经被锁存在主锁存器110中，以使扫描输入信号传递通过传输门225以形成扫描输出信号。反相器230使扫描输出信号反相以形成补码扫描输出信号(扫描输出条)。从锁存器115中的反相器235由PMOS晶体管P5和NMOS晶体管M6形成，其功能类似于主锁存器110中的反相器215。补码扫描输出信号驱动晶体管P5和M6的栅极。但是晶体管P5和M6的漏极通过PMOS晶体管P6和NMOS晶体管M5的串联组合相互耦合。从锁存器时钟信号sclk驱动晶体管P6的栅极，而补码从锁存器时钟信号sclk_n驱动晶体管M5的栅极。因此，当从锁存器时钟信号sclk被取消断言以激活反相器235时，晶体管P6和M5将导通。反相器235的输出(晶体管P6和M5的漏极)驱动反相器230的输入。因此，响应于从锁存器时钟信号sclk被放电，从锁存器115在扫描模式期间关闭。
图3中更详细地示出了示例写入驱动器120。诸如与非门315之类的逻辑门处理Q输出信号和低电平有效字节掩码命令bmsk_n。在正常操作期间，字节掩码命令bmsk_n通过被充电到电源电压VDD被取消断言。然后，与非门315用作反相器以使Q输出信号反相。与非门315的输出驱动PMOS晶体管P7的栅极，该PMOS晶体管P7的源极与电源电压VDD的电源节点连接而漏极与位线BL连接。由于与非门315在正常操作期间用作反相器，所以Q输出信号的真值由与非门315反相以接通晶体管P7并且对位线BL进行预充电。同样，与非门305的输出响应于QB输出信号而控制对补码位线BLB的预充电。与非门305将位掩码信号bmsk_n与QB输出信号与非以驱动PMOS晶体管P8的栅极，该PMOS晶体管P8的源极与电源节点连接而漏极与补码位线BLB连接。因此，补码位线BLB将响应于具有逻辑真值的QB输出信号而被预充电到电源电压VDD。
为了控制位线的放电，写入驱动器120包括一对逻辑门，诸如由或非门310和或非门320形成的逻辑门。或非门310对与非门305的输出和字线时钟信号wclk_n进行或非。因此，或非门310的输出将保持取消断言，而字线时钟信号wclk_n被取消断言到电源电压VDD。当字线时钟信号wclk_n被断言为低(放电)时，或非门310使与非门305的输出反相。与非门305的输出在本文中也可以表示为第一逻辑门输出信号。如果在正常操作期间，QB输出信号被充电到电源电压VDD，则或非门310的输出因此被断言到电源电压VDD以接通NMOS晶体管M7。或非门310的输出在本文中也可以表示为第二逻辑门输出信号。晶体管M7的源极接地，而其漏极连接到位线BL。因此，晶体管M7被QB输出信号的高值导通以对位线BL进行放电。
或非门320的操作类似于对与非门315的输出和字线时钟信号wclk_n进行或非。或非门320驱动NMOS晶体管M8的栅极，该NMOS晶体管M8的源极与接地连接而漏极与补码位线BLB连接。在正常操作期间，与非门315使Q输出信号的断言值反相为放电输出信号。当或非门320对来自与非门315的放电输出信号与字线时钟信号wclk_n的断言低值进行或非时，或非门320将其输出信号驱动为高以接通晶体管M8并且对补码位线BLB进行放电。
如果字节掩码信号bmsk_n被断言为低，则响应于***时钟信号clk的断言，低电平有效字节预充电信号b_pre被断言为低。字节预充电信号b_pre驱动PMOS晶体管P9的栅极、PMOS晶体管P10的栅极和PMOS晶体管P11的栅极。晶体管P10和P11的源极都与电源节点连接。晶体管P10的漏极与位线BL连接，而晶体管P11的漏极与位线BLB连接。因此，当字节预充电信号b_pre被断言为低时，位线BL和BLB都被预充电到电源电压VDD。为了确保字节预充电平衡，晶体管P9耦合在位线BL和BLB之间。
参考图4可以更好地领会位线预充电和放电的时序，图4图示了用于示例存储器的一些位线电压波形以及若干其他信号。第一***时钟信号(clk)周期开始于时间t1并结束于时间t5。在这个初始***时钟周期期间，字节掩码信号bmsk_n被取消断言为高。在时间t0之前，当前数据位输入信号din被提供给数据缓冲器105(图1)。当前数据位输入信号din可能要么未改变要么是先前数据位输入信号的补码。如果当前数据位输入信号din是先前数据位输入信号的反相，则位线BL电压或补码位线BLB电压将从放电状态预充电到电源电压VDD。由于这种预充电必须从电源节点流向对应位线，所以在图4中，时间t0时的位线预充电表示为“引脚功率”。
***时钟信号clk在时间t1时的断言导致主锁存器时钟信号aclk被断言为高以关闭主锁存器110。主锁存器时钟信号aclk的所得断言之后是该字线时钟信号wclk_n在时间t2时断言为低。字线时钟信号wclk_n在时间t2时断言为低导致字线电压wwl被断言并且还触发位线中的一个位线的放电。与在时间t1时的预充电一样，在时间t2附近放电的位线(在图4中指定为位线驱动)取决于当前数据位输入信号din。如果当前数据位输入信号din为二进制一，则在时间t0时预充电的是位线电压BL，而在时间t2时放电的是补码位线BLB电压。如果当前数据位输入信号din为二进制零，则位线电压的补码预充电和放电可能会发生。
字线断言的自定时在时间t3超时，以使字线电压wwl被放电并且字线时钟信号wclk_n被解除断言到电源电压VDD。字线时钟信号wclk_n的复位触发主锁存器时钟信号aclk的复位。然后，新数据位输入信号din被呈现为时间t4，其触发位线电压中的一个对应位线电压的预充电。然后，当前写入操作在时间t5时结束。
***时钟信号clk的后续周期开始于时间t5。在该后续时钟周期之前，字节掩码信号bmsk_n被断言为低。因此，***时钟信号在时间t5时的断言触发字节预充电信号b_pre在时间t6时断言为低。位线电压在时间t6时所得的预充电在图4中被表示为“clk功率”，因为它响应于***时钟信号在时间t5时的断言。主锁存器时钟信号aclk也在时间t6时被断言。在时间t7时，响应于***时钟信号在时间t5时的断言，字线时钟信号wclk_n被断言为低。字线时钟信号wclk_n的断言使得字节预充电信号b_pre被解除断言为高并且使得字线电压wwl被断言。字线电压wwl的断言导致位于字线与所寻址的列的交叉处的位单元发生虚拟读取。在时间t8时，字线时钟信号wclk_n被取消断言为高，以使字线电压wwl放电并且以使主锁存器时钟信号aclk复位。最后，在时间t9时，呈现另一数据位输入信号din。
现在，参考图5的流程图对存储器的操作方法进行讨论。该方法包括动作500：在***时钟信号的断言之前，响应于当前数据位输入信号，对位线对中的第一位线进行预充电。响应于数据位输入信号的切换，诸如在图4中的时间t0，位线BL或补码位线BLB的预充电是动作500的示例。该方法还包括动作505：在***时钟信号的断言之后，响应于当前数据位输入信号，对位线对中的第二位线进行放电。***时钟信号clk的断言之后的位线BL或补码位线BLB在图4中的时间t2时的放电是动作505的示例。最后，该方法包括动作510：通过经过预充电的第一位线和经过放电的第二位线将当前数据位输入信号写入位单元。写入驱动器120通过位线对130写入位单元160是动作510的示例。
如本文中所公开的具有位线预充电的存储器可以并入广泛多种电子***中。例如，如图6所示，根据本公开，蜂窝电话600、膝上型计算机605和平板PC 610都可以包括具有预充电电路/写入驱动器的存储器。诸如音乐播放器、视频播放器、通信设备和个人计算机之类的其他示例性电子***也可以配置有根据本公开构造的存储器。
正如本领域的一些技术人员现在将领会的并且依据手头的特定应用，在没有背离本公开的范围的情况下，可以对本公开的设备的材料、装置、配置和使用方法进行许多修改、替换和变化。鉴于此，因为本文中所说明和描述的特定实施例仅作为其中的一些示例，所以本公开的范围不应限于这些特定实施例的范围，而是应与以下所附权利要求及其功能等同物的范围完全相当。

Claims (27)

1.一种存储器，包括：
数据缓冲器，包括主锁存器，所述主锁存器被配置为在所述主锁存器打开的同时，传递当前数据位输入信号以提供主锁存器输出信号；
时钟控制器，被配置为对所述主锁存器进行时钟控制，以在***时钟信号的断言之前将其打开，并且在所述***时钟信号的所述断言之后的主锁存器延迟时段内将其关闭；以及
预充电电路，被配置为响应于所述主锁存器输出信号的断言，对位线对中的位线进行预充电。
2.根据权利要求1所述的存储器，其中所述主锁存器还被配置为在所述主锁存器打开的同时，使所述当前数据位输入信号反相以提供主锁存器补码输出信号，并且其中所述预充电电路还被配置为在所述主锁存器补码输出信号接地的同时，响应于所述***时钟信号的所述断言，对所述位线对中的补码位线进行放电。
3.根据权利要求2所述的存储器，其中所述预充电电路包括：
第一逻辑门，被配置为处理所述主锁存器输出信号以提供第一逻辑门输出信号；以及
第一晶体管，被配置为响应于所述第一逻辑门输出信号的放电，接通以对所述位线进行预充电。
4.根据权利要求3所述的存储器，其中所述时钟控制器还被配置为响应于所述***时钟信号的所述断言，断言字线时钟信号。
5.根据权利要求4所述的存储器，其中所述预充电电路还包括：
第二逻辑门，被配置为使用所述第一逻辑门输出信号处理所述字线时钟信号以提供第二逻辑门输出信号；以及
第二晶体管，被配置为响应于所述第二逻辑门输出信号的断言，接通以对所述补码位线进行放电。
6.根据权利要求5所述的存储器，其中所述第二逻辑门包括或非门。
7.根据权利要求5所述的存储器，其中所述第一逻辑门被配置为使所述主锁存器输出信号反相以形成所述第一逻辑门输出信号。
8.根据权利要求7所述的存储器，其中所述第一逻辑门包括与非门。
9.根据权利要求1所述的存储器，其中所述数据缓冲器还包括从锁存器，并且其中所述时钟控制器还被配置为对所述从锁存器进行时钟控制，使得在所述存储器的写入操作模式期间，所述从锁存器关闭。
10.根据权利要求2所述的存储器，其中所述预充电电路还被配置为响应于字节掩码信号的断言，对所述位线和所述补码位线两者进行预充电。
11.根据权利要求4所述的存储器，还包括：
字线驱动器，被配置为响应于所述字线时钟信号的断言，断言用于字线的电压。
12.根据权利要求11所述的存储器，还包括：
自定时电路，被配置为响应于所述字线时钟信号的所述断言，对字线断言时段进行计时，其中所述时钟控制器还被配置为响应于所述字线断言时段的期满，取消断言所述字线时钟信号。
13.根据权利要求9所述的存储器，其中所述时钟控制器还被配置为对所述从锁存器进行时钟控制，以在所述存储器的扫描模式期间锁存扫描输出信号。
14.根据权利要求1所述的存储器，其中所述存储器集成到蜂窝电话中。
15.一种方法，包括：
在***时钟信号的断言之前，响应于当前数据位输入信号，对位线对中的第一位线进行预充电；
在所述***时钟信号的所述断言之后，响应于所述当前数据位输入信号，对所述位线对中的第二位线进行放电；以及
通过经过预充电的第一位线和经过放电的第二位线将所述当前数据位输入信号写入位单元。
16.根据权利要求15所述的方法，其中对所述第一位线进行所述预充电包括：响应于具有二进制一值的所述当前数据位输入信号，为真位线进行所述预充电。
17.根据权利要求15所述的方法，其中对所述第一位线进行所述预充电包括：响应于具有二进制零值的所述当前数据位输入信号，为补码位线进行所述预充电。
18.根据权利要求15所述的方法，其中对所述第一位线进行所述预充电还包括：
在所述***时钟信号的所述断言之前，控制主锁存器打开，同时维持从锁存器关闭；
通过所述主锁存器传递数据位，同时所述主锁存器打开，以形成主锁存器输出信号；
响应于所述主锁存器输出信号，对所述第一位线进行预充电。
19.根据权利要求18所述的方法，还包括：
响应于所述***时钟信号的所述断言，关闭所述主锁存器；以及
在所述***时钟信号的所述断言之后，保持所述从锁存器关闭。
20.一种存储器，包括：
主从锁存器；
时钟控制器，被配置为在所述存储器的写入操作期间维持所述主从锁存器中的从锁存器关闭；以及
预充电电路，被配置为响应于来自所述主从锁存器中的主锁存器的主锁存器输出信号，对位线对中的第一位线进行预充电。
21.根据权利要求20所述的存储器，其中所述存储器与蜂窝电话集成。
22.根据权利要求20所述的存储器，其中所述预充电电路还被配置为在***时钟信号的断言之后，对所述位线对中的第二位线进行放电。
23.一种存储器，包括：
主从锁存器，包括主锁存器和从锁存器；
位线对，包括真位线和补码位线；
时钟控制器，被配置为在所述存储器的写入操作期间，维持所述从锁存器关闭，并且对所述主锁存器进行时钟控制，以锁存当前数据位信号以形成主锁存器输出信号；
第一逻辑门，被配置为使所述主锁存器输出信号反相；以及
第一晶体管，其源极与电源节点连接，漏极与所述真位线连接，以及栅极与所述第一逻辑门的输出连接。
24.根据权利要求23所述的存储器，其中所述第一晶体管是第一PMOS晶体管，所述存储器还包括：
第二逻辑门，被配置为使所述主锁存器输出信号的补码反相；以及
第二PMOS晶体管，其源极与所述电源节点连接，漏极与所述补码位线连接，以及栅极与所述第二逻辑门的输出连接。
25.根据权利要求24所述的存储器，其中所述第一逻辑门和所述第二逻辑门均包括与非门。
26.根据权利要求23所述的存储器，其中所述时钟控制器还被配置为在所述存储器的扫描操作模式期间，对所述从锁存器进行时钟控制。
27.根据权利要求23所述的存储器，其中所述时钟控制器还被配置为响应于***时钟的断言，在所述写入操作期间，对所述主锁存器进行时钟控制。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11392165B2 (en) * 2019-07-31 2022-07-19 Texas Instruments Incorporated Synchronization of a clock generator divider setting and multiple independent component clock divider settings
EP4180934A4 (en) * 2021-03-26 2024-03-06 Changxin Memory Technologies, Inc. DATA TRANSMISSION CIRCUIT AND METHOD AND STORAGE DEVICE
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5373470A (en) * 1993-03-26 1994-12-13 United Memories, Inc. Method and circuit for configuring I/O devices
US7349266B2 (en) * 2004-06-10 2008-03-25 Freescale Semiconductor, Inc. Memory device with a data hold latch
US9514805B1 (en) * 2016-03-28 2016-12-06 Qualcomm Incorporated Intelligent bit line precharge for improved dynamic power

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