JP6353668B2 - 半導体記憶装置 - Google Patents
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Description
実施の形態1にかかる半導体記憶装置100について説明する。図1は、実施の形態1にかかる半導体記憶装置100の構成を模式的に示すブロック図である。図2は、実施の形態1にかかる半導体記憶装置100の構成をより詳細に示す回路図である。図1及び2に示すように、半導体記憶装置100は、SRAMとして構成される。半導体記憶装置100は、メモリセル1、I/O回路2、動作モード制御回路3を有する。
実施の形態2にかかる半導体記憶装置200について説明する。図5は、実施の形態2にかかる半導体記憶装置200の構成を模式的に示す回路図である。図5に示すように、半導体記憶装置200は、メモリセル1、I/O回路4、動作モード制御回路5を有する。
実施の形態3にかかる半導体記憶装置300について説明する。図6は、実施の形態3にかかる半導体記憶装置300の構成を模式的に示すブロック図である。図6に示すように、半導体記憶装置300は、半導体記憶装置100にワード線ドライバ6を追加した構成を有する。
実施の形態1にかかる半導体記憶装置400について説明する。図9は、実施の形態4にかかる半導体記憶装置400の構成を模式的に示す回路図である。図9に示すように、半導体記憶装置400は、半導体記憶装置100にソースレベル制御回路7を追加した構成を有する。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態3及び4にかかる半導体記憶装置のI/O回路2及び動作モード制御回路3を、それぞれ実施の形態2で説明したI/O回路4及び動作モード制御回路5に置き換えることが可能である。
2、4 I/O回路
3、5 動作モード制御回路
6 ワード線ドライバ
7 ソースレベル制御回路
21 ライトドライバ
22 センスアンプ
23、43 通常動作用プリチャージ回路
24 レジュームスタンバイ復帰用プリチャージ回路
25 ライトカラムスイッチ
26 リードカラムスイッチ
27、47 カラムI/O制御回路
31、34、62、273、322、323、471、611−613 インバータ
32 遅延回路
33 AND回路
35、271、272、615 NAND回路
51 OR回路
61 制御信号生成回路
62 ドライバ回路
63 レジュームスタンバイワード線保持回路
64 復帰用ワード線電源スイッチ
65 ワード線電源スイッチ
100、200、300、400 半導体記憶装置
321 バッファ
614 NOR回路
ARVSS ソース線
BB ビット線
BT ビット線
CPC プリチャージ制御信号
CRSE リードスイッチ制御信号
CWSE ライトスイッチ制御信号
LCM 復帰用ワード線電源スイッチ制御信号
LCMW ワード線電源スイッチ制御信号
LCMWD レジュームスタンバイワード線保持制御信号
LCMWI 反転ワード線電源スイッチ制御信号
LCVDD ワード線ドライバ電源線
N1〜N6、N11、N15、N16、N51、N52 NMOSトランジスタ
P1〜P7、P11、P31〜33、P41、P42、P61、P62、P71 PMOSトランジスタ
PC プリチャージ信号
PSL プリチャージ電源線
RS 動作モード切替信号
RSI 反転動作モード切替信号
RSI_D 遅延反転動作モード切替信号
RSPC レジュームモード復帰プリチャージ信号
VDD 電源電位
VSS 接地電位
WL ワード線
WLS ワード線選択信号
Y0、Y1 Y選択信号
Claims (5)
- 駆動トランジスタ、転送トランジスタ及び負荷トランジスタにより構成されるSRAM型のメモリセルと、
前記メモリセルに接続されるビット線と接続されるI/O回路と、
前記I/O回路の動作モードをレジュームスタンバイモード又は通常動作モードに切り替える動作モード制御回路と、を備え、
前記I/O回路は、
ビット線をライトとするライトドライバと、
前記ビット線をリードするセンスアンプと、
前記ビット線と前記ライトドライバとの間に挿入される第1のスイッチと、
前記ビット線と前記センスアンプとの間に挿入される第2のスイッチと、
前記ビット線をプリチャージするプリチャージ回路と、
前記動作モード制御回路からの信号に応じて、前記第1及び第2のスイッチと前記プリチャージ回路を制御する制御回路と、を備え、
前記制御回路は、
レジュームスタンバイモードでは、前記第1及び第2のスイッチと前記プリチャージ回路をオフにし、
レジュームスタンバイモードから通常動作モードへ復帰する場合には、前記プリチャージ回路に、通常動作モード時と比べて小さな駆動力で前記ビット線をプリチャージさせ、
前記動作モード制御回路は、前記プリチャージ回路へ電源電位を与え、
レジュームスタンバイモードから通常動作モードへ復帰する場合、前記動作モード制御回路は、前記プリチャージ回路に与える電源電位を、通常動作モード時に比べて低下させる、
半導体記憶装置。 - 前記動作モード制御回路は、
前記ビット線のプリチャージが完了した後、前記プリチャージ回路に与える電源電位を、通常動作モードで使用する電位へ上昇させる、
請求項1に記載の半導体記憶装置。 - 前記駆動トランジスタのソースに接続されるソース線と接続され、前記ソース線に電位を与えるソース電位制御回路を備え、
前記ソース電位制御回路は、
通常動作モードでは、前記ソース線の電位を接地電位とし、
レジュームスタンバイモードでは、前記ソース線の電位を接地電位よりも高い電位とする、
請求項1に記載の半導体記憶装置。 - 駆動トランジスタ、転送トランジスタ及び負荷トランジスタにより構成されるSRAM型のメモリセルと、
前記メモリセルに接続されるビット線と接続されるI/O回路と、
前記I/O回路の動作モードをレジュームスタンバイモード又は通常動作モードに切り替える動作モード制御回路と、
前記メモリセルに接続されるワード線を駆動するワード線ドライバと、を備え、
前記I/O回路は、
ビット線をライトとするライトドライバと、
前記ビット線をリードするセンスアンプと、
前記ビット線と前記ライトドライバとの間に挿入される第1のスイッチと、
前記ビット線と前記センスアンプとの間に挿入される第2のスイッチと、
前記ビット線をプリチャージするプリチャージ回路と、
前記動作モード制御回路からの信号に応じて、前記第1及び第2のスイッチと前記プリチャージ回路を制御する制御回路と、を備え、
前記制御回路は、
レジュームスタンバイモードでは、前記第1及び第2のスイッチと前記プリチャージ回路をオフにし、
レジュームスタンバイモードから通常動作モードへ復帰する場合には、前記プリチャージ回路に、通常動作モード時と比べて小さな駆動力で前記ビット線をプリチャージさせ、
前記ワード線ドライバは、
前記ワード線に電位を与えるドライバ回路と、
前記ドライバ回路の電源線と、
前記電源線と電源との間に挿入された第1の電源スイッチと、
前記電源線と電源との間に挿入され、前記第1のスイッチよりも駆動力が小さい第2の電源スイッチと、
前記第1及び第2の電源スイッチに制御信号を与える制御信号生成回路と、を備え、
前記制御信号生成回路は、
通常動作モードでは、前記第1の電源スイッチを閉じ、前記第2の電源スイッチを開放し、
レジュームスタンバイモードでは、前記第1及び第2の電源スイッチを開放し、
レジュームスタンバイモードから通常動作モードへ復帰する場合、前記第1の電源スイッチを開放し、前記第2の電源スイッチを閉じる、
半導体記憶装置。 - 前記制御信号生成回路は、
前記電源線が電源電位となった後、前記第1の電源スイッチを閉じ、前記第2の電源スイッチを開放する、
請求項4に記載の半導体記憶装置。
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