JP5529555B2 - 半導体集積回路、動作電圧制御方法 - Google Patents
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Description
本発明による半導体集積回路は、それぞれが異なるコーナー条件で設計され、共通の動作電圧(電源電圧又は/及び基板電圧)が供給される複数の回路ブロックを備える。本発明では、半導体集積回路の起動時、比較的広いコーナー条件(第1コーナー条件)で設計された回路ブロック(第1回路部)を先に起動して、可変電圧源を制御し、遅延特性を所定の値にする電圧を設定する。遅延特性が所定の値に達すると、第1回路部は、狭いコーナー条件(第2コーナー条件)で設計された回路ブロック(第2回路部)を起動する。尚、狭いコーナー条件とした場合、回路設計から見ると甘くなり、デバイスばらつき耐性は厳しくなる。一方、広いコーナー条件とした場合、回路設計から見ると厳しくなり、デバイスばらつき耐性は緩くなる。
図1から図9を参照して、本発明による半導体集積回路の第1の実施の形態を説明する。図1は、本発明による半導体集積回路の構成の一例を示す図である。図1を参照して、本発明による半導体集積回路は、第1コーナー条件で設計された回路部1と、第2コーナー条件で設計された回路部2と、可変電圧源3とを具備する。
図1及び図11から図14を参照して、本発明による半導体集積回路の第2の実施の形態を説明する。第2の実施の形態における半導体集積回路は、図1に示す第1の実施の形態と同様に、第1コーナー条件で設計された回路部1と、第2コーナー条件で設計された回路部2と、可変電圧源3とを具備する。第2の実施の形態における半導体集積回路は、モニタ部11及び制御部12のみ異なり、他の構成は、第1の実施の形態と同様であるので詳細な説明は省略する。
第1及び第2の実施の形態で説明したように、半導体集積回路が動作中においても回路部2が停止するように制御される。この間、図示しないCPUや他の制御部からから回路部2に対して制御信号が入力した場合、反応がなくエラーとなる恐れがある。このため、図15に示すように、第1及び第2の実施の形態における半導体集積回路に加えて、回路部2の停止間に動作するエミュレータ4及びセレクタを更に具備することが好ましい。
2:回路部
3:可変電圧源
4:エミュレータ
5:セレクタ
11:モニタ部
12:制御部
301:Up信号
302:Down信号
400:Enable信号
Claims (14)
- プロセスばらつきに対して第1のコーナー条件で設計された第1回路部と、
前記第1のコーナー条件より狭い第2のコーナー条件で設計された第2回路部と、
前記第1回路部における遅延量に応じて、前記第1回路部及び前記第2回路部に供給する動作電圧を変更し、前記動作電圧の変化による遅延特性が前記第2のコーナー条件における遅延特性に適合した場合、前記第2回路部を起動する制御部と、
を具備する
半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記制御部は、前記遅延量が前記第2のコーナー条件の遅延特性に適合すると、前記第2回路部を動作させるためのイネーブル信号を出力し、
前記第2回路部は前記イネーブル信号に応じて動作を開始する
半導体集積回路。 - 請求項1又は2に記載の半導体集積回路において、
前記第1回路部及び第2回路部に対して前記動作電圧を供給する可変電圧源と、
前記動作電圧に応じて動作する前記第1回路部の遅延量を検出するモニタ部と
を更に具備し、
前記制御部は、前記遅延量と第1基準値との比較結果に応じて前記動作電圧の変更を前記可変電圧源に指示し、
前記可変電圧源は、前記指示に応じて前記動作電圧を変更し、
前記第1基準値は、前記動作電圧を昇圧するか否かを決める前記第1回路部の遅延量の最大値と、前記動作電圧を降圧するか否かを決める前記第1回路部の遅延量の最小値と、に応じて設定される
半導体集積回路。 - 請求項3に記載の半導体集積回路において、
前記制御部は、前記遅延量と第2基準値との比較結果に応じて前記第2回路部を動作させるためのイネーブル信号を出力し、
前記第2基準値は、前記第2のコーナー条件を補償する前記第1回路部の遅延量の最上限値と最下限値とに応じて設定される
半導体集積回路。 - 請求項4に記載の半導体集積回路において、
前記モニタ部は、リングオシレータを備え、
前記制御部は、前記リングオシレータの第1発振回数をカウントするカウンタと、前記第1基準値に基づいて設定された第2発振回数が設定された第1レジスタと、前記第2基準値に基づいて設定された第3発振回数が設定された第2レジスタとを備え、
前記制御部は、前記第1発振回数と前記第2発振回数との比較結果に応じて前記動作電圧を変更するための制御信号を出力し、前記第1発振回数と前記第3発振回数との比較結果に応じて前記イネーブル信号を出力する
半導体集積回路。 - 請求項3又は4に記載の半導体集積回路において、
前記モニタ部は、クリティカルパスレプリカと、直列接続された複数の遅延回路を備え、
前記クリティカルパスを介して前記複数の遅延回路のそれぞれで遅延されたデータ信号の位相差に基づいて、前記遅延量を検出する
半導体集積回路。 - 請求項3から6のいずれか1項に記載の半導体集積回路において、
前記モニタ部は、前記第2回路部に設けられる
半導体集積回路。 - 請求項1から7のいずれか1項に記載の半導体集積回路において、
前記制御部は、前記第1回路部における遅延量に応じて、前記第1回路部及び前記第2回路部に供給する基板電圧を変更する
半導体集積回路。 - 請求項1から8のいずれか1項に記載の半導体集積回路において、
前記制御部は、前記第1回路部における遅延量に応じて、前記第1回路部及び前記第2回路部に供給する電源電圧を変更する
半導体集積回路。 - 請求項1から9のいずれか1項に記載の半導体集積回路において、
前記制御部は、前記第1回路部に搭載される
半導体集積回路。 - 請求項1から10のいずれか1項に記載の半導体集積回路において、
前記第1及び第2のコーナー条件は、プロセスコーナーであるファースト条件及びスロー条件を含み、
前記第1のコーナー条件におけるファースト条件は、前記第2のコーナー条件におけるファースト条件よりも高く設定され、前記第1のコーナー条件におけるスロー条件は、前記第2のコーナー条件におけるスロー条件よりも低く設定される
半導体集積回路。 - 請求項1から11のいずれか1項に記載の半導体集積回路において、
前記制御部は、前記遅延量が前記第2のコーナー条件に適合しない場合、前記第2回路部を停止させるための停止信号を出力し、
前記第2回路部は、前記停止信号に応じて動作を停止する
半導体集積回路。 - 請求項12に記載の半導体集積回路において、
エミュレータと、
前記第2回路部からの第1出力信号と前記エミュレータからの第2出力信号の一方を選択して出力するセレクタと
を更に具備し、
前記セレクタは、前記第2回路部が動作している間、前記第1出力信号を選択して出力し、前記第2回路部が停止している間、前記第2出力信号を選択して出力する
半導体集積回路。 - プロセスばらつきに対して第1のコーナー条件で設計された第1回路部における遅延量に応じて、前記第1のコーナー条件より狭い第2のコーナー条件で設計された第2回路部と前記第1回路部とに供給する動作電圧を変更するステップと、
前記動作電圧の変化による遅延特性が第2のコーナー条件における遅延特性に適合した場合、前記第2回路部を起動するステップと
を具備する
動作電圧制御方法。
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