TWI345239B

TWI345239B - Semiconductor memory and system

Info

Publication number: TWI345239B
Application number: TW096127275A
Authority: TW
Inventors: Hiroyuki Kobayashi
Original assignee: Fujitsu Semiconductor Ltd
Priority date: 2006-08-17
Filing date: 2007-07-26
Publication date: 2011-07-11
Also published as: TW200814072A; JP2008047227A; CN101127242B; EP1895546A1; EP1895546B1; US20080043780A1; KR20080016475A; US7697355B2; JP4952137B2; CN101127242A; DE602007013327D1; KR100946752B1

Description

I» - ，-. 九、發明說明：【發明所屬气技術領域】發明領域本發明是有關於〜種包括一個由偽記憶體胞元等形成之偽電路的半導體記憶體。【先前技術3 發明背景在一個半導體記愧體的記憶體胞元陣列中，元件和導線是比週邊電路更高密度形成。因此，在半導體記憶體的製造處理中，在記憶體胞元陣列之内部部份中之元件與導線的形狀有時是因光f或其類似的影響而與在外部週邊部份中的那些不同。形狀上的差異會致使短路故障，其變餘科低1個„。以往’為了使得在記憶體胞元陣狀内部部份中之元件與導線的形狀與在>卜部週邊部份巾的那些相同以及提升良率，偽記憶體胞元和係訊號線(像是偽字線般)是形成在記憶體胞兀陣列的外部週邊部份中（例如，曰本未審查專利申請案公告第2005-332446號案、曰本未審查專利申請案公止第Hei 5-144294號案、及日本未審查專利申請案公告第 2006-59481號案）。此外，一個驅動該偽訊號的偽驅動器是被形成。該偽驅動器，例如，與一個被供應到一個外部電極的時序訊號同步地驅動該偽訊號線。或者，該偽驅動器是在一個與一個供應到一個真驅動器來驅動真訊號線之時序訊號不同的時序驅動該偽訊號線。該習知偽驅動器在一個與真驅動器之時序不同的時序驅動偽訊號線，而因此偽訊號線的驅動時序是與真訊號線的驅動時序不同。這產生一個問題為一個對與偽訊號線相 5 鄰之真訊號線的測試無法被完全執行。更特別地，例如，在與偽訊號線相鄰的真訊號線中，在相鄰之訊號線之間之耦合電容的影響無法被完全估算。此外，如上所述，由於偽訊號線的驅動時序是與真訊號線的驅動時序不同，因此偽訊號線無法被使用作為真訊號線。 10 【發明内容】發明概要本發明之目的是為藉由匹配供應到一條偽訊號線和一條真訊號線之訊號的特性來完全估算該真訊號線和與該偽訊號線相鄰的真記憶體胞元。 15 本發明之另一目的是為藉由匹配供應到一條偽訊號線與一條真訊號線之時序訊號的特性來使該偽訊號線可使用作為該真訊號線。在本發明的一個特徵中，一種半導體記憶體包括至少一條連接到真記憶體胞元且由一個真驅動器驅動的真訊號 20 線和至少一條置於該真訊號線外部且連接至偽記憶體胞元並由一個偽驅動器驅動的偽訊號線。該真驅動器和該偽驅動器與一個由運作控制電路所產生的共用時序訊號同步地驅動該真訊號線和該偽訊號線。例如，該偽驅動器在一個測試模式期間運作俾可驅動該偽訊號線。一個測試模式設 6 1345239 定電路響應於一個從一個控制器輸出第一外部訊號來把運作模式從標準運作模式變換成測試模式。該控制器包括一個輸出該第一外部訊號的測試控制電路。藉由使用該共用時序訊號來驅動該真訊號線和該偽訊號線，該真訊號線和 5 該與偽訊號線相鄰的真記憶體胞元能夠被完全估算。因此，一個應力估算亦能夠在與位於一個記憶體胞元陣列之内部之真訊號線相同的條件下對，例如，一條位於該記憶體胞元陣列之外部週邊部份中的真訊號線執行。該偽訊號線是利用該共用時序訊號來被驅動與估算。因此，該偽訊 10 號線能夠被使用作為該真訊號線。即，該偽訊號線能夠被使用如冗餘訊號線來解除故障。圖式簡單說明本發明之本質、原理、和功效將會由於後面配合該等附圖閱讀的詳細描述而變得更顯而易見，在該等附圖中， 15 相同的部件是由相同的標號標示，在該等附圖中：第1圖是為一個顯示本發明之第一實施例的方塊圖；第2圖是為一個顯示在第1圖中所示之真字解碼器之細節的方塊圖；第3圖是為一個顯示在第1圖中所示之偽字解碼器之細 20 節的方塊圖；第4圖是為一個顯示在第1圖中所示之記憶體核心之本質部份的方塊圖；第5圖是為一個顯示在第1圖中所示之記憶體核心之細節的電路圖； 7 1345239 第6圖是-為-個顯示一個系統的方塊圖，在第谢示的記憶體是安裝在該系統上；

第7圖是為-個顯示該系統之另—個例子的方塊圖，在第1时所示的記憶體是安裝在該系統上；第8圖是為一個顯示記憶體在第一實施例之職模式中之運作的時序圖；疋為4固顯不記憶體在第一實施例之測試模式中之另一個運作的時序圖；、

第0圖疋為一個顯示記憶體在第-實施例之測試模式 10中之另一個運作的時序圖；、 .第圖疋為—個顯示第_實施例之測試方法的流程第圖疋為—個顯示本發明之第二實施例的方塊圖；第13圖疋為一個顯示在扣圖中所示之真字解碼器之 15 本質部份的電路圖；

圖疋為一個顯示本發明之第三實施例的方塊圖；第15圖=為一個顯示本發明之第四實施例的方塊圖；第16圖疋為一個顯示本發明之第五實施例的方塊圖； 17 b •疋:、、、個顯示本發明之第六實施例的方塊圖； 2〇 $18圖疋為—個顯示在第Π圖中所示之記憶體核心之本質部份之輪靡的方_; 第 19圖是 _ ’、’、個”，員示—個由在第18圖中之粗虛線框所示之區域之細節的電路圖；圖是為一個顯示記憶體在第六實施例之測試模式 8 中之運作的時序圖； ) 1 I 1 1圖是為一個顯示第六實施例之測試方法的流程圖；第22圖是為一個顯示本發明之第七實施例的方塊圖；第23圖是為一個顯示在第22圖中所示之行解碼器之本質部份的電路圖；第24圖是為—個顯示本發明之第八實施例的方塊圖；第25圖是為一個顯示本發明之第九實施例的方塊圖；第26圖是為一個顯示本發明之第十實施例的方塊圖；第2 7圖是為一個顯示該第二實施例之變化例子的方塊圖；及第2 8圖是為—個顯示該第七實施例之變化例子的電路圖。較佳實施例之詳細說明於此後’本發明的實施例將會利用該等圖式來作描述°在該等圖式中，由粗線所顯示之每條訊號線是由數條線構成。此外’部份連接有粗線的方塊是由數個電路構成。每條傳輸訊號的訊號線是由與訊號名字相同的標號標示。每個開頭有的訊號表示負邏輯。每個尾巴有”z”的訊號表示正邏輯。在圖式中每個雙重圓形表示一個外部電極。第1圖顯示本發明的第一實施例。一個半導體記憶體 mem是，例如，一個FCRAM (快速週期RAM)。該fcram 是為一個包括DRAM記憶體胞元與包括一個SRAM界面的偽SRAM。該記憶體MEM包括一個命令解碼器1〇、一個核匕控制電路12、一個測試模式設定電路μ、一個位址輸入電路16、一個資料輸入/輸出電路18、和一個記憶體核心 20。此外，為了自動執行記憶體胞元]^(：的恢復運作，該半導體ό己憶體MEM包括一個產生一個内部恢復要求的恢復计時器、一個產生—個恢復位址的恢復位址計數器等等（圖中未示）。由於本發明與恢復運作的控制無關，與恢復運作相關的電路和運作不會作描述。該命令解碼器10響應於一個命令訊號CMD (例如，一個晶片致能訊號/CE、一個寫入致能訊號/WE、一個輸出致忐sfl號/OE、或其類似）來輸出一個内部命令訊號ICMD (讀取命令、寫入命令）、一個測試模式命令TMD等等。該讀取命令和該寫入命令是為允許記憶體核心2〇執行一個讀取存取運作和一個寫入存取運作的存取命令(存取要求）。該測試模式命令TMD是為一個把測試模式設定電路14之狀態設定來測試該記憶體核心2〇的命令。響應於該存取要求(讀取命令、寫入命令、或者内部恢復要求）’該核心控制電路12輸出一個字線作動訊號Wlz、 —個感應放大器作動訊號L E Z、一個行控制訊號c L Z、和一個預充電控制訊號BRS俾可允許記憶體核心28執行讀取運作、寫入運作、或者恢復運作。該預充電控制訊號BRS、該字線作動訊號WLZ、該感應放大器作動訊號LEZ、和該行控制訊號CLZ是依據在該核心控制電路12中與存取要求同步地產生的基本時序訊號來被連續地產生。 1345239 該字線作動訊號WLZ是為一個控制一條字線wl之作-* 動時序的時序訊號。該感應放大器作動訊號LEZ是為一個控制一個感應放大器SA之作動時序的時序訊號。該行控制訊號C LZ是為一個控制一個行開關C S W之開啟-時序的時 5 序讯5虎。該預充電控制訊號BRS是為一個控制一個預充電電路PRE之開啟/關閉的時序訊號。測試模式設定電路14響應於該測試模式命令TMD (CMD ;第一外部訊號）來把記憶體MEM的運作模式從標準運作模式變換成測試模式，並且響應於一個與該測試模式 10 命令TMD —起供應的位址AD (RAD，CAD ;第二外部訊號）來作動測试控制訊號TESZ1-3中之任一者。藉由響應於該與測s式模式命令TMD —起供應的位址AD來作動該測試控制訊號TESZ1-3，一個測試種類數目被增加的情況在沒有命令順序被改變下亦能夠被輕易處理。例如，當行位址cad是 15由八個位元構成而且十六進位之”01”、”02”、”03”的行位址是與測試模式命令TMD—起供應時，該測試模式設定電路 14分別作動該等測試控制訊號TESZ1_3，並且當十六進位之FF的行位址CAD被供應時把運作模式從測試模式變換成標準運作模式。順便-提’如果一個設定記憶體MEM之 20運作規格的模式暫存器是形成在記憶體MEM中的話，該測試模式設定電路14可以形成在該模式暫存器中。該位址輸入電路16接收該位址六〇並且把接收位址AD 輸出作為列位址RAD和行位址CAD。該列位址RAD被用來選擇字線WL。該行位址CAD被用來選擇位元線虹，脱。該 11 1345239 資料輸入/輸出電路16經由一個資料電極Dq接收寫入資料並且把接收資料輸出到一個資料匯流排DB。此外，該資料輸入/輸出電路16經由資料匯流排DB從記憶體胞元MC接收讀取資料並且把接收資料輸出到該資料電極DQ。 5 該記憶體核心20包括一個記憶體胞元陣列ARY、一個真字解碼器WDEC、一個偽字解碼器DWDEc、該感應放大器SA、該行開關CSW、該預充電電路pRE、一個行解碼器 CDEC、一個讀取放大器ra、和一個寫入放大器wa。該記憶體胞元陣列ARY包括數個真記憶體胞元河(：和偽記憶體 10胞元£)1^<：、連接到該等在圖式之橫向方向上排列之真記憶體胞元MC的真字線WL '連接至該等在圖式中之橫向方向上排列之偽記憶體胞元DMC的偽字線DWL '和連接至該等在圖式中之縱長方向上排列之記憶體胞元MC，DMC的位元線BL，/BL »該等記憶體胞元mc，DMC彼此是形成成相同的 is形狀且具有相同的特性。該等記憶體胞元mc，dmc中之每 -者包括-個保持資料如電荷的電容器和—個把這電容器之-端連接域位元線BL(或者脱)_移電晶體。電容器的另-端是連接至-條預充電電壓線vpR (第5圖）、一條圖中未示的胞元板線VCP等等。轉移電晶體的閘極是連接到該字線WL(或者DWL)。讀取運作、寫入運作、與恢復運作中之任一者是藉著字線WL的選擇來被執行。該真字解碼器WDEC把該列位址RAD解碼俾可在標準運作模式期間選擇字線WL中之任―者。該真字解:器侧〇在_試模式期間響應於該測試控制訊號TESZ1_P3 12 1345239 至少作動該等字線WL中之任一-者。該偽字解碼器WDEC在標準運作模式期間被不作動且不運作。該偽字解碼器 WDEC響應於該測試控制訊號TESZ1-3至少作動該等偽字線DWL中之任一者。該字線WL和該偽字線DWL在該測試 5 模式期間與該共用字線作動訊號W L Z同步地在相同的時序被作動。該感應放大器SA把在讀取到位元線對BL,/BL之資料訊號之間之訊號量的差放大。該行開關CSW依據該行位址 CAD來被選擇地打開’並且把對應於該行位址cad的位元 10線BL，/BL連接到該讀取放大器ra和該寫入放大器WA。該預充電電路PRE在字線WL與感應放大器SA的不作動期間把一個預充電電壓VPR供應到該等位元線bl，/BL。該行解碼器CDEC把該行位址CAD解碼來選擇輸入有資料Dq/輪出資料DQ的位元線對BL，/BL。該讀取放大器ra在讀取存 15取運作中把經由行開關CSW輸出的互補讀取資料放大。該寫入放大器WA把經由資料匯流排DB供應的互補寫入資料放大並且在寫入存取運作中把它供應到該位元線對 bl，/bl。第2圖顯示在第1圖中所示之真字解碼器WDEC的細 2〇節。該字解碼器WDEC包括一個預解碼器RADEC、***字解碼器MWD、一個四分之一解碼sRAqDEC、真四分之一驅動器QRDV、和真次-字解碼器swd。為了作動一條***字線MWLX (MWLX0-31中之任一者）’该預解碼器RADEC作動一個對應於列位址RAD之高位 13 1345239 元之值的解碼訊號RAZ。該等主字解碼在標準運作模式期間響應於該解碼訊號RAZ把該等主字線mwLXO-3 1 中之任一者作動成低邏輯位準。不管該解碼訊號RAZ的值，該專主未解碼器MWD響應於該測試控制訊號TESZ1-3 5來作動該等***字線MWLX0-31。當所有該等測試控制訊號TESZ1-3處於低邏輯位準時該等主字解碼器mwd確認該標準運作模式而當該等測試控制訊號TESZ1-3中之任一者是處於高邏輯位準時破認該測試模式。為了選擇一條次-字線SWL (字線WL)，該四分之一解 10碼器RAQDEC作動一個對應於列位址RAD之下面兩個位元之值的解碼訊號RAQZ (RAZQ0-3中之任一者）。該等四分之一驅動器QDRV在標準運作模式期間與該字線作動訊號WLZ同步地把一個對應於被作動解碼訊號 RAQZ0-3的真次-字作動訊號QWLX0-3作動成低邏輯位 15 準。不管該解碼訊號RAQZ0-3的值，該等四分之一驅動器 QDRV響應於該測試控制訊號TESZ1-3來作動該等真次-字作動訊號QWLX0-3。當所有該等測試控制訊號TESZ1-3是處於低邏輯位準時該等四分之一驅動器Q D RV確認該標準運作模式而當該等測試控制訊號TESZ1-3中之任一者是處 2〇於高邏輯位準時確認該測試模式。順便一提，來自該等四分之一驅動器qDRV的該等真次-字作動訊號QWLX0-3亦被供應到在第3圖中所示的偽次-字作動訊號QWLX0-3。即’該等真次-字作動訊號QWLX0-3作用如偽次-字作動訊號0 14 1345239 δ亥次-字解碼器SWD是形成給每條主字線 MWLX0-31。接收被作動成低邏輯位準之主字線MWLX的次-字解碼器SWD，與該字作動訊號QWLX0-3的作動同步地，把其之對應的真次-字線SWL· (字線WL)作動成高邏輯 5位準。例如，次-字線SWL的咼邏輯位準是為升壓電壓γ·ρρ，而次-字線SWL的低邏輯位準是為負電壓VNN。第3圖顯示在第1圖中所示之偽字解碼器DWDEC的細節。具有與在第2圖中所示之字解碼器WDEC之那些相同之結構之電路的詳細描述是被省略。該偽字解碼器DWDEC包 1〇括偽主字解碼器DMWD和偽次-字解碼器DSWDe除了一個接收偽解碼訊號DRAZ的電極是連接到一條電源線γη之外，該偽主字解碼器DMWD具有與在第2圖中所示之***字解碼器MWD相同的電路結構。該偽次-字解碼器DSWD具有與該真次·字解碼器SWD相同的電路結構並且接收該等真 15次-字作動訊號QWLX0·3。順便一提，如同將會在稍後作討論的第二實施例等等中描述一樣，該偽解碼訊號DRAZ是在資料被輸入至偽記憶體胞元MC/從偽記憶體胞元^^〇輸出時被使用。該等偽主轉抑D M WD在_模_ ρ轉應於該測 2〇試控制訊號TESZ1-3來把該等偽主字線dmwlx (DMWLXG.1)作動成低邏輯位準。當所有料測試控制訊號TESZi-3處於低邏輯位準時(在標準運作模式期間），該等偽主字解碼器DMWD把所有該等偽主字線DMWLX〇e 作動成高邏輯位準。 15 1345239

該偽次-字解碼器DSWP是形成給每條偽主字線 DMWLX0-1。接收被作動成低邏輯位準之偽主字線 DMWLX的該偽次-字解碼器DSWD，與字作動訊號 QWLX0-3的作動同步地，把其之對應的偽次-字線DSWL 5 (偽字線DWL)作動成高邏輯位準。例如，偽次·字線DSWL 的高邏輯位準是為該升壓電壓VPP，而該次_字線DSWL的低邏輯位準是為該負電壓VNN。第4圖顯示在第1圖中所示之記憶體核心20的本質部份。如圖所示，在實際的記憶體核心20中，該等次-字解碼 10 器SWD是置於該等真字線WL的兩端側。該等偽次-字解碼器DSWD是置於該等偽字線DWL的兩端側。換句話說，該等字線WL,DWL是被佈設成所謂的梳子形狀。與圖式不同，所有在該等字線WL，DWL之間的間隔是相同的。第5圖顯示在第1圖中所示之記憶體核心20的細節。如 15 在第1圖中所示，該等真字線WL和該等偽字線DWL是連接到該等共用位元線bl，/bl，及經由該等位元線BL，/BL來連接至該感放大器SA等等。該感應放大器SA是由一對CMOS反相器構成，該對 CMOS反相器的輸入端和輸出端是互相連接。每個CMOS反 20 相器的輸入端（電晶體的閘極）是連接至該位元線BL (或 /BL)。個別的CMOS反相器是由在圖式之橫向方向上排列的 nMOS電晶體和pMOS電晶體構成。母個CMOS反相器之 pMOS電晶體的源極接收一個感應放大器作動訊號psa。每個CMOS反相器之nMOS電晶體的源極接收一個感應放大

16 1345239 器作動訊號NSA。該等感應放大器作動訊號PSa，NSA是與該感應放大器作動訊號LEZ的作動同步地被作動。該行開關CSW是由一個把位元線bl連接至資料DT的 . nMOS電晶體和一個把位元線/BL連接至資料線/DT的 5 nMOS電晶體構成。個別之nMOS電晶體的閘極接收一個行選擇訊號CL。該行選擇訊號CL是與該行控制訊號CLZ同步地被作動。在該讀取運作中’由感應放大器SA放大之在位元線BL，/BL上的讀取資料訊號是經由該行開關cs W來被傳 # 輸到該等資料線dt，/dt。在該寫入運作中，經由資料線 10 DT，/DT供應的寫入資料訊號是經由位元線bl，/BL來被寫入至該記憶體胞元MC内。該等資料線DT，/DT是連接至該讀取放大器RA和該寫入放大器WA。該預充電電路PRE是由一對分別把互補位元線bl,/BL 連接至預充電電壓線VPR的nMOS電晶體，和一個把位元線 15 BL，/BL彼此連接的nMOS電晶體構成。預充電電路pre之 η Μ Ο S電晶體的閘極接收該預充電控制訊號b r s。當接收該 ® 高邏輯位準預充電控制訊號BRS時，該預充電電路PRE把預充電電壓VPR供應到該等位元線BL，/BL且亦使該等位元線 BL,/BL的電壓相等。 20 第6圖顯示一個系統SYS，在第1圖中所示的記憶體 MEM是安裝在該系統SYS上。該系統SYS包括，例如，記憶體晶片MEM和一個存取該記憶體晶片MEM的ASIC (邏輯晶片）。該ASIC包括，例如’一個CPU和一個控制器CNT。順便一提，該系統SYS可以被構築有稍後描述之其他實施 17 1345239 例的記憶體MEM。 - 該控制器CNT包括一個記憶體控制單，其輪出存取命令CMD、位址AD、和寫入資料dq俾可存取該記憶體MEM並且從該記憶體MEM接收讀取資料DQ。該記憶 5體控制單元MCNT亦運作如一個把測試模式命令tmd和位址A D輸出俾可設定該測試模式設定電路丨4的測試控制單元。藉著測試模式設定電路14的設定，記憶體MEM的運作狀態是從標準運作模式變換成測試模式或者從測試模式變換成標準運作模式。在測試模式期間對記憶體mem執行的 10 測試將會在第8圖至第11圖中作描述。第7圖顯示該系統SYS的另一個例子，在第1圖中所示的記憶體MEM是安裝在該系統SYS上。在這例子中，系統 SYS是由一個半導體晶圓WAF與一個LSI測試器LTST構成，該等記憶體MEM是形成於該半導體晶圓WAF上，而該 15 LSI測試器LTST存取在晶圓WAF上的記憶體MEM以執行測試。順便一提’該系統SYS可以被用來測試稍後所述之其他實施例的記憶體MEM。該LSI測試器LTST包括測試記憶體MEM的記憶體控制單元MCNT。該記憶體控制單元MCNT亦運作如該把測試模 20 式命令TMD和位址AD輸出俾可設定該測試模式設定電路 14的測試控制單元。例如，該LSI測試器LTST藉著該測試模式命令把在晶圓WAF上的所有該等記憶體MEM設定成測試模式並且執行一個晶圓級燒機測試WLBI。。該燒機測試WLBI的細節將會在第8圖至第11圖中作描述。順便一

18 1345239 提在/又有限制為晶圓狀態下，該記憶體MEM可以在晶片狀態或者包封狀態下連接至該L SI測試器LTST。第8圖顯示在第一實施例之測試模式中之記憶體MEM • 的運作。在這例子中，藉著測試模式設定電路14的設定， 5僅測試控制訊號TESZ1被作動成高邏輯位準，而記憶體 MEM執行-個第—應力測試TEST1。在該第一應力測試TEST1中，在第2圖中所示的主字解碼器MWD與在第3圖中所示的偽主字解碼器dmwd在測試 • 控制訊號TESZ1的作動期間作動所有該等主字線 10 MWLX0-31和所有該等偽主字線DMWL〇1。在第丨圖中所不的核心控制電路12響應於該存取命令CMD (讀取命令或者寫入命令）來作動該字線作動訊號WLZ。該存取命令CMD 是從在第6圖中所示的控制器CNT或者在第7圖中所示的 LSI測試器LTST供應出來。順便一提，藉由把起動/結束該 15測試的測试模式命令TMD供應到該核心控制電路12，該字線作動訊號WLZ可以與該測試模式命令τ MD同步地被作 ® 動。在該測試控制訊號TESZ1的作動期間，在第2圖中所示的真四分之一驅動器QDRV與字線作動訊號WLZ同步地分 20別作動以偶數編號的真字線WL和以偶數編號的傷字線 DWL。當存取命令CMD被供應時該等字線WL,DWL的作動持續。因此，該等字線WL，DWL是隔行被作動，而應力是分別被施加在一對字線WL/WL，WL/DWL, DWL/DWL之間。

19 / S 1345239 在本發明中’應力是施加在位於最外側的真字線WL〇與偽字線DWL7之間，因此在真字線WLO上的應力測試必定會被執行。特別地’以偶數編號之偽字線DWL的作動時間和以偶數編號之真字線WL的作動時間是與字線作動訊號 5 WLTZ的作動時間相等。即，字線DWL，WL的作動時間是彼此相等。此外，次-字驅動器SWD，DSWD的電路結構是彼此相同。據此，真字線WL與偽字線DWL的訊號波形會被造成相等，而相同的電壓應力會被施加到佈設在記憶體胞元陣列ARY之内側的字線WL和佈設在記憶體胞元陣列ary之 10 外側的字線WL相同的時間長度。第9圖顯示在第一實施例之測試模式中記憶體μ E M的另一個運作。與在第8圖相同之運作的詳細描述是被省略。在這實施例中，藉著測試模式設定電路14的設定，僅測試控制訊號TESZ2被作動成高邏輯位準，而記憶體mem執行 15 —個第二應力測試TEST2。而且，在第二應力測試TEST2中，響應於測試控制訊號TESZ2的作動，所有該等主字線MWLX0-31和所有該等偽主字線DMWL0-1是被作動。然後，存取命令CMD是從在第 6圖中所示的控制器CNT或者在第7圖中所示的LSI測試器 20 LTST供應到記憶體MEM，而字線作動訊號WLZ被作動。順便一提，藉由供應起動/結束測試的測試模式命令TMD到該核心控制電路12，字線作動訊號WLZ會與測試模式命令 TMD同步地被作動。在測試控制訊號TESZ2的作動期間，四分之一驅動器

20 1345239 QDRV與字線作動訊號WLZ同步地作動以奇數編號的真字線WL和以奇數編號的偽字線DWL。當存取命令cmd被供應時該等字線WL,DWL的作動持續。因此，該等字線 WL’DWL是隔行被作動，而應力是分別被施加在一對字線 5 WL/WL，WL/DWL，DWL/DWL之間。因此，與在第8圖中相同的效果會被得到。第10圖顯示在第一實施例之測試模式中該記憶體 MEM的另一個運作。與在第8圖中之相同之運作的詳細描述是被省略。在這例子中，藉著測試模式設定電路14的設 10定，僅測試控制訊號TESZ3被作動成高邏輯位準，而記憶體MEM執行一個第三應力測試TEST3。而且在第二應力測试TEST3中，響應於測試控制訊號TESZ3的作動’所有該等主字線MWLX0-31和所有該等偽主子線DMWL0-1是被作動。然後，存取命令CMD被供應到 15記憶體MEM，而字線作動訊號Wlz被作動。在測試控制訊號TESZ3的作動期間，真四分之一驅動器QDRV與字線作動訊號WLZ同步地作動所有真字線WL 和偽字線DWL。當存取命令CMD或者測試模式命令TCMD 被供應時該等字線WL，DWL的作動持續。因此，應力分別 20被施加在該等字線wl，dwl與該等記憶體mc，dmc之間。特別地，應力是被施加到記憶體胞元河(：，〇]^(：：之轉移電晶體的閘極。而且，應力是被施加在相鄰的字線Wl/wl， WL/DWL，DWL/DWL之間（遷移的加速測試）。而且，在第 10圖中，真字線WL與偽字線DWL的波形是相同，因此相同

21 的電壓應力能夠被施加到佈設在記憶體胞元陣列ARY之内铡的字線WL和佈設在記憶體胞元陣列ARY之外側的字線 WL相同的時間長度。第11圖顯示第一實施例之測試方法的流程。這流程是

5 I 由，例如，在第6圖中所示的控制器CNT或者在第7圖中所示的LSI測試器LTST執行。該測試能夠對在晶片狀態或者封裝狀態的個別記憶體MEM執行，或者可以對在晶片狀態的記憶體MEM執行。首先，在步驟sio中，執行第一應力測試TEST1的測試 1〇模式命令TMD是被供應到該測試模式設定電路14。藉著測試模式設定電路14的設定，在第8圖中所示的第一應力測試 TEST1是在步驟S12中執行。然後，在步驟S14中，執行第二應力測試TEST2的測試模式命令TMD被供應到該測試模式設定電路14，而在第9 15圖中所示的第二應力測試TEST2是在步驟S16中執行。隨後，在步驟S18中，執行第三應力測試TEST3的測試模式命令TMD被供應到測試模式設定電路14，而在第1〇圖中所示的第二應力測试TEST3是在步驟；§20中執行。其後，在步驟S22中，寫入命令WD被供應到記憶體 20 MEM，而預定形態的資料是被寫入所有該等記憶體胞元 MC。在這裡，預定形態是為，例如，一個全部，，〇，，形態、一個全部1开九態、一個行進形態、或其類似。然後，讀取命令RD被供應到記憶體MEM，而資料是從所有該等記憶體 MC讀取出來。如果讀取資料與一個期待值（寫入資料）匹配 22 1345239 的話，這個記憶體MEM是被，決定為良好產品。如果讀取資料不與期待值匹配的話，這個記憶體MEM是被決定為不良產品。即，燒機測試被執行。順便一提，在該測試中，取代執行所有該等應力測試TEST1 -3，至少該等應力測試 5 TEST1-3中之任一者會被執行。如上所述’在該第一實施例中，藉由使用是為共用時序訊號的字線作動訊號WLTZ來驅動該真字線WL和該偽字線DWL ’真字線WL和偽字線DWL的波形能夠被造成相同。據此’相同的電壓應力能夠被施加到佈設在記憶體胞 10 元陣列ARY之内側的字線WL和佈設在記憶體胞元陣列 ARY之外側的字線WL相同的時間長度。該應力測試能夠在相同的條件下執行，因此該真字線WL和與該偽字線DWL 相鄰的真記憶體胞元MC能夠被完全估算。這能夠防止故障發生。即，半導體記憶體MEM的可靠度能夠被改進。 15 由於從標準運作模式到測試模式的變換是藉由存取該測試模式設定電路14來被執行，像是測試模式電極般的外部電極不必被形成。與像是電晶體般的裝置比較起來，外部電極(焊墊）具有較大的佈局面積。此外，隨著半導體技術進步’焊墊的面積傾向於變得相當大。因此，在記憶體MEM 20 之晶片尺寸上因測試焊墊而起的增加能夠被防止。藉由響應於位址AD來作動該等測試控制訊號TESZ1 -3 中之任一者，測試種類數目被增加的情況在沒有命令順序被改變之下亦能夠被輕易處理。例如，在測試記憶體mem 或其類似之記憶體控制單元MCNT之邏輯上的改變變成不 / \ να/ 23 1345239 必要。此外測試模式設定電路14被包括在設定記憶體 MEM之運作規格的模式暫存器内是變成有可能的。第12圖顯示本發明的第二實施例。相同的標號是用來 . 標示與在第一實施例中所述之那些相同的元件，而且其之 5 詳細描述是被省略。在這實施例中，一個測試模式設定電路14 A和一個記憶體核心2 〇 A是被形成取代第一實施例的測試模式設定電路14和記憶體核心20。其他的結構是與在第一實施例中的相同。

• 該測試模式設定電路14A是藉由把響應於位址AD 10 (RAD，CAD ;第二外部訊號）來作動一個測試控制訊號 TESZ4的功能加入到第一實施例之測試模式設定電路14之功能來被構成。例如，當十六進位之”04”的行位址CAD是與測試模式命令TMD—起供應時，測試模式設定電路μα 作動該測試控制訊號TESZ4。藉著測試控制訊號TESZ4的作 15動，一個第四應力測試被執行。該第四應力測試是為一個干擾應力測試，在其中，僅該等真字線WL或者該等偽字線 ® DWL中之一者被作動來估算相鄰字線WL，DWL之電壓改變對耦合等等的影響。順便-提’由測試控制訊號TESZ1-3之作動所執行的應 20力測試TEST1_3是與在第一實施例中的那些相同（第8_1〇圖）。除了真字解碼器WDEC與偽字解碼器〇”〇£€的結構與在第一實施例中的那些不同之外’記憶體核心2 〇 A是與第一實施例的記憶體核心20相同。第13圖顯示在第12®中所示之真字解μ wmc的本 24 / r·» 1345239 質部份。該字解碼器WDEC是藉由把一個開關電路§W1置於連接到主字線MWLX0-2之主字解碼器MWD的輸出來被構成。其他的結構是與第一實施例之字解碼器WDEC的那些相同^ 5 該開關電路SW1在測試控制訊號TESZ4的不作動期間 (在標準運作模式期間或者在應力測試TEST1-3期間）把從 ***字解碼器MWD輸出的主字線訊號MWLX1-2輸出到真次-字解碼器SWD。該開關電路SW1在測試控制訊號TESZ4 的作動期間（在第四應力測試期間）把從***字解碼器MWD 10 輸出的主字線訊號MWLX1-2輸出到偽次-字解碼器DSWD 作為偽字線訊號DMWLX0-1。該開關電路SW1之末級緩衝器（反相器）的驅動能力是全部相同。順便一提’實際上’要使應力測試TEST1-3的功能有效’從開關電路SW1輸出的偽主字線訊號DMWLX0-1是經 15 由偽主字解碼器DMWD來輸出到偽次·字解瑪器DSWD。該等偽主字解碼器DMWD在測試控制訊號TESZ1-3的作動期間作動所有該等偽主字線訊號DMWLX0-1並且在測試控制訊號TESZ4的作動期間從開關電路SW1輸出該等偽主字線訊號 DMWLX0-1。 2〇在這實施例中，第四應力測試TEST4是在測試模式期間執行，在該測試模式中，測試模式設定電路14A作動該測試控制訊號TESZ4。當選擇主字線MWLX1或MWLX2的列位址RAD (第一位址）是在第四應力測試TEST4期間被供應時，偽主字線DMWLX0或DMWLX1是代替主字線MLX1-2 25 1345239 來被作動。藉此，當第一位址在第四應力測試TEST4期間被供應時，偽字線DWL中之任一者是依據列位址RAD的下面兩個位元來被選擇地作動。然後，資料是輸入到偽記憶體胞元DMC/從偽記憶體胞元DMC輸出。即，開關電路SW1 5的轉移電晶體和記憶體胞元MC，DMC作用如一個資料控制電路’其免除在資料輸入/輸出電路18與真記憶體胞元Mc 之間的連接並且把資料輸入/輸出電路18連接至偽記憶體胞元DMC。另一方面，當第一位址以外的列位址RAD是在第四應 10力測試TEST4期間被供應時，主字線MWLX1-2之外的主字線MWLX是被作動。如上所述，次_字解碼器SWD和偽字解碼器DSWD根據來自在第6圖或第7圖中所示之記憶體控制單元MCNT的列位址RAd來一條一條地驅動該等字線 WL’DWL。

15 在該第四應力測試TEST4中，真字線WL和偽字線DWL 是與字線作動訊號WLTZ同步地由共用***字解碼器MWd 作動。真字線WL與偽字線DWL的作動時序是彼此相同。因此，干擾應力測試能夠在完全相同的條件下對佈設在記憶體胞元陣列ARY之内㈣的字線呢和佈設在記憶體胞元陣 20列ARY之外側的字線WL執行。換句話說，對佈設在記憶體胞几陣列ARY之外狀字線WL的應力測試會被徹底地執行。如上所述，在第二實施例中，與在以上第一實施例中相同的效果能夠被得到。此外，在這實施例中，像是被〜 26 1345239 條一條地作動之真字線WL和偽字線DWL之作動時序般的測试條件能夠被造成彼此相等。因此，干擾應力測試能夠與字線WL之位置無關地在完全相同的條件下執行。第14圖顯示本發明的第三實施例。相同的標號是用來 5 標示與在第一實施例中所述之那些相同的元件，而且其之詳細描述是被省略。在這實施例中，一個記憶體核心2〇B 是代替第一實施例的記憶體核心20來被形成。此外，一個選擇熔絲電路22B、一個冗餘熔絲電路24B、一個位址比較電路26B、和一個冗餘選擇電路28B是被新近形成。其他的 10 結構是與在第一實施例中的相同。順便一提，要以記憶體核心2 0 B代替第二實施例的記憶體核心2 0並且進一步新近形成選擇熔絲電路22B、冗餘熔絲電路24B、位址比較電路 26B、和冗餘選擇電路28B亦是有可能的。記憶體核心20B是藉由加入冗餘控制電路RCNT1、冗 15 餘字解碼器RWDEC、冗餘記憶體胞元RMC、和連接至冗餘記憶體胞元RMC的冗餘字線RWL來被構成。冗餘熔絲電路24B (第一冗餘記憶體電路）包括一個炼絲’其儲存一個表示具有故障之字線WL的冗餘列位址 RRAD (缺陷位址）。該冗餘熔絲電路24B依據熔絲的程式規 20劃狀態來輸出冗餘列位址RRAD。該選擇熔絲電路22B (第二冗餘記憶體電路）包括一個溶絲，其儲存表示一個故障存在於該冗餘字線RWL或者該冗餘記憶體胞元rmc的缺陷資訊。該選擇熔絲電路2 2 B依據熔絲的程式規劃狀態來輸出 —個選擇訊號SEL。當該熔絲不被程式規劃時該選擇熔絲電

27 1345239 路22B不作動該選擇訊號SEL，而當該熔絲被程式規劃時作動該選擇訊號SEL。被不作動的選擇訊號SEL表示當故障被解除時該冗餘字線RWL被使用。被作動的選擇訊號SEL表示當故障被解除時冗餘字線DWL被使用。 5 該位址比較電路26B在列位址RAD與冗餘列位址 RRAD匹配時輸出一個冗餘致能訊號REN。當該冗餘致能訊號REN被作動時，冗餘選擇電路28B響應於選擇訊號SEL來輸出一個冗餘選擇訊號RSEL或者一個偽選擇訊號DSEL。該冗餘控制電路RCNT1禁止對應於儲存在冗餘熔絲電 10路24B中之缺陷位址之真字線WL的驅動並取而代之致使冗餘字線RWL的驅動《此外，當表示在冗餘字線RWL中之故 P早的缺陷資訊是儲存在冗餘溶絲電路22B中時，取代冗餘字線RWL，冗餘控制電路RCNT1致使偽字線DWL的驅動。即，當接收冗餘選擇訊號RSEL時，取代真字線WL·，記憶 15體核心20B作動冗餘字線RWL而當接收偽選擇訊號RSEL 時，取代冗餘字線RWL，作動偽字線DWl。冗餘記憶體胞元RMC具有與真記憶體胞元1^1(：相同的形狀和特性。在11實施例中’當一個故障存在於該真字線WL或者該真έ己憶體胞元MC内時，故障是藉由使用冗餘字線1^¥]^來被 20解除。此外，當一個故障存在於冗餘字線RWL或者冗餘記憶體胞元RMC時，故障是藉由使用偽字線DWL (在第3圖中所不的DWL4-7)來被解除。對偽字線DWL4 7的應力估算是在與真字線W L相同的條件下由在第一實施例中所述的應力測试TEST1-3執行。因此，偽字線DWL4_7能夠被使用代 28 1345239 替真字線WL。即，偽字線DWL4-7能夠被使用代替冗餘字線RWL來解除故障。順便一提，當數條冗餘字線RWL被形成時’對應於個別之冗餘字線RWL的數個選擇訊號SEL可以從選擇溶絲電路22B輸出。藉此，數條偽字線DWL能夠 5被使用代替數條冗餘字線RWL。這適用於稍後描述的第四和第五實施例。如上所述，在第三實施例中，與在第一實施例中相同的效果能夠被得到。此外，在這實施例中，當一個故障存 ® 在於冗餘字線RWL或者冗餘記憶體胞元RMC内時，故障能 10 夠利用偽字線DWL來被解除。因此，記憶體MEM的良率能夠被改進。第15圖顯示本發明的第四實施例。相同的標號是用來標示與在第一和第三實施例中所述之那些相同的元件，而且其之詳細描述是被省略。在這實施例中，一個測試模式 15 設定電路14C、一個位址比較電路26C、和一個冗餘選擇電路28C是被形成代替第三實施例的測試模式設定電路14、位鲁址比較電路26B、和冗餘選擇電路28B。其他的結構是與在第三實施例中的相同。該測試模式設定電路14C是藉由加入響應於位址AD 20 (RAD，CAD :第二外部訊號）來作動開關控制訊號 S W C1，S W C 2的功能加入第一實施例之測試模式設定電路 14的功能來被構成。當接收開關控制訊號SWC1的作動時，不管在列位址RRAD，RAD之間的比較結果，該位址比較電路26C強迫地輸出該冗餘致能訊號REN。當接收開關控制訊

29 號SWC2的作動時’不管該選擇訊號SEL，該冗餘選擇電路 26C強迫地輸出該偽選擇訊號DSEL。藉此，在熔絲電路 22B，24B被程式規劃之前，真字線WL能夠藉著測試模式設定電路14C的設定來由冗餘字線RWL或者偽字線Dwlr 替。如上所述’在第四實施例中，與在以上第一和第三實施例中相同的效果能夠被得到。此外’在這實施例中，在熔絲電路22B，24B被程式規劃之前真字線WL能夠由冗餘字線RWL或者偽字線DWL代替，因此字線RWL，DWL和記憶體胞元RMC，DMC的運作能夠在熔絲電路22B，24B被程式規劃之前被事先地確認。第16圖顯示本發明的第五實施例。相同的標號是用來標示與在第一和第三實施例中所述之那些相同的元件，而且其之詳細描述是被省略。在這實施例中，一個測試模式設定電路14D、一個選擇熔絲電路22D、和一個冗餘熔絲電路24D是被形成代替第三實施例的測試模式設定電路14、選擇熔絲電路22B、和冗餘熔絲電路24B。其他的結構是與在第三實施例中的相同。該測試模式設定電路14D是藉由把響應於位址AD (RAD，CAD :第二外部訊號）來作動切斷控制訊號 CUT1，CUT2的功能加入到第一實施例之測試模式設定電路 14的功能來被構成《當接收該切斷控制訊號CUT1的作動時，不管熔絲的程式規劃狀態，該冗餘熔絲電路24D強迫地輸出預定的冗餘列位址RRAD。當接收切斷控制訊號CUT2 1345239 的作動時，不管熔絲的程式規劃狀態，選擇熔絲電路22D 強迫地作動該選擇訊號SEI^藉此，在熔絲電路22D，24D被程式規劃之前’真字線^¥1^藉著測試模式設定電路l4D的設定而能夠由冗餘字線RWL或者偽字線DWL代替。 5 如上所述，在第五實施例中，與在以上第一、第三、和第四實施例中相同的效果能夠被得到。第W圖顯示本發明的第六實施例。相同的標號是用來標示與在第一實施例中所述之那些相同的元件而且其之詳細描述是被省略。在這實施例中，一個測試模式設定電 10路14E、一個核心控制電路12E、和一個記憶體核心20E是被形成代替第一實施例的測試模式設定電路14、核心控制電路12、和s己憶體核心2〇。其他的結構是與在第三實施例中的相同。該測試•模式電路14E響應於測試模式命令TMD 15 (CMD .第一外部訊號）來把記憶體MEM的運作模式從標準運作模式變換成測試模式並且響應於與測試模式命令TMD 一起供應的位址AD (RAD，c AD:第二外部訊號）來作動測試控制訊號TESZ5-7中之任一者。例如，當十六進位之〇5”、”06”的行位址CAD是與測試模式命令TMD一起供 2〇應時，測試模式設定電路14E分別作動該等測試控制訊號 TESZ5-6 ’而當十六進位之”FF，’的行位址CAD被供應時，把運作模式從測試模式變換成標準運作模式。該核心控制電路12£是藉由把響應於列位址RAD來輸出開關控制訊號BT (在第19圖令所示的BT1BT2，或其類似）的功能加入第一實 S > 31 施例的核心控制電路12來被構成。該記憶體核心2 Ο E包括記憶體胞元陣列A RY、字解碼器 WDEC、真感應放大器SA、偽感應放大器DSA、真行開關 CSW、偽行開關DCSW、真預充電電路PRE、偽預充電電路 DPRE、行解碼器CDEC、讀取放大器RA、和寫入放大器 WA。該記憶體胞元陣列ARY包括數個真記憶體胞元MC和偽記憶體胞元DMC、連接至在圖式中之橫向方向上排列之記憶體胞元MCJDMC的字線WL、連接至在圖式之縱向方向上排列之記憶體胞元MC的位元線BL,/BL、和連接至在圖式之縱向方向上排列之偽記憶體胞元DMC的偽位元線 DBL，/DBL。該等記憶體MC，DMC是如同在第一實施例中一樣彼此被形成成相同形狀並且具有相同的特性。該字解碼器WDEC把列位址RAD解碼俾可選擇該等字線WL中之任一者。在標準運作模式期間該感應放大器sa 把在被讀取到位元線對BL，/BL之資料訊號之間之訊號量上的差放大。在測試模式期間該感應放大器SA響應於該等測試控制訊號TESZ5-6來把一個高位準電壓與一個低位準電壓中之一者和另一者供應到該位元線BL和該位元線/BL。在測試模式期間該偽感應放大器D S A響應於測試控制訊號 TESZ5-6來把該高位準電壓與該低位準電壓中之一者和另一者供應到該偽位元線DBL和該偽位元線/BL。該感應放大器SA和該偽感應放大器與該共用感應放大器作動訊號LEZ 同步地運作。該行開關CSW是響應於行位址CAD來被選擇地打開， 1345239 並且在標準運作模式期間把對應於行位址CAD的位元線 BL，/BL連接到該讀取放大器RA和該寫入放大器WA。該行開關CSW在測試模式期間是經常關閉。不管運作模式，該 . 偽行開關DCSW是經常關閉。該預充電電路PRE和該偽預充 5 電電路DPRE在字線WL和感應放大器SA，DSA的不作動期間把預充電電壓VPR供應到位元線解碼器CDEC、該讀取放大器SA、和該寫入放大器WA具有與在第一實施例中之那些相同的電路結構。 • 第18圖顯示在第17圖中所示之記憶體核心20E之本質 10 部份的輪廓。在這實施例中，例如，四個偽位元線對 DBL，/DBL (DBL0-3，/DBL0-3)是被佈設。該等感應放大器 SA，DSA是由佈設在兩側的位元線對BL，/BL，DBL，/DBL共享（一個分旱感應放大糸統）。該等位元線對 BL，/BL，DBL，/DBL的導線間隔是全部相同。 15 第19圖顯示一個由在第18圖中之粗虛線框所顯示之區域的細節。該等感應放大器SA，DSA、該等行開關 ® SCW，DSCW、和該等預充電電路pre，DPRE是與在第5圖中的那些相同而且彼此具有相同的電路結構。在這實施例中’該感應放大為SA，DSA疋由兩個分別在圖式之左方/右 2〇方延伸的位元線對BL，/BL(或者DBL，/DBL)共享。因此，選擇地把感應放大器SA，DSA連接到位元線對BL，/BL (或者 DBL，/DBL)的連接開關BT是被置放。當接收高邏輯位準開關控制訊號BT1 (或者BT2)時，連接開關bt把其之對應之記憶體胞元陣列ARY的位元線對bl，/BL和DBL,/DBL連接到 33 感應放大器SA和DSA» 在感應放大器作動訊號PSA，NSA的作動期間該感應放大器SA執行放大運作。在感應放大器作動訊號DPSA,DNSA 的作動期間該感應放大器DSA執行放大運作。該等感應放大器作動訊號PSA，NSA和DPSA,DNSA是與感應放大器作動訊號LEZ的作動同步地被作動。第2 0圖顯示在第六實施例之測試模式中該記憶體 MEM的運作。在這實施例中’藉著測試模式設定電路14£ 的設定’運作模式是從標準運作模式變換成測試模式，而且僅該測試控制訊號TESZ5被作動成高邏輯位準。該記憶體MEM響應於，例如，來自在第6圖或者第7圖中所示之記憶體控制單元MCNT的存取命令來執行一個第五應力測試。響應於該存取命令（寫入命令’例如），該預充電控制訊號BRS被不作動成低邏輯位準，而字線WL被作動。要被作動之字線WL的數目可以是對應於列位址rAd的數目，或者所有的字線WL會被作動。順便一提，當無應力施加到記憶體胞元MC和DMC時，字線WL不會被作動。在這情況中，藉由供應起動/結束測試的測試模式命令TMD到核心控制電路12E，該感應放大器作動訊號LEZ是與測試模式命令 TMD同步地被作動。其後’該等感應放大器SA，DSA是與感應放大器作動訊號LEZ同步地在相同的時序被作動。該真感應放大器sa分別把一個高電壓位準和一個低電壓位準施加到該等位元線 1345239 BL (像是BL0-3般)和/BL (像是/BL0-3般）。該偽感應放大器 D S A分別把該高電壓位準和該低電壓位準施加到位元線 DBL· (像是DBL0-3般)和/DBL (像是/DBL0-3般）。即，該真 • 感應放大器SA作用如一個把應力電壓施加到真位元線 5 BL，/BL的真驅動器。偽感應放大器DSA作用如一個把應力電壓施加到偽位元線DBL,/DBL的偽驅動器。因此，高電壓位準和低電壓位準是交替地施加到位元線 BL，/BL，DBL,/DBL，而因此對位元線81^81^)81^，/08[的應 • 力測試被執行。 10 順便一提’為了把高電壓位準和低電壓位準供應到位元線8[，/；61^081^，/〇8[，在感應放大器$八，〇8八的運作被開始之前該等位元線BL，DBL是暫時連接到高電壓線。在感應放大器SA，DSA的運作被開始之前該等位元線/BL，/DBL是暫時連接到低電壓線。因此，記憶體核心20E具有選擇地把 15 位元線BL，/BL，DBL,/DBL連接至高電壓線或低電壓線的開關。 ® 藉著第五應力測試TEST5，應力被施加在位於最外側

的真位元線BL0與偽位元線/DBL3之間，因此對該真位元線 BL0的應力測試會被確實執行。特別地，真感應放大器SA 20 和偽感應放大器DSA具有相同的電路結構，而這些感應放大器SA，DSA的作動時間是由共用感應放大器作動訊號 LEZ決定。即，該等感應放大器SA,DSA的作動時間是彼此相同。據此，如同在第一實施例中一樣，相同的電壓應力會被施加到佈設在記憶體胞元陣列ARY之内側的位元線BL 35 1345239 和佈設在記憶體胞元陣列ARY之外側的位元線BL相同的時間長度。順便一提，雖然未特別顯示，當僅一個測試控制訊號 TESZ6是藉著測試模式設定電路14E的設定來被作動成高 5 邏輯位準時，一個第六應力測試TEST6被執行。在該第六應力測試TEST6中，與第20圖相反，該真感應放大器SA分

別施加低電壓位準和高電壓位準到位元線BL和/BL。該偽感應放大器DSA分別把低電壓位準和高電壓位準施加到偽位元線DBL和/DBL。即，高電壓位準和低電壓位準是交替 10 地施加到該等位元線BL,/BL,DBL,/DBL。第21圖顯示第六實施例之測試方法的流程。這流程是，例如’由在第6圖中所示的控制器CNT或者在第7圖中所不的LSI測試器LTST執行。該測試可以對處在晶片狀態或者封裝狀態的個別記憶體MEM執行，或者可以對處在晶 15圓狀態的記憶體MEM執行。

^首先，在步驟330中，執行第五應力測試TEST5的測試模式命令TMD是供應到測試模式設定電路ME。藉著測試模式設定電路ME的設定，在㈣圖中所示的第五應力測試 TEST5是在步驟S32中執行。 20 然後，在步驟S34中 ’·〜〜1 1 *執行第六應力測試TEST6的測試 =式命令TMD是供應到測試模式設定電路ME，而第六應力 ^TEST6是在步獅6中執行。隨後，在步驟咖中，如 2第-實施财的步驟S22中—樣⑻丨圖），寫入運作和貝運作是被執打而記憶體MEM是為良好產品抑或是為 36 1345239 不良產品的決-定是被作成。如上所述’在第六實施例中，與在以上第一實施例中相同的效果會被得到。特別地’應力會被確實地施加到位 . 元線 BL，/BL。 5 第22圖顯示本發明的第七實施例。相同的標號是用來標示與在第一和第六實施例中所述之那些相同的元件，而其之詳細描述是被省略。在這實施例中，一個測試模式設定電路14F和一個記憶體核心20F是被形成代替第六實施例 • 的測試模式設定電路14E和記憶體核心2〇E。其他的結構是 10 與在第一實施例中的相同。該測試模式設定電路14F是藉由把響應於位址ad (RAD’CAD :第二外部訊號）來作動一個測試控制訊號 TESZ7的功能加入到第六實施例之測試模式設定電路14E 的功能來被構成。例如’當十六進位之”〇7”的行位址CAD 15與測試模式命令tmd—起供應時，測試模式設定電路14F 作動該測試控制訊號TESZ7。一個第七應力測試是藉著測 ® 試控制訊號TESZ7的作動來被執行。該第七應力測試是為一個測試’在其中’該偽位元線對DBL，/DBL是被選擇代替由行位址CAD所選擇的真位元線對BL，/BL*資料是輸入到 20偽記憶體胞元DMC/從偽記憶體胞元MC輸出。順便一提，藉著測試控制訊號TESZ5-6之作動所執行的應力測試TEST5-6是與在第六實施例中的相同。除了行解碼器CDEC的結構是與第六實施例的那個不同之外，記情體校心20F是與第六實施例的記憶體核心2〇c相同。 37 1345239 第23圖顯示在第22圖中所示之行解碼器cdec的本質部份。該行解碼器CDEC是藉由把—個開關電路㈣置於被連接到行選擇線CL0-2之行解碼說败的輸出來被構成。其他的結構是與第-實施例之行解碼⑼咖的那些相同。 5 ㈣試控制訊號TESZ7的不作動期間（在標準運作模式期間或者在應力測試丁飢5_6期間）該開關電路顯把從行解碼器CDEC輸出的行選擇訊號CL〇_2輸出到行開關 CSW。在測試控制訊號TESZ7的作動期間（在應力測試 TEST7期間）該開關電路SW2把從行解碼器CDEC輸出的行 10選擇訊號0^1-^輸出到偽行開關DCSW作為偽行選擇訊號 DCL2-3。該等偽行選擇訊號DCL2_3分別被供應到對應於偽位元線對DBL2，/DBL2和DBL3，/DBL3的偽行開關DCSW。末級緩衝器（反相器）的驅動能力是全部相同。在這實施例中，在測試模式期間第七應力測試TEST7 15被執行，其中，測試模式設定電路14F作動該測試控制訊號 TESZ7。當選擇行選擇線CL1或CL2的行位址CAD (第一位址)在第七應力測試TEST7期間被供應時，該等偽行選擇訊號DCL0-1是分別被作動，代替該等行選擇訊號CL1_2。另一方面，當第一位址之外的行位址CAD在第七應力測試 20 TEST7期間被供應時，行選擇線CL1_2之外的行選擇線CL 被作動。如上所述’行解碼器CDEC響應於來自在第6圖或第7圖中所示之記憶體控制單元MCNT的行位址CAD來驅動真位元線對BL，/BL或者偽位元線對DBL，/DBL。當第一位址在第七應力測試TEST7期間被供應時，該 38 等偽行選擇線DCL2-3中之任.一者是響應於行位址CAD來被選擇地作動。然後，資料是根據列位址尺八〇來輸入到連接至偽位元線DBL2，/DBL2或DBL3，/DBL3的偽記憶體胞元 DMC/從連接至偽位元線DBL2,/DBL2或DBL3，/DBL3的偽記憶體胞元DMC輸出。即，開關電路SW2和行開關 CSW，DCSW作用如一個資料控制電路，其解除在資料輸入/ 輸出電路18與真記憶體胞元MC之間的連接並且把資料輸入/輸出電路18連接到偽記憶體胞元DMC。該第七應力測試使得把資料輸入到該連接至與佈設在記憶體胞元陣列ARY之最外側之真位元線對BLO，/BLO之偽位元線對DBL3，/DBL3的偽記憶體胞元DMC/從該連接至與佈設在記憶體胞元陣列ARY之最外側之真位元線對 BLO，/BLO之偽位元線對DBL3，/DBL3的偽記憶體胞元DMC 輸出是有可能的。藉由在第五或第六應力測試TEST5-6之前藉第七應力測試TEST7把資料寫入到偽記憶體胞元DMC，當有一個希望值的資料是被保持在相鄰的偽記憶體胞元 DMC内時一個對該真位元線對BLO，/BLO的應力測試能夠被執行。此外，藉由在第五或第六應力測試TEST5-6之後藉第七應力測試TEST7來從偽記憶體胞元DMC讀取資料，對偽記憶體胞元D M C之第五或第六應力測試的影響能夠被估算。

如上所述，在第七實施例中，與在以上第一、第二、和第六實施例中相同的效果能夠被得到《此外，在這實施例中，資料能夠被寫入到該與佈設在記憶體胞元陣列ARY 1345239 之最外側之真位元線對BL〇,/BL〇相鄰的偽記憶體胞元 DMC/從該與佈設在記憶體胞元陣列ary之最外側之真位 το線對BLO，/BLO相鄰的偽記憶體胞元DMC讀取，因此一個詳細的應力測試能夠被執行·。 5 第24圖顯示本發明的第八實施例。相同的標號是用來標示與在第一和第六實施例中所述之那些相同的元件，而其之詳細描述是被省略。在這實施例中，一個記憶體核心 20G是被形成代替第六實施例的記憶體核心2〇E。此外，一個選擇熔絲電路22G、一個冗餘熔絲電路24G、一個位址比 10較電路26G、和一個冗餘選擇電路28(}是被新近形成。其他的結構是與在第六實施例中的相同。順便一提，要以記憶體核心20G代替第七實施例的記憶體核心2〇f且進一步新形成選擇熔絲電路22G、冗餘熔絲電路24G、位址比較電路 26G、和冗餘選擇電路28G亦是有可能的。 15 該記憶體核心20G是藉由加入冗餘控制電路RCN2、冗餘感應放大器RSA、冗餘行開關RCSW、冗餘預充電電路 RPRE、冗餘記憶體胞元RMC、和連接到冗餘記憶體胞元 RMC的冗餘位元線對RBL,/RBL來被構成。該冗餘熔絲電路24G (第一冗餘記憶體電路）包括一個 20 熔絲’其儲存一個表示具有故障之真位元線對BL，/BL的冗餘行位址RCAD (缺陷位址）。該冗餘熔絲電路24G根據熔絲的程式規劃狀態來輸出冗餘行位址R C A D。該選擇熔絲電路 22G (第二冗餘記憶體電路）包括一個熔絲，其儲存表示故障存在於冗餘位元線對RBL,/RBL或冗餘記憶體胞元RMC内

40 1345239 的缺陷資訊。該選擇熔絲電路22G根據熔絲的程式規劃狀態來輸出選擇訊號S E L。當熔絲未被程式規劃時該選擇熔絲電路22G不作動該選擇訊號SEL，而當熔絲被程式規劃時作動該選擇訊號SEL。被不作動的選擇訊號SEL表示冗餘位元線 5在故障被解除時被使用。被作動的選擇訊號 SEL表示偽位元線對DBL，/DBL在故障被解除時被使用。該位址比較電路26G在行位址CAD與冗餘行位址 RCAD&配時輸出冗餘致能訊號REN。當冗餘致能訊號REN 被作動時，冗餘選擇電路28G響應於選擇訊號SEL來選擇冗 10 餘選擇訊號RSEL或者偽選擇訊號DSEL。該冗餘控制電路RCNT2使對應於儲存在冗餘熔絲電路 24G内之缺陷位址之真位元線對bl，/BL的驅動（資料輸入/ 輸出）失效且取而代之致使冗餘位元線對rBL，/rbl的驅動 (資料輸入/輸出）。此外，當表示在冗餘位元線對rbl，/rbl 15中之故障的缺陷資訊是儲存於冗餘熔絲電路2 2 G内時，該冗餘控制電路RCNT2致使偽位元線對DBL，/DBL的驅動代替冗餘位元線對RBL，/RBL。即，當接收冗餘選擇訊號rsEL 時該記憶體核心20G選擇冗餘位元線對RBL，/RBL代替真位元線對BL，./BL而當接收偽選擇訊號RSEL時選擇偽位元線 20對DBL，/DBL代替冗餘位元線對RBL，/RBL。該等位元線對BL，/BL，RBL，/RBL，DBL，/DBL是藉由切換行選擇訊號CL、冗餘行選擇訊號RCL、和偽行選擇訊號 DCL俾可打開行開關CSW，RCSW，DCSW來被選擇。冗餘記憶體胞元RMC具有與在第三實施例中之真記憶體胞元相同 41 的形狀和特性。在1^實知例巾田故障存在於真位元線對肌肌或真記憶體胞元MC時，該故障是藉由使用冗餘位元線對 RBL，/RBL來被解除。此外，#故障存在於冗餘位元線對 5 RBL，/RBL或冗餘記憶體胞元讀叫，該故障是藉由使用偽位το線對DBL，/DBL來被解除。對偽位元線對dbl，/dbi^ 應力估鼻疋在與真位元線對bl，/bl之條件相同的條件下由在第六實施例中所述之應力測試TEST5_6執行。因此，偽位元線對DBL，/DBL能夠被使用代替冗餘位元線對RBL /RBL 10 來解除故障。順便一提，當數個冗餘位元線對RBL,/RBL被形成時，數個對應於個別之冗餘位元線對RBL,/RBL的選擇訊號SEL 會從選擇熔絲電路22G輸出。藉此，數個偽位元線對 DBL,/DBL能夠被使用代替該數個冗餘位元線對 15 RBL，/RBL。這適用於在稍後作描述的第九和第十實施例。如上所述，在第八實施例中，與在以上第一和第六實施例中相同的效果會被得到。此外，在這實施例中，當故障存在於冗餘位元線對RBL，/RBL或者冗餘記憶體胞元 RMC時，該故障能夠利用偽位元線對DBL,/DBL來被解除。 20 因此，記憶體MEM的良率能夠被改進。第25圖顯示本發明的第九實施例。相同的標號是用來標示與在第一、第六、和第八實施例中所述之那些相同的元件，而其之詳細描述是被省略。在這實施例中，一個測試模式設定電路14H、一個位址比較電路26H、和一個冗餘 42 1345239 選擇電路28H是被形成代替第八實施例的測試模式設定電路14E、位址比較電路26G、和冗餘選擇電路28G。其他的結構是與在第八實施例中的相同。該測試模式設定電路14H是藉由把響應於位址ad 5 (RAD，CAD :第二外部訊號）來作動開關控制訊號 SWC1，SWC2的功能加入第六實施例之測試模式設定電路 14E的功能來被構成。當接收開關控制訊號SWC1的作動時，不管在行位址CAD，RCAD之間的比較結果，該位址比 • 較電路26H強迫地輸出冗餘致能訊號REN。當接收開關控制 10 訊號SWC2的作動時’不管該選擇訊號SEL，該冗餘選擇電路28H強迫地輸出偽選擇訊號DSEL。藉此，在熔絲電路 22G，24G被程式規劃之前’藉著測試模式設定電路14H的設定，該真位元線對BL，/BL能夠由冗餘位元線對rbl，/RBL或者偽位元線對DBL，/DBL代替。 15 如上所述，在第九實施例中，與在以上第一、第三、第六、和第八實施例中相同的效果能夠被得到《此外，在 ® 這實施例中，在熔絲電路22G，24G被程式規劃之前真位元線對BL，/BL會由冗餘位元線對RBL，/RBL或者偽位元線對 DBL，/DBL代替，因此位元線對RBL，/RBL，DBL,/DBL和記憶 2〇體胞元RMC,DCM的運作能夠在熔絲電路22G，24G被程式規劃之前被事先確認。第2 6圖顯不本發明的第十實施例。相同的標s虎疋用來標示與在第一、第六、和第八實施例中所述之那些相同的元件，而其之詳細描述是被省略。在這實施例中’ 一個測 43 1345239 試模式設定電路14J、一個選擇炫絲電路22J、和一個冗餘溶絲電路24J是被形成代替第八實施例的測試模式設定電路14E、選擇熔絲電路22G、和冗餘熔絲電路24G。其他的 . 結構是與在第八實施例中的相同。

5 該測試模式設定電路14J是藉由把響應於位址AD (RAD，CAD :第二外部訊號）來作動切斷控制訊號 CUT 1，CUT2的功能加入第八實施例之測試模式設定電絡 14E的功能來被構成。當收到切斷控制訊號CUT1的作動 • 時，不管熔絲的程式規劃狀態，冗餘熔絲電路24J強迫地輸 10出預定的冗餘行位址RCAD。當收到切斷控制訊號CUT2的作動時，不管熔絲的程式規劃狀態，選擇熔絲電路22J強迫地作動該選擇訊號SEL。藉此’在熔絲電路22J，24J被程式規劃之前’藉著測試模式設定電路14J的設定，真位元線對 BL,/BL能夠由冗餘位元線對RBL，/RBL或者偽位元線對 15 DBL，/DBL代替。如上所述’在第十實施例中，與在以上第一、第三、 ® 第六、和第八實施例中相同的效果能夠被得到。順便一提，在以上的實施例中，本發明被應用到偽 SRAM (FCRAM)的例子是被描述。本發明不被限制為這些 20 實施例。例如，本發明可應用到DRAM或者SDRAM。或者，本發明可應用到SRAM或者非揮發性半導體記憶體。在以上的實施例中，本發明被應用到處於晶圓狀態、晶片狀態、或者封裝狀態之記憶體MEM，或者安裝有該記憶體MEM之系統SYS的例子是被描述。本發明不被限制為 44 1345239 這些實施例。例如，本發明可應用到安裝有大量記憶體 MEM的系統LSI '含有記憶體MEM的CPU、或其類似。此外，藉由結合第一和第六實施例’本發明亦可應用到一個包括偽字線DWL和偽位元線對DBL,/DBL的半導體 5 記憶體。同樣地，藉由結合第二和第七實施例，該第四和第七應力測試可以被執行》藉由結合第三和第八實施例，本發明可應用到一個包括冗餘字線RWL與冗餘位元線對 RBL，/RBL的半導體記憶體。第二、第三、第七、和第八實施例可以被結合。 10 再者，第六實施例之共享感應放大器系統的記憶體核心可以被應用在第一至第五實施例。第一實施例之非共享感應放大器系統的記憶體核心可以被應用在第六至第十實施例。在以上的實施例中，數條偽訊號線DWL和數條偽訊號 15 線對DBL，/DBL被形成的例子是被描述。本發明不被限制為這些實施例。例如，僅一條偽訊號線DWL和一個偽訊號線對DBL，/DBL可以被形成。在以上第二實施例中（第13圖），開關電路SW1被置於主字解碼器MWD與次-字解碼器SWD之間的例子是被描述。 20 本發明不被限制為這實施例。例如，如在第27圖中所示，開關電路SW1可以被置於主字解碼器MWD和偽主字解碼器DMWD的輸入側。在這情況中，測試控制訊號TESZ4的邏輯是在測試控制訊號TESZ1-3的邏輯之前被併合。因此，在應力測試TEST1-3期間，主字解碼器MWD，DMWD能夠彼 45 1345239 此完全同步地運作。順便一提，藉由消除測試控制訊號 TESZ4且以一個反相器取化一個兩·輸入NOR閘，偽字線 DWL能夠被使用作為冗餘字線。 . 在以上第七實施例中（第23圖），開關電路SW2被置於行 5 開關CSW,DCSW之輸入側的例子是被描述。本發明不被限制於這實施例。例如，如在第28圖中所示，該開關電路SW2 可以被置於真行解碼器CDEC和偽行解碼器DCEDC的輸入側。該偽行解碼器DCDEC輸出偽行選擇訊號DCL。在第28 • 圖中，測試控制訊號TESZ7的邏輯是在測試控制訊號 10 TESZ5-6的邏輯之前被併合。因此，在應力測試TEST5-6期間’行解碼器CDEC,DCDEC能夠彼此完全同步地運作。順便一提’藉由消除測試控制訊號TESZ7且以一個反相器代替一個兩-輸入NOR閘，偽位元線對dbl，/dbl能夠被使用作為冗餘位元線對。 15 本發明之實施例的很多特徵和優點顯見於詳細說明中’因此’本案所附申請專利範圍應涵蓋落於申請專利範 • 圍之真正精神與範圍内的該等實施例的所有特徵和優點。此外’由於若干變化和改變對於熟知此項技術的人士而言會輕易發生’本發明之實施例不被限制為於此中所描繪與 20描述的確實結構和運作，而據此，所有適當的變化和等效物會落在本發明的範圍之内。【圖式簡單說明】第1圖是為一個顯示本發明之第一實施例的方塊圖；第2圖是為一個顯示在第1圖中所示之真字解碼器之細 46 5 節的方塊圖； »/ —第3圖疋為一個顯不在第】圖中所示之偽字解碼器之細郎的方塊圖； •第4圖是為一個顯示在第】圖中所示之記憶體核心之本貝部份的方塊圖； …第5圖是為一個顯示在第1圖中所示之記憶體核心之細郎的電路圖； -第6圖疋為一個顯不―個系統的方塊圖，在第1圖中所示的記憶體是安裝在該系統上； 10 是為個顯tfK統之另—個例子的方塊圖，在 1圖中所示的記憶體是安裝在該系統上；個狀測試模式 15 中之;—試模式中之另-個^自顯不記憶體在第—實施例之測試模式中之另一個運作的時序圖；第11圖是為—個趣_你圖；個顯不第-實施例之測試方法的流程 20 第12圖是為_個_ 顯不本發明之第二實施例第13圖是為一個顧_ — 負川的万塊圖，個顯不在第12圖中所示之真本質部份的電路圓；解碼器之第14圖是為—偏 _ 第15圖是為—/ Γ發明之第三實施例的方塊圖；固顯不本發明之第四實施例的方塊圖； 47 1345239 第16圖是為一個顯示本發明之第五實施例的方塊圖；第17圖是為一個顯示本發明之第六實施例的方塊圖；第18圖是為一個顯示在第17圖中所示之記憶體核心之 . 本質部份之輪廊的方塊圖， 5 第19圖是為一個顯示一個由在第18圖中之粗虛線框所示之區域之細節的電路圖；第2 0圖是為一個顯示記憶體在第六實施例之測試模式中之運作的時序圖； # 第21圖是為一個顯示第六實施例之測試方法的流程 10 圖；第22圖是為一個顯示本發明之第七實施例的方塊圖；第23圖是為一個顯示在第22圖中所示之行解碼器之本質部份的電路圖；第24圖是為一個顯示本發明之第八實施例的方塊圖； 15 第25圖是為一個顯示本發明之第九實施例的方塊圖；第26圖是為一個顯示本發明之第十實施例的方塊圖； ® 第27圖是為一個顯示該第二實施例之變化例子的方塊圖；及第28圖是為一個顯示該第七實施例之變化例子的電路 20 圖。【主要元件符號說明】 10 命令暫存器 16 位址輸入電路 12 核心控制電路 18 資料輸入/輸出電路 14 測試板式設定電路 20 記憶體核心 48 1345239

14A 測試模式設定電路 26G 位址比較電路 20A 記憶體核心 28G 冗餘選擇電路 20B 記憶體核心 14H 測試模式設定電路 22B 選擇熔絲電路 26H 位址比較電路 24B 冗徐溶絲電路 28H 冗餘選擇電路 26B 位址比較電路 14J 測試模式設定電路 28B 冗餘選擇電路 22J 選擇熔絲電路 14C 測言式模式設定電路 24J 冗馀溶絲電路 26C 位址比較電路 AD 位址 28C 冗餘選擇電路 ARY 記憶體胞元陣列 14D 測試模式設定電路 BRS 預充電8制訊號 22D 選擇熔絲電路 BT 開關控制訊號 24D 冗餘)容絲電路 CAD 行位址 12E 核心控制電路 CDEC 行解碼器 14E 測試模式設定電路 CL 行選擇線 20E 記憶體核心 CLZ 行控制訊號 14F 測言式模式設定電路 CMD 存取命令 20F 記憶體核心 CNT 控制器 20G 記憶體核心 CSW 行開關 22G 選擇熔絲電路 CUT 切斷控制訊號 24G 冗餘溶絲電路 DB 資料匯流排 49 1345239

DCL 偽行選擇線 MEM 半導體記憶體 DCSW偽行開關 MWD 主字解碼器 DMC 偽記憶體胞元 MWLX 主字線 DMWD偽主字解碼器 NSA 感應放大器作動訊號 DMWL 偽主字線 PRE 預充電電路 DNSA 傷感應放大器作動訊號 PSA 感應放大器作動訊號 DPRE 偽預充電電路 QDRV 真四分之一驅動器 DPSA 偽感應放大器作動訊號 QWLX字作動訊號 DQ 資料電極 RA 讀取放大器 DRAZ 偽解碼訊號 RAD 列位址 DSA 偽感應放大器 RADEC預先解碼器 DSEL 偽選擇訊號 RAQC _訊號 DSWD 次-字驅動器 RAQDEC 四分之一解g馬器 DT 資料線 RAZ _訊號 DWDEC 偽真字解碼器 RBL 冗餘位元線 DWL 偽字線 RCAD 冗餘行位址 ICMD 内部命令訊號 RCL 冗餘行選擇線 LEZ 共用感應放大器作動訊號 RCNT 冗餘控制電路 LTST LSI測試器 RCSW 冗餘行開關 MC 記憶體胞元 RD 讀取命令 MCNT 體控制單元 RMC 冗餘記憶體胞元 50 1345239 RRAD 冗餘列位址 REN 冗餘致能訊號 RPRE 冗餘預充電電路 RSA 冗餘感應放大器 RSEL 冗餘選擇訊號 RWDEC 冗餘字解碼; RWL 冗餘字線 SA 感應放大器 SEL 選擇訊號 SW 開關電路 SWC 開關控制訊號 SWD 次-字驅動器 SWL 次-字線 SYS 糸統 TEST1 第一應力測試 TEST2 第二應力測試 TEST3 第三應力測試 TEST4 第四應力測試 TEST5 第五應力測試 TEST6 第六應力測試 TEST7 第七應力測試

TESZ1測試控制訊號 TESZ2測試控制訊號 TESZ3測試控制訊號 TESZ4測試控制訊號 TESZ5測試控制訊號 TESZ6測試控制訊號 TESZ7測試控制訊號 TMD 測試模式命令 VCP 胞元板線 νπ 電源線 VNN 負電壓 VPP 升壓電壓 VPR 預充電電壓 WA 寫入放大器 WAF 晶圓 WD 寫入命令 WDEC真字解碼器 WL 字線 WLBI 晶圓級^堯機測試 WLTZ字線作動訊號 WLZ 字線作動訊號 51 1345239 /CE 晶片致能sfli虎 S16 步驟 /DT 資料線 S18 步驟 /DWL 偽字線 S20 步驟 /OE 輸出致能訊號 S22 步驟 /RBL 冗餘位元線 S30 步驟 /WE 寫入致能訊號 S32 步驟 /WL 字線 S34 步驟 S10 步驟 S36 步驟 S12 步驟 S38 步驟 S14 步驟 52

Claims

修正日期：100年01月31曰 1345239 第96127275號專利申請案申請專利範圍修正本十、申請專利範圍： 1. 一種半導體記憶體，包含：複數個真記憶體胞元和複數個偽記憶體胞元；至少一條連接至該等真記憶體胞元的真訊號線； 5 至少一條置於該真訊號線外部且連接至該等偽記憶體胞元的偽訊號線；一個真驅動器，其與一個共用時序訊號同步地驅動該真訊號線；一個偽驅動器，其與該共用時序訊號同步地驅動該 10 偽訊號線；及一個運作控制電路，其產生要被供應到該真驅動器與該偽驅動器的該共用時序訊號，其中該至少一條真訊號線及該至少一條偽訊號線係在一測試模式中與該共用時序訊號同步地被作動。 15 2.如申請專利範圍第1項所述之半導體記憶體，更包含一個測試模式設定電路，其響應於一個第一外部訊號來把運作模式從標準運作模式變換成該測試模式，其中該偽驅動器在該測試模式期間運作俾可驅動該偽訊號線。 20 3.如申請專利範圍第2項所述之半導體記憶體，其中該測試模式設定電路響應於一個第二外部訊號來輸出一個測試控制訊號，且該真驅動器和該偽驅動器在該測試模式期間響應於該測試控制訊號來驅動該真訊號線和該偽訊號線。 53 1345239 修正日期：100年01月31曰 4. 如申請專利範圍第3項所述之半導體記憶體，其中該真驅動器和該偽驅動器響應於該測試控制訊號來驅動全部的真訊號線和偽訊號線。 5. 如申請專利範圍第3項所述之半導體記憶體，其中 5 該真驅動器和該偽驅動器響應於該測試控制訊號來隔行驅動該等真訊號線和該等偽訊號線。 6. 如申請專利範圍第3項所述之半導體記憶體，其中該真驅動器和該偽驅動器響應於該測試控制訊號來驅動僅該等真訊號線或者該等偽訊號線中之一者。 10 7.如申請專利範圍第6項所述之半導體記憶體，更包含一個解碼電路，其把一個位址解碼來選擇該真訊號線，其中該解碼電路具有一個開關電路，當一個第一位址是在該測試模式被供應時，該開關電路對應於該第一位址選 15 擇該偽訊號線代替該真訊號線。 8. 如申請專利範圍第6項所述之半導體記憶體，更包含一個資料輸入/輸出電路，其在該標準運作模式期間 , 把資料輸入至該真記憶體胞元/從該真記憶體胞元輸出資料；及 20 —個資料控制電路，其在該測試模式期間釋放一個在該資料輸入/輸出電路與該真記憶體胞元之間的連線並把該資料輸入/輸出電路連接至該偽記憶體胞元作為替代。 9. 如申請專利範圍第1項所述之半導體記憶體，其中該偽記憶體胞元具有與該真記憶體胞元相同的形狀 54 1345239 修正日期：100年01月31日和特性，且該偽驅動器是由與該真驅動器相同的電路構成。 10. 如申請專利範圍第1項所述之半導體記憶體，更包含複數個冗餘記憶體胞元，該等冗餘記憶體胞元各具 5 有與該真記憶體胞元相同的形狀和特性；一條連接至該等冗餘記憶體胞元的冗餘訊號線；一個儲存一個缺陷位址的第一冗餘記憶體電路；一個儲存缺陷資訊的第二冗餘記憶體電路，該缺陷資訊表示該冗餘訊號線或該等冗餘記憶體胞元之一者是 10 故障；及一個冗餘控制電路，其使對應於被儲存在該第一冗餘記憶體電路内之缺陷位址之真訊號線的驅動失效且致使該冗餘訊號線被驅動，且此外，當該缺陷資訊是儲存於該第二冗餘記憶體電路内時，致能該偽訊號線被驅動 15 以代替該冗餘訊號線。 11. 如申請專利範圍第10項所述之半導體記憶體，其中該第一和第二冗餘記憶體電路具有儲存該缺陷位址與該缺陷資訊的熔絲。 12. 如申請專利範圍第1項所述之半導體記憶體，其中 20 該真訊號線和該偽訊號線是為一條真字元線和一條偽字元線，且該真驅動器和該偽驅動器是為一個真字元驅動器和一個偽字元驅動器。 13. 如申請專利範圍第1項所述之半導體記憶體，其中 55 修正日期：100年01月3i日讀真訊號線和該偽訊號線是為一條真位元線和一條偽位元綠，且該真㈣ϋ和該偽驅動器是為—個真感應放大器和 —個偽感應放大器。传匕3丨導體°己憶體和一控制器的系統，該控制器 '用以控制存取該半導體記.it體，其中該半導體記憶體包含：複數個真戏體胞；^和複數個偽記憶體胞元； 10 至少-條連接至該等真記憶體胞元的真訊號線；至少-條置於該真訊號線外部且連接至該等偽記憶體胞元的偽訊號線；真驅動器固’、個’、用時序訊號同步地驅動該真訊號線的 —個與該共用時序訊號同步地驅動該偽訊號線的偽驅動器；及個運作控制電路，其產生要被供應到該真驅動器和4偽驅動器的該共用時序訊號，其中該至少一條真訊號線及該至少一條偽訊號線係在一測試模式中與該共用時序訊號同步地被作動。 2〇丨5.如申請專利範圍第14項所述之系統，其中該半導體記憶體包含一個測試模式設定電路，該測試模式設定電路響應於一個第一外邹訊號來把運作模式從標準運作模式變換成該測試模式，在該測試模式_祕驅動H運作來_該偽訊號 56 1345239 修正日期：100年01月31曰線，且該控制器包含一個測試控制電路，該測試控制電路輸出該第一外部訊號俾可把該半導體記憶體從標準運作模式變換成該測試模式。 5 16.如申請專利範圍第15項所述之系統，其中：該測試模式設定電路響應於一個第二外部訊號來輸出一個測試控制訊號；在該測試模式期間該真驅動器和該偽驅動器響應於該測試控制訊號來驅動該真訊號線和該偽訊號線；及 10 該測試控制電路輸出該第二外部訊號來驅動該真訊號線和該偽訊號線。 17.如申請專利範圍第14項所述之系統，其中該半導體記憶體包含；複數個冗餘記憶體胞元，該等冗餘記憶體胞元各具 15 有與該真記憶體胞元相同的形狀和特性；一條連接至該等冗餘記憶體胞元的冗餘訊號線；一個儲存一個缺陷位址的第一冗餘記憶體電路；一個第二冗餘記憶體電路，其儲存表示該冗餘訊號線或該等冗餘記憶體胞元之一者是故障的缺陷資訊；及 20 一個冗餘控制電路，其使對應於被儲存在該第一冗餘記憶體電路内之缺陷位址之真訊號線的驅動失效且致使該冗餘訊號線被驅動，而此外，當該缺陷資訊是儲存於該第二冗餘記憶體電路内時，致使該偽訊號線被驅動以代替該冗餘訊號線。 57