JP4558186B2 - 半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置に係り、特に複数のワード線が昇圧されるテストモードを有する半導体装置に関するものである。
【０００２】
【従来の技術】
近年、多数のトランジスタを集積化した半導体装置が、ワークステーションやパーソナルコンピュータをはじめとした、様々な電気製品に使用されている。半導体装置の製造においては、信頼性のテストとスクリーニングのために高温雰囲気中でこの半導体装置の電源に通常時よりも高い電圧を与えて動作試験するバーンインが必要とされる。バーンインによるストレスによって、半導体装置中に含まれる絶縁膜等に潜在していた欠陥箇所の劣化を加速させて不良の半導体装置をスクリーニングすることができる。このバーンインとして、半導体チップをアセンブリした後に実施される通常のバーンインと、アセンブリ前の複数の半導体チップを備えるウェハの状態で実施されるウェハレベルバーンイン(WBI)とが知られている。
【０００３】
ウェハレベルバーンインについては、例えば文献T. Furuyama et al., "Wafer Burn-in (WBI) Technology for RAM's", 1993 IEDM Tech. Digest, pp.639-642に記載されている。ウェハレベルバーンインは通常のバーンインに比べて、次のようなメリットがある。第１に、半導体チップがパッケージまたはモールドに封入されていない。ゆえに、パッケージまたはモールドの耐熱よりも高い温度でバーンインを実行できる。また、ストレス電界も高く設定できるので、バーンインの時間が短縮される。第２に、レーザトリミング等によって不良をスペアと置き換えるためのリペアテスト前に実施される。ゆえに、バーンイン後に発生する不良の救済をその後のリペアテストで救済することが可能となる。第３に、ウェハ上の不良が検出された半導体チップの位置を知ることができる。そのため、この不良情報を製造ラインへフィードバックして改善をはかることが容易におこなえる。
【０００４】
DRAMはパーソナルコンピュータのメインメモリとして利用されている。このDRAMは複数行および複数列に配置される複数のメモリセルを含んでいる。このメモリセルの各々に、"0"または"1"の1ビットの情報が格納される。メモリセルはメモリセルトランジスタとメモリセルキャパシタとで構成される。メモリセルキャパシタの一方の電極はセルプレートで構成される。メモリセルの複数行にそれぞれ対応して複数のワード線が配置される。メモリセルの複数列にそれぞれ対応してビット線対が配置される。メモリセルトランジスタのゲートは対応のワード線で構成される。メモリセルトランジスタは対応のビット線とメモリセルキャパシタの他方の電極との間に接続される。
【０００５】
ウェハレベルバーンインでは、全てのワード線を同時に選択したり、または1本おきのワード線をストライプ状に同時に選択した後、ビット線およびセルプレートに外部から電圧を与える。これにより、メモリセルトランジスタのゲート酸化膜、メモリセルキャパシタの絶縁膜、隣接したワード線間の絶縁膜、隣接したメモリセル間の絶縁膜等にストレス電圧が与えられる。
【０００６】
【発明が解決しようとする課題】
図8は例えば米国特許公報第5,513,142号に開示された、DRAMの一部を示す回路図である。この図8に示された構成では、昇圧信号ドライバRXDが昇圧信号RXを電源電位よりも高い昇圧電位V_PPにドライブする。この昇圧電位V_PPは、ウェハレベルバーンイン時に通常動作時よりも高いバーンイン電位とされる。ウェハレベルバーンイン時に、各ワードドライバDRVに含まれているPチャネルトランジスタP1を介して、128本のワード線が同時にドライブされる。
【０００７】
しかし、昇圧信号ドライバRXDのドライブ能力は、1本のワード線を所望の速さで接地電位GNDから昇圧電位V_PPにドライブするように設計されている。従って、128本のワード線を同時にドライブしようとすると、これらのワード線の容量負荷の合計は昇圧信号ドライバRXDのドライブ能力に比べて大きくなり過ぎており、さらに、ワード線への充電電流が大きいことから昇圧電位V_PPを伝達する電源配線抵抗における電圧降下もあいまって、昇圧信号RXはゆっくりと上昇してインバータINVの論理しきい値を越えていく。その結果、インバータINVの出力信号ZRXはゆっくりと低下するため、NチャネルトランジスタN2はゆっくりとオフとなる。その間、昇圧信号RXからPチャネルトランジスタP1を通ってワード線WLに充電される電荷の一部がNチャネルトランジスタN2を通って接地電位GNDに抜けていく。このため、昇圧電位V_PPがゆっくりと上昇するときに一時的に所望の電位と接地電位の間の中間電位に停留してしまう。
【０００８】
インバータINVの論理しきい値は、製造プロセスの変動等によって、Nチャネルトランジスタおよび/またはPチャネルトランジスタのしきい値がずれることで、設計値からずれて高くなることがある。この図8に示された構成では、昇圧電位V_PPが一時的に停留する中間電位が、高くずれたインバータINVの論理しきい値よりも低くなると、インバータINVの出力信号ZRXの電位はハイレベルに固定される場合がある。このような場合、ワードドライバDRVのNチャネルトランジスタN2がオンのままとなる。そのため、昇圧信号RXからワード線WLへの充電電流の大部分が接地電位GNDに抜けてしまう。その結果、昇圧信号RXはインバータINVのしきい値を越えられず、インバータINVの論理しきい値付近の電位で飽和してしまう。
【０００９】
このように、従来の構成では、ウェハバーンイン時にワード線WLの電位がバーンイン電位に上昇しなくなるという問題が生じていた。
【００１０】
この発明の目的は、ウェハレベルバーンイン時に確実にワード線をバーンイン電位にドライブする半導体装置を得ることにある。
【００１１】
【課題を解決するための手段】
第１および第２の発明にかかる半導体装置は、昇圧信号を発生する昇圧信号発生器と、昇圧信号とウェハバーンイン信号とを受けてドライブ信号を出力するドライブ信号発生器と、複数のワード線と、複数のワード線それぞれと昇圧信号発生器の出力とに接続される複数のワードドライバとを備える。
複数のワードドライバは、各々、ワード線選択信号に従って昇圧信号を対応したワード線に伝えるための第１のドライブトランジスタと、対応したワード線とワード線用のロウレベルの電位が与えられるノードとの間に接続され、ドライブ信号を受けるゲートを有し該ゲートの電位に従って選択的に該ロウレベル電位を対応のワード線に伝達するとともに該ゲート電位がロウレベルのときにオフする第２のドライブトランジスタとを含む。
ドライブ信号発生器は、昇圧信号が電源電位よりも高い昇圧電位に向けて上昇するのに従いロウレベルの電位となるドライブ信号を出力し、ウェハバーンイン信号の活性化時昇圧信号に応答してドライブ信号をロウレベルの電位とする。
【００１２】
第１の発明に係る半導体装置においては、ドライブ信号発生器は、ドライブ信号を出力するための出力ノードとロウレベルの電位が与えられるノードとの間に接続され、昇圧信号を受けるゲートを有するＮチャネルトランジスタと、出力ノードとハイレベルの電位が与えられるノードとの間に直列に接続されるカットオフトランジスタおよびＰチャネルトランジスタを含む。カットオフトランジスタはウェハバーンイン信号の活性化に応答してオフとなり、Ｐチャネルトランジスタは昇圧信号を受けるゲートを有する。
【００１３】
好ましくは、カットオフトランジスタは、Ｐチャネルトランジスタよりも薄いゲート絶縁膜を有する。
【００１４】
第２の発明に係る半導体装置においては、ドライブ信号発生器は、ドライブ信号を出力するための出力ノードとロウレベルの電位が与えられるノードとの間に接続され、昇圧信号を受けるゲートを有する第１のＮチャネルトランジスタ、出力ノードとハイレベルの電位が与えられるノードとの間に接続され、昇圧信号を受けるゲートを有するＰチャネルトランジスタ、および、出力ノードとロウレベルの電位が与えられるノードとの間に第１のＮチャネルトランジスタと並列に接続され、ウェハバーンイン信号の活性化に応答してオンする第２のＮチャネルトランジスタを含む。
【００１５】
好ましくは、第２のＮチャネルトランジスタを、第１のＮチャネルトランジスタよりも薄いゲート絶縁膜を有するものとする。
【００１６】
第３および第４の発明に係る半導体装置は、第１の方向に延びる複数のメインワード線、第１の方向と交差する第２の方向に沿って延びる複数のビット線対、第１の方向に沿って配置され、複数のビット線対にそれぞれ接続される複数のセンスアンプを含むセンスアンプバンド、第１の方向に沿って延びるとともに各メインワード線に対応して所定数配置される複数のサブワード線、および、センスアンプバンドと交差する方向に配置され、第２の方向に沿って複数のサブワード線に対応して配置される複数のサブワードドライバを含む。各サブワードドライバは、複数のメインワード線の対応する１つに接続されるゲートを有し、該ゲート電位に従って複数の昇圧信号の対応の１つを対応のサブワード線に伝えるための第１のドライブトランジスタと、対応のサブワード線とサブワード線用のロウレベルの電位が与えられるノードとの間に接続され、複数の昇圧信号にそれぞれ対応した複数のドライブ信号の対応の１つを受けるゲートを有し、該ゲート電位に従って該ノードのロウレベル電位を対応のサブワード線に伝達し、該ゲート電位がロウレベルの時にオフする第２のドライブトランジスタとを含む。
第３および第４の発明に係る半導体装置は、さらに、複数のビット線対と複数のサブワード線との交差部に対応して配置される複数のメモリセルを含むサブメモリブロック、および、センスアンプバンドとサブワードドライババンドとの交差領域に配置される昇圧ドライバを備える。この昇圧ドライバは、複数の昇圧信号を発生する昇圧信号発生器と、複数の昇圧信号とウェハバーンイン信号とを受け、与えられた昇圧信号が電源電位よりも高い昇圧電位に向けて上昇するのに従い対応のドライブ信号をドライブ信号用のロウレベルの電位とし、与えられたウェハバーンイン信号の活性化に応答して該対応のドライブ信号を前記ドライブ信号用のロウレベルの電位とするドライブ信号発生器とを含む。
【００１７】
第３の発明に係る半導体装置において、ドライブ信号発生器は、各対応のドライブ信号を出力するための出力ノードとドライブ信号用のロウレベルの電位が与えられるノードとの間に接続され、対応の昇圧信号を受けるゲートを有するＮチャネルトランジスタ、および該出力ノードとハイレベルの電位が与えられるノードとの間に直列に接続されるカットオフトランジスタおよびＰチャネルトランジスタを含む。カットオフトランジスタはウェハバーンイン信号の活性化に応答してオフとなり、Ｐチャネルトランジスタは対応の昇圧信号を受けるゲートを有する。
【００１８】
好ましくは、カットオフトランジスタは、Ｐチャネルトランジスタよりも薄いゲート絶縁膜を有する。
【００１９】
第４の発明に係る半導体装置においては、ドライブ信号発生器は、対応のドライブ信号を出力するための出力ノードとドライブ信号用のロウレベルの電位が与えられるノードとの間に接続され、対応の昇圧信号を受けるゲートを有する第１のＮチャネルトランジスタと、出力ノードとハイレベルの電位が与えられるノードとの間に接続され、対応の昇圧信号を受けるゲートを有するＰチャネルトランジスタと、該出力ノードとドライブ信号用のロウレベルの電位が与えられるノードとの間に第１のＮチャネルトランジスタと並列に接続され、与えられたウェハバーンイン信号の活性化に応答してオンする第２のＮチャネルトランジスタを含む。
【００２０】
好ましくは、第２のＮチャネルトランジスタは、第１のＮチャネルトランジスタよりも薄いゲート絶縁膜を有する。また、カットオフトランジスタは、Ｐチャネルトランジスタからなる。
【００２１】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態であるDRAM(Dynamic Random Access Memory)について、図1から図6に基づき説明する。図1はDRAM 100の概略ブロック図である。図1を参照して、DRAM 100はコマンドデコーダ110を備える。コマンドデコーダ110は、外部から与えられる各種の制御信号(例えばクロックイネーブル信号CKE、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEおよびデータマスク信号DM)を、外部から与えられるクロック信号CLKに同期してラッチし、これらの制御信号をデコードする。これらの制御信号の論理の組み合わせによりオペレーションコマンドが指定される。コマンドにはバンク活性コマンド、リードコマンド、ライトコマンド、プリチャージコマンド、CBRリフレッシュコマンドおよびセルフリフレッシュコマンドなどが含まれる。コマンドデコーダ110は与えられたコマンドをデコードして、このコマンドに応答してDRAM 100の動作を制御するための、複数種の内部制御信号を出力する。
【００２２】
また、DRAM 100は、ロウアドレスバッファおよびリフレッシュカウンタ120を備える。ロウアドレスバッファおよびリフレッシュカウンタ120は、外部から与えられる複数ビットを含むアドレス信号A₀-A₁₂および複数ビットを含むバンクアドレス信号BA₀-BA₁を受けてロウアドレス信号および内部のバンクアドレス信号を出力する。ロウアドレスバッファおよびリフレッシュカウンタ120は、コマンドデコーダ110からの内部制御信号が、コマンドデコーダ110にバンク活性コマンドが与えられたことを示すと、外部から与えられるアドレス信号A₀-A₁₂およびバンクアドレス信号BA₀-BA₁をロウアドレス信号および内部バンクアドレス信号として供給する。
【００２３】
ロウアドレスバッファおよびリフレッシュカウンタ120はまた、コマンドデコーダ110からの内部制御信号が、コマンドデコーダ110にリフレッシュコマンド(例えばCBRリフレッシュコマンドまたはセルフリフレッシュコマンド)が与えられたことを示すと、外部から与えられるアドレス信号A₀-A₁₂およびバンクアドレス信号BA₀-BA₁とは関係なしに、自らロウアドレス信号および内部のバンクアドレス信号を生成して供給する。
【００２４】
DRAM 100はさらに、コラムアドレスバッファおよびレイテンシ/バーストコントローラ130を備える。コラムアドレスバッファおよびレイテンシ/バーストコントローラ130は、外部から与えられるアドレス信号A₀-A₁₂およびバンクアドレス信号BA₀-BA₁を受けてコラムアドレス信号および内部のバンクアドレス信号を出力する。コラムアドレスバッファおよびレイテンシ/バーストコントローラ130は、コマンドデコーダ110からの内部制御信号が、コマンドデコーダ110にリードコマンドまたはライトコマンドが与えられたことを示すと、外部から与えられるアドレス信号A₀-A₁₂およびバンクアドレス信号BA₀-BA₁をコラムアドレス信号および内部バンクアドレス信号として供給する。
【００２５】
コラムアドレスバッファおよびレイテンシ/バーストコントローラ130はまた、コマンドデコーダ110からの内部制御信号が、コマンドデコーダ110にモードレジスタセットコマンドが与えられたことを示すと、外部から与えられるアドレス信号A₀-A₁₂の所定のビット(例えばA₄-A₆)に応答して/CASレイテンシをセットし、他の所定のビット(例えばA₀-A₂)に応答してバースト長をセットする。
【００２６】
さらに、DRAM 100は、バンクA,B,CおよびDと称される複数のバンク140を備える。各バンクは複数のメモリセルが複数行および複数列に配置されるメモリアレイ141、メモリアレイ141の行を選択するためのロウデコーダ142、メモリアレイ141の列に現われるメモリセルデータを検知増幅するためのセンスアンプ群143、およびメモリアレイ141の列を選択するためのコラムデコーダ144を備える。各バンク140は他のバンクで選択されるメモリセルのアドレスとは独立したアドレスのメモリセルが選択できるように構成されている。つまり、他のバンクでどのメモリセルが選択されていようと、各バンクの任意のメモリセルが選択できる。
【００２７】
ロウデコーダ142は、ロウアドレスバッファおよびリフレッシュカウンタ120からのロウアドレス信号および内部バンクアドレス信号をデコードする。そして、内部バンクアドレス信号に応じた(従ってバンクアドレス信号BA₀-BA₁にも応じた)バンク140の、ロウアドレス信号に応じた(従ってアドレス信号A₀-A₁₂にも応じた)行のメモリセルを選択する。
【００２８】
センスアンプ群143は、メモリアレイ141の列に現われる、ロウデコーダ142により選択された行のメモリセルのデータを検知増幅する。コラムデコーダ144は、コラムアドレスバッファおよびレイテンシ/バーストコントローラ130からのコラムアドレス信号および内部バンクアドレス信号をデコードする。そして、センスアンプ群143により増幅されるデータのうち、内部バンクアドレス信号に応じた(従ってバンクアドレス信号BA₀-BA₁にも応じた)バンク140の、コラムアドレス信号に応じた(従ってアドレス信号A₀-A₁₂にも応じた)列のデータを選択する。
【００２９】
さらにまた、DRAM 100はデータコントローラおよび入出力バッファ150を備える。データコントローラおよび入出力バッファ150は、コマンドデコーダ110からの内部制御信号と、コラムアドレスバッファおよびレイテンシ/バーストコントローラ130にセットされた/CASレイテンシおよびバースト長に応答して、クロック信号CLKに同期して、メモリアレイ141から外部へデータDQを出力する。また、データコントローラおよび入出力バッファ150は、コマンドデコーダ110からの内部制御信号と、コラムアドレスバッファおよびレイテンシ/バーストコントローラ130にセットされたバースト長に応答して、クロック信号CLKに同期して外部から与えられるデータDQをメモリアレイ141に与える。
【００３０】
データコントローラおよび入出力バッファ150は、コマンドデコーダ110からの内部制御信号が、コマンドデコーダ110にリードコマンドが与えられたことを示すと、リードコマンドが与えられて/CASレイテンシの値に応じたクロック信号CLKのサイクルが経過した時点からリードデータDQの出力を始める。リードデータの出力は、バースト長の値ぶんのデータが複数(例えば4つ)あるDQピンの各々に対し、シリアルに出力される。データコントローラおよび入出力バッファ150は、コラムデコーダ144により選択されたメモリアレイ141からのデータを各DQピンにシリアルに出力することができる。
【００３１】
また、データコントローラおよび入出力バッファ150は、コマンドデコーダ110からの内部制御信号が、コマンドデコーダ110にライトコマンドが与えられたことを示すと、外部から各DQピンにシリアルに与えられるバースト長ぶんのライトデータをクロック信号CLKに同期して順次内部に取り込み、コラムデコーダ144により選択されたメモリアレイの列にライトデータを与える。また、データマスク信号DMによりシリアルに与えられるライトデータの一部を取り込まないようにすることが可能である。
【００３２】
DRAM 100はさらに、電源電位V_CCを昇圧した昇圧電位V_PP、電源電位V_CCと接地電位V_SSの間の中間電位(V_CC+V_SS)/2であるビット線のプリチャージ電位V_BLおよびセルプレート電位V_CPを出力するための内部電位発生回路群160を備える。DRAM 100はさらに、パッド161を備える。パッド161は昇圧電位V_PPを伝達する電源配線に接続されており、ウェハバーンイン時にこのパッド161にバーンイン電位を与えることで、昇圧電位V_PPを通常動作時よりも高いバーンイン電位とすることができる。
【００３３】
図2はメモリアレイ141およびセンスアンプ群143の構成を示す概略図である。図2を参照して、メモリアレイ141は複数のメモリブロックMB₁-MB_nを含む。メモリブロックMB₁-MB_nの各々は複数のビット線対141aを含む。また、センスアンプ群143は複数のセンスアンプバンドSB₁-SB_n+1を含む。センスアンプバンドSB₁-SB_n+1の各々は複数のセンスアンプ143aを含む。メモリブロックの間に位置するセンスアンプバンドは、その両側のメモリブロックに共通に設けられる。つまり、このDRAMでは、いわゆるシェアードセンスアンプ構成が採用されている。
【００３４】
ビット線対141aはメモリセルの列に沿って延びる。ビット線対141aの各々は、対応のメモリブロックのメモリセルの列に対応して配置される。また、センスアンプバンドSB₁-SB_n+1の各々に含まれるセンスアンプ143aは、メモリセルの行に沿って配置される。
【００３５】
図3はメモリブロックMB₁-MB_nのうちの1つのメモリブロックMB_iとロウデコーダ142の構成を示す概略図である。図3を参照して、複数(この実施の形態では128本)のメインワード線141bがメモリブロックMB_i上に配置される。メインワード線141bの各々はメモリセルの行に沿って延びる。ロウデコーダ142はメモリブロックMB_iに対応して設けられるメインロウデコーダMRD_iを含む。
【００３６】
メインロウデコーダMRD_iは、通常動作時、対応のメモリブロックが選択されたときにアドレス信号に従って複数のメインワード線141bのうち1本を選択レベル(ロウレベル)にする。また、残りのメインワード線141bを非選択レベル(昇圧電位V_PP)にする。他方、メインロウデコーダMRD_iは、ウェハレベルバーンイン時、ウェハバーンイン信号WBIがウェハレベルバーンインを示すハイレベルになるのに応答して、全てのメインワード線141bを選択レベルのロウレベルにする。このウェハバーンイン信号WBIは図1に示されたコマンドデコーダ110により生成される。外部制御信号および外部アドレス信号の組み合わせによりウェハレベルバーンインが指定されると、このウェハバーンイン信号WBIはハイレベルとなる。
【００３７】
ロウデコーダ142はまた、複数のサブワードドライババンドSWDB₁-SWDB₅を含む。メモリブロックMB_iはサブワードドライババンドSWDB₂-SWDB₄によって複数のサブメモリブロックSMB₁-SMB₄に分割される。サブメモリブロックSMB₁-SMB₄の各々は、複数のサブワード線141cを含む。サブワード線141cは対応のサブメモリブロック中のメモリセルの行に対応して配置される。サブワード線141cはメモリセルの行に沿って延びる。サブワードドライババンドSWDB₁-SWDB₅の各々は、メモリセルの列に沿って配置される複数のサブワードドライバ142aを含む。サブワードドライバ142aはサブワード線141cにそれぞれ接続される。
【００３８】
サブメモリブロックSMB₁-SMB₄のうち1つに着目すると、1本のメインワード線141bに4本の隣接したサブワード線141cが対応している。この4本のサブワード線141cに接続されるサブワードドライバ142aは、共通に対応のメインワード線141bに接続される。それとともに、このサブワードドライバ142aの各々は、隣接した4本のサブワード線141cのいずれかを選択するための複数の昇圧信号BT₀ ⁺-BT₃ ⁺のうち対応の1つを受ける。ここで、右上の+の添字はハイレベルが電源電位V_CCよりも高い昇圧電位V_PPであることを示す。各サブワードドライバ142aは、対応のメインワード線141bの電位が選択レベルのロウレベルとなり、対応の昇圧信号が選択レベルの昇圧電位V_PPのとき、この昇圧電位V_PPの昇圧信号を対応のサブワード線141cに伝達する。
【００３９】
ロウデコーダ142はさらに、サブロウデコーダSRDを含む。サブロウデコーダSRDは複数のメモリブロックMB₁-MB_nに共通してバンク140に対してそれぞれ設けられる。サブロウデコーダSRDは、通常動作時、対応のバンク140が活性化されるときは、アドレス信号に従ってサブデコード信号/X₀ ⁺-/X₃ ⁺のうち1つを選択レベルのロウレベルとする。この実施の形態では、サブロウデコーダSRDはロウアドレス信号の下位2ビットに従ってサブデコード信号/X₀ ⁺-/X₃ ⁺のうち1つを選択レベルのロウレベルとし、残りは非選択レベルの昇圧電位V_PPとする。
【００４０】
サブロウデコーダSRDは、ウェハレベルバーンイン時、ウェハバーンイン信号WBIEおよびWBIOに応答して、サブデコード信号/X₀ ⁺-/X₃ ⁺のうちの偶数番/X₀ ⁺および/X₂ ⁺のみ、奇数番/X₁ ⁺および/X₃ ⁺のみ、またはその両方/X₀ ⁺-/X₃ ⁺を選択レベルのロウレベルとする。詳述すると、ウェハバーンイン信号WBIEがハイレベルでWBIOがロウレベルのとき、サブロウデコーダSRDはサブデコード信号/X₀ ⁺-/X₃ ⁺のうちの偶数番/X₀ ⁺および/X₂ ⁺のみロウレベルとする。また、ウェハバーンイン信号WBIEがロウレベルでWBIOがハイレベルのとき、サブロウデコーダSRDはサブデコード信号/X₀ ⁺-/X₃ ⁺のうちの奇数番/X₁ ⁺および/X₃ ⁺のみロウレベルとする。さらに、ウェハバーンイン信号WBIEおよびWBIOが共にハイレベルのとき、サブロウデコーダSRDはサブデコード信号/X₀ ⁺-/X₃ ⁺を全てロウレベルとする。
【００４１】
ウェハバーンイン信号WBIEおよびWBIOは図1に示されたコマンドデコーダ110により生成される。外部制御信号および外部アドレス信号の組み合わせにより、ウェハバーンイン信号WBIEおよびWBIOは制御される。このウェハバーンイン信号WBIEおよびWBIOの少なくとも一方がハイレベルとなるとき、ウェハバーンイン信号WBIはハイレベルとなる。ウェハバーンイン信号WBIEおよびWBIOはそれぞれ偶数番のサブワード線および奇数番のサブワード線を同時に選択するための信号である。従って、ウェハレベルバーンイン時に偶数番のサブワード線のみを同時に選択するときは、ウェハバーンイン信号WBIおよびWBIEが活性状態のハイレベル、WBIOが非活性状態のロウレベルとなる。また、奇数番のサブワード線のみを同時に選択するときは、ウェハバーンイン信号WBIおよびWBIOが活性状態のハイレベル、WBIEが非活性状態のロウレベルとなる。さらに、全てのサブワード線を同時に選択するときは、ウェハバーンイン信号WBI,WBIEおよびWBIOが全て活性状態のハイレベルとなる。また、通常動作時はウェハバーンイン信号WBI,WBIEおよびWBIOは全て非活性状態のロウレベルとなる。
【００４２】
サブワードドライババンドSWDB₁-SWDB₅は、センスアンプバンドSB_i+1と、交差領域CRが形成されるように交差している。ロウデコーダ142はさらにまた、交差領域CRに配置される昇圧ドライバ142bを含む。
【００４３】
図4はサブワードドライバ142aの具体的回路図である。図4を参照して、サブワードドライバ142aはPチャネルのドライブトランジスタ142aaを含む。このドライブトランジスタ142aaは複数のメインワード線141bのうちの対応する1つに接続されるゲートを有する。ドライブトランジスタ142aaのゲートは対応のメインワード線141bにより伝達される信号/MWL_mを受ける。ドライブトランジスタ142aaのソースは複数の昇圧信号BT₀ ⁺-BT₃ ⁺のうち対応の1つBT_k ⁺を受ける。ドライブトランジスタ142aaのドレインはサブワード線141cに接続される。さらに、ドライブトランジスタ142aaのバックゲートには昇圧電位V_PPが与えられる。ドライブトランジスタ142aaは、対応のメインワード線141bにより伝達される信号/MWL_mがロウレベルになると、対応の昇圧信号BT_k ⁺を対応のサブワード線141cに伝える。
【００４４】
サブワードドライバ142aはまた、サブワード線141cとワード線用のロウレベルの電位が与えられるノード142abとの間に接続されるNチャネルのドライブトランジスタ142acを含む。ドライブトランジスタ142acのゲートは対応のメインワード線141bに接続され、信号/MWL_mを受ける。この実施の形態ではノード142abには接地電位V_SSが与えられるが、メモリセルのサブスレッショルドリーク電流を抑制するために、接地電位よりも低い負の電位が与えられても良い。
【００４５】
サブワードドライバ142aはさらに、対応のサブワード線141cとノード142abとの間に接続されるNチャネルのドライブトランジスタ142adを含む。ドライブトランジスタ142adのゲートは、複数の昇圧信号BT₀ ⁺-BT₃ ⁺にそれぞれ対応した複数のドライブ信号/DV₀-/DV₃のうちから対応の1つ/DV_kを受ける。このドライブ信号/DV_kは、対応の昇圧信号BT_k ⁺が昇圧電位V_PPに向けて上昇するのに従い、ドライブ信号用のロウレベルの電位となる。この実施の形態では、ドライブ信号用のロウレベルの電位はワード線用のロウレベルの電位と同じく、接地電位V_SSである。しかし、このドライブ信号用のロウレベルの電位をワード線用のロウレベルの電位よりも低くして、互いに異ならせてもよい。
【００４６】
ドライブ信号/DV₀-/DV₃の各々は、ウェハバーンイン信号WBIEまたはWBIOに応答してドライブ信号用のロウレベルとされる。詳述すると、ウェハバーンイン信号WBIEがハイレベルのとき、偶数番のドライブ信号/DV₀および/DV₂がロウレベルとされる。また、ウェハバーンイン信号WBIOがハイレベルのとき、奇数番のドライブ信号/DV₁および/DV₃がロウレベルとされる。
【００４７】
図5は昇圧ドライバ142bの構成を示す回路図である。図5を参照して、昇圧ドライバ142bは昇圧信号BT₀ ⁺およびBT₂ ⁺、またはBT₁ ⁺およびBT₃ ⁺を発生する昇圧信号発生器142baを含む。昇圧信号発生器142baはサブデコード信号/X₀ ⁺-/X₃ ⁺を反転して昇圧信号BT₀ ⁺-BT₃ ⁺を発生する。従って、昇圧信号BT₀ ⁺-BT₃ ⁺はサブデコード信号/X₀ ⁺-/X₃ ⁺に従うとともに、アドレス信号にも従う。また、昇圧信号BT₀ ⁺-BT₃ ⁺の各々は、ウェハバーンイン信号WBIEまたはWBIOにも従う。昇圧信号発生器142baは、PチャネルトランジスタPT₁およびPT₂を含む。昇圧信号発生器142baはまた、NチャネルトランジスタNT₁およびNT₂を含む。PチャネルトランジスタPT₁およびPT₂のソースは、電源配線の抵抗R₁を介して昇圧電位V_PPを受けている。
【００４８】
PチャネルトランジスタPT₁とNチャネルトランジスタNT₁とが、サブデコード信号/X₀ ⁺または/X₁ ⁺に応答して昇圧信号BT₀ ⁺またはBT₁ ⁺を出力するインバータを構成している。また、PチャネルトランジスタPT₂とNチャネルトランジスタNT₂とが、サブデコード信号/X₂ ⁺または/X₃ ⁺に応答して昇圧信号BT₂ ⁺またはBT₃ ⁺を出力するインバータを構成している。
【００４９】
昇圧ドライバ142bはまた、ドライブ信号/DV₀および/DV₂、または/DV₁および/DV₃を発生するドライブ信号発生器142bbを含む。ドライブ信号発生器142bbは、ドライブ信号/DV₀または/DV₁が出力される出力ノードND₁とドライブ信号用のロウレベルの電位が与えられるノードND₂との間に接続されるNチャネルトランジスタNT₃を含む。NチャネルトランジスタNT₃は昇圧信号BT₀ ⁺またはBT₁ ⁺を受けるゲートを有する。この実施の形態では、ノードND₂にはワード線用のロウレベルの電位と同じ接地電位V_SSを与えている。
【００５０】
ドライブ信号発生器142bbはまた、出力ノードND₁とハイレベルの電位が与えられるノードND₃との間に直列に接続されるカットオフトランジスタCTおよびPチャネルトランジスタPT₃を含む。このカットオフトランジスタCTはPチャネルトランジスタからなる。ノードND₃には電源配線の抵抗R₂を介して電源電位V_CCが与えられている。ノードND₃に与えられるハイレベルの電位は、電源電位V_CCの代わりに昇圧電位V_PPであってもかまわない。カットオフトランジスタCTのゲートはウェハバーンイン信号WBIEまたはWBIOを受ける。カットオフトランジスタCTは、ウェハバーンイン信号WBIEまたはWBIOに応答してオフとなる。PチャネルトランジスタPT₃は昇圧信号BT₀ ⁺またはBT₁ ⁺を受けるゲートを有する。
【００５１】
ドライブ信号発生器142bbはさらに、PチャネルトランジスタPT₄およびNチャネルトランジスタNT₄を含む。PチャネルトランジスタPT₃およびNチャネルトランジスタNT₃が昇圧信号BT₀ ⁺またはBT₁ ⁺に従いドライブ信号/DV₀または/DV₁を出力するインバータを構成する。また、PチャネルトランジスタPT₄およびNチャネルトランジスタNT₄が昇圧信号BT₂ ⁺またはBT₃ ⁺に従いドライブ信号/DV₂または/DV₃を出力するインバータを構成する。カットオフトランジスタCTは、ウェハバーンイン信号WBIEまたはWBIOがハイレベルのときは、これらのインバータへのハイレベルの電位の供給をカットオフする。カットオフトランジスタCTはこれらのインバータに共通に設けられる。カットオフトランジスタCTはこれらのインバータごとに設けられていても良い。共通に設けられたほうが面積の増大を抑制できる。
【００５２】
カットオフトランジスタCTは、NチャネルトランジスタNT₃とは別に設けられ、ウェハバーンイン信号WBIEまたはWBIOに応答してドライブ信号/DV₀-/DV₃をロウレベルの電位にするのを補助するための回路を構成する。
【００５３】
ドライブ信号/DV₀-/DV₃の各々は、昇圧信号BT₀ ⁺-BT₃ ⁺のうちの対応の信号が昇圧電位V_PPに向けて上昇するのに従いロウレベルの電位となる。ウェハバーンイン信号WBIEまたはWBIOがハイレベルのときは、PチャネルトランジスタPT₃およびPT₄へのハイレベルの電位の供給がカットオフされる。従って、ドライブ信号/DV₀-/DV₃は確実にロウレベルの電位とされるので、図4に示されたドライブトランジスタ142adが確実にオフとなる。その結果、サブワード線141cの電位が確実に昇圧電位V_PPに上昇する。
【００５４】
図5に示された昇圧ドライバ142bにおいては、カットオフトランジスタCTのゲートに与えられるウェハバーンイン信号WBIEまたはWBIOが電源電位V_CCまでしか上昇しないので、カットオフトランジスタCTのゲート絶縁膜は、PチャネルトランジスタPT₁-PT₄の絶縁膜に比べて薄くしている。このように絶縁膜を薄くすることで、カットオフトランジスタCTを挿入したことによるドライブ信号/DV₀-/DV₃の上昇の遅れを抑制することができる。つまり、図4に示されたサブワード線141cの、ドライブトランジスタ142adを通しての接地電位V_SSへのリセットタイミングの遅れを抑制することができる。
【００５５】
図6はメモリアレイ141、ロウデコーダ142およびセンスアンプ143の一部を示した回路図である。図6を参照して、メモリブロックMB_iは、複数行および複数列に配置される複数のメモリセル141dを含む。メモリセル141dは、ビット線対141aとサブワード線141cとの交点に対応して配置される。メモリブロックMB_iは、複数列のメモリセル141dを含むサブメモリブロックSMB₁-SMB₄に分割されている。サブメモリブロックSMB₁-SMB₄の各々は、メモリセル141dの行にそれぞれ対応して設けられる複数のサブワード線141cを含む。各サブワード線141cは対応の行のメモリセル141dに接続される。サブメモリブロックSMB₁-SMB₄の各々はまた、メモリセル141dの列にそれぞれ対応して設けられる複数のビット線対141aを含む。各ビット線対141aは対応の列のメモリセル141dに接続される。サブメモリブロックSMB₁-SMB₄の各々を挟んで両側にサブワード線141cのそれぞれに接続される複数のサブワードドライバ142aが設けられる。
【００５６】
各メモリセル141dは、一方の電極にセルプレート電位V_CPを受けるメモリキャパシタCPと、メモリキャパシタCPの他方電極とビット線対141aを構成するビット線BLまたは/BLとの間に接続され、ゲートがサブワード線141cに接続されるNチャネルトランジスタからなるメモリトランジスタTRとを有する。
【００５７】
センスアンプバンドSB_i+1は、電源電位V_CCが供給される電源線143b、接地電位V_SSが供給される電源線143c、共通ソース線143d、共通ソース線143e、およびビット線プリチャージ電位V_BLを伝達するプリチャージ電位線143fを含む。センスアンプバンドSB_i+1はまた、センスアンプイネーブル信号/PSE_i+1に応じて共通ソース線143dを電源電位V_CCに充電するためのPチャネルトランジスタ143gを含む。
センスアンプバンドSB_i+1はさらに、センスアンプイネーブル信号NSE_i+1に応じて共通ソース線143eを接地電位V_SSに放電するためのNチャネルトランジスタ143hを含む。
【００５８】
センスアンプバンドSB_i+1は、ビット線対141aの電位差を増幅し、ビット線の一方の電位を電源電位V_CCに、他方の電位を接地電位V_SSにするための複数のセンスアンプ143aを含む。センスアンプ143aの各々は、クロスカップル接続され、ビット線BLまたは/BLのうち電位の高い方のビット線の電位を電源電位V_CCに増幅するためのPチャネルトランジスタPT₁₁およびPT₁₂を含む。センスアンプ143aの各々はまた、クロスカップル接続され、ビット線BLまたは/BLのうち電位の低い方のビット線の電位を接地電位V_SSに増幅するためのNチャネルトランジスタNT₁₁およびNT₁₂を含む。センスアンプ143aは、電源線143bおよび143cから電源電位V_CCおよび接地電位V_SSを供給される。
【００５９】
センスアンプバンドSB_i+1はさらに、ビット線イコライズ信号BLEQ_i+1に応じてビット線BLおよび/BLの電位をイコライズ／プリチャージするためのビット線プリチャージ／イコライズ回路143iを含む。ビット線プリチャージ／イコライズ回路143iは、ビット線イコライズ信号BLEQ_i+1に応じてビット線BLおよび/BLの電位をイコライズするためのNチャネルトランジスタNT₁₃を含む。ビット線プリチャージ／イコライズ回路143iはまた、ビット線イコライズ信号BLEQ_i+1に応じてビット線BLおよび/BLの電位をビット線プリチャージ電位V_BLにプリチャージするためのNチャネルトランジスタNT₁₄およびNT₁₅を含む。
【００６０】
また、センスアンプバンドSB_i+1は、ビット線対141aとセンスアンプ143aとの間に接続される分離ゲート回路143jを含む。分離ゲート回路143jはNチャネルトランジスタNT₁₆およびNT₁₇を含む。この対をなすNチャネルトランジスタNT₁₆およびNT₁₇は、ビット線分離(isolation)信号BLI_2iまたはBLI_2i+1を受けるゲートを有する。このビット線分離信号BLI_2iおよびBLI_2i+1はアドレス信号に応答して昇圧電位V_PPまたは接地電位V_SSとなる。分離ゲート回路143jの各々は、ビット線分離信号BLI_2iまたはBLI_2i+1に応答して、対応のビット線対141aをセンスアンプ143aおよびビット線プリチャージ／イコライズ回路143iから分離する。
【００６１】
さらに、センスアンプバンドSB_i+1は、メモリアレイ141からのデータを伝達するためのデータバス143kを含む。データバス143kの各々は、データバスラインの対を含む。さらにまた、センスアンプバンドSB_i+1の各々は、コラム選択信号CSL_p(p=0,1,...)に応じてビット線対141aとデータバス143kとを選択的に接続するためのデータ転送回路143mを含む。このデータ転送回路143mは、NチャネルMOSトランジスタNT₁₈およびNT₁₉を含む。
【００６２】
さらにまた、センスアンプバンドSB_i+1は、ビット線イコライズ信号BLEQ_i+1に応じて共通ソース線143dおよび143eの電位をイコライズ／プリチャージするための共通ソース線プリチャージ／イコライズ回路143nを含む。共通ソース線プリチャージ／イコライズ回路143nは、ビット線イコライズ信号BLEQ_i+1に応じて共通ソース線143dおよび143eの電位をイコライズするためのNチャネルトランジスタNT₂₀を含む。共通ソース線プリチャージ／イコライズ回路143nはまた、ビット線イコライズ信号BLEQ_i+1に応じて共通ソース線143dおよび143eの電位をビット線プリチャージ電位V_BLにプリチャージするためのNチャネルトランジスタNT₂₁およびNT₂₂とを含む。
【００６３】
実施の形態２．
以下、この発明の他の実施の形態であるDRAMについて、図7に基づき説明する。この実施の形態２のDRAMが実施の形態１のDRAMと異なっているのは、昇圧ドライバ142bの構成である。以下、この異なっている点について説明する。図7を参照して、この実施の形態２ではカットオフトランジスタCTに代えて、NチャネルトランジスタトランジスタNT₅およびNT₆が配置される。NチャネルトランジスタNT₅は、出力ノードND₁とロウレベルの電位が与えられるノードND₂の間に接続される。NチャネルトランジスタNT₅およびNT₆は、NチャネルトランジスタNT₃およびNT₄にそれぞれ並列に接続される。
【００６４】
NチャネルトランジスタNT₅およびNT₆は、NチャネルトランジスタNT₃およびNT₄とは別に設けられ、ウェハバーンイン信号WBIEまたはWBIOに応答してドライブ信号/DV₀-/DV₃をロウレベルの電位にするのを補助するための回路を構成する。
【００６５】
NチャネルトランジスタNT₅およびNT₆は、ウェハバーンイン信号WBIEまたはWBIOに応答してオンする。ウェハバーンイン信号WBIEまたはWBIOがハイレベルのときは、NチャネルトランジスタNT₅およびNT₆がオンする。従って、ドライブ信号/DV₀-/DV₃は強制的にロウレベルの電位とされるので、図4に示されたドライブトランジスタ142adが確実にオフとなる。その結果、サブワード線141cの電位が確実に昇圧電位V_PPに上昇する。
【００６６】
図7に示された昇圧ドライバ142bにおいては、NチャネルトランジスタNT₅およびNT₆に与えられるウェハバーンイン信号WBIEまたはWBIOが電源電位V_CCまでしか上昇しないので、NチャネルトランジスタNT₅およびNT₆のゲート絶縁膜は、NチャネルトランジスタNT₁-NT₄の絶縁膜に比べて薄くしている。このように絶縁膜を薄くすることで、スイッチ速度が早くなり、ドライブ信号/DV₀-/DV₃の上昇および下降の遅れを抑制することができる。
【００６７】
【発明の効果】
以上のようにこの発明によれば、ウェハレベルバーンイン時に確実にワード線を昇圧電位V_PPにドライブする半導体装置を得ることができるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１のDRAMのチップ概観図である。
【図２】 この発明の実施の形態１のメモリアレイの概略図である。
【図３】 この発明の実施の形態１のロウデコーダおよびメモリブロックの概略図である。
【図４】 この発明の実施の形態１のサブワードドライバの回路図である。
【図５】 この発明の実施の形態１の昇圧ドライバの回路図である。
【図６】 この発明の実施の形態１のメモリアレイの回路図である。
【図７】 この発明の実施の形態２の昇圧ドライバの回路図である。
【図８】 従来のワードドライバの回路図である。
【符号の説明】
142ba 昇圧信号発生器、 142bb ドライブ信号発生器
141c サブワード線
142aa ドライブトランジスタ、 142ab ノード
142ad ドライブトランジスタ
142a サブワードドライバ
NT₃,NT₄ Nチャネルトランジスタ
ND₁ 出力ノード、 ND₂,ND₃ ノード
CT カットオフトランジスタ
PT₃,PT₄ Pチャネルトランジスタ
NT₅,NT₆ Nチャネルトランジスタ
141b メインワード線
143a センスアンプ
141a ビット線対
SB₁-SB_n+1 センスアンプバンド
SWDB₁-SWDB₅ サブワードドライババンド
141d メモリセル、 SMB₁-SMB₄ サブメモリブロック
142b 昇圧ドライバ

Claims (9)

1. 昇圧信号を発生する昇圧信号発生器、
   前記昇圧信号とウェハバーンイン信号とを受け、前記昇圧信号が電源電位よりも高い昇圧電位に向けて上昇するのに従いロウレベルの電位となるドライブ信号を出力し、ウェハバーンイン信号の活性化時前記昇圧信号に応答して前記ドライブ信号を前記ロウレベルの電位とするドライブ信号発生器、
   複数のワード線、および
   前記複数のワード線それぞれと前記昇圧信号発生器の出力とに接続され、各々が、ワード線選択信号に従って前記昇圧信号を対応したワード線に伝えるための第１のドライブトランジスタと、前記対応したワード線とワード線用のロウレベルの電位が与えられるノードとの間に接続され、前記ドライブ信号を受けるゲートを有し前記ドライブ信号がロウレベルのときにオフする第２のドライブトランジスタとを含む複数のワードドライバを備え、
   前記ドライブ信号発生器は、前記ドライブ信号を出力するための出力ノードと前記ロウレベルの電位が与えられるノードとの間に接続され、前記昇圧信号を受けるゲートを有するＮチャネルトランジスタ、および前記出力ノードとハイレベルの電位が与えられるノードとの間に直列に接続されるカットオフトランジスタおよびＰチャネルトランジスタを含み、前記カットオフトランジスタは前記ウェハバーンイン信号の活性化に応答してオフとなり、前記Ｐチャネルトランジスタは前記昇圧信号を受けるゲートを有する、半導体装置。
2. 前記カットオフトランジスタは、前記Ｐチャネルトランジスタよりも薄いゲート絶縁膜を有する請求項１記載の半導体装置。
3. 昇圧信号を発生する昇圧信号発生器、
   前記昇圧信号とウェハバーンイン信号とを受け、前記昇圧信号が電源電位よりも高い昇圧電位に向けて上昇するのに従いロウレベルの電位となるドライブ信号を出力し、ウェハバーンイン信号の活性化時前記昇圧信号に応答して前記ドライブ信号を前記ロウレベルの電位とするドライブ信号発生器、
   複数のワード線、および
   前記複数のワード線それぞれと前記昇圧信号発生器の出力とに接続され、各々が、対応のワード線を指定するワード線選択信号に従って前記昇圧信号を対応したワード線に伝えるための第１のドライブトランジスタ、および前記対応したワード線とワード線用のロウレベルの電位が与えられるノードとの間に接続され、前記ドライブ信号を受けるゲートを有し、該ゲート電位に従って選択的に前記ロウレベル電位を対応のワード線に伝達するとともに該ゲート電位がロウレベルの時にオフする第２のドライブトランジスタを含む複数のワードドライバを備え、
   前記ドライブ信号発生器は、前記ドライブ信号を出力するための出力ノードと前記ロウレベルの電位が与えられるノードとの間に接続され、前記昇圧信号を受けるゲートを有する第１のＮチャネルトランジスタと、前記出力ノードとハイレベルの電位が与えられるノードとの間に接続され、前記昇圧信号を受けるゲートを有するＰチャネルトランジスタと、前記出力ノードと前記ロウレベルの電位が与えられるノードとの間に前記第１のＮチャネルトランジスタと並列に接続され、前記ウェハバーンイン信号の活性化に応答してオンする第２のＮチャネルトランジスタを含む、半導体装置。
4. 前記第２のＮチャネルトランジスタは、前記第１のＮチャネルトランジスタよりも薄いゲート絶縁膜を有する、請求項３記載の半導体装置。
5. 第１の方向に延びる複数のメインワード線、
   前記第１の方向に沿って配置され、前記第１の方向と交差する第２の方向に沿って延びる複数のビット線対にそれぞれ接続される複数のセンスアンプを含むセンスアンプバンド、
   前記第１の方向に沿って延びるとともに各前記メインワード線に対応して所定数配置される複数のサブワード線、
   第２の方向に沿って前記複数のサブワード線に対応して配置され、各々が、前記複数のメインワード線の対応する１つに接続されるゲートを有し、該ゲート電位に従って複数の昇圧信号の対応の１つを対応のサブワード線に伝えるための第１のドライブトランジスタと、前記対応のサブワード線とサブワード線用のロウレベルの電位が与えられるノードとの間に接続され、前記複数の昇圧信号にそれぞれ対応した複数のドライブ信号の対応の１つを受けるゲートを有し、該ゲート電位に従って前記ノードのロウレベル電位を対応のサブワード線に伝達し、該ゲート電位がロウレベルの時にオフする第２のドライブトランジスタとを含む複数のサブワードドライバを含む、前記センスアンプバンドと交差する方向に配置されるサブワードドライババンド、
   前記複数のビット線対と前記複数のサブワード線との交差部に対応して配置される複数のメモリセルを含むサブメモリブロック、および
   前記センスアンプバンドとサブワードドライババンドとの交差領域に配置され、前記複数の昇圧信号を発生する昇圧信号発生器と、前記複数の昇圧信号とウェハバーンイン信号とを受け、与えられた昇圧信号が電源電位よりも高い昇圧電位に向けて上昇するのに従い対応のドライブ信号をドライブ信号用のロウレベルの電位とし、与えられたウェハバーンイン信号の活性化に応答して該対応のドライブ信号を前記ドライブ信号用のロウレベルの電位とするドライブ信号発生器とを含む昇圧ドライバを備え、
   前記ドライブ信号発生器は、各対応のドライブ信号を出力するための出力ノードと前記ドライブ信号用のロウレベルの電位が与えられるノードとの間に接続され、対応の昇圧信号を受けるゲートを有するＮチャネルトランジスタ、および前記出力ノードとハイレベルの電位が与えられるノードとの間に直列に接続されるカットオフトランジスタおよびＰチャネルトランジスタを含み、前記カットオフトランジスタは前記ウェハバーンイン信号の活性化に応答してオフとなり、前記Ｐチャネルトランジスタは前記対応の昇圧信号を受けるゲートを有する、半導体装置。
6. 前記カットオフトランジスタは、前記Ｐチャネルトランジスタよりも薄いゲート絶縁膜を有する、請求項５記載の半導体装置。
7. 第１の方向に延びる複数のメインワード線、
   前記第１の方向に沿って延在するように配置され、各前記メインワード線に対応して所定数が配置される複数のサブワード線、
   前記第１の方向と交差する第２の方向に沿って延在するように配置される複数のビット線対、
   第１の方向に沿って配置され、前記複数のビット線対にそれぞれ接続される複数のセンスアンプを含むセンスアンプバンド、
   前記第２の方向に沿って配置されるとともに前記複数のサブワード線それぞれに対応して配置されて、各々が、前記複数のメインワード線の対応する１つに接続されるゲートを有し、該ゲート電位に従って選択的に複数の昇圧信号の対応の１つを対応のサブワード線に伝えるための第１のドライブトランジスタと、前記対応のサブワード線とサブワード線用のロウレベルの電位が与えられるノードとの間に接続され、前記複数の昇圧信号にそれぞれ対応した複数のドライブ信号の対応の１つを受けるゲートを有し、該ゲート電位に従って選択的に前記ロウレベル電位を対応のワード線に伝達するとともに該ゲート電位がロウレベルの時にオフする第２のドライブトランジスタとを含む複数のサブワードドライバを含み、前記センスアンプバンドと交差するサブワードドライババンド、
   前記複数のビット線対と前記複数のサブワード線との交差部に対応して配置される複数のメモリセルを含むサブメモリブロック、および
   前記センスアンプバンドとサブワードドライババンドとの交差領域に配置され、前記複数の昇圧信号を発生する昇圧信号発生器と、前記複数の昇圧信号とウェハバーンイン信号とを受け、与えられた昇圧信号が電源電位よりも高い昇圧電位に向けて上昇するのに従い対応のドライブ信号をドライブ信号用のロウレベルの電位とし、与えられたウェハバーンイン信号の活性化時該対応のドライブ信号を前記ドライブ信号用のロウレベルの電位とするドライブ信号発生器とを含む昇圧ドライバを備え、
   前記ドライブ信号発生器は、対応のドライブ信号を出力するための出力ノードと前記ドライブ信号用のロウレベルの電位が与えられるノードとの間に接続され、対応の昇圧信号を受けるゲートを有する第１のＮチャネルトランジスタと、前記出力ノードとハイレベルの電位が与えられるノードとの間に接続され、前記対応の昇圧信号を受けるゲートを有するＰチャネルトランジスタと、前記出力ノードと前記ドライブ信号用のロウレベルの電位が与えられるノードとの間に前記第１のＮチャネルトランジスタと並列に接続され、前記与えられたウェハバーンイン信号の活性化に応答してオンする第２のＮチャネルトランジスタを含む、半導体装置。
8. 前記第２のＮチャネルトランジスタは、前記第１のＮチャネルトランジスタよりも薄いゲート絶縁膜を有する、請求項７記載の半導体装置。
9. 前記カットオフトランジスタは、Ｐチャネルトランジスタからなる、請求項１または２記載の半導体装置。

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