JP5737003B2 - 半導体メモリ、システムおよび半導体メモリの製造方法 - Google Patents

Description

本発明は、冗長ワード線を有する半導体メモリ、半導体メモリが搭載されるシステムおよび半導体メモリの製造方法に関する。

冗長ワード線を有する半導体メモリのバーンインテストにおいてリアルワード線と冗長ワード線とを重複して選択する手法が提案されている（例えば、特許文献１、２参照。）。この種のテスト手法では、冗長ワード線は、アドレス端子で受ける外部アドレスをデコードすることで選択される。

特開２０００−２６０１９９号公報 特開平１１−２０３８９４号公報

しかしながら、外部アドレスは、リアルワード線を選択するためのアドレスデコーダに供給される。このため、外部アドレスを用いて冗長ワード線を選択するとき、リアルワード線を選択するためのアドレスデコーダを停止しないと、意図していないリアルワード線が選択されてしまう。これにより、リアルワード線に余分なストレスが掛かると、半導体メモリの信頼性は低下するかもしれない。

本発明の目的は、アドレス端子で受ける外部アドレスを用いて、リアルワード線を選択することなく、任意の冗長ワード線を選択することである。

本発明の一形態では、半導体メモリは、複数のリアルワード線および複数の冗長ワード線を有するメモリブロックと、アドレス端子で受ける外部アドレスの一部である第１アドレスをデコードして第１デコード信号を出力し、テストモード中にデコード動作を禁止する第１デコーダと、通常動作モード中に、外部アドレスの別の一部である第２アドレスまたは不良の救済に使用する冗長ワード線を示す冗長アドレスをデコードし、テストモード中に第２アドレスをデコードし、第２デコード信号を出力する第２デコーダと、第１デコード信号および第２デコード信号に応じて、リアルワード線を選択する第１ドライバと、第２デコード信号に応じて、冗長ワード線を選択する第２ドライバとを有している。

アドレス端子で受ける外部アドレスを用いて、リアルワード線を選択することなく、任意の冗長ワード線を選択できる。これにより、冗長ワード線にストレスを印加するテストにおいて、リアルワード線に余分なストレスが掛かることを防止でき、半導体メモリの信頼性が低下することを防止できる。

一実施形態における半導体メモリの例を示している。 別の実施形態における半導体メモリの例を示している。 図２に示したメモリセルアレイの例を示している。 図３に示したセンスアンプ領域の例を示している。 図２に示したロウアドレス制御部の例を示している。 図５に示した冗長判定回路の例を示している。 図６に示したアドレス変換回路の論理の例を示している。 図６に示したヒット信号生成回路の論理の例を示している。 図６に示した冗長判定回路の通常動作モード中の動作の例を示している。 図６に示した冗長判定回路の第２テストモード中の動作の例を示している。 図５に示したロウアドレス選択回路の例を示している。 図２に示したワード線制御部の例を示している。 図１２に示したロウブロックデコーダの例を示している。 図１２に示したロウプリデコーダおよびリアルワード線デコーダの例を示している。 図１２に示した冗長ワード線デコーダの例を示している。 図１４および図１５に示したレベルシフタの例を示している。 図２に示した半導体メモリの通常動作モード中の動作の例を示している。 図２に示した半導体メモリの通常動作モード中の動作の別の例を示している。 図２に示した半導体メモリのリアルワード線の多重選択テストの例を示している。 図２に示した半導体メモリの第１テストモードにおける冗長ワード線の多重選択テストの例を示している。 図２に示した半導体メモリをテストするテストシステムの例を示している。 図２に示した半導体メモリの製造方法の例を示している。 図２に示した半導体メモリが搭載されるシステムの例を示している。 別の実施形態におけるロウアドレス選択回路の例を示している。

以下、図面を用いて実施形態を説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付いている信号は、正論理を示している。先頭に”／”の付いている信号または末尾に”Ｘ”が付いている信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体メモリＭＥＭの例を示している。半導体メモリＭＥＭは、デコーダＤＥＣ１、ＤＥＣ２、ドライバＤＲＶ１、ＤＲＶ２およびメモリブロックＲＢＬＫを有している。メモリブロックＲＢＬＫは、複数のリアルワード線ＷＬおよび複数の冗長ワード線ＲＷＬを有している。

デコーダＤＥＣ１は、アドレス端子ＡＤで受ける外部アドレスＡＤの一部であるアドレスＡＤ１をデコードしてデコード信号ＡＤＥＣ１を出力する。デコーダＤＥＣ２は、通常動作モード中に、外部アドレスＡＤの別の一部であるアドレスＡＤ２または不良の救済に使用する冗長ワード線ＲＷＬを示す冗長アドレスＦＡＤをデコードし、テストモード中に第２アドレスをデコードし、デコード信号ＡＤＥＣ２を出力する。ドライバＤＲＶ１は、デコード信号ＡＤＥＣ１、ＡＤＥＣ２に応じて、リアルワード線ＷＬを選択する。ドライバＤＲＶ２は、デコード信号ＡＤＥＣ２に応じて、冗長ワード線ＲＷＬを選択する。

この実施形態では、デコーダＤＥＣ１は、テストモードを示すテスト信号ＴＳＴを受けているときにデコード動作を禁止し、デコード信号ＡＤＥＣ１の出力を停止する。テスト信号ＴＳＴは、テストモードのエントリに応答して半導体メモリＭＥＭの内部で生成されてもよく、半導体メモリＭＥＭの外部から供給されてもよい。デコード信号ＡＤＥＣ１の出力が停止されたとき、ドライバＤＲＶ１は、リアルワード線ＷＬの選択動作を停止し、全てのリアルワード線ＷＬを非選択状態に維持する。

一方、デコーダＤＥＣ２は、テスト信号ＴＳＴに拘わらず、アドレスＡＤ２または冗長アドレスＦＡＤを受けてデコード信号ＡＤＥＣ２を生成し、ドライバＤＲＶ２に出力する。また、デコーダＤＥＣ２は、デコーダＤＥＣ１のデコード動作が禁止されるテストモード中に、第２アドレスをデコードする。これにより、アドレス端子ＡＤで受ける外部アドレスＡＤを用いて、リアルワード線ＷＬを選択することなく、任意の冗長ワード線ＲＷＬを選択できる。この結果、冗長ワード線ＲＷＬにストレスを印加するテストにおいて、リアルワード線ＷＬに余分なストレスが掛かることを防止でき、半導体メモリＭＥＭの信頼性が低下することを防止できる。

図２は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、ＤＲＡＭ（Dynamic Random Access Memory）である。半導体メモリＭＥＭは、クロック信号ＣＬＫを受け、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫを受けることなく、クロック非同期で動作してもよい。半導体メモリＭＥＭは、パッケージに封入された半導体記憶装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。

半導体メモリＭＥＭは、コマンドデコーダ１０、テスト制御部１２、アドレスバッファ１４、コラムタイミング制御部１６、コラムアドレス制御部１８、コラム線制御部２０、ロウアドレス制御部２２、ロウタイミング制御部２４、ワード線制御部２６、メモリセルアレイ２８、データ制御部３０および内部電圧生成部３２を有している。例えば、半導体メモリＭＥＭは、図２に示す以外にも、メモリセルＭＣのリフレッシュ動作を制御するための回路を有している。以下では、リフレッシュ動作の説明は省略する。

コマンドデコーダ１０は、クロック信号ＣＬＫに同期してコマンド信号ＣＭＤを受け、受けたコマンド信号ＣＭＤをデコードする。例えば、コマンド信号ＣＭＤは、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを含む。コマンドデコーダ１０は、デコード結果に応じて、メモリセルアレイのアクセス動作を実行するために、コマンド信号ＲＡＳＺ、ＲＤＺ、ＷＲＺ、ＰＲＥＺ等を出力する。また、コマンドデコーダ１０は、半導体メモリＭＥＭをテストするためのテストコマンドをデコードしたときに、テストコマンド信号ＴＥＳＺを出力する。

コマンド信号ＲＡＳＺは、リアルワード線ＷＬおよび冗長ワード線ＲＷＬを選択し、メモリセルアレイ２８を活性化するために生成される。コマンド信号ＲＤＺは、メモリセルアレイ２８からデータを読み出す読み出し動作を実行するために生成される。コマンド信号ＷＲＺは、メモリセルアレイ２８にデータを書き込む書き込み動作を実行するために生成される。コマンド信号ＰＲＥＺは、リアルワード線ＷＬおよび冗長ワード線ＲＷＬを非選択し、メモリセルアレイ２８を非活性化するために生成される。

テスト制御部１２は、テストコマンド信号ＴＥＳＺとともに受ける外部アドレス信号ＡＤの値に応じて、テストモード信号Ｔ１ＺまたはＴ２Ｚを活性化し、あるいは非活性化する。

半導体メモリＭＥＭは、テストモード信号Ｔ１Ｚの活性化により、複数の冗長ワード線ＲＷＬを重複して選択する第１テストモードにエントリする。第１テストモードでは、複数の冗長ワード線ＲＷＬに接続されるメモリセルＭＣに同時にデータが書き込まれ、あるいは、複数の冗長ワード線ＲＷＬに同時に高電圧が印加され、ストレステストが実施される。半導体メモリＭＥＭは、テストモード信号Ｔ１Ｚの非活性化により、第１テストモードからイクジットし、メモリセルＭＣにデータを読み書きするための通常動作モードに戻る。

半導体メモリＭＥＭは、テストモード信号Ｔ２Ｚの活性化により、冗長ワード線ＲＷＬの１つを選択し、冗長ワード線ＲＷＬに接続されるメモリセルに対してデータを書き込みまたはデータを読み出す第２テストモードにエントリする。第２テストモードでは、図６に示すヒューズラッチ回路ＦＬＴ１、ＦＬＴ２のプログラムの有無に拘わらず、任意の冗長ワード線ＲＷＬが選択可能である。半導体メモリＭＥＭは、テストモード信号Ｔ２Ｚの非活性化により、第２テストモードからイクジットし、通常動作モードに戻る。

なお、テスト制御部１２は、半導体メモリＭＥＭの動作モードを設定するモードレジスタとして形成されてもよい。このとき、テストコマンド信号ＴＥＳＺは、モードレジスタの値を設定するコマンド信号としてテスト制御部に供給される。さらに、テスト制御部１２が設けられる代わりに、テストモード信号Ｔ１Ｚ、Ｔ２Ｚをそれぞれ受ける外部端子（テスト端子）が半導体メモリＭＥＭに設けられてもよい。

アドレスバッファ１４は、アドレス端子ＡＤを介して外部アドレス信号ＡＤ（ＡＤ１２−ＡＤ０）を受け、受けた外部アドレス信号ＡＤをテスト制御部１２、コラムアドレス制御部１８およびロウアドレス制御部２２に出力する。コラムアドレス制御部１８には、アドレス端子ＡＤで受けたコラムアドレス信号ＣＡが供給される。ロウアドレス制御部２２には、アドレス端子ＡＤで受けたロウアドレス信号ＲＡが供給される。この実施形態の半導体メモリＭＥＭは、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡを、共通のアドレス端子ＡＤを用いて異なるタイミングで受けるアドレスマルチプレクスタイプを採用している。なお、外部アドレス信号ＡＤのビット数は、１３ビットに限定されない。例えば、外部アドレス信号ＡＤのビット数は、リアルワード線ＷＬの数に応じて決められればよい。

コラムタイミング制御部１６は、コマンド信号ＲＤＺ、ＷＲＺに応じて、コラム線制御部２０の動作を決めるタイミング信号ＣＬＺを出力する。コラムタイミング制御部１６は、メモリセルアレイ２８からデータ制御部３０に読み出される読み出しデータ信号をデータ端子ＤＱに出力するためのタイミング信号ＤＱＺを、コマンド信号ＲＤＺに応じて出力する。また、コラムタイミング制御部１６は、データ端子ＤＱを介してデータ制御部３０に供給される書き込みデータ信号をメモリセルアレイ２８に出力するためのタイミング信号ＤＱＺを、コマンド信号ＷＲＺに応じて出力する。

コラムアドレス制御部１８は、コマンド信号ＲＤＺ、ＷＲＺに同期してアドレスバッファ１４からの外部アドレス信号ＡＤをラッチし、ラッチした外部アドレス信号ＡＤをコラムアドレス信号ＣＡとしてコラム線制御部２０に出力する。コラム線制御部２０は、コラムアドレス制御部１８からのコラムアドレス信号ＣＡをデコードし、コラムアドレス信号ＣＡが示すコラム選択信号ＣＬのいずれかをタイミング信号ＣＬＺに同期して出力する。

ロウアドレス制御部２２は、コマンドデコーダ１０からのロウアドレスラッチ信号等のタイミング信号に同期して、アドレスバッファ１４からの外部アドレス信号ＡＤをラッチする。通常動作モード中（Ｔ１Ｚ、Ｔ２Ｚ＝ロウレベル）、ロウアドレス制御部２２は、ラッチした外部アドレス信号ＡＤが不良のリアルワード線ＷＬを示さないときに、ラッチした外部アドレス信号ＡＤをロウアドレス信号ＢＲＡ（ＢＲＡ１２−０）としてワード線制御部２６に出力する。

通常動作モード中、ロウアドレス制御部２２は、ラッチした外部アドレス信号ＡＤが不良のリアルワード線ＷＬを示すときに、不良のリアルワード線ＷＬの代わりに選択する冗長ワード線ＲＷＬを示すロウアドレス信号ＢＲＡをワード線制御部２６に出力する。ロウアドレス制御部２２は、冗長ワード線ＲＷＬを示すロウアドレス信号ＢＲＡを出力するとき、ヒット信号ＴＨＩＴＲＺ（ＴＨＩＴＲ０ＺまたはＴＨＩＴＲ１Ｚ）を活性化する。なお、テストモード中（Ｔ１Ｚ＝ハイレベル）、ロウアドレス制御部２２は、ヒット信号ＴＨＩＴＲ０Ｚ、ＴＨＩＴＲ１Ｚを強制的に活性化し、アドレス端子ＡＤを介して供給されるロウアドレス信号ＲＡをロウアドレス信号ＢＲＡとしてワード線制御部２６に出力する。テストモード中の詳細な動作は後述する。

ロウタイミング制御部２４は、コマンド信号ＲＡＳＺに応じてタイミング信号ＷＬＯＮＺを活性化し、コマンド信号ＰＲＥＺに応じてタイミング信号ＷＬＯＮＺを非活性化する。タイミング信号ＷＬＯＮＺは、リアルワード線ＷＬおよび冗長ワード線ＲＷＬの活性化期間を決める信号である。なお、ロウタイミング制御部２４は、センスアンプＳＡやプリチャージ回路ＰＲＥ（図４）を動作するためのタイミング信号も生成する。ワード線制御部２６は、ロウアドレス信号ＢＲＡおよびヒット信号ＴＨＩＴＲ０Ｚ、ＴＨＩＴＲ１Ｚを受け、タイミング信号ＷＬＯＮＺに応じてリアルワード線ＷＬまたは冗長ワード線ＲＷＬを活性化する。

メモリセルアレイ２８は、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の横方向に並ぶメモリセルＭＣの列に接続された複数のワード線ＷＬ（またはＲＷＬ）と、図の縦方向に並ぶメモリセルＭＣの列に接続された相補のビット線対ＢＬ、／ＢＬとを有している。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。基準電圧線に供給される基準電圧は、例えば、プリチャージ電圧ＶＰＲと同じであり、内部電圧生成回路３２により生成される。

データ制御部３０は、読み出し動作時に、メモリセルアレイ２８から供給される読み出しデータ信号を、タイミング信号ＤＱＺに応答してデータ端子ＤＱに出力する。データ制御部３０は、書き込み動作時に、データ端子ＤＱを介して供給される書き込みデータ信号を、コマンド信号ＷＲＺに応じてメモリセルアレイ２８に出力する。

内部電圧生成部３２は、電源電圧ＶＤＤおよび接地電圧ＶＳＳに基づいて電圧ＶＰＰ、ＶＩＩ、ＶＰＲ、ＶＫＫを生成する。電圧ＶＰＰは、電源電圧ＶＤＤを昇圧することにより生成され、リアルワード線ＷＬおよび冗長ワード線ＲＷＬのハイレベル電圧等に使用される。電圧ＶＩＩは、内部電源電圧として、外部端子に接続される回路以外の内部回路に供給される。電圧ＶＰＲは、ビット線ＢＬ、／ＢＬのプリチャージ電圧等に使用される。電圧ＶＫＫは、負電圧であり、リアルワード線ＷＬおよび冗長ワード線ＲＷＬのロウレベル電圧（リセット電圧）等に使用される。

図３は、図２に示したメモリセルアレイ２８の例を示している。例えば、メモリセルアレイ２８は、５１２本のリアルワード線ＷＬ０−ＷＬ５１１および２本の冗長ワード線ＲＷＬ０、ＲＷＬ１を各々有する１６個のメモリブロックＲＢＬＫ（ＲＢＬＫ０−ＲＢＬＫ１５）と、一対のメモリブロックＲＢＬＫの間に配置されるセンスアンプ領域ＳＡＡとを有している。各メモリブロックＲＢＬＫ０−ＲＢＬＫ１５は、ロウアドレス信号ＢＲＡの上位４ビットＢＲＡ１２−ＢＲＡ９により選択される。例えば、冗長ワード線ＲＷＬ０、ＲＷＬ１は、リアルワード線群ＷＬ０−ＷＬ５１１の両側にそれぞれ形成される。

図４は、図３に示したセンスアンプ領域ＳＡＡの例を示している。図４は、１つのデータ端子ＤＱに対応するセンスアンプ領域ＳＡＡの一部を示している。センスアンプ領域ＳＡＡは、各メモリブロックＲＢＬＫ０−１に対応するプリチャージ回路ＰＲＥおよびビット線スイッチＢＴと、メモリブロックＲＢＬＫ０−１に共有されるセンスアンプＳＡおよびコラムスイッチＣＳＷとを有している。

プリチャージ制御信号ＢＲＳ（ＢＲＳ０またはＢＲＳ１）は、メモリブロックＲＢＬＫ０またはＲＢＬＫ１に対応する複数のプリチャージ回路ＰＲＥに供給される。各プリチャージ制御信号ＢＲＳ０−１は、対応するメモリブロックＲＢＬＫの非アクティブ中にハイレベルに設定され、対応するメモリブロックＲＢＬＫのアクティブ中にロウレベルに設定される。

スイッチ制御信号ＢＴＺ（ＢＴ０ＺまたはＢＴ１Ｚ）は、メモリブロックＲＢＬＫ０またはＲＢＬＫ１に対応する複数のビット線スイッチＢＴに供給される。スイッチ制御信号ＢＴＺは、対応するメモリブロックＲＢＬＫの非アクティブ中にロウレベルに設定され、対応するメモリブロックＲＢＬＫのアクティブ中にハイレベルに設定される。ビット線スイッチＢＴは、ビット線ＢＬ、／ＢＬとセンスアンプＳＡとの間に配置されるｎＭＯＳトランジスタを有し、対応するスイッチ制御信号ＢＴＺのハイレベル中にオンする。

センスアンプ活性化信号ＬＥＺ、ＬＥＸは、センスアンプ領域ＳＡＡの複数のセンスアンプＳＡに共通に供給される。センスアンプ活性化信号ＬＥＺ、ＬＥＸは、対応するメモリブロックＲＢＬＫの非アクティブ中にプリチャージ電圧ＶＰＲに設定され、対応するメモリブロックＲＢＬＫのアクティブ中にハイレベル、ロウレベルにそれぞれ活性化される。

コラム選択信号ＣＬ（ＣＬ０、ＣＬ１、ＣＬ２）は、コラムスイッチＣＳＷにそれぞれ接続される。各コラム選択信号ＣＬ０−ＣＬ２は、コラムアドレスＣＡに応じて、読み出し動作時および書き込み動作時にハイレベルに設定される。センスアンプ領域ＳＡＡは、一般的なＤＲＡＭと同じ構成のため、詳細な説明は省略する。

各メモリブロックＲＢＬＫのプリチャージ制御信号ＢＲＳ、スイッチ制御信号ＢＴＺおよびセンスアンプ活性化信号ＬＥＺ、ＬＥＸは、ロウアドレス信号ＢＲＡ１２−ＢＲＡ９に応じて選択され、ロウタイミング制御部２４からのタイミング信号にそれぞれ応答して活性化、非活性化される。例えば、各メモリブロックＲＢＬＫは、コマンド信号ＲＡＳＺの出力からコマンド信号ＰＲＥＺの出力までの間、アクティブ状態になる。

図５は、図２に示したロウアドレス制御部２２の例を示している。ロウアドレス制御部２２は、ロウアドレスラッチ回路４０、冗長判定回路４２、ロウアドレス選択回路４４および２つのＯＲ回路を有している。ロウアドレスラッチ回路４０は、ロウアドレスラッチ信号ＲＡＬＴＺに同期して外部アドレス信号ＡＤ１２−ＡＤ０をラッチし、ラッチした信号をロウアドレス信号ＲＡ（ＲＡ１２−ＲＡ０）として出力する。例えば、ロウアドレスラッチ信号ＲＡＬＴＺは、ロウアドレスストローブ信号／ＲＡＳに同期してコマンドデコーダ１０から出力される。

冗長判定回路４２は、ロウアドレス信号ＲＡが不良のリアルワード線ＷＬを示す不良アドレスと一致するときに、選択する冗長ワード線ＲＷＬを含むメモリブロックＲＢＬＫを示すロウアドレス信号ＦＲＡ（ＦＲＡ１２−ＦＲＡ９）を出力する。ロウアドレス信号ＦＲＡは、不良の救済に使用する冗長ワード線を示す冗長アドレスの一例である。
また、冗長判定回路４２は、ロウアドレス信号ＲＡが不良アドレスと一致するときに、選択する冗長ワード線ＲＷＬ（ＲＷＬ０またはＲＷＬ１）を示すヒット信号ＨＩＴＲＺ（ＨＩＴＲ０ＺまたはＨＩＴＲ１Ｚ）を出力する。不良アドレスは、冗長判定回路４２に予め記憶されている。

ロウアドレス選択回路４４は、ヒット信号ＨＩＴＲ０ＺまたはＨＩＴＲ１Ｚが出力されていないとき（ロウレベルの非活性化状態）、ロウアドレス信号ＲＡ１２−ＲＡ０を選択し、ロウアドレス信号ＢＲＡ１２−ＢＲＡ０として出力する。ロウアドレス選択回路４４は、ヒット信号ＨＩＴＲ０ＺまたはＨＩＴＲ１Ｚが出力されているとき（ハイレベルの活性化状態）、ロウアドレス信号ＦＲＡ１２−ＦＲＡ９を選択し、ロウアドレス信号ＢＲＡ１２−ＢＲＡ９として出力する。また、ロウアドレス選択回路４４は、ヒット信号ＨＩＴＲ０ＺまたはＨＩＴＲ１Ｚが出力されているとき、ハイレベルのロウアドレス信号ＢＲＡ８−ＢＲＡ０を出力する。

各ＯＲ回路は、通常動作モード（Ｔ１Ｚ＝ロウレベル）において、ヒット信号ＨＩＴＲ０Ｚ（またはＨＩＴＲ１Ｚ）の活性化中にヒット信号ＴＨＩＴＲ０Ｚ（またはＴＨＩＴＲ１Ｚ）を活性化する。２つのＯＲ回路は、テストモード中（Ｔ１Ｚ＝ハイレベル）、ヒット信号ＴＨＩＴＲ０Ｚ、ＴＨＩＴＲ１Ｚを活性化する。各ＯＲ回路は、ヒット信号ＨＩＴＲ０Ｚ（ＨＩＴＲ１Ｚ）またはテストモード信号Ｔ１Ｚを受けているときに、ヒット信号ＴＨＩＴＲ０Ｚ（ＴＨＩＴＲ１Ｚ）を出力するテスト回路の一例である。ヒット信号ＴＨＩＴＲ０Ｚ、ＴＨＩＴＲ１Ｚは、図１２に示すロウプリデコーダＷＬＰＤＥＣのデコード動作を禁止するテスト信号の一例である。

図６は、図５に示した冗長判定回路４２の例を示している。冗長判定回路４２は、１つのヒューズラッチ回路ＦＬＴ１、１３個のヒューズラッチ回路ＦＬＴ２、アドレス変換回路ＡＣＮＶ、アドレス比較回路ＡＣＭＰ、ヒット信号ラッチ回路ＨＬＴおよびヒット信号生成回路ＨＩＴＧＥＮを有している。なお、図６に示すヒューズラッチ回路ＦＬＴ１、ＦＬＴ２、アドレス変換回路ＡＣＮＶ、アドレス比較回路ＡＣＭＰおよびヒット信号ラッチ回路ＨＬＴは、メモリブロックＲＢＬＫ０−ＲＢＬＫ１５の冗長ワード線ＲＷＬ０、ＲＷＬ１にそれぞれ対応して形成されている。

ヒューズラッチ回路ＦＬＴ１、ＦＬＴ２は、互いに同じ回路である。各ヒューズラッチ回路ＦＬＴ１、ＦＬＴ２は、内部電源線ＶＩＩと接地線ＶＳＳとの間に直列に配置されるｐＭＯＳトランジスタＰ１、ｎＭＯＳトランジスタＮ１およびヒューズＦＳと、ラッチＬＴとを有している。ラッチＬＴの入力ノードＮ０１は、ｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ１のドレインに接続されている。例えば、ヒューズＦＳは、レーザー光を照射することによりカットされ、あるいは、所定値以上の電流を流すことでカットされる。

ｐＭＯＳトランジスタＰ１のゲートは、半導体メモリＭＥＭのパワーオン時にロウレベルからハイレベルに変化するリセット信号ＦＲＳＴを受けている。リセット信号ＦＲＳＴは、半導体メモリＭＥＭのパワーオン中にハイレベルに維持され、第２テストモード中（Ｔ２Ｚ＝ハイレベル）にロウレベルに設定される。ｎＭＯＳトランジスタＮ１のゲートは、半導体メモリＭＥＭのパワーオン時に一時的にハイレベルに変化するセット信号ＦＳＥＴを受けている。リセット信号ＦＲＳＴおよびセット信号ＦＳＥＴは、メモリブロックＲＢＬＫ０−ＲＢＬＫ１５の冗長ワード線ＲＷＬ０、ＲＷＬ１に対応する全てのヒューズラッチ回路ＦＬＴ１、ＦＬＴ２に共通に供給される。

ラッチＬＴの入力ノードＮ０１は、パワーオン時のリセット信号ＦＲＳＴのロウレベル期間に充電される。パワーオン時にリセット信号ＦＲＳＴがハイレベルに変化した後、ヒューズＦＳがカットされていない状態では、セット信号ＦＳＥＴのハイレベルのパルスによりヒューズＦＳの入力ノードＮ０１が放電され、ラッチＬＴはハイレベルを出力する。ヒューズＦＳがカットされている状態では、セット信号ＦＳＥＴのハイレベルのパルスによっても入力ノードＮ０１は放電されず、ラッチＬＴはロウレベルを出力する。

ヒューズラッチ回路ＦＬＴ１のヒューズＦＳは、不良を救済するために、対応する冗長ワード線ＲＷＬを使用するときにカットされる。ヒューズＦＳがカットされたヒューズラッチ回路ＦＬＴ１は、パワーオンによりロウレベルのジャッジ信号ＪＤＧＦを出力する。

ヒューズラッチ回路ＦＬＴ２のヒューズＦＳは、不良を救済するリアルワード線ＷＬを示すロウアドレス信号ＲＡ１２−ＲＡ０の値と、対応する冗長ワード線ＲＷＬの番号を示す値とを論理演算した値がプログラムされる。ヒューズラッチ回路ＦＬＴ２は、ヒューズＦＳのプログラム状態に応じた論理のロウアドレス信号ＦＡ１２−ＦＡ０を出力する。ロウアドレス信号ＦＡ８−ＦＡ０は、不良のリアルワード線ＷＬを示す不良アドレスの下位ビットとしてアドレス比較回路ＡＣＭＰに供給される。不良を救済するリアルワード線ＷＬを示すロウアドレス信号ＲＡ１２−ＲＡ０の値と、ヒューズＦＳのプログラムの仕様については、図７で説明する。

なお、ヒューズラッチ回路ＦＬＴ１、ＦＬＴ２は、第２テストモードにおいて、ヒューズリセット信号ＦＲＳＴがロウレベルの期間、ヒューズＦＳのプログラム状態に拘わりなく、ラッチＬＴの出力からロウレベルを出力する。

アドレス変換回路ＡＣＮＶは、ロウアドレス信号ＲＡ１２−ＲＡ８に対応するヒューズラッチ回路ＦＬＴ２からロウアドレス信号ＦＡ１２−ＦＡ８を受ける。アドレス変換回路ＡＣＮＶは、所定の規則に従って、ロウアドレス信号ＦＡ１２−ＦＡ８の論理を反転し、ロウアドレス信号ＦＢ１２−ＦＢ８として出力する。ロウアドレス信号ＦＢ１２−ＦＢ８は、不良のリアルワード線ＷＬを示す不良アドレスの上位ビットを示す。アドレス変換回路ＡＣＮＶは、第２テストモードにおいて、全てのヒューズラッチ回路ＦＬＴ１、ＦＬＴ２からロウレベルが出力されるときに、任意の冗長ワード線ＲＷＬを選択するために必要な回路である。第２テストモード時の動作の概要は図１０に示す。

アドレス比較回路ＡＣＭＰは、アドレス変換回路ＡＣＮＶからのロウアドレス信号ＦＢ１２−ＦＢ８およびヒューズラッチ回路ＦＬＴ２からのロウアドレス信号ＦＡ７−ＦＡ０を受ける。アドレス比較回路ＡＣＭＰは、ロウアドレス信号ＦＢ１２−ＦＢ８、ＦＡ７−ＦＡ０の１つと、対応するロウアドレス信号ＲＡ１２−ＲＡ０の１つとを受ける１３個のＥＯＲ回路を有している。各ＥＯＲ回路は、入力端子で受けるビット値が同じときに、ロウレベルのヒット信号ＨＩＴＸ（ＨＩＴ１２Ｘ−ＨＩＴ０Ｘ）を出力し、入力端子で受けるビット値が異なるときにハイレベルのヒット信号ＨＩＴＸを出力する。

ヒット信号ラッチ回路ＨＬＴは、ｐＭＯＳトランジスタＰ２、Ｐ３および複数のｎＭＯＳトランジスタ群Ｎ２を有している。ｐＭＯＳトランジスタＰ２は、タイミング信号ＲＯＭＬＺがロウレベルのときに、ノードＮ０２を充電するためにオンする。ｎＭＯＳトランジスタＮ２は、ジャッジ信号ＪＤＧＦおよびヒット信号ＨＩＴＸをゲートでそれぞれ受ける。ｎＭＯＳトランジスタＮ２は、タイミング信号ＲＯＭＬＺのハイレベル期間に、ジャッジ信号ＪＤＧＦおよびヒット信号ＨＩＴＸの少なくとも１つがハイレベルになったとき、ノードＮ０２を放電するためにオンする。ｐＭＯＳトランジスタＰ３は、ノードＮ０２のハイレベルを維持するラッチとして機能する。

タイミング信号ＲＯＭＬＺは、例えば図２に示したロウタイミング制御部２４により生成され、コマンド信号ＲＡＳＺに応答してアクティブ期間中に活性化される。ヒット信号ラッチ回路ＨＬＴは、ジャッジ信号ＪＤＧＦおよびＥＯＲ回路の出力が全てロウレベルのとき、ノードＮ０２をハイレベルに維持し、ハイレベルのヒット信号ＦＲＨＩＴＺ（ＦＲＨＩＴ０Ｚ−ＦＲＨＩＴ３１Ｚのいずれか）を出力する。すなわち、ヒューズラッチ回路ＦＬＴ１のヒューズＦＳがカットされ、ロウアドレス信号ＦＢ１２−ＦＢ８、ＦＡ７−ＦＡ０の値がロウアドレス信号ＲＡ１２−ＲＡ０の値と一致するときに、対応するヒット信号ＦＲＨＩＴＺは、ハイレベル（活性化状態）を維持する。ハイレベルのヒット信号ＦＲＨＩＴＺは、不良のリアルワード線ＷＬの代わりに冗長ワード線ＲＷＬを使用するときに出力される。

ヒット信号ラッチ回路ＨＬＴは、ジャッジ信号ＪＤＧＦまたはＥＯＲ回路の出力のいずれかがハイレベルのとき、ノードＮ０２をロウレベルに変化させ、ヒット信号ＦＲＨＩＴＺ（ＦＲＨＩＴ０Ｚ−ＦＲＨＩＴ３１Ｚのいずれか）をロウレベルに変化する。すなわち、ヒューズラッチ回路ＦＬＴ１のヒューズＦＳがカットされておらず、またはロウアドレス信号ＦＢ１２−ＦＢ８、ＦＡ７−ＦＡ０の値がロウアドレス信号ＲＡ１２−ＲＡ０の値と一致しないときに、対応するヒット信号ＦＲＨＩＴＺはロウレベルに変化する。

ヒット信号生成回路ＨＩＴＧＥＮは、ヒット信号ＦＲＨＩＴ０Ｚ−ＦＲＨＩＴ３１Ｚの活性化に応じて、対応するヒット信号ＨＩＴＲＺ（ＨＩＴＲ０ＺまたはＨＩＴＲ１Ｚ）を活性化し、使用する冗長ワード線ＲＷＬを示すロウアドレス信号ＦＲＡ１２−ＦＲＡ９を出力する。なお、ヒット信号生成回路ＨＩＴＧＥＮは、全てのヒット信号ＦＲＨＩＴ０Ｚ−ＦＲＨＩＴ３１Ｚがロウレベルに変化するとき、ヒット信号ＨＩＴＲ０Ｚ、ＨＩＴＲ１Ｚの活性化せず、所定の値（例えば、ハイレベル）のロウアドレス信号ＦＲＡ１２−ＦＲＡ９を出力する。ヒット信号生成回路ＨＩＴＧＥＮの動作は、図８に示す。

図７は、図６に示したアドレス変換回路ＡＣＮＶの論理の例を示している。アドレス変換回路ＡＣＮＶは、メモリブロックＲＢＬＫの冗長ワード線ＲＷＬ０−ＲＷＬ１のそれぞれに対応して形成されている。図７に示したインバータの記号を有するビットは、各ロウアドレス信号ＦＡ１２−ＦＡ８が各ロウアドレス信号ＦＢ１２−ＦＢ８に変換されるときに、論理が反転されることを示している。インバータの記号を有しないビットは、各ロウアドレス信号ＦＡ１２−ＦＡ８が各ロウアドレス信号ＦＢ１２−ＦＢ８として出力されることを示している。

例えば、”００００ｈ（ｈは１６進数を示す）”のロウアドレス信号ＲＡ１２−ＲＡ０が割り当てられているメモリブロックＲＢＬＫ０のリアルワード線ＷＬ０が、メモリブロックＲＢＬＫ１の冗長ワード線ＲＷＬ１を用いて置き換えられるとする。

図７より、ロウアドレス信号ＦＡ９−ＦＡ８はアドレス変換回路ＡＣＮＶにより反転され、ロウアドレス信号ＦＢ９−ＦＢ８が生成される。このため、図６に示したアドレス比較回路ＡＣＭＰにより、”００”のロウアドレスＲＡ９−ＲＡ８と、”００”のロウアドレス信号ＦＢ９−ＦＢ８の一致を検出するためには、ヒューズラッチ回路ＦＬＴ２から”１１”のロウアドレスＦＡ９−ＦＡ８を出力させる。このため、ロウアドレス信号ＦＡ９−ＦＡ８を出力するヒューズラッチ回路ＦＬＴ２のヒューズＦＳはカットされず、ロウアドレス信号ＦＡ１２−ＦＡ９、ＦＡ７−ＦＡ０を出力するヒューズラッチ回路ＦＬＴ２のヒューズＦＳはカットされる。

このとき、ロウアドレス信号ＦＡ１２−ＦＡ８の値は”０００１１”になり、ロウアドレス信号ＦＢ１２−ＦＢ８の値は、”０００００”になる。したがって、半導体メモリＭＥＭの外部から供給されるロウアドレス信号ＲＡ１２−ＲＡ０が”００００ｈ”のとき、対応するヒット信号ＦＲＨＩＴＺが活性化される。

一方、第２テストモードでは、図１０で説明するように、全てのヒューズラッチ回路ＦＬＴ１、ＦＬＴ２はロウレベルを出力する。このとき、例えば、メモリブロックＲＢＬＫ１の冗長ワード線ＲＷＬ１に対応する冗長判定回路４２のアドレス変換回路ＡＣＮＶは、”０００１１（＝０３ｈ）”のロウアドレス信号ＦＢ１２−ＦＢ８を出力する。メモリブロックＲＢＬＫ１５の冗長ワード線ＲＷＬ０に対応する冗長判定回路４２のアドレス変換回路ＡＣＮＶは、”１１１１０（＝１Ｅｈ）”の値のロウアドレス信号ＦＢ１２−ＦＢ８を出力する。したがって、第２テストモードにおいて、半導体メモリＭＥＭの外部から”０３００ｈ”の値のロウアドレス信号ＲＡ１２−ＲＡ０が供給されるとき、メモリブロックＲＢＬＫ１の冗長ワード線ＲＷＬ１に対応するヒット信号ＦＲＨＩＴ３Ｚが活性化される。第２テストモードにおいて、半導体メモリＭＥＭの外部から”１Ｅ００ｈ”の値のロウアドレス信号ＲＡ１２−ＲＡ８が供給されるとき、メモリブロックＲＢＬＫ１５の冗長ワード線ＲＷＬ０に対応するヒット信号ＦＲＨＩＴ３０Ｚが活性化される。

図８は、図６に示したヒット信号生成回路ＨＩＴＧＥＮの論理の例を示している。ヒット信号生成回路ＨＩＴＧＥＮは、偶数番号のヒット信号ＦＲＨＩＴＺが論理１のときにヒット信号ＨＩＴＲ０Ｚを論理１に設定し、奇数番号のヒット信号ＦＲＨＩＴＺが論理１のときにヒット信号ＨＩＴＲ１Ｚを論理１に設定する。偶数番号のヒット信号ＦＲＨＩＴＺは、対応するメモリブロックＲＢＬＫの冗長ワード線ＲＷＬ０を示す。奇数番号のヒット信号ＦＲＨＩＴＺは、対応するメモリブロックＲＢＬＫの冗長ワード線ＲＷＬ１を示す。

また、ヒット信号生成回路ＨＩＴＧＥＮは、活性化されたヒット信号ＲＦＨＩＴＺ（ＦＲＨＩＴ０Ｚ−ＦＲＨＩＴ３１Ｚのいずれか）をエンコードする。そして、ヒット信号生成回路ＨＩＴＧＥＮは、活性化されたヒット信号ＲＦＨＩＴＺに対応する冗長ワード線ＲＷＬを含むメモリブロックＲＢＬＫを示すロウアドレス信号ＦＲＡ１２−ＦＲＡ９を生成する。

図９は、図６に示した冗長判定回路４２の通常動作モード中の動作の例を示している。この例は、メモリブロックＲＢＬＫ０内の冗長ワード線ＲＷＬ０およびメモリブロックＲＢＬＫ１内の冗長ワード線ＲＷＬ１に対応する冗長判定回路４２の動作を示している。

例えば、メモリブロックＲＢＬＫ０の冗長ワード線ＲＷＬ０は、対応するジャッジ信号ＪＤＧＦがハイレベルのときに使用されない。このとき、対応する冗長判定回路４２は、プログラムされず、”１ＦＦＦｈ”のロウアドレス信号ＦＡ１２−ＦＡ０、ＦＢ１２−ＦＢ０が出力される。一方、メモリブロックＲＢＬＫ１の冗長ワード線ＲＷＬ１は、メモリブロックＲＢＬＫ０のリアルワード線ＷＬ５１１を救済するために使用される。

まず、電源電圧ＶＤＤが半導体メモリＭＥＭに供給され（ＰＯＮ）、電源電圧ＶＤＤが所定の電圧まで上昇すると、リセット信号ＦＲＳＴはロウレベルからハイレベルに変化する（図９（ａ））。リセット信号ＦＲＳＴがロウレベルの期間に、ヒューズラッチ回路ＦＬＴ１、ＦＬＴ２のノードＮ０１はハイレベルに設定され、ヒューズラッチ回路ＦＬＴ１、ＦＬＴ２は、ジャッジ信号ＪＤＧＦおよびロウアドレス信号ＦＡ１２−ＦＡ０をロウレベルに設定する（図９（ｂ、ｃ、ｄ、ｅ））。

この後、セット信号ＦＳＥＴが一時的にハイレベルに設定され、ジャッジ信号ＪＤＧＦおよびロウアドレス信号ＦＡ１２−ＦＡ０の論理レベルが、ヒューズＦＳの状態に応じて決まる（図９（ｆ、ｇ、ｈ、ｉ、ｊ））。例えば、リセット信号ＦＲＳＴおよびセット信号ＦＳＥＴは、半導体メモリＭＥＭ内に形成されるパワーオンリセット回路により生成される。

ここで、メモリブロックＲＢＬＫ０のリアルワード線ＷＬ０を救済するために、メモリブロックＲＢＬＫ０の冗長ワード線ＲＷＬ０に対応するヒューズラッチ回路ＦＬＴ２にプログラムされるロウアドレス信号ＦＡ１２−ＦＡ０は、”００００ｈ”である。メモリブロックＲＢＬＫ０のリアルワード線ＷＬ５１１を救済するために、メモリブロックＲＢＬＫ１の冗長ワード線ＲＷＬ１に対応するヒューズラッチ回路ＦＬＴ２にプログラムされるロウアドレス信号ＦＡ１２−ＦＡ０は、”０２ＦＦｈ”である。アドレス変換回路ＡＣＮＶは、図７に示した規則に従い、ロウアドレス信号ＦＡ１２−ＦＡ８をロウアドレス信号ＦＢ１２−ＦＢ８に変換する。（図９（ｋ、ｌ））。アドレスの変換により、メモリブロックＲＢＬＫ１の冗長ワード線ＲＷＬ１に対応する冗長判定回路４２のロウアドレス信号ＦＢ１２−ＦＢ０は、”０１ＦＦｈ”になる。

次に、アクティブコマンドＡＣＴとともに外部アドレス信号ＡＤが半導体メモリＭＥＭに供給される（図９（ｍ））。図５に示したロウアドレスラッチ回路４０は、外部アドレス信号ＡＤをラッチし、ロウアドレス信号ＲＡ１２−ＲＡ０（０１ＦＦｈ）として冗長判定回路４２に出力する（図９（ｎ））。ロウアドレス信号ＲＡ１２−ＲＡ０とロウアドレス信号ＦＢ１２−ＦＢ０の少なくともいずれかのビットが一致しない冗長判定回路４２では、ヒット信号ＨＩＴＸのいずれかのビットがハイレベルになる（図９（ｏ））。ロウアドレス信号ＲＡ１２−ＲＡ０とロウアドレス信号ＦＢ１２−ＦＢ０が一致する冗長判定回路４２では、全てのヒット信号ＨＩＴＸがロウレベルに変化する（図９（ｐ））。

次に、タイミング信号ＲＯＭＬＺが活性化される（図９（ｑ））。ハイレベルのビットを含むヒット信号ＨＩＴＸを受けるヒット信号ラッチ回路ＨＬＴは、ヒット信号ＦＲＨＩＴ０Ｚをロウレベルに設定する（図９（ｒ））。全てのビットがロウレベルのヒット信号ＨＩＴＸおよびロウレベルのジャッジ信号ＪＤＧＦを受けるヒット信号ラッチ回路ＨＬＴは、ヒット信号ＦＲＨＩＴ３Ｚをハイレベルに維持する（図９（ｓ））。なお、図９に示していない他のヒット信号ＨＩＴＲ１Ｚ、ＨＩＴＲ２Ｚ−３１Ｚは、対応するアドレス比較回路ＡＣＭＰによるアドレスの比較が一致せず、あるいは、ジャッジ信号ＪＤＧＦがハイレベルのため、ロウレベルに変化する。

メモリブロックＲＢＬＫ１内の冗長ワード線ＲＷＬ１に対応するヒット信号生成回路ＨＩＴＧＥＮは、ハイレベルのヒット信号ＦＲＨＩＴ３Ｚを受け、図８に示した規則に従って、ロウアドレス信号ＦＲＡ１２−ＦＲＡ９（１ｈ）とロウレベルのヒット信号ＨＩＴＲ０Ｚおよびハイレベルのヒット信号ＨＩＴＲ１Ｚを出力する（図９（ｔ、ｕ））。これにより、メモリブロックＲＢＬＫ０のリアルワード線ＷＬ５１１（０１ＦＦｈ）の代わりに、メモリブロックＲＢＬＫ１の冗長ワード線ＲＷＬ１が選択される。

図１０は、図６に示した冗長判定回路４２の第２テストモード中の動作の例を示している。図９と同じ動作については、詳細な説明は省略する。第２テストモードは、図６に示すヒューズラッチ回路ＦＬＴ１、ＦＬＴ２のプログラムの有無に拘わらず、任意の冗長ワード線ＲＷＬを選択し、データの読み書きを実施するときに使用される。

まず、コマンド端子ＣＭＤに供給されるテストコマンドとともに、第２テストモードのエントリを示すアドレス信号が半導体メモリＭＥＭに供給され、図２に示したテスト制御部１２は、テストモード信号Ｔ２Ｚを活性化する（図１０（ａ））。テストモード信号Ｔ２Ｚの活性化により、半導体メモリＭＥＭの状態は、通常動作モードから第２テストモードに移行する。

ロウアドレス制御部２２は、テストモード信号Ｔ２Ｚの活性化に応答してリセット信号ＦＲＳＴをロウレベルに設定する（図１０（ｂ））。これにより、全てのメモリブロックＲＢＬＫ０−ＲＢＬＫ１５の全ての冗長ワード線ＲＷＬ０−ＲＷＬ１に対応する冗長判定回路４２は、ロウレベルのジャッジ信号ＪＤＧＦとロウレベルのロウアドレス信号ＦＡ１２−ＦＡ０を出力する（図１０（ｃ、ｄ））。例えば、メモリブロックＲＢＬＫ１の冗長ワード線ＲＷＬ１に対応する冗長判定回路４２のアドレス変換回路ＡＣＮＶは、ロウアドレス信号ＦＡ１２−ＦＡ０（００００ｈ）を受け、ロウアドレス信号ＦＢ１２−ＦＢ０（０３００ｈ）を出力する（図１０（ｅ））。

次に、アクティブコマンドＡＣＴとともに外部アドレス信号ＡＤが半導体メモリＭＥＭに供給される（図１０（ｆ））。この後、図９と同様に、アドレス比較回路ＡＣＭＰは、ロウアドレス信号ＲＡ１２−ＲＡ０、ＦＢ１２−ＦＢ０の各ビットを比較する。ヒット信号ラッチ回路ＨＬＴは、タイミング信号ＲＯＭＬＺに応答して、アドレス比較回路ＡＣＭＰによる比較結果を受ける（図１０（ｇ））。メモリブロックＲＢＬＫ１の冗長ワード線ＲＷＬ１に対応するヒット信号ラッチ回路ＨＬＴは、アドレス比較回路ＡＣＭＰによる比較結果（一致）に応じて、ヒット信号ＦＲＨＩＴ３Ｚの活性化状態を維持する（図１０（ｈ））。他のヒット信号ラッチ回路ＨＬＴは、アドレス比較回路ＡＣＭＰによる比較結果（不一致）に応じて、ヒット信号ＦＲＨＩＴ０Ｚ−２Ｚ、４Ｚ−３１Ｚをロウレベルに変化する（図１０（ｉ））。

ヒット信号生成回路ＨＩＴＧＥＮは、図８に示した規則に従い、ヒット信号ＦＲＨＩＴ３Ｚの活性化に応じて、ロウアドレス信号ＦＲＡ１２−ＦＲＡ９（１ｈ）とロウレベルのヒット信号ＨＩＴＲ０Ｚおよびハイレベルのヒット信号ＨＩＴＲ１Ｚを出力する（図１０（ｊ、ｋ））。これにより、メモリブロックＲＢＬＫ１の冗長ワード線ＲＷＬ１がハイレベルに活性化され、書き込み動作および読み出し動作が実行可能になる（図１０（ｌ））。このように、第２テストモードでは、半導体メモリＭＥＭの外部から供給される外部アドレス信号ＡＤ１２−ＡＤ０に応じて、任意のメモリブロックＲＢＬＫの任意の冗長ワード線ＲＷＬを選択し、テストを実施できる。

メモリブロックＲＢＬＫ１の冗長ワード線ＲＷＬ１のテスト後、コマンド端子ＣＭＤにプリチャージコマンドＰＲＥが供給される。タイミング信号ＲＯＭＬＺとヒット信号ＨＩＴＲ０Ｚ−ＨＩＴＲ１Ｚは非活性化され、ヒット信号ＦＲＨＩＴ０Ｚ−ＦＲＨＩＴ３１Ｚはハイレベルに設定される（図１０（ｍ、ｎ））。プリチャージコマンドＰＲＥの供給により、メモリブロックＲＢＬＫ１の冗長ワード線ＲＷＬ１が非活性化される（図１０（ｏ））。

この後、例えば、別の冗長ワード線ＲＷＬを選択してテストを実施するために、アクティブコマンドＡＣＴが半導体メモリＭＥＭに供給される。第２テストモードによるテストの実施後、テストコマンドとともに、第２テストモードのイクジットを示すアドレス信号が半導体メモリＭＥＭに供給される。テスト制御部１２は、テストモード信号Ｔ２Ｚを非活性化する（図１０（ｐ））。ロウアドレス制御部２２は、テストモード信号Ｔ２Ｚの非活性化に応答してリセット信号ＦＲＳＴをハイレベルに設定する（図１０（ｑ））。そして、半導体メモリＭＥＭの状態は、第２テストモードから通常動作モードに復帰する。

図１１は、図５に示したロウアドレス選択回路４４の例を示している。ロウアドレス選択回路４４は、ＮＯＲ回路およびロウアドレス信号ＢＲＡ（ＢＲＡ１２−ＢＲＡ０）をそれぞれ出力するアドレスセレクタＡＳＥＬを有している。ＮＯＲ回路は、図６に示したヒット信号生成回路ＨＩＴＧＥＮからハイレベルのヒット信号ＨＩＴＲ０ＺまたはＨＩＴＲ１Ｚを受けているときに、ロウレベルのヒット信号ＨＩＴＲＸを出力する。アドレスセレクタＡＳＥＬは、互いに同じ回路であり、例えば、ヒット信号ＨＩＴＲＸの論理レベルに応じてオンまたはオフするＣＭＯＳ伝達ゲートを有している。ＣＭＯＳ伝達ゲートは、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのソースを互いに接続し、ドレインを互いに接続して形成されている。

ロウアドレス信号ＲＡ１２−ＲＡ９に対応するアドレスセレクタＡＳＥＬは、ヒット信号ＨＩＴＲＸがハイレベルのとき、ロウアドレス信号ＲＡ１２−ＲＡ９をロウアドレス信号ＢＲＡ１２−ＢＲＡ９として出力する。また、ロウアドレス信号ＲＡ１２−ＲＡ９に対応するアドレスセレクタＡＳＥＬは、ヒット信号ＨＩＴＲＸがロウレベルのとき、ロウアドレス信号ＦＲＡ１２−ＦＲＡ９をロウアドレス信号ＢＲＡ１２−ＢＲＡ９として出力する。このように、ヒット信号ＨＩＴＲＸがハイレベルに非活性化されているとき、半導体メモリＭＥＭの外部から供給されるロウアドレス信号ＲＡ１２−ＲＡ９がロウアドレス信号ＢＲＡ１２−ＢＲＡ９として出力される。ヒット信号ＨＩＴＲＸがロウレベルに活性化されているとき、冗長ワード線ＲＷＬを示すロウアドレス信号ＢＲＡ１２−ＢＲＡ９が出力される。

ロウアドレス信号ＲＡ８−ＲＡ０に対応するアドレスセレクタＡＳＥＬは、ヒット信号ＨＩＴＲＸがハイレベルのとき、ロウアドレス信号ＲＡ８−ＲＡ０をロウアドレス信号ＢＲＡ８−ＢＲＡ０として出力する。また、ロウアドレス信号ＲＡ８−ＲＡ０に対応するアドレスセレクタＡＳＥＬは、ヒット信号ＨＩＴＲＸがロウレベルのとき、ハイレベルのロウアドレス信号ＢＲＡ８−ＢＲＡ０を出力する。このように、ヒット信号ＨＩＴＲＸがハイレベルに非活性化されているとき、半導体メモリＭＥＭの外部から供給されるロウアドレス信号ＲＡ８−ＲＡ０がロウアドレス信号ＢＲＡ８−ＢＲＡ０として出力される。ヒット信号ＨＩＴＲＸがロウレベルに活性化されているとき、無効な値のロウアドレス信号ＢＲＡ８−ＢＲＡ０が出力される。なお、ヒット信号ＨＩＴＲＸがロウレベルに活性化されているとき、アドレスセレクタＡＳＥＬは、ハイレベル以外のロウアドレス信号ＢＲＡ８−ＢＲＡ０を出力してもよい。

図１２は、図２に示したワード線制御部２６の例を示している。ワード線制御部２６は、ロウプリデコーダＷＬＰＤＥＣ、ロウブロックデコーダＲＢＤＥＣ、冗長ワード線デコーダＲＷＬＤＥＣおよびリアルワード線デコーダＷＬＤＥＣを、メモリブロックＲＢＬＫ０−ＲＢＬＫ１５にそれぞれ対応して有している。

ロウプリデコーダＷＬＰＤＥＣは、ヒット信号ＴＨＩＴＲ０Ｚ、ＴＨＩＴＲ１Ｚがともにロウレベルのとき、ロウアドレス信号ＢＲＡ７−ＢＲＡ４に応じてデコード信号ＷＬＳＥＬＡ（ＷＬＳＥＬＡ０−ＷＬＳＥＬＡ１５）のいずれかをハイレベルに活性化する。また、ロウプリデコーダＷＬＰＤＥＣは、ヒット信号ＴＨＩＴＲ０Ｚ、ＴＨＩＴＲ１Ｚがともにロウレベルのとき、ロウアドレス信号ＢＲＡ３−ＢＲＡ０に応じてデコード信号ＷＬＳＥＬＢ（ＷＬＳＥＬＢ０−ＷＬＳＥＬＢ１５）のいずれかをハイレベルに活性化する。一方、ロウプリデコーダＷＬＰＤＥＣは、ヒット信号ＴＨＩＴＲ０ＺまたはＴＨＩＴＲ１Ｚがハイレベルのときに、デコード動作を禁止し、全てのデコード信号ＷＬＳＥＬＡ、ＷＬＳＥＬＢをロウレベルに非活性化する。ロウプリデコーダＷＬＰＤＥＣの例は、図１４に示す。

メモリブロックＲＢＬＫ０−ＲＢＬＫ１５の各ロウブロックデコーダＲＢＤＥＣは、ロウアドレス信号ＢＲＡ１２−ＢＲＡ９が、対応するメモリブロックＲＢＬＫを示すときに、デコード信号ＷＬＯＮ（ＷＬＯＮ０、ＷＬＯＮ１）の少なくともいずれかをハイレベルに活性化する。各ロウブロックデコーダＲＢＤＥＣは、ロウアドレス信号ＢＲＡ１２−ＢＲＡ９が、対応するメモリブロックＲＢＬＫを示していないときに、デコード信号ＷＬＯＮ０、ＷＬＯＮ１をともにロウレベルに非活性化する。ロウブロックデコーダＲＢＤＥＣの例は、図１３に示す。

冗長ワード線デコーダＲＷＬＤＥＣは、ヒット信号ＴＨＩＴＲ０Ｚおよびデコード信号ＷＬＯＮ０が活性化されているときに、タイミング信号ＷＬＯＦＦに応答して冗長ワード線ＲＷＬ０をハイレベルに活性化する。冗長ワード線デコーダＲＷＬＤＥＣは、ヒット信号ＴＨＩＴＲ１Ｚおよびデコード信号ＷＬＯＮ１が活性化されているときに、タイミング信号ＷＬＯＦＦに応答して冗長ワード線ＲＷＬ１をハイレベルに活性化する。冗長ワード線デコーダＲＷＬＤＥＣの例は、図１５に示す。

リアルワード線デコーダＷＬＤＥＣは、リアルワード線ＷＬ０−ＷＬ５１１にそれぞ接続された５１２個のワード線ドライバＷＬＤＲＶ（図１４）を有している。各ワード線ドライバＷＬＤＲＶは、対応するデコード信号ＷＬＳＥＬＡ、ＷＬＳＥＬＢ、ＷＬＯＮが全てハイレベルに活性化されているときに、タイミング信号ＷＬＯＦＦに応答して、対応するリアルワード線ＷＬをハイレベルに活性化する。リアルワード線デコーダＷＬＤＥＣの例は、図１４に示す。

図１３は、図１２に示したロウブロックデコーダＲＢＤＥＣの例を示している。図１３では、全てのメモリブロックＲＢＬＫ０−ＲＢＬＫ１５に対応するロウブロックデコーダＲＢＤＥＣを示している。ロウブロックデコーダＲＢＤＥＣは互いに同じ回路であるため、メモリブロックＲＢＬＫ０に対応するロウブロックデコーダＲＢＤＥＣについて説明する。

ロウブロックデコーダＲＢＤＥＣは、４入力のＡＮＤ回路と、２つの３入力のＡＮＤ回路と、イネーブル信号ＥＮ０Ｚ、ＥＮ１Ｚを出力するイネーブル回路ＥＮとを有している。イネーブル回路ＥＮは、ヒット信号ＴＨＩＴＲ０ＺまたはＴＨＩＴＲ１Ｚがハイレベルのときに、イネーブル信号ＥＮ０Ｚ、ＥＮ１Ｚの両方をハイレベルに活性化する。イネーブル回路ＥＮは、ヒット信号ＴＨＩＴＲ０Ｚ、ＴＨＩＴＲ１Ｚがともにロウレベルのとき、ロウアドレス信号ＢＲＡ８の論理レベルに応じてイネーブル信号ＥＮ０Ｚ、ＥＮ１Ｚのいずれかをハイレベルに活性化する。

例えば、ロウアドレス信号ＢＲＡ８がロウレベルのときに、イネーブル信号ＥＮ０Ｚが活性化され、ロウアドレス信号ＢＲＡ８がハイレベルのときに、イネーブル信号ＥＮ１Ｚが活性化される。例えば、ロウレベルのロウアドレス信号ＢＲＡ８は、各メモリブロックＲＢＬＫ０−ＲＢＬＫ１５の下位側のリアルワード線ＷＬ０−ＷＬ２５５を選択するために使用される。ハイレベルのロウアドレス信号ＢＲＡ８は、各メモリブロックＲＢＬＫ０−ＲＢＬＫ１５の上位側のリアルワード線ＷＬ２５６−ＷＬ５１１を選択するために使用される。なお、イネーブル回路ＥＮは、メモリブロックＲＢＬＫ０−ＲＢＬＫ１５の全てのロウブロックデコーダＲＢＤＥＣに共通に設けられてもよい。

４入力のＡＮＤ回路は、ロウアドレス信号ＢＲＡ１２−ＢＲＡ９が全てロウレベルのときに、２つの３入力のＡＮＤ回路にハイレベルを出力する。デコード信号ＷＬＯＮ０を出力する３入力のＡＮＤ回路は、４入力のＡＮＤ回路の出力およびイネーブル信号ＥＮ０Ｚがともにハイレベルのときにタイミング信号ＷＬＯＮＺの活性化に応答してデコード信号ＷＬＯＮ０をハイレベルに活性化する。デコード信号ＷＬＯＮ１を出力する３入力のＡＮＤ回路は、４入力のＡＮＤ回路の出力およびイネーブル信号ＥＮ１Ｚがともにハイレベルのときにタイミング信号ＷＬＯＮＺの活性化に応答してデコード信号ＷＬＯＮ１をハイレベルに活性化する。

図１４は、図１２に示したロウプリデコーダＷＬＰＤＥＣおよびリアルワード線デコーダＷＬＤＥＣの例を示している。図１４は、１つのメモリブロックＲＢＬＫに対応する回路を示している。

ロウプリデコーダＷＬＰＤＥＣは、ＮＯＲゲートと、デコード信号ＷＬＳＥＬＡ（ＷＬＳＥＬＡ０−１５）、ＷＬＳＥＬＢ（ＷＬＳＥＬＢ０−１５）をそれぞれ出力するＡＮＤ回路とを有している。ＮＯＲゲートは、ヒット信号ＴＨＩＴＲ０ＺまたはＴＨＩＴＲ１Ｚがハイレベルのときにロウレベルのヒット信号ＴＨＩＴＲＸを出力する。すなわち、ヒット信号ＴＨＩＴＲＸは、メモリブロックＲＢＬＫ０−ＲＢＬＫ１５の冗長ワード線ＲＷＬのいずれかが使用されるとき、または第１テストモード中にロウレベルに設定される。

各ＡＮＤ回路は、ヒット信号ＴＨＩＴＲＸがハイレベルときに、ロウアドレス信号ＢＲＡ７−ＢＲＡ４の値およびＢＲＡ３−ＢＲＡ０の値に応じて、デコード信号ＷＬＳＥＬＡおよびＷＬＳＥＬＢを出力する。全てのＡＮＤ回路は、ヒット信号ＴＨＩＴＲＸがロウレベルときに、全てのデコード信号ＷＬＳＥＬＡ、ＷＬＳＥＬＢをロウレベルに設定する。

リアルワード線デコーダＷＬＤＥＣのワード線ドライバＷＬＤＲＶは、昇圧電圧線ＶＰＰと接地線ＶＳＳとの間に直列に配置されるｐＭＯＳトランジスタＰａ、ｎＭＯＳトランジスタＮａ、Ｎｂ、Ｎｃと、レベルシフタＬＳＦＴとを有している。ｐＭＯＳトランジスタＰａのゲートは、タイミング信号ＷＬＯＦＦを受けている。ｎＭＯＳトランジスタＮａ、Ｎｂ、Ｎｃのゲートは、デコード信号ＷＬＳＥＬＡ、ＷＬＳＥＬＢ、ＷＬＯＮをそれぞれ受けている。ｐＭＯＳトランジスタＰａおよびｎＭＯＳトランジスタＮａのドレインに接続されたノードＮ０３は、レベルシフタＬＳＦＴの入力ＩＮに接続されている。ノードＮ０３は、リアルワード線ＷＬの非選択中にｐＭＯＳトランジスタＰａのオンによりハイレベルに設定され、リアルワード線ＷＬが選択されるときに、ｎＭＯＳトランジスタＮａ、Ｎｂ、Ｎｃのオンによりロウレベルに変化する。

レベルシフタＬＳＦＴは、ノードＮ０３がロウレベルＶＳＳのときにリアルワード線ＷＬをハイレベルＶＰＰに設定し、ノードＮ０３がハイレベルＶＰＰのときにリアルワード線ＷＬをロウレベルＶＫＫ（負電圧）に設定する。レベルシフタＬＳＦＴの例は、図１６に示す。

図１５は、図１２に示した冗長ワード線デコーダＲＷＬＤＥＣの例を示している。冗長ワード線デコーダＲＷＬＤＥＣは、冗長ワード線ＲＷＬ０、ＲＷＬ１にそれぞれ対応する冗長ワード線ドライバＲＷＬＤＲＶを有している。冗長ワード線ドライバＲＷＬＤＲＶは、図１４に示したワード線ドライバＷＬＤＲＶと同じ回路である。

ｐＭＯＳトランジスタＰａのゲートは、タイミング信号ＷＬＯＦＦを受けている。冗長ワード線ＲＷＬ０に対応する冗長ワード線ドライバＲＷＬＤＲＶのｎＭＯＳトランジスタＮａ、Ｎｂ、Ｎｃのゲートは、ヒット信号ＴＨＩＴＲ０Ｚ、昇圧電圧ＶＰＰおよびデコード信号ＷＬＯＮ０をそれぞれ受けている。冗長ワード線ＲＷＬ１に対応する冗長ワード線ドライバＲＷＬＤＲＶのｎＭＯＳトランジスタＮａ、Ｎｂ、Ｎｃのゲートは、ヒット信号ＴＨＩＴＲ１Ｚ、昇圧電圧ＶＰＰおよびデコード信号ＷＬＯＮ１をそれぞれ受けている。冗長ワード線ドライバＲＷＬＤＲＶは、ワード線ドライバＷＬＤＲＶと同様に動作する。すなわち、冗長ワード線ＲＷＬ０、ＲＷＬ１は、ｐＭＯＳトランジスタＰａのオンによりロウレベルＶＫＫに設定され、ｎＭＯＳトランジスタＮａ、Ｎｂ、ＮｃのオンによりハイレベルＶＰＰに変化する。

図１６は、図１４および図１５に示したレベルシフタＬＳＦＴの例を示している。レベルシフタＬＳＦＴは、ｐＭＯＳトランジスタＰ１０、Ｐ１２、Ｐ１４、ｎＭＯＳトランジスタＮ１０、Ｎ１２、Ｎ１４、Ｎ１６およびＣＭＯＳインバータＩＶ１、ＩＶ２を有している。ｐＭＯＳトランジスタＰ１０、Ｐ１４のソースおよびＣＭＯＳインバータＩＶ１、ＩＶ２の電源線は、昇圧電圧ＶＰＰを受けている。ＣＭＯＳインバータＩＶ１の接地線、ｎＭＯＳトランジスタＮ１０のソースおよびｐＭＯＳトランジスタＰ１２のゲートは、接地電圧ＶＳＳを受けている。ｎＭＯＳトランジスタＮ１４、Ｎ１６のソースおよびＣＭＯＳインバータＩＶ１の接地線は、負電圧ＶＫＫを受けている。

ｐＭＯＳトランジスタＰ１０およびＣＭＯＳインバータＩＶ１は、入力端子ＩＮでハイレベルを受けたときに、ノードＮ０４のロウレベルを保持するラッチ機能を有している。ｎＭＯＳトランジスタＮ１０およびＣＭＯＳインバータＩＶ１は、入力端子ＩＮでロウレベルを受けたときに、ノードＮ０４のハイレベルを保持するラッチ機能を有している。また、ｐＭＯＳトランジスタＰ１２、Ｐ１４およびｎＭＯＳトランジスタＮ１２、Ｎ１４、Ｎ１６は、ノードＮ０４のロウレベルを保持するラッチ機能を有している。そして、レベルシフタＬＳＦＴは、入力端子ＩＮでハイレベルＶＰＰを受けたときに、出力端子ＯＵＴからロウレベルＶＫＫを出力し、入力端子ＩＮでロウレベルＶＳＳを受けたときに、出力端子ＯＵＴからハイレベルＶＰＰを出力する。

レベルシフタＬＳＦＴは、ロウアドレス信号ＢＲＡ１２−ＢＲＡ０の値に応じて入力端子ＩＮでロウレベルを受けるとき、対応するリアルワード線ＷＬまたは冗長ワード線ＲＷＬをハイレベルＶＰＰに活性化する。この後、ロウアドレス信号ＢＲＡ１２−ＢＲＡ０の値が変化すると、図１４および図１５に示したｎＭＯＳトランジスタＮａ、Ｎｃ等はオフし、入力端子ＩＮはロウレベルのフローティング状態に維持される。但し、入力端子ＩＮのロウレベルにより、ノードＮ０４がハイレベルに設定されるため、ｎＭＯＳトランジスタＮ１０はオンする。ｎＭＯＳトランジスタＮ１０とＣＭＯＳインバータＩＶ１とのラッチ機能により、出力端子ＯＵＴはハイレベルに維持される。入力端子ＩＮのフローティング状態（すなわち、ノードＮ０４のハイレベルのラッチ状態）は、タイミング信号ＷＬＯＦＦがロウレベルに設定され、図１４および図１５に示したｐＭＯＳトランジスタＰａがオンするまで維持される。これを利用することで、タイミング信号ＷＬＯＦＦがハイレベルの期間に、ロウアドレス信号ＢＲＡ１２−ＢＲＡ０を変化させることで、複数のリアルワード線ＷＬおよび複数の冗長ワード線ＲＷＬを同時に活性化可能である。

図１７は、図２に示した半導体メモリＭＥＭの通常動作モード中の動作の例を示している。この例では、アクティブコマンドＡＣＴとともに供給されるロウアドレス信号ＲＡ１２−ＲＡ０の値は、全ての冗長判定回路４２にプログラムされた不良のリアルワード線ＷＬを示す値と異なる。あるいは、全ての冗長判定回路４２は、プログラムされていない。通常動作モードでは、テストモード信号Ｔ１Ｚ、Ｔ２ＺはロウレベルＬに非活性化されている。

図５に示したロウアドレスラッチ回路４０は、ロウアドレス信号ＲＡ１２−ＲＡ０をラッチする（図１７（ａ））。アクティブコマンドＡＣＴに応答して、コマンド信号ＲＡＳＺ、タイミング信号ＷＬＯＦＦ、タイミング信号ＲＯＭＬＺ、ＷＬＯＮＺが順にハイレベルに活性化される（図１７（ｂ、ｃ、ｄ、ｅ））。ロウアドレス信号ＲＡ１２−ＲＡ０の値は、全ての冗長判定回路４２のアドレス変換回路ＡＣＮＶが出力するロウアドレス信号ＦＢ１２−ＦＢ０の値と一致しない。あるいは、全ての冗長判定回路４２のヒューズラッチ回路ＦＬＴ１は、ヒューズＦＳがカットされておらず、ハイレベルのジャッジ信号ＪＤＧＦを出力する。

ロウアドレス信号ＲＡ１２−ＲＡ０、ＦＢ１２−ＦＢ０が一致せず、あるいは全てのジャッジ信号ＪＤＧＦがハイレベルであるため、ヒット信号ＨＩＴＲ０Ｚ、ＨＩＴＲ１Ｚ、ＴＨＩＴＲ０Ｚ、ＴＨＩＴＲ１Ｚはロウレベルに維持される（図１７（ｆ、ｇ））。図１１に示したロウアドレス選択回路４４は、ロウアドレス信号ＲＡ１２−ＲＡ０をロウアドレス信号ＢＲＡ１２−ＢＲＡ０として出力する（図１７（ｈ））。

図１４に示したロウプリデコーダＷＬＰＤＥＣは、ロウアドレス信号ＢＲＡ７−ＢＲＡ０に応じてデコード信号ＷＬＳＥＬＡ、ＷＬＳＥＬＢをハイレベルに設定する（図１７（ｉ、ｊ））。ロウブロックデコーダＲＢＤＥＣは、ロウアドレス信号ＢＲＡ１２−ＢＲＡ８に応じて、メモリブロックＲＢＬＫ０−ＲＢＬＫ１５のいずれかのデコード信号ＷＬＯＮ０−１の１つをハイレベルに活性化する（図１７（ｋ））。これにより、ロウアドレス信号ＲＡ１２−ＲＡ０に示されるリアルワード線ＷＬの１つがハイレベルに活性化される（図１７（ｌ））。冗長ワード線ＲＷＬは非活性化状態に維持される（図１７（ｍ））。

この後、例えば、コマンドデコーダ１０に供給される読み出しコマンドＲＤまたは書き込みコマンドＷＲとともにコラムアドレス信号ＣＡが順に供給される（図１７（ｎ））。そして、活性化されたリアルワード線ＷＬに接続されるメモリセルＭＣの読み出し動作または書き込み動作が実行される。図１７は、バースト長が”４”の例を示している。バースト長は、１回の読み出しコマンドＲＤに応答して半導体メモリＭＥＭから連続して読み出されるデータ数、または１回の書き込みコマンドＷＲに応答して半導体メモリＭＥＭに連続して書き込まれるデータ数である。

活性化されたリアルワード線ＷＬに接続されたメモリセルＭＣのアクセス後、プリチャージコマンドＰＲＥがコマンドデコーダ１０に供給され、コマンド信号ＰＲＥＺが一時的にハイレベルに活性化される（図１７（ｏ））。プリチャージ信号ＰＲＥＺに応答して、コマンド信号ＲＡＳＺ、タイミング信号ＲＯＭＬＺ、ＷＬＯＦＦ、ＷＬＯＮＺ、ＷＬＯＮが順にロウレベルに非活性化される（図１７（ｐ、ｑ、ｒ、ｓ））。そして、リアルワード線ＷＬが非活性化され、アクセス動作が完了する（図１７（ｔ））。

図１８は、図２に示した半導体メモリＭＥＭの通常動作モード中の動作の別の例を示している。図１７と同じ動作については、詳細な説明は省略する。この例では、アクティブコマンドＡＣＴとともに供給されるロウアドレス信号ＲＡ１２−ＲＡ０の値は、冗長判定回路４２の１つにプログラムされた不良のリアルワード線ＷＬを示す値である。コマンド信号ＣＭＤ、外部アドレス信号ＡＤ１２−ＡＤ０、コマンド信号ＲＡＳＺ、ＰＲＥＺ、タイミング信号ＲＯＭＬＺ、ＷＬＯＦＦ、ＷＬＯＮＺ、ＷＬＯＮの波形は、図１７と同じである。

ロウアドレス信号ＲＡ１２−ＲＡ０の値は、冗長判定回路４２の１つのアドレス変換回路ＡＣＮＶが出力するロウアドレス信号ＦＢ１２−ＦＢ０の値と一致する。この例では、ヒット信号ＦＲＨＩＴ３Ｚに対応するアドレス比較回路ＡＣＭＰがアドレスの一致を検出し、ヒット信号ＦＲＨＩＴ３Ｚが活性化される。図６に示したヒット信号生成回路ＨＩＴＧＥＮは、図８に示した規則に従って、ヒット信号ＦＲＨＩＴ３Ｚの活性化に応答して、”１ｈ”のロウアドレス信号ＦＲＡ１２−ＦＲＡ９およびヒット信号ＨＩＴＲ１Ｚを出力する（図１８（ａ、ｂ））。ヒット信号ＨＩＴＲ１Ｚに応答して、ヒット信号ＴＨＩＴＲ１Ｚが活性化される。

図１１に示したロウアドレス選択回路４４は、ヒット信号ＨＩＴＲ１Ｚの活性化に応答して、”１ｈ”のロウアドレス信号ＲＡ１２−ＲＡ９および”１ＦＦｈ”のロウアドレス信号ＦＲＡ８−ＦＲＡ０を、ロウアドレス信号ＢＲＡ１２−ＢＲＡ０として出力する（図１８（ｃ））。図１４に示したロウプリデコーダＷＬＰＤＥＣは、ヒット信号ＨＩＴＲ１Ｚの活性化に応答して、全てのデコード信号ＷＬＳＥＬＡ、ＷＬＳＥＬＢの活性化を禁止し、全てのデコード信号ＷＬＳＥＬＡ、ＷＬＳＥＬＢをロウレベルに維持する（図１８（ｄ、ｅ））。このため、ロウアドレス信号ＲＡ１２−ＲＡ０に対応するリアルワード線ＷＬは活性化されず、ロウレベルに維持される（図１８（ｆ））。

図１３に示したロウブロックデコーダＲＢＤＥＣは、ヒット信号ＴＨＩＴＲ１Ｚを受けて、ロウアドレス信号ＢＲＡ８の論理をマスクする。ロウブロックデコーダＲＢＤＥＣは、ロウアドレス信号ＢＲＡ１２−ＢＲＡ８の値に対応するメモリブロックＲＢＬＫのデコード信号ＷＬＯＮ０−ＷＬＯＮ１の両方をハイレベルに活性化する（図１８（ｇ））。図１５に示した冗長ワード線デコーダＲＷＬＤＥＣは、ハイレベルのデコード信号ＷＬＯＮ０−ＷＬＯＮ１およびハイレベルのヒット信号ＴＨＩＴＲ１Ｚを受け、冗長ワード線ＲＷＬ１をハイレベルに活性化する（図１８（ｈ））。そして、リアルワード線ＷＬの代わりに活性化された冗長ワード線ＲＷＬ１に接続されるメモリセルＭＣの読み出し動作または書き込み動作が実行される。図１８においても、バースト長が”４”の例を示している。

図１９は、図２に示した半導体メモリＭＥＭのリアルワード線ＷＬの多重選択テストの例を示している。図１７と同じ動作については、詳細な説明は省略する。リアルワード線ＷＬの多重選択テストは、冗長判定回路４２のヒューズＦＳをプログラムする前に実施され、テストモードにエントリすることなく、通常動作モード中に実施可能である。

なお、ユーザが使用する通常動作モードにおいて、プリチャージコマンドＰＲＥを供給することなく、複数のアクティブコマンドＡＣＴが半導体メモリＭＥＭに連続して供給されることは禁止されている（イリーガルコマンド）。このため、半導体メモリチップＭＥＭが搭載されるシステムでは、図１９の動作は実施されない。換言すれば、ユーザが使用する通常動作モードにおいて、メモリセルＭＣを介して共通のビット線ＢＬ、／ＢＬに接続された複数のリアルワード線ＷＬは、同時に選択されることはない。このため、図１９の動作は、テストモードの１つとして扱われる。

リアルワード線ＷＬの多重選択テストでは、複数のアクティブコマンドＡＣＴが、異なる外部アドレス信号ＡＤ１２−ＡＤ０とともに、連続して半導体メモリＭＥＭに供給される。この例では、連続して供給される外部アドレス信号ＡＤ１２−ＡＤ０は、ロウアドレス信号ＲＡａ、ＲＡｂ、ＲＡｃ、ＲＡｄである。

コマンド信号ＲＡＳＺ、ＰＲＥＺ、タイミング信号ＲＯＭＬＺ、ＷＬＯＦＦ、ＷＬＯＮＺの波形は、図１７と同じである。ヒューズＦＳがプログラム（カット）されていないため、パワーオンリセット後、全ての冗長判定回路４２のヒューズラッチ回路ＦＬＴ１、ＦＬＴ２は、ハイレベルのジャッジ信号ＪＤＧＦおよびハイレベルのロウアドレス信号ＦＡ１２−ＦＡ０を出力する（図１９（ａ、ｂ））。このため、ヒット信号ＦＲＨＩＴ０Ｚ−ＦＲＨＩＴ３１Ｚはロウレベルに維持される（図１９（ｃ））。ヒット信号生成回路ＨＩＴＧＥＮは、ＨＩＴＲ０Ｚ−ＨＩＴＲ１Ｚをロウレベルに設定し、ロウアドレス信号ＦＲＡ１２−ＦＲＡ９を”Ｆｈ”に設定する（図１９（ｄ、ｅ））。通常動作モードでは、テストモード信号Ｔ１Ｚ、Ｔ２Ｚはロウレベルに非活性化されているため、ヒット信号ＴＨＩＴＲ０Ｚ−ＴＨＩＴＲ１Ｚもロウレベルに維持される。

ヒット信号ＨＩＴＲ０Ｚ−ＨＩＴＲ１Ｚ、ＴＨＩＴＲ０Ｚ−ＴＨＩＴＲ１Ｚが活性化されないため、図１１に示したロウアドレス選択回路４４は、ロウアドレス信号ＲＡａ、ＲＡｂ、ＲＡｃ、ＲＡｄをロウアドレス信号ＢＲＡ１２−ＢＲＡ０として順に出力する（図１９（ｆ））。

まず、ロウアドレス信号ＲＡａに対応するワード線ドライバＷＬＤＲＶ（図１４）は、リアルワード線ＷＬ（ＲＡａ）を活性化する（図１９（ｇ））。ロウアドレス信号ＢＲＡ１２−ＢＲＡ０の値がＲＡａからＲＡｂに切り替わると、ロウアドレス信号ＲＡｂに対応するワード線ドライバＷＬＤＲＶは、リアルワード線ＷＬ（ＲＡｂ）を活性化する（図１９（ｈ））。このとき、タイミング信号ＷＬＯＦＦはハイレベルに維持されているため、ロウアドレス信号ＲＡａに対応するワード線ドライバＷＬＤＲＶのノードＮ０３は、ロウレベルのフローティング状態に維持される。したがって、ロウレベルを受けるレベルシフタＬＳＦＴは、リアルワード線ＷＬ（ＲＡａ）のハイレベルを維持する。

同様に、ロウアドレス信号ＢＲＡ１２−ＢＲＡ０の値がＲＡｃ、ＲＡｄに切り替わるとき、既に活性化しているリアルワード線ＷＬ（ＲＡａ、ＲＡｂ）が非活性化されることなく、次のリアルワード線ＷＬ（ＲＡｃ、ＲＡｄ）が順に活性化される（図１９（ｉ、ｊ））。これにより、リアルワード線ＷＬの多重選択テストを実施できる。多重選択テストにより、複数のリアルワード線ＷＬおよびこれ等リアルワード線ＷＬに接続された複数のメモリセルＭＣにストレスを同時に印加でき、バーンインテスト等のストレステストを実施できる。

この際、任意のリアルワード線ＷＬを重複して活性化できるため、メモリセルＭＣに所望のテストパターンを書き込んだ状態で、ストレスを印加できる。また、複数のリアルワード線ＷＬをアクティブコマンドＡＣＴに応答して順に活性化していくことで、昇圧電圧ＶＰＰが一時的に低下すること（電源ノイズの発生）を防止できる。この結果、昇圧電圧ＶＰＰの生成能力が高い内部電圧生成部３２を、多重選択テストのために設計する必要はない。また、特別の電源パッドを介して、半導体メモリＭＥＭの外部から昇圧電圧ＶＰＰを供給する必要もない。リアルワード線ＷＬ（ＲＡａ、ＲＡｂ、ＲＡｃ、ＲＡｄ）は、プリチャージコマンドＰＲＥに応答して、タイミング信号ＷＬＯＮＺ、ＷＬＯＦＦがロウレベルに変化することで、非活性化される（図１９（ｋ））。

図２０は、図２に示した半導体メモリＭＥＭの第１テストモードにおける冗長ワード線ＲＷＬの多重選択テストの例を示している。図１０、図１７および図１９と同じ動作については、詳細な説明は省略する。コマンド信号ＲＡＳＺ、ＰＲＥＺ、タイミング信号ＲＯＭＬＺ、ＷＬＯＦＦ、ＷＬＯＮＺ等の波形は、図１７と同じため、図示を省略している。

冗長ワード線ＲＷＬの多重選択テストは、冗長判定回路４２のヒューズＦＳをプログラムする前に実施され、第１テストモード中に実施可能である。ヒューズＦＳがプログラム（カット）されていないため、図１９と同様に、パワーオンリセット後、全ての冗長判定回路４２は、ハイレベルのジャッジ信号ＪＤＧＦおよびハイレベルのロウアドレス信号ＦＡ１２−ＦＡ０を出力する（図２０（ａ、ｂ））。このため、冗長判定回路４２は、ヒット信号ＦＲＨＩＴ０Ｚ−ＦＲＨＩＴ３１Ｚ、ＨＩＴＲ０Ｚ、ＨＩＴＲ１Ｚをロウレベルに維持し、ロウアドレスＦＲＡ１２−ＦＲＡ９を”Ｆｈ”に設定する（図２０（ｃ、ｄ））。

この状態において、コマンド端子ＣＭＤに供給されるテストコマンドＴＥＳＴとともに、第１テストモードのエントリを示す外部アドレス信号ＡＤ１２−ＡＤ０（Ｔ１ＥＮＴ）が半導体メモリＭＥＭに供給される（図２０（ｅ））。図２に示したテスト制御部１２は、テストコマンドＴＥＳＴに応答してテストモード信号Ｔ１Ｚを活性化する（図２０（ｆ））。テストモード信号Ｔ１Ｚの活性化により、半導体メモリＭＥＭの状態は、通常動作モードから第１テストモードに移行する。図５に示したロウアドレス制御部２２は、テストモード信号Ｔ１Ｚの活性化に応答してヒット信号ＴＨＩＴＲ０Ｚ、ＴＨＩＴＲ１Ｚの両方を活性化する（図２０（ｇ））。

図１４に示したロウプリデコーダＷＬＰＤＥＣは、ヒット信号ＴＨＩＴＲ０Ｚ、ＴＨＩＴＲ１Ｚの活性化に応答して、全てのデコード信号ＷＬＳＥＬＡ、ＷＬＳＥＬＢをロウレベルに維持する（図２０（ｈ））。これにより、ロウアドレス信号ＲＡ１２−ＲＡ０によるリアルワード線ＷＬの活性化が禁止され、冗長ワード線ＲＷＬを多重選択するときに、意図しないリアルワード線ＷＬが活性化されることを防止できる。すなわち、所望の冗長ワード線ＲＷＬのみ活性化できる。

ヒット信号ＨＩＴＲ０Ｚ−ＨＩＴＲ１Ｚが活性化されないため、図１１に示したロウアドレス選択回路４４は、ロウアドレス信号ＲＡ１２−ＲＡ０をロウアドレス信号ＢＲＡ１２−ＢＲＡ０として順に出力する（図２０（ｉ））。例えば、アドレス端子ＡＤに順に供給されるロウアドレス信号ＲＡ１２−ＲＡ０は、”００００ｈ”、”０２００ｈ”、”０４００ｈ”である。ロウアドレス信号ＲＡの上位４ビットＲＡ１２−ＲＡ９は、”０ｈ”、”１ｈ”、”２ｈ”であり、メモリブロックＲＢＬＫ０−ＲＢＬＫ２の冗長ワード線ＲＷＬ０−ＲＷＬ１にそれぞれ割り当てられたアドレスである。

図１３に示したロウブロックデコーダＲＢＤＥＣは、ヒット信号ＴＨＩＴＲ０Ｚ、ＴＨＩＴＲ１Ｚの活性化を受け、ロウアドレス信号ＢＲＡ８の論理を無効にする。そして、ロウブロックデコーダＲＢＤＥＣは、ロウアドレス信号ＢＲＡ１２−ＢＲＡ９に応じて、メモリブロックＲＢＬＫ０−ＲＢＬＫ１５のいずれかに対応するデコード信号ＷＬＯＮ０、ＷＬＯＮ１を同時に活性化する（図２０（ｊ、ｋ、ｌ））。メモリブロックＲＢＬＫ０−ＲＢＬＫ２に対応する冗長ワード線デコーダＲＷＬＤＥＣ（図１５）は、デコード信号ＷＬＯＮ０、ＷＬＯＮ１の活性化に応答して、冗長ワード線ＲＷＬ０、ＲＷＬ１を同時に活性化する（図２０（ｍ、ｎ、ｏ））。図１９と同様に、冗長ワード線ＲＷＬ０−ＲＷＬ１の活性化状態は、プリチャージコマンドＰＲＥが供給され、タイミング信号ＷＬＯＦＦがロウレベルに変化するまで維持される。すなわち、複数のメモリブロックＲＢＬＫ０−ＲＢＬＫ２の冗長ワード線ＲＷＬ０−ＲＷＬ１が互いに重複して活性化され、多重選択テストを実施される。

この実施形態では、第１テストモード中に、ヒット信号ＨＩＴＲ０Ｚ、ＨＩＴＲ１Ｚを受けるロウアドレス選択回路４４をヒットしていない状態で動作させる。ヒット信号ＴＨＩＴＲ０Ｚ、ＴＨＩＴＲ１Ｚを受けるロウプリデコーダＷＬＰＤＥＣおよびロウブロックデコーダＲＢＤＥＣをヒットしている状態で動作させる。これにより、半導体メモリＭＥＭの外部から供給される外部アドレス信号ＡＤを用いて、リアルワード線ＷＬを活性化することなく、任意の冗長ワード線ＲＷＬを互いに重複して活性化できる。複数の冗長ワード線ＲＷＬおよびこれ等冗長ワード線ＲＷＬに接続された複数のメモリセルＭＣにストレスを同時に印加でき、バーンインテスト等のストレステストを実施できる。任意の冗長ワード線ＲＷＬを重複して活性化できるため、メモリセルＭＣに所望のテストパターンを書き込んだ状態で、ストレスを印加できる。

活性化されている冗長ワード線ＲＷＬは、プリチャージコマンドＰＲＥに応答して非活性化される（図２０（ｐ））。この後、コマンド端子ＣＭＤに供給されるテストコマンドＴＥＳＴとともに、第１テストモードのイクジットを示す外部アドレス信号ＡＤ１２−ＡＤ０（Ｔ１ＥＸＴ）が半導体メモリＭＥＭに供給される（図２０（ｑ））。これにより、テストモード信号Ｔ１Ｚが非活性化され、ヒット信号ＴＨＩＴＲ０Ｚ、ＴＨＩＴＲ１Ｚが非活性化される（図２０（ｒ、ｓ））。そして、半導体メモリＭＥＭは、第１テストモードから通常動作モードに復帰する。

なお、プリチャージコマンドＰＲＥを供給する前に、第１テストモードをイクジットし、図１９に示したリアルワード線ＷＬの多重選択テストを実施してもよい。このとき、任意の複数の冗長ワード線ＲＷＬと任意の複数のリアルワード線ＷＬを重複して活性化できる。一般に、冗長ワード線ＲＷＬは、リアルワード線ＷＬと同じレイアウトルールを用いて、リアルワード線ＷＬとともに形成される。このため、冗長ワード線ＲＷＬとリアルワード線ＷＬとを区別することなく同時に活性化することで、ワード線ＲＷＬ、ＷＬ間のストレステストを実施できる。さらに、図１９に示したリアルワード線ＷＬの多重選択テストにおいて、プリチャージコマンドＰＲＥを供給する前に、第１テストモードにエントリし、任意の複数の冗長ワード線ＲＷＬと任意の複数のリアルワード線ＷＬを重複して活性化してもよい。

さらに、各メモリブロックＲＢＬＫに２本より多い冗長ワード線ＲＷＬを形成してもよい。また、テストコマンドＴＥＳＴとともに供給される外部アドレス信号ＡＤの値に応じて、ヒット信号ＴＨＩＴＲ０Ｚ、ＴＨＩＴＲ１Ｚをそれぞれ選択的に活性化可能にしてもよい。このとき、図１３に示したロウブロックデコーダＲＢＤＥＣにおいて、デコード信号ＷＬＯＮ０は、ヒット信号ＴＨＩＴＲ０Ｚとロウアドレス信号ＢＲＡ８の反転信号とのＯＲ論理に応じて活性化される。デコード信号ＷＬＯＮ１は、ヒット信号ＴＨＩＴＲ１Ｚとロウアドレス信号ＢＲＡ８のＯＲ論理に応じて活性化される。これにより、第１テストモード中に冗長ワード線ＲＷＬ０、ＲＷＬ１を個別に活性化できる。

図２１は、上述した半導体メモリＭＥＭをテストするテストシステムＴＳＹＳの例を示している。テストシステムＴＳＹＳは、半導体メモリＭＥＭの製造工程で使用される。半導体メモリＭＥＭは、後述するテストが実施されることにより製造される。

まず、半導体製造工程により半導体ウエハＷＡＦ上に複数の半導体メモリＭＥＭが形成される。半導体メモリＭＥＭは、半導体ウエハＷＡＦから切り出される前にテスタＴＳによりテストされる。テスタＴＳからは制御信号だけでなく、電源電圧ＶＤＤおよび接地電圧ＶＳＳが供給される。テスタＴＳは、半導体メモリＭＥＭのアクセスを制御するコントローラの一例である。

半導体メモリＭＥＭは、例えば、プローブカードのプローブＰＲＢを介してテスタＴＳに接続される。図２１では、１つの半導体メモリＭＥＭがテスタＴＳに接続されているが、複数の半導体メモリＭＥＭをテスタＴＳに一度に接続してもよい。テスタＴＳに一度に接続する半導体メモリＭＥＭの数は、テスタＴＳの端子数と半導体メモリＭＥＭの端子数に依存する。

テスタＴＳは、コマンド信号ＣＭＤ、外部アドレス信号ＡＤおよび書き込みデータ信号ＤＱを半導体メモリＭＥＭに供給し、読み出しデータ信号ＤＱを半導体メモリＭＥＭから受ける。なお、テスタＴＳは、パッケージングされた半導体メモリＭＥＭをテストするために使用されてもよい。

図２２は、上述した半導体メモリＭＥＭの製造方法の例を示している。図２２に示すフローは、ウエハプロセスが完了したウエハ状態の半導体メモリＭＥＭをテストする工程を示している。例えば、半導体メモリＭＥＭのテストは、図２１に示したテスタＴＳを用いて実施される。

まず、ステップＳ１０において、テスタＴＳは、通常動作モードにおいて、複数のリアルワード線ＷＬを同時に活性化する。次に、テスタＴＳは、第１テストモードにおいて、複数の冗長ワード線ＲＷＬを同時に活性化する。リアルワード線ＷＬおよび冗長ワード線ＲＷＬは、図２０で説明したように、同時に活性化されてもよい。また、複数のワード線ＷＬ、ＲＷＬが活性化されている状態で、書き込み動作を実行し、共通のビット線ＢＬ（または／ＢＬ）に接続される複数のメモリセルＭＣに同じ論理のデータを書いてもよい。なお、所定のワード線ＷＬ、ＲＷＬの活性化、データの書き込み、プリチャージ動作を繰り返すことで、メモリセルアレイ２８のメモリセルに所望のパターンのデータを書き込むことができる。

ステップ１０により、ワード線ＷＬ、ＲＷＬに対してストレスを印加でき、あるいは、メモリセルＭＣに対してストレスを印加できる。すなわち、ステップ１０では、ストレステストが実施される。この実施形態では、複数の任意のワード線ＷＬ、ＲＷＬを選択してストレスを印加できるため、特定のパターン（メモリセルＭＣに書き込まれるデータのパターンやワード線ＷＬ、ＲＷＬの電圧パターン）を用いてストレスを印加できる。これにより、バーンインテスト等を確実に実施でき、初期不良にすべき半導体メモリＭＥＭを確実に不良化できる。この結果、市場での不良率を低減でき、半導体メモリＭＥＭおよび半導体メモリＭＥＭが搭載されるシステムの信頼性を向上できる。

次に、ステップＳ２０において、テスタＴＳは、通常動作モードにおいて、各リアルワード線ＷＬに接続されたメモリセルＭＣの動作テストを実施する。次に、テスタＴＳは、第２テストモードにおいて、各冗長ワード線ＲＷＬに接続されたメモリセルＭＣの動作テストを実施する。動作テストは、所定のパターンのデータをメモリセルＭＣに書き込む書き込み動作ＷＲが実施された後、メモリセルＭＣからデータを読み出す読み出し動作ＲＤを実施し、期待値と比較することで実施される。なお、動作テストは、リアルワード線ＷＬと冗長ワード線ＲＷＬについてそれぞれ実施するのではなく、リアルワード線ＷＬと冗長ワード線ＲＷＬとに接続されたメモリセルＭＣにデータを書き込んだ後、メモリセルＭＣからデータを読み出してもよい。

ステップＳ３０において、テスタＴＳは、ステップ２０の動作テストでパスした半導体メモリチップＭＥＭと、フェイルした半導体メモリチップＭＥＭとを識別する。すなわち、半導体メモリチップＭＥＭの良否が判定される。ステップＳ４０において、テスタＴＳは、フェイルした半導体メモリチップＭＥＭが救済可能であるかどうかを判定する。すなわち、冗長ワード線ＲＷＬを用いることで、不良が救済できるか否かが判定される。救済が不可能と判定された半導体メモリチップＭＥＭは、不良品として扱われる。

ステップＳ５０において、救済が可能と判定された半導体メモリチップＭＥＭのヒューズＦＳがプログラムされる。ヒューズＦＳがアルミニウム等により形成されている場合、半導体メモリチップＭＥＭが形成されているウエハは、テスタＴＳからレーザーリペア装置等に移動され、ヒューズＦＳが溶断される。ステップＳ５０は、不良の救済工程である。

ステップＳ６０において、テスタＴＳは、通常動作モードにおいて、半導体メモリチップＭＥＭに外部アドレス信号ＡＤを順に供給し、書き込み動作ＷＲおよび読み出し動作ＲＤを実行し、動作テストを実施する。動作テストでは、冗長判定回路４２のヒューズラッチ回路ＦＬＴ２にプログラムされたアドレスに対応するリアルワード線ＷＬの代わりに冗長ワード線ＲＷＬが選択される。これにより、テスタＴＳは、ヒューズＦＳが正しくプログラムされていることを確認できる。

ステップＳ７０において、テスタＴＳは、ステップ６０の動作テストでパスした半導体メモリチップＭＥＭと、フェイルした半導体メモリチップＭＥＭとを識別する。ステップＳ７０でフェイルと判定された半導体メモリチップＭＥＭは、不良品として扱われる。ステップＳ７０でパスと判定された半導体メモリチップＭＥＭは、良品として扱われる。良品と判定された半導体メモリチップＭＥＭは、ウエハから切り出され、パッケージング工程に移される。あるいは、良品と判定された半導体メモリチップＭＥＭは、チップ状態またはウエハ状態で出荷される。

図２３は、上述した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を構成する。システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態で構成されてもよい。

例えば、ＳｏＣは、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、周辺回路Ｉ／Ｏおよび上述した半導体メモリＭＥＭを有している。ＣＰＵは、半導体メモリＭＥＭのアクセスを制御するコントローラの一例である。ＣＰＵ、ＲＯＭ、周辺回路Ｉ／Ｏおよび半導体メモリＭＥＭは、システムバスＳＢＵＳにより互いに接続されている。なお、ＣＰＵと半導体メモリＭＥＭの間にメモリコントローラを配置してもよい。

ＣＰＵは、ＲＯＭ、周辺回路Ｉ／Ｏおよび半導体メモリＭＥＭをアクセスするとともにシステム全体の動作を制御する。半導体メモリＭＥＭは、ＣＰＵからのアクセス要求に応じて、読み出し動作および書き込み動作を実行する。なお、システムＳＹＳの最小構成は、ＣＰＵと半導体メモリＭＥＭである。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、第１テストモードにおいて、複数の冗長ワード線ＲＷＬを順に重複して選択することで、複数の冗長ワード線ＲＷＬおよび冗長ワード線ＲＷＬに接続されたメモリセルＭＣにストレスを同時に印加できる。この結果、バーンインテスト等のストレステストの時間を短縮でき、テストのコストを短縮できる。

ロウアドレス選択回路４４は、ヒット信号ＨＩＴＲ０Ｚ、ＨＩＴＲ１Ｚにより制御され、ロウプリデコーダＷＬＰＤＥＣは、ヒット信号ＴＨＩＴＲ０Ｚ、ＴＨＩＴＲ１Ｚにより制御される。これにより、アドレス端子ＡＤに供給されるロウアドレス信号ＲＡ１２−ＲＡ９を、ロウアドレス選択回路４４を介してロウブロックデコーダＲＢＤＥＣに供給できる。したがって、ロウアドレス信号ＲＡ１２−ＲＡ９に基づいて、リアルワード線ＷＬを活性化することなく任意の冗長ワード線ＲＷＬを活性化できる。換言すれば、ロウブロックデコーダＲＢＤＥＣをリアルワード線ＷＬと冗長ワード線ＲＷＬの選択に共用するときにも、外部アドレス信号ＡＤを用いて、リアルワード線ＷＬを選択することなく、冗長ワード線ＲＷＬを選択できる。

ヒット信号ＴＨＩＴＲ０Ｚ、ＴＨＩＴＲ１Ｚは、冗長判定回路４２から出力されるヒット信号ＨＩＴＲ０Ｚ、ＨＩＴＲ１Ｚの論理を含んでいるため、通常動作モードにおいて、冗長判定回路４２にプログラムされている不良アドレスに応じて冗長ワード線ＲＷＬを選択できる。

図２４は、別の実施形態におけるロウアドレス選択回路４４Ａの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。ロウアドレス選択回路４４Ａは、図２に示した半導体メモリＭＥＭにおいて、図１１のロウアドレス選択回路４４の代わりに形成される。半導体メモリＭＥＭのその他の構成は、図２と同じである。

ロウアドレス選択回路４４Ａを有する半導体メモリＭＥＭは、図２１に示したテストシステムＴＳＹＳを用いて図２２に示したテストが実施される。すなわち、ロウアドレス選択回路４４Ａを有する半導体メモリＭＥＭは、図１９および図２０に示した多重選択テストが実施可能である。また、ロウアドレス選択回路４４Ａを有する半導体メモリＭＥＭは、図２３に示したシステムＳＹＳに搭載可能である。

ロウアドレス選択回路４４Ａは、ハイレベルのテストモード信号Ｔ１Ｚを受けているときに、ハイレベルのヒット信号ＨＩＴＲ０ＺまたはＨＩＴＲ１Ｚの受け付けを禁止し、ヒット信号ＨＩＴＲＸを強制的にハイレベルに設定するマスク回路ＭＳＫを、図１１に示したロウアドレス選択回路４４に追加している。マスク回路ＭＳＫにより、第１テストモード中、冗長判定回路４２のプログラム状態に拘わらず、ヒット信号ＨＩＴＲＸをハイレベルに設定でき、ロウアドレス信号ＲＡ１２−ＲＡ０をロウアドレス信号ＢＲＡ１２−ＢＲＡ０として出力できる。これにより、ヒューズラッチ回路ＦＬＴ１、ＦＬＴ２のヒューズＦＳがカットされた後にも、図２０に示した第１テストモードによるテストを実施できる。

なお、上述した実施形態は、リアルワード線ＷＬおよび冗長ワード線ＲＷＬを有する半導体メモリＭＥＭに適用する例について述べた。しかし、上述した実施形態は、ワード線がメインワード線とサブワード線とで形成される半導体メモリＭＥＭに適用してもよい。例えば、レベルシフタＬＳＦＴの最終段のＣＭＯＳインバータが削除され、上述したリアルワード線ＷＬおよび冗長ワード線ＲＷＬは、リアルメインワード線および冗長メインワード線とされる。各メモリブロックＲＢＬＫのリアルメインワード線の数は、１２８本にされ、ロウアドレス信号ＲＡ１−ＲＡ０は、リアルメインワード線毎に４本配置されるリアルサブワード線を選択するためにサブワードデコーダに供給される。冗長サブワード線は、冗長メインワード線毎に４本配置される。この場合、第１テストモードにおいて、複数の冗長メインワード線が順次重複して活性化されてもよく、複数の冗長サブワード線が順次重複して活性化されてもよい。

上述した実施形態は、冗長ワード線ＲＷＬを有するＤＲＡＭに適用する例について述べた。しかし、上述した実施形態は、冗長ワード線ＲＷＬを有するＳＲＡＭ（Static RAM）、強誘電体メモリ（ferroelectric memory）、フラッシュメモリ、抵抗変化メモリ（ReRAM; Resistive RAM）、位相変化メモリ（PRAM; Phase change RAM）、磁気抵抗メモリ（MRAM；Magnetoresistive RAM）等の他の半導体メモリに適用可能である。また、本実施形態を適用可能な半導体メモリＭＥＭは、アドレスマルチプレクスタイプに限定されず、アドレスノンマルチプレクスタイプでもよい。アドレスノンマルチプレクスタイプでは、ロウアドレス信号ＲＡとコラムアドレス信号ＣＡが異なるアドレス端子を介して同時に供給される。このとき、半導体メモリＭＥＭは、ロウアドレス信号ＲＡとコラムアドレス信号ＣＡを同時に受けるアドレスバッファと、読み出しコマンドＲＤおよび書き込みコマンドＷＲをデコードするコマンドデコーダとを有している。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１０‥コマンドデコーダ；１２‥テスト制御部；１４‥アドレスバッファ；１６‥コラムタイミング制御部；１８‥コラムアドレス制御部；２０‥コラム線制御部；２２‥ロウアドレス制御部；２４‥ロウタイミング制御部；２６‥ワード線制御部；２８‥メモリセルアレイ；３０‥データ制御部；３２‥内部電圧生成部；４０‥ロウアドレスラッチ回路；４２‥冗長判定回路；４４‥ロウアドレス選択回路；ＡＣＭＰ‥アドレス比較回路；ＡＣＮＶ‥アドレス変換回路；ＡＤ‥外部アドレス信号；ＡＤＥＣ１、ＡＤＥＣ２‥デコード信号；ＡＳＥＬ‥アドレスセレクタ；ＤＥＣ１、ＤＥＣ２‥デコーダ；ＤＲＶ１、ＤＲＶ２‥ドライバ；ＥＮ‥イネーブル回路；ＦＡＤ‥冗長アドレス；ＦＬＴ１、ＦＬＴ２‥ヒューズラッチ回路；ＨＩＴＧＥＮ‥ヒット信号生成回路；ＨＬＴ‥ヒット信号ラッチ回路；Ｉ／Ｏ‥周辺回路；ＬＳＦＴ‥レベルシフタ；ＭＥＭ‥半導体メモリ；ＲＢＤＥＣ‥ロウブロックデコーダ；ＲＢＬＫ‥メモリブロック；ＲＷＬ‥冗長ワード線；ＲＷＬＤＥＣ‥冗長ワード線デコーダ；ＳＡＡ‥センスアンプ領域；ＳＹＳ‥システム；ＴＳＴ‥テスト信号；ＴＳＹＳ‥テストシステム；ＷＡＦ‥半導体ウエハ；ＷＬ‥リアルワード線；ＷＬＤＥＣ‥リアルワード線デコーダ；ＷＬＤＲＶ‥ワード線ドライバ；ＷＬＰＤＥＣ‥ロウプリデコーダ

Claims (8)

1. 複数のリアルワード線および複数の冗長ワード線を有するメモリブロックと、
   アドレス端子で受ける外部アドレスの一部である第１アドレスをデコードして第１デコード信号を出力し、テストモード中にデコード動作を禁止する第１デコーダと、
   通常動作モード中に、前記外部アドレスの別の一部である第２アドレスまたは不良の救済に使用する冗長ワード線を示す冗長アドレスをデコードし、テストモード中に前記第２アドレスをデコードし、第２デコード信号を出力する第２デコーダと、
   前記第１デコード信号および前記第２デコード信号に応じて、前記リアルワード線を選択する第１ドライバと、
   前記第２デコード信号に応じて、前記冗長ワード線を選択する第２ドライバと
   を備えていることを特徴とする半導体メモリ。
2. 不良のリアルワード線を示す不良アドレスと前記冗長アドレスとを記憶し、前記不良アドレスが前記外部アドレスと一致するときに前記冗長アドレスとヒット信号とを出力する冗長判定回路と、
   前記ヒット信号またはテストモード信号を受けているときに、前記第１デコーダのデコード動作を禁止するテスト信号を出力するテスト回路と、
   前記ヒット信号が出力されていないときに前記外部アドレスを選択し、前記ヒット信号が出力されているときに前記冗長アドレスを選択し、選択したアドレスを、前記外部アドレスとして前記第１デコーダおよび前記第２デコーダに出力する選択回路と
   を備えていることを特徴とする請求項１に記載の半導体メモリ。
3. 前記選択回路は、テストモード信号を受けているときに、前記外部アドレスを選択するために、前記ヒット信号の受け付けを禁止するマスク回路を備えていることを特徴とする請求項２に記載の半導体メモリ。
4. 請求項１ないし請求項３のいずれか１項に記載の半導体メモリと、
   前記半導体メモリのアクセスを制御するコントローラと
   を備えていることを特徴とするシステム。
5. 請求項２または請求項３に記載の半導体メモリと、
   前記半導体メモリのアクセスを制御するコントローラと
   を備え、
   前記コントローラは、
   前記テスト信号を生成させるための外部制御信号を生成して、前記第１デコーダのデコード動作を禁止し、
   前記第２アドレスを前記半導体メモリに繰り返し供給して前記冗長ワード線を重複して選択し、ストレステストを実施し、
   書き込みコマンドとともに前記第２アドレスを前記半導体メモリに供給して、前記冗長ワード線に接続されたメモリセルにデータを書き込み、
   読み出しコマンドとともに前記第２アドレスを前記半導体メモリに供給して、前記冗長ワード線に接続されたメモリセルからデータを読み出し、
   読み出したデータを期待値と比較することで、前記半導体メモリの良否を判定すること
   を特徴とするシステム。
6. 前記コントローラは、
   前記テスト信号を生成させる前、または前記冗長ワード線を重複して選択して前記テスト信号の生成を停止させた後に、前記第１および第２アドレスを前記半導体メモリに繰り返し供給して前記リアルワード線を重複して選択し、前記リアルワード線および前記冗長ワード線を選択した状態でストレステストを実施し、
   前記リアルワード線に接続されたメモリセルにデータを書き込み、
   前記リアルワード線に接続されたメモリセルからデータを読み出し、
   読み出したデータを期待値と比較することで、前記半導体メモリの良否を判定すること
   を特徴とする請求項５に記載のシステム。
7. 第１アドレスをデコードして第１デコード信号を出力し、テスト信号を受けているときにデコード動作を禁止する第１デコーダと、第２アドレスをデコードして第２デコード信号を出力する第２デコーダと、前記第１デコード信号および前記第２デコード信号に応じて、リアルワード線を選択する第１ドライバと、前記第２デコード信号に応じて冗長ワード線を選択する第２ドライバとを備えている半導体メモリの製造方法であって、
   前記テスト信号を生成して、前記第１デコーダのデコード動作を禁止し、
   前記第２アドレスを前記半導体メモリに繰り返し供給して前記冗長ワード線を重複して選択し、ストレステストを実施し、
   書き込みコマンドとともに前記第２アドレスを前記半導体メモリに供給して、前記冗長ワード線に接続されたメモリセルにデータを書き込み、
   読み出しコマンドとともに前記第２アドレスを前記半導体メモリに供給して、前記冗長ワード線に接続されたメモリセルからデータを読み出し、
   読み出したデータを期待値と比較することで、前記冗長ワード線および前記冗長ワード線に接続されたメモリセルの良否を判定すること
   を特徴とする半導体メモリの製造方法。
8. 前記テスト信号を生成する前、または前記冗長ワード線を重複して選択した後に前記テスト信号の生成を停止した後に、前記第１および第２アドレスを前記半導体メモリに繰り返し供給して前記リアルワード線を重複して選択し、前記リアルワード線および前記冗長ワード線を選択した状態でストレステストを実施し、
   前記リアルワード線に接続されたメモリセルにデータを書き込み、
   前記リアルワード線に接続されたメモリセルからデータを読み出し、
   読み出したデータを期待値と比較することで、前記半導体メモリの良否を判定すること
   を特徴とする請求項７に記載の半導体メモリの製造方法。

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