JP5214846B2

JP5214846B2 - 集積回路装置、半導体メモリ装置及びそれらの動作方法

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Publication number: JP5214846B2
Application number: JP2005255649A
Authority: JP
Inventors: 相集韓; 昌煥李
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-09-13
Filing date: 2005-09-02
Publication date: 2013-06-19
Anticipated expiration: 2025-09-02
Also published as: KR20060024183A; US7154790B2; DE102005045664B4; DE102005045664A1; US20060056248A1; JP2006093692A; KR100626385B1

Description

本発明は、半導体装置に関するものであり、より詳しくは、単一のパッケージ内に複数のチップが実装されるマルチチップパッケージに関するものである。

高性能、高密度、低コスト、そして構成要素及び装置の小型化は半導体設計及び製造において共通的な目標である。０．１８μｍ又はその以下の技術を用いて半導体装置が大部分製造されている。しかしながら、より高い密度とより小さいサイズは、やはり高い集積レベルを実現するための主立った関心である。全般的なサイズ及びコストを縮めるために、二つ又はこれより多い個別チップを単一のパッケージ内に実装する技術が開発されてきている。こうした種類のパッケージ技術が今後には主流になることである。マルチチップパッケージ技術は、プロセッサとメモリチップ、ロジックチップとメモリチップ、又はメモリチップを単一のパッケージに実装することに使用できる。従って、コストと全般的なサイズが縮まれる。

単一のパッケージには、同一なタイプのメモリチップ（ダイ又は装置）が実装され、その結果メモリ容量が増加できる。デュアルチップパッケージ技術によれば、単一のパッケージに含まれたメモリチップが外部ピン（アドレス、制御及びデータピン）を共有するように構成される。

パッケージに実装されたフラッシュメモリをテストするために他のチップと共有された外部ピンに高電圧を印加するべき場合を仮定しよう。この際、外部ピンを通じて共有されたチップが低電圧動作のため設計されたチップであれば、チップ内トランジスタのゲート酸化膜が高電圧によって破損する。

本発明の技術的課題は、テストモード間外部から入力されたテスト信号を昇圧して高電圧テストを可能とするメモリ装置を提供するところにある。

本発明の他の技術的課題は、マルチチップパッケージに実装された特定チップに対する高電圧テストを遂行するとき他のチップの破損を防止できるマルチチップパッケージを提供するところにある。

前述した技術的課題を達成するための本発明の一特徴によれば、半導体メモリ装置は、内部回路と、テスト信号を受け入れる第１のパッドと、テストモード間第１のパッドを通じて入力されるテスト信号に応答して高電圧を発生し、高電圧を内部回路に提供する高電圧発生器と、を含む。

好適な実施形態において、ノーマルモード間ノーマル電圧を内部回路に提供する電圧発生器をさらに含む。

この実施形態において、命令を受け入れる第２のパッドと、第２のパッドを通じて入力された命令に応答してテスト／ノーマルモードを示すモード信号を発生するコントローラと、をさらに含む。

この実施形態において、モード信号に応答して高電圧／ノーマル電圧を内部回路に提供するスイッチング回路をさらに含む。

本発明の他の特徴によれば、マルチチップパッケージは、第１のチップと、第２のチップと、第１及び第２のチップに共通に連結された共通パッドと、を含む。特に、第１のチップは、内部回路と、テストモード間共通パッドを通じて入力されるテスト信号に応答して高電圧を発生し、高電圧を内部回路に提供する高電圧発生器と、を含む。

好適な実施形態において、第１のチップは、ノーマルモード間ノーマル電圧を内部回路に提供する電圧発生器をさらに含む。

この実施形態において、第１のチップは、命令を受け入れる命令パッドと、命令パッドを通じて入力された命令に応答してテスト／ノーマルモードを示すモード信号を発生するコントローラと、をさらに含む。

この実施形態において、第１のチップは、モード信号に応答して高電圧／ノーマル電圧を内部回路に提供するスイッチング回路をさらに含む。

本発明のさらに他の特徴によれば、半導体メモリ装置は、テスト信号を受け入れる第１のパッドと、ワードラインと連結されたメモリセルと、外部命令に応答してノーマル／テストモードを示すモード信号を発生するコントローラと、テスト信号及びモード信号に応答して高電圧を発生する高電圧発生器と、ノーマル電圧を発生するノーマル電圧発生器と、アドレス信号に応答してワードラインを駆動し、モード信号に応答してノーマル電圧及び高電圧のうちいずれか一つでワードラインを駆動するワードラインドライバーと、を含む。

好適な実施形態において、ワードラインドライバーは、モード信号がテストモードを示すとき高電圧発生器からの高電圧でワードラインを駆動し、モード信号がノーマルモードを示すとき電圧発生器からのノーマル電圧でワードラインを駆動する。

本発明の他の特徴によるマルチチップパッケージは、第１の半導体チップと、第２の半導体チップと、第１及び第２の半導体チップによって共有されたパッドと、を含む。特に、第１の半導体チップは、ワードラインと連結されたメモリセルと、外部命令に応答してノーマル／テストモードを示すモード信号を発生するコントローラと、テスト信号及びモード信号に応答して高電圧を発生する高電圧発生器と、ノーマル電圧を発生するノーマル電圧発生器と、アドレス信号に応答してワードラインを駆動し、モード信号に応答してノーマル電圧及び高電圧のうちいずれか一つでワードラインを駆動するワードラインドライバーと、を含む。

好適な実施形態において、ワードラインドライバーは、アドレス信号に応答してワードラインを駆動する駆動器と、モード信号がテストモードを示すとき、高電圧発生器からの高電圧を駆動器に伝達する第１のスイッチと、モード信号がノーマルモードを示すとき電圧発生器からのノーマル電圧を駆動器に伝達する第２のスイッチと、を含む。駆動器は、第１／２のスイッチを通じて伝達された高電圧／ノーマル電圧でワードラインを駆動する。

本発明によれば、テストモード時必要な高電圧の代わりに電源電圧レベルのノーマル電圧を外部パッドを通じて入力した後、半導体チップ内部で昇圧する。従って、マルチチップパッケージに実装された他のメモリチップが共通パッドを通じて入力される高電圧によって損傷されることを防止できる。

以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。

フラッシュメモリ装置は、製造上の工程変数によって十分にプログラムされない（ｕｎｄｅｒ−ｐｒｏｇｒａｍ）セルを有する場合があり、こうしたセルがプログラム及び消去動作の反復においてスレッショルド電圧分布がオンセル（ｏｎ−ｃｅｌｌ）、オフセル（ｏｆｆ−ｃｅｌｌ）の判断基準になる基準電圧（例えば、４．５Ｖ）より低い領域にまで分布する場合が発生する。結局、十分にプログラムされないセルは、読み出し動作時オンセルに判断されてデバイスフェイル（ｄｅｖｉｃｅｆａｉｌ）を誘発する。

このようなデバイスフェイルを検出するためにウェーハレベルでスレッショルド電圧分布に対するテストが遂行され、マルチチップパッケージに実装された後、スレッショルド電圧分布に対するテストが再び遂行される。スレッショルド電圧分布をテストするためのモードで、パッドを通じてワードラインに印加される電圧は、電源電圧より高い高電圧（例えば、６Ｖ）である。この際、マルチチップパッケージ内に実装された他の半導体チップと共通に連結されたパッドを通じてフラッシュメモリテストのための高電圧を印加する場合、マルチチップパッケージ内に実装された他の半導体チップは高電圧によって損傷する場合がある。

本発明の好適な実施形態によるマルチチップパッケージは、テストモード間共通パッドに印加されたノーマル電圧を昇圧することによって、テスト動作に必要な高電圧を発生する。

図１は、一般的なマルチチップパッケージの概略的な構成を示している。図１を参照すれば、マルチチップパッケージ１０は、少なくとも二個の半導体チップ１００，２００を含む。最近のマルチチップパッケージ技術は、５個〜６個の半導体チップを単一パッケージで実現できる。本明細書では、二個の半導体チップがマルチチップパッケージされた場合を一例として説明するが、マルチチップパッケージ内に実装される半導体チップの数はこれに限定されない。

半導体チップ１００，２００は、外部とのインターフェースのためのパッド１１〜１３と連結される。パッド１１は、半導体チップ１００，２００と共有され、パッド１２，１３は、半導体チップ２のみのため提供される。

図２は、フラッシュメモリで実現された半導体チップ１００の詳細な構成を示す図面である。特に、図２は、ワードラインに高電圧を印加してメモリセルＭＣのスレッショルド電圧分布をテストすることに必要な回路構成のみを示している。

図２を参照すれば、フラッシュメモリ１００は、ワードラインＷＬ及びビットラインＢＬと連結されたメモリセルＭＣと、行デコーダ１１０と、ワードラインドライバー１２０とスイッチ１６０，１７０とから構成されたワードライン電圧供給回路と、高電圧発生器１３０と、電圧発生器１４０と、コントローラ１５０と、感知増幅器１８０と、を含む。

行デコーダ１１０は、パッド（図示せず）を通じて入力される行アドレスをデコーディングする。ワードラインドライバー１２０は、行デコーダ１１０によって選択されたワードラインＷＬをワードライン駆動電圧ＶＷＬで駆動する。感知増幅器１８０は、ビットラインＢＬを通じてメモリセルＭＣに貯蔵されたデータを感知及び増幅する。

コントローラ１５０は、パッド（図示せず）を通じて入力される命令に応答してモード信号ＴＭを出力する。例えば、モード信号ＴＭは、テストモードであるときハイレベルであり、ノーマルモードであるときローレベルである。モード信号ＴＭは、高電圧発生器１３０とスイッチ１６０，１７０に提供する。

高電圧発生器１３０は、共通パッド１１を通じて入力されるノーマル電圧信号／ＷＥとモード信号ＴＭに応答して電源電圧より高いテストワードライン駆動電圧ＶＴＷＬを発生する。高電圧発生器１３０から発生する高電圧ＶＴＷＬは、メモリセルＭＣが正常的にプログラムされたかの可否を検出することに適した電圧レベルとして例えば、４．５Ｖ〜６Ｖである。高電圧発生器１３０は、パッド１１を通じて入力されるノーマル電圧信号／ＷＥの可変によって高電圧ＶＴＷＬのレベルを可変して発生するように実現できる。その結果、ワードラインＷＬを駆動する電圧が変更されてメモリセルＭＣのスレッショルド電圧分布を正確に判別できる。

電圧発生器１４０は、フラッシュメモリ１００の動作に必要な多様な電圧を発生する。電圧発生器１４０から発生されたノーマル電圧ＶＮＷＬは、スイッチ１７０を通じてワードライン駆動電圧ＶＷＬとしてワードラインドライバー１２０に提供される。

スイッチ１６０，１７０のそれぞれは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとから構成されたトランスミッションゲートである。モード信号ＴＭがテストモードを示すハイレベルであるとき高電圧発生器１３０からの高電圧ＶＴＷＬがスイッチ１６０を通じてワードライン駆動電圧ＶＷＬとしてワードラインドライバー１２０に提供される。モード信号ＴＭがノーマルモードを示すローレベルであるとき電圧発生器１４０からのノーマル電圧ＶＮＷＬがスイッチ１７０を通じてワードライン駆動電圧ＶＷＬとしてワードラインドライバー１２０に提供される。

図３は、図２に示されたフラッシュメモリ１００のテストモード時に使用される一部信号のタイミング図である。

パッドを通じて命令２０ｈ，００ｈが順次的に入力されれば、コントローラ１５０は、モード信号ＴＭをハイレベルに遷移する。高電圧発生器１３０は、モード信号ＴＭがハイレベルであれば、パッド１１を通じて入力されるノーマル電圧信号／ＷＬを昇圧して高電圧ＶＴＷＬを発生する。行デコーダ１１０は、入力された一連のアドレスＡ０，Ａ１，Ａ２，Ａ３を順次的にデコーディングし、ワードラインドライバー１２０は、ワードラインＷＬが選択されるときスイッチ１６０を通じて入力された高電圧ＶＴＷＬでワードラインＷＬを駆動する。感知増幅器１８０は、メモリセルＭＣに貯蔵されたデータを感知する。その結果、データＤｏｕｔ０，Ｄｏｕｔ１，Ｄｏｕｔ２，Ｄｏｕｔ３が順次的に出力される。このようにパッド１１に入力されるノーマル電圧信号を可変することによって、被検査アドレスに対するスレッショルド電圧分布を測定できる。

本発明は、テストモード時必要な高電圧の代わりに、電源電圧レベルのノーマル電圧を外部パッド１１を通じて入力した後、フラッシュメモリ１００の内部で昇圧する。従って、マルチチップパッケージ１０に実装された他のメモリチップ２００が共通パッドを通じて入力される高電圧によって損傷されることを防止できる。

例示的な好適な実施形態を用いて本発明を説明したが、本発明の範囲は開示された実施形態に限定されないということがよく理解されることである。従って、特許請求の範囲は、そうした変形例及びその類似した構成全てを含むことであり、可能な幅広く解析されなければならない。

一般的なマルチチップパッケージの概略的な構成を示す図面である。フラッシュメモリで実現された半導体チップの詳細な構成を示す図面である。図２に示されたフラッシュメモリのテストモード時使用される一部信号のタイミング図である。

符号の説明

１０マルチチップパッケージ
１１，１２，１３パッド
１００，２００半導体チップ
１１０行デコーダ
１２０ワードラインドライバー
１３０高電圧発生器
１４０電圧発生器
１５０コントローラ
１６０，１７０スイッチ
１８０感知増幅器

Claims

第１及び第２のチップと、
前記第１及び第２のチップに電気的に連結された共通入／出力パッドと、を含み、
前記第１及び第２のチップのうち少なくとも一つは、
前記共通入／出力パッドを通じて入力電圧を受信し、テスト動作モード間テストモード信号に応答して前記入力電圧より高いテスト電圧を発生する高電圧発生器を含み、
前記入力電圧は、テスト信号を含んでおり、
前記テスト信号の電圧は可変され、
前記高電圧発生器は、前記テスト信号の電圧の可変に対応して前記テスト電圧を可変させることを特徴とする集積回路装置。
前記第１及び第２のチップのうち前記高電圧発生器を含む前記少なくとも一つは内部回路を含み、前記高電圧発生器は前記発生されたテスト電圧を前記内部回路に提供することを特徴とする請求項１に記載の集積回路装置。
前記第１及び第２のチップのうち前記少なくとも一つはノーマル動作モード間前記内部回路にノーマル電圧を提供する電圧発生器を含むことを特徴とする請求項２に記載の集積回路装置。
前記第１及び第２のチップのうち前記少なくとも一つは、
前記高電圧発生器と電気的に連結され、前記テスト動作モード間前記テストモード信号に応答して前記テスト電圧を前記内部回路に提供する第１のスイッチング回路と、
前記高電圧発生器と電気的に連結され、前記ノーマル動作モード間前記テストモード信号に応答して前記ノーマル電圧を前記内部回路に提供する第２のスイッチング回路とをさらに含むことを特徴とする請求項３に記載の集積回路装置。
前記第１のチップは、フラッシュメモリ装置を含み、前記第２のチップは、低電圧動作のため設計されたチップを含み、前記第１及び第２のチップのうち前記少なくとも一つは、前記フラッシュメモリ装置を含み、前記高電圧発生器は前記テスト電圧を発生して低電圧動作のため設計されたチップが前記テスト電圧から保護されるようにすることを特徴とする請求項４に記載の集積回路装置。
前記テスト電圧は、４．５Ｖ〜６Ｖであることを特徴とする請求項５に記載の集積回路装置。
メモリ装置を含む第１のチップと低電圧動作のための装置を含む第２のチップと、
前記第１及び第２のチップと電気的に連結された共通入／出力パッドとを含み、
前記第１のチップは、
前記共通入／出力パッドを通じて入力電圧を受け入れ、テスト動作モード間テストモード信号に応答して前記入力電圧より高いテスト電圧を発生して前記第２のチップが前記テスト電圧から保護されるようにする高電圧発生器を含み、
前記入力電圧は、テスト信号を含んでおり、
前記テスト信号の電圧は可変され、
前記高電圧発生器は、前記テスト信号の電圧の可変に対応して前記テスト電圧を可変させることを特徴とする集積回路装置。
前記第１のチップは、内部回路をさらに含み、前記高電圧発生器は前記発生されたテスト電圧を前記内部回路に提供することを特徴とする請求項７に記載の集積回路装置。
前記第１のチップは、ノーマル動作モード間前記内部回路に内部電圧を提供する電圧発生器をさらに含むことを特徴とする請求項８に記載の集積回路装置。
前記第１のチップは、
前記高電圧発生器と電気的に連結され、前記テスト動作モード間前記テストモード信号に応答して前記テスト電圧を前記内部回路に提供する第１のスイッチング回路と、
前記電圧発生器と電気的に連結され、前記ノーマル動作モード間前記テストモード信号に応答して前記ノーマル電圧を前記内部回路に提供する第２のスイッチング回路とをさらに含むことを特徴とする請求項９に記載の集積回路装置。
前記第１のスイッチング回路は、ＰＭＯＳ又はＮＭＯＳトランジスタを含み、前記第２のスイッチング回路は、ＰＭＯＳ又はＮＭＯＳトランジスタを含むことを特徴とする請求項１０に記載の集積回路装置。
半導体メモリ装置であって、
入力電圧を受け入れ、テスト動作モード間テストモード制御信号に応答して前記入力電圧より高いテスト電圧を発生して前記半導体メモリ装置と連結された低電圧装置が前記テスト電圧から保護されるように構成されており、
前記高電圧発生器及び前記低電圧装置と電気的に連結され、前記高電圧発生器に前記入力電圧を提供する入／出力パッドと、
前記高電圧発生器と電気的に連結された内部回路とを含み、
前記入力電圧は、テスト信号を含んでおり、
前記テスト信号の電圧は可変され、
前記高電圧発生器は、前記テスト信号の電圧の可変に対応して前記テスト電圧を可変させることを特徴とする半導体メモリ装置。
前記高電圧発生器は、テスト動作モード間前記テストモード信号に応答して前記テスト電圧を前記内部回路に提供することを特徴とする請求項１２に記載の半導体メモリ装置。
前記内部回路と電気的に連結され、ノーマル動作モード間前記テストモード信号に応答してノーマル電圧を前記内部回路に提供する電圧発生器をさらに含むことを特徴とする請求項１３に記載の半導体メモリ装置。
前記高電圧発生器と電気的に連結され、テスト動作モード間前記テストモード信号に応答して前記内部回路に前記テスト電圧を提供する第１のスイッチング回路と、
前記電圧発生器と電気的に連結され、前記ノーマル動作モード間前記テストモード信号に応答して前記ノーマル電圧を前記内部回路に提供する第２のスイッチング回路とをさらに含むことを特徴とする請求項１４に記載の半導体メモリ装置。
電圧信号が入力される共通入／出力パッドと、
テスト動作モード又はノーマル動作モードを示すテストモード信号を発生するコントローラと、
前記コントローラと電気的に連結され、前記電圧信号及び前記テストモード信号に応答して前記電圧信号より高いテスト電圧を発生する高電圧発生器と、
前記テスト電圧より低いノーマル電圧を発生する電圧発生器と、
前記高電圧発生器及び前記電圧発生器と電気的に連結され、前記テストモード信号に応答して前記ノーマル電圧又は前記テスト電圧でワードラインを駆動するワードラインドライバーとを含む半導体メモリ装置であって、
前記共通入／出力パッドは、前記半導体メモリ装置が形成されている第１のチップと該第１のチップとは異なる第２のチップとに電気的に連結されており、
前記電圧信号は、テスト信号を含んでおり、
前記テスト信号の電圧は可変され、
前記高電圧発生器は、前記テスト信号の電圧の可変に対応して前記テスト電圧を可変させることを特徴とする半導体メモリ装置。
前記半導体メモリ装置は、フラッシュメモリ装置であることを特徴とする請求項１６に記載の半導体メモリ装置。
前記テスト電圧は、４．５Ｖ〜６．０Ｖであることを特徴とする請求項１６に記載の半導体メモリ装置。
第１及び第２の半導体チップと、
前記第１及び第２の半導体チップと電気的に連結された共通入／出力パッドとを含み、
前記第１の半導体チップは、
ノーマル動作モード又はテスト動作モードを示すテストモード信号を発生するコントローラと、
前記コントローラ及び前記入／出力パッドと電気的に連結され、前記入／出力パッドから電圧信号を受け入れ、前記電圧信号及び前記テストモード信号に応答してテスト動作モード間前記電圧信号より高いテスト電圧を発生する高電圧発生器と、
前記ノーマル動作モード間前記テスト電圧より低いノーマル電圧を発生するノーマル電圧発生器と、
前記高電圧発生器及び前記ノーマル電圧発生器と電気的に連結され、前記テストモード信号に応答して前記ノーマル電圧又は前記テスト電圧で前記ワードラインを駆動するワードライン供給回路とを含み、
前記電圧信号は、テスト信号を含んでおり、
前記テスト信号の電圧は可変され、
前記高電圧発生器は、前記テスト信号の電圧の可変に対応して前記テスト電圧を可変させることを特徴とする集積回路装置。
前記ワードライン供給回路は、
前記高電圧発生器及び前記ノーマル電圧発生器と電気的に連結され、前記ノーマル電圧又は前記テスト電圧に応答して前記ワードラインを駆動するワードラインドライバーと、
前記高電圧発生器と電気的に連結され、テスト動作モードで前記テストモード信号に応答して前記テスト電圧を前記ワードラインに伝達する第１のスイッチと、
前記電圧発生器と電気的に連結され、前記ノーマル動作モード間前記テストモード信号に応答して前記ノーマル電圧を前記ワードラインドライバーに伝達する第２のスイッチとを含むことを特徴とする請求項１９に記載の集積回路装置。
前記第１の半導体チップは、フラッシュメモリチップを含むことを特徴とする請求項２０に記載の集積回路装置。
第１又は第２のチップの少なくとも一つに含まれた高電圧発生器で前記第１及び第２のチップと電気的に連結された共通入／出力パッドを通じて入力電圧を受信する段階と、
前記高電圧発生器が、テスト動作モード間テストモード信号に応答して前記入力電圧より高いテスト電圧を発生する段階とを含み、
前記入力電圧は、テスト信号を含んでおり、
前記テスト信号の電圧は可変され、
前記高電圧発生器は、前記テスト信号の電圧の可変に対応して前記テスト電圧を可変させることを特徴とする集積回路装置の動作方法。
前記第１及び第２のチップのうち少なくとも一つの内部回路に前記発生されたテスト電圧を提供する段階をさらに含むことを特徴とする請求項２２に記載の集積回路装置の動作方法。
ノーマル動作モード間前記内部回路にノーマル電圧を提供する段階をさらに含むことを特徴とする請求項２３に記載の集積回路装置の動作方法。
前記第１のチップは、フラッシュメモリ装置を含み、前記第２のチップは低電圧動作に設計されたチップを含み、前記第１及び第２のチップのうち少なくとも一つは前記フラッシュメモリ装置を含み、
低電圧動作のため設計された前記チップが前記テスト電圧から保護されるように前記テスト電圧を発生する段階をさらに含むことを特徴とする請求項２４に記載の集積回路装置の動作方法。
第１のチップに形成された半導体メモリ装置の高電圧発生器が、前記第１のチップと該第のチップとは異なる第２のチップとに電気的に連結された共通入／出力パッドを介して入力電圧を受信する段階と、
前記半導体メモリ装置に連結された前記第２のチップ内の低電圧装置が前記テスト電圧から保護されるように、前記高電圧発生器が、テスト動作モード間テストモード信号に応答して前記入力電圧より高いテスト電圧を発生する段階とを含み、
前記入力電圧は、テスト信号を含んでおり、
前記テスト信号の電圧は可変され、
前記高電圧発生器は、前記テスト信号の電圧の可変に対応して前記テスト電圧を可変させることを特徴とする半導体メモリ装置の動作方法。
高電圧発生器及び低電圧装置と電気的に連結された前記共通入／出力パッドを通じて前記高電圧発生器に入力電圧を提供する段階と、
前記テストモード信号に応答して前記高電圧発生器から内部回路に前記テスト電圧を提供する段階とをさらに含むことを特徴とする請求項２６に記載の半導体メモリ装置の動作方法。
ノーマル動作モード間前記テストモード信号に応答して前記内部回路にノーマル電圧を提供する段階をさらに含むことを特徴とする請求項２７に記載の半導体メモリ装置の動作方法。
第１及び第２のチップに電気的に連結された共通入／出力パッドで電圧信号を受け入れる段階と、
ノーマル動作モード又はテスト動作モード間動作を示すテストモード信号を発生する段階と、
前記電圧信号及び前記テストモード信号に応答して前記電圧信号より高いテスト電圧を発生する段階と、
前記テスト電圧より低いノーマル電圧を発生する段階と、
前記テストモード信号に応答して前記ノーマル電圧又は前記テスト電圧でワードラインを駆動する段階とを含み、
前記電圧信号は、テスト信号を含んでおり、
前記テスト信号の電圧は可変され、
前記テスト電圧を発生する段階では、前記テスト信号の電圧の可変に対応して前記テスト電圧を可変させる段階を含むことを特徴とする半導体メモリ装置の動作方法。
ノーマル動作モード又はテスト動作モード間動作を示すテストモード信号を発生する段階と、
高電圧発生器が、第１及び第２のチップに電気的に連結された共通入／出力パッドを介して電圧信号を受け入れる段階と、
前記電圧信号及び前記テストモード信号に応答してテスト動作モード間前記電圧信号より高いテスト電圧を発生する段階と、
前記ノーマル動作モード間前記テスト電圧より低いノーマル電圧を発生する段階と、
前記テストモード信号に応答して前記ノーマル電圧又は前記テスト電圧で前記ワードラインを駆動する段階とを含み、
前記電圧信号は、テスト信号を含んでおり、
前記テスト信号の電圧は可変され、
前記テスト電圧を発生する段階では、前記テスト信号の電圧の可変に対応して前記テスト電圧を可変させる段階を含むことを特徴とする集積回路装置の動作方法。