TWI231002B - Semiconductor device, method of manufacturing semiconductor device, and method of evaluating manufacturing process of semiconductor device - Google Patents

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TWI231002B
TWI231002B TW093102098A TW93102098A TWI231002B TW I231002 B TWI231002 B TW I231002B TW 093102098 A TW093102098 A TW 093102098A TW 93102098 A TW93102098 A TW 93102098A TW I231002 B TWI231002 B TW I231002B
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Kazuhiro Shimizu
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Description

1231002 九、發明說明： 【發明所屬技術領域】 本發明係關於一種利用RESURF (REduced SURface
Fleld ;降低表面電場）效果之半導體技術。 【先前技術】 利用RESURF效果以實現高耐壓之半導體技術係揭示 7例如專利文獻1中。專利文獻丨係在其第12圖所示之半 ‘體裝置形成η通道RESURF MOSFET (金屬氧化半導體 場蛛電晶體）與RESURF隔離島區域。然後，藉由p擴散 區域3將η-磊晶層2與n+埋入擴散區域4包圍，而於上述 半導體裝置形成RESURF構造。 於專利文獻1之第12圖所示半導體裝置中，由於施加 有咼電位之鋁配線8會橫切於與基板電位相同電位之p擴 散區域3之上方，所以有因該鋁配線8所產生之電場阻礙 了 RESURF效果所致之空乏層的延伸，使得耐壓降低的問 題。 因此，為了解決上述問題，而有專利文獻丨之第丨圖、 第2圖所示半導體裝置的提案。於該半導體裝中，n通道 RESURF MOSFET與RESURF隔離島區域之間並沒有 RESURF構造，而係隔有ρ·基板1之一部分，#即隔有寬 度狹窄的區域U，使該區域la之上面-基板丨露出/ 然後’施加高電位於n擴散區域12a、12b時，使得夾在n 擴散區域12a、12b的區域la空乏化，而不會在區域u 與η擴散區域i2a、12b之間產生較大的電位差。因此，鋁 315425 5 1231002 配線8與其下方之p-基板j之表面之間的電位差很小，所 - 以不會產生上述的問題。 •㈣，關於利用RESURF效果之半導體技術亦揭示於 例如專利絲2、3及非專敎獻丨巾。另外，形成多重與 周圍絕緣的場板（field plate)，並藉由該等場板間的電容 耦合使半導體基板之表面電場安定化的技術係揭示於專利 文獻4中。再者，防止模鑄（m〇ld )樹脂的分極所致之洩 漏電流產生的技術係揭示於專利文獻5中。 (專利文獻1 ) ，日本特開平9一283716號公報 (專利文獻2 ) 美國專利第4292642號說明書 (專利文獻3) 美國專利第5801418號說明書 (專利文獻4 ) • 日本特開5—190693號公報 (專利文獻5 ) 曰本特開平10—12607號公報 (非專利文獻1) J A.Appels et al·，“THIN LAYER HIGH-VOLTAGE DEVICES ( RESURF DEVICES) ”，Philips Journal of Research, vol.35, No.l，1980, pp.1-13 【發明内容】 (發明所欲解決的問題） 6 315425 1231002 /專利文獻1之第1圖、第2圖所示之半導體裝置，由 於=形成由n擴散區域12a、12b所夾持的區域u，所以 必需以擴散製程形成n擴散區域12a、12b。因此，其本質 上有突波耐壓較低的問題。 曰因此，本發明係有鑑於上述問題所研發者，其目的在 提供一種可提昇突波耐壓的半導體技術。 (解決問題的技術手段） 本發明之半導體裝置係具備有：第一導電型之半導體 基板，e又在前述半導體基板上之第二導電型之半導體層^ _ 在岫述半導體層内部從前述半導體層的上面到與前述半導 體基板的界面而設，以區分出RESURF隔離區域之前述第 二導電型的第一雜質區域；在前述RESURF隔離區域内之 前述半導體層内部從前述半導體層的上面起且至少到與前 述半導體基板的界面附近並與前述第一雜質區域連接而 e又，且在前述RESURF隔離區域内與前述第一雜質區域一 起區分出溝渠隔離區域之第一溝渠隔離構造；設於前述 _ RESURF隔離區域内且前述溝渠隔離區域外的前述半導體 層之半導體元件；以及第一 MOS電晶體，前述第一 M〇s 電aa體具備有·設在前述溝渠隔離區域内之前述半導體芦 的上面内，用以與汲極電極連接之前述第二導電型之第二 雜質區域；設在前述第一雜質區域與前述第二雜質區域之 間的前述半導體層之上面内之前述第一導電型之第三雜質 區域；以及具有設於前述第三雜質區域之上面内的前述第 二導電型之第一源極區域，且又具備有設在前述第二雜質 315425 7 1231002 w 區域之下方之前述半導體層與前述半導體基板的界面之濃 度比前述半導體層高之前述第電型之埋入雜質區域。 ’【實施方式】 (發明之實施形態） f施形態一 第1圖係顯示本發明之實施形態一之半導體裝置1〇〇 的構成之方塊圖。本實施形態一之半導體裝置丨00，係利 鲁用RESURF效果而實現高耐壓之高耐壓IC ( HVIC )者， 且具備有可驅動例如以圖騰柱（totem p〇le )方式連接之兩 個IGBT(絕緣閘極型雙極電晶體）之中的高電位側的igr丁 之功能。 如第1圖所示，本實施形態一之半導體裝置！⑼係具 備：介面電路101 (接下來稱為rI/F電路1〇1」）；脈衝產 生電路102 ;高耐壓nMOS電晶體1〇3、1〇4 ;以及控制電 路 105 〇 _ I/F電路1 〇 1係將從半導體裝置}⑼之外部輸入的信號 HIN的波形加以整形後輸出至脈衝產生電路工。脈衝產 生電路102係根據波形整形後之信號HIN的上升及下降分 別產生脈衝信號PI、P2，並將脈衝信號ρι提供給nM〇s 電曰a體1 〇3之閘極，將脈衝信號p2提供給nM〇s電晶體 104之閘極。然後，nMOS電晶體1〇3、1〇4根據脈衝波信 说P1、P2分別進行導通（〇N)/關斷（〇FF)動作。且脈衝信號 P1、p2係為了將在nM〇s電晶體ι〇3、1〇4之消耗電力（發 熱）抑制到最小限度，而形成為數百ns程度的狹小脈衝寬 8 315425 1231002 度的信號。 Ι/F電路101及脈衝產生電路ι〇2係各別施加有從半導 體裝置1〇〇之外部輸入的電源電位vcc及接地電位 GND’並以該等電位作為電源而動作。另外，提供接地電 位GND給各nMOS電晶體1〇3、1〇4之源極。並將電源電 位V C C設定成例如為+15 V。 控制電路105係具備有：電阻i 〇6、〗〇7 ;互鎖電路 (interlock circuit) 108 ; Rs 正反器（fHp fl〇p)電路 ι〇9 ; pMOS電晶體110 ;以及nM〇s電晶體m。 pMOS電晶體11〇之源極係接受從半導體裝置i⑽之 外部輸入之高電位的電位VB。另外，電位VB亦分別經由 電阻106、107而提供至各nM〇s電晶體1〇3、1〇4之汲極。 互鎖電路108輸入有nM〇s電晶體103之汲極電位V1 與nMOS電晶體104之汲極電位V2。互鎖電路1〇8根據汲 極電位VI、V2分別生成信號S、R，並分別將信號s輸入 RS正反器電路1〇9之設定（set)輸入，將信號R輸入到該 RS重反器電路之重設（reset)輸入。 當在RS正反器電路109之設定輸入及重設輸入同時 輸入High準位的信號時，一般而言會使Rs正反器電路 的輸出變得不穩。互鎖電路108係具備有防止此問題的功 能。 RS正反器電路1〇9係將其輸出作為信號Q而輸入到 pM〇s電晶體no之閘極與nMOS電晶體ηι之閘極。使 PMOS電晶體11〇及nM〇S電晶體in分別根據信號Q而 315425 9 1231002 進行導通/關斷動作。 MOS包θθ體11〇之沒極與虛〇 v係相互連接在一起，日总、 日日版111之汲極 ^ ^ 且係以該連接點之電位作為作缺ΗΠ 而輸出到半導體裳置100 4js#uH0 !,, N外口P。另外，nMOS雷曰触 u之源極係接受從半導體 日日肢 vs。 守菔衣置100之外部輸入之電位 電位VB、VS係例如數百 基準時之電位VB料定〜心+ ’以電位VS為
T ^ m 糸 為例如15V。互鎖電路108及RS 反盗電路109係接受電位vb、vs之供认a 位作為電源而動作。 寺電 例如I導體裝i1G。所輸出的信號H。，係輸入到插置於 接的v之向電位與接地電位之間，並以圖騰柱方式連 ί的兩個IGBT(未圖示）中的高電位側之贿的問極， 使該IGBT根據信號H0進行導通/關斷動作。另外，將電 位VS供給至高電位側之IGBT的射極（em⑽小 > 其次，就本實施形態一之半導體裝置100進行說明。 當信號謂上升時，脈衝產生電路102輸出脈衝信號P2。 當脈衝信號P2供給至nM〇s電晶體1〇4之閘極時，nM〇s 電晶體104導通，使電流流經電阻1〇7，而在電阻ι〇7產 生電壓下降的現象。結果令汲極電位V2產生變化，並在 電位VB與沒極電位V2之間產生電位差。如此一來，脈 衝4號P2的準位往咼電位側偏移（】evei化丨忾）。 當互鎖電路108檢測出汲極電位V2的變化時，則分 別將Low準位之信號R輸入RS正反器電路1〇9之重設輸 315425 10 1231002 入，而將High準位之信號S輸入該Rs正反器電路之設定 輸入。藉此，使RS正反器電路1〇9輸出之信號Q成為t〇w 準位’使pMOS電晶體110導通，使nM〇s電晶體Η〗關 斷，於是High準位之信號HO輸出到半導體裝置1〇〇之外 部。因而，藉由信號HO使高電位側之IGBT導通。 另一方面，當信號HIN下降時，脈衝產生電路1〇2輸 出脈衝信號pi。當脈衝訊號P1供給至nM〇s電晶體ι〇3 之閘極時，nMOS電晶體103導通，使電流流經電阻1〇6， 而在電阻106產生電壓下降的現象。結果使汲極電位νι # 產生變化，而在電位VB與汲極電位V1之間產生電位差。 如此:來，脈衝信號P1的準位往高電位側偏移。 當互鎖電路108檢測出汲極電位V1的變化時，則分 別將Low準位之錢s輸人Rs丨反器電路1〇9之設定輸 入’而將High準位之信號R輸入該Rs正反器電路之重設 輸入。藉此’使RS正反器電路⑽輸出之信號Q成為啊 準位，使PM〇S電晶體110關斷，使nM〇s電晶體⑴導 ，，於是準位之信號H〇輪出到半導體裝置1〇〇之外 P因而，藉由k號HO使高電位側之IGBT關斷。 如上述方式，本實施形態—之半導體裝置100係可控 制高電位側之IGBT的開關（swhching )動作。 其次，就半導體裝置1〇〇之構造進行說明。第2圖係 顯示本發明實施形態—之半導體I置⑽的構造之俯視 圖，第3圖為第2圖之D—D箭頭方向之剖視圖。此外， 於第2圖中’為了方便說明，而將第3圖之n-半導體層2 315425 11 1231002 上方的構造（包含隔離絕緣膜1〇)予以省略。 "如第2圖、第3圖所示，係於ρ·半導體基板！上設有 η·半導體層2^半導體層2係由例如矽所構成之磊晶層。 η半‘體層2的上面係形成有由例如氧化⑪膜所構成之隔 離、巴、表膜10。η半導體層2内部設有？雜質區域3，ρ雜質 區域3從1^半導體層2之上面到η·半導體層2與ρ-半導體 基板1的界面。Ρ雜質區域3係包圍η-半導體層2之一部 _分’而在！Γ半導體層2區分出將配置上述碰⑽電晶體⑻ 及控制電路1〇5之RESURF隔離區域α。 RESURF隔離區域八内之η•半導體層2内設有溝渠隔 離構每8a，溝渠隔離構造8a係從^半導體層2之上面到 與P半導體基板1的界面。溝渠隔離構造8a係與p雜質區 域3連接，並與p雜質區域3 一同包圍㈣刪隔離區域 A内之n半導體層2的一部分。以此方式，利用p雜質區 域3及溝渠隔離構造“包圍，纟㈣⑽隔離區域a内 之η半導體層2區分出將配置福〇8電晶體1〇 =域B。此外，在RES卿隔離區域A中之溝渠隔= 域B以外的區域配置控制電路1()5，並將此區域 制電路形成區域C」。 ㈣卿隔離區域A内之η·半導體層2内設有 離構造8b ’溝渠隔離構造8b係從η_半導體@ 2之上 與Ρ半導體基板1的界面。溝渠隔離構造8b係沿著 RESURF隔離區域a之周緣而延伸，且於其表面之中 從η·半導體層2之上面露出的部分以外，係由p雜質^域 3】5425 12 1231〇〇2 1 =包圍°再者’ _離構造8b係與溝渠隔離構造8a 離構造8a係由導電性膜8aa與絕 成而溝渠隔離構造8b則係由 斤構 所構成。導電性膜8aa、8ba係相互遠： '與絶緣膜8bb 晶矽所構成。而且，各導電性膜广，且*別由例如多 —從η-半導二上 =^係在".半導體層 而設。 "層2之上面到與P-半導體基板r的界面 ^緣膜8aW系覆蓋導電性膜8抑之表面 ^ ::導二上:露出的部分以外，亦一 之t=!1'1表，。絕緣膜8bb係覆蓋導電性膜心 分。\缘膜Γ:'導體層2之上面露出的部分以外的部 刀、、色緣膜8ab、8bb孫；t日77、由λ丄 所構成。 8bb係相互連結，且分別由例如氧化石夕膜 3控制電路形成區心中，n+埋入雜質區域2〇係選 擇=地設半導體層2及與ρ·半導體基板 :埋入雜質區域20之上方^.半導體層2之上面内=· 相互鄰接之具有作為控制電路⑼之電㈣6的功能;ρ+ :質區：3。、與她域31。第3圖係顯示控：電之J 1〇5之中之互鎖電路⑽所具有之構成CM〇s電晶 nM〇S電晶體QN、#pM〇s電晶體Qp。 之 於控制電路形成區域C之η.半導體層2之内部，有溝 渠隔離構造2 '從n-半導體層2之上面到n+埋入雜質區域 20而形成且藉由该溝渠隔離構造使p+雜質區域％及 315425 13 1231002 n_雜質區域31 ; nMOS電晶體QM ;與pM〇s電晶體Qp互 • 相分離。 • 溝渠隔離構造21係由導電性膜21a與絕緣膜21b所構 成。‘電性膜21a係在ir半導體層2内部從η·半導體2之 上面到η+埋入雜質區域2〇而設。絕緣膜2 一面之中從η·半導體層2之上面露出的 部分。 ❿ 於η+埋入雜質區域20之上方之η-半導體層2之上面 内設有Ρ牌（well)區域22, &nMOS電晶體QN係在該 區域形成。p阱區域22之上面内，係設有分別具有作為 nMOS電晶體qN之源極區域及汲極區域之功能的γ雜質 區域23、24。η雜質區域23、24所挾持的ρ胖區域22之 上方設有閘極電極26。η+雜質區域23的旁邊，係隔著隔 離絕緣膜10而配置有設在ρ阱區域22之上面内的〆雜質 區域25。 ' • PMOS電晶體qP係隔著溝渠隔離構造21而配置在 nMOS電晶體QN的旁邊。η+埋入雜質區域2〇之上方之^ 半導體層2之上面内，設有分別具有作為pM〇s電晶體 之源極區域及汲極區域之功能的p+雜質區域33、34。〆 雜質區域33、34所挾持之心半導體層2之上方設有閘極電 極36。p雜質區域33的旁邊係隔著離絕緣膜1〇而配置有 设於η半導體層2之上面内的n+雜質區域35。此外，溝渠 隔離構造21之上面係以隔離絕緣膜1〇加以覆蓋。 於溝渠隔離區域B内之n-半導體層2之上面内設有n+ 315425 14 1231002 雜質區域7。n+雜質區域7與p雜質區域3之間之^•半導 體層2之上面内設有p+雜質區域6。於p+雜質區域6的上 面内，設有本身為n+雜質區域之nM〇S電晶體1〇3之源極 區域5。〆雜質區域6與雜質區域7之間的n_半導體層2、 Α η雜貝區域7具有作為nMOS電晶體1〇3之汲極區域的 功能。n+雜質區域7之下方的n-半導體層2與^_半導體基 板1的界面，係選擇性地設有n+埋入雜質區域4。n+埋入 雜質區域4之雜質濃度係比η-半導體層2之雜質濃度高。 Ρ+雜質區域6與η+雜質區域7之間的η•半導體層2之春 上’係隔著隔離絕緣膜10而設有nMOS電晶體1〇3之間 極電極9、以及場板（fieldplate) 12a至12c。閘極電極9 及琢板12a至12c，係沿著從p+雜質區域6朝n+雜質區域 7之方向依序配置，且場板12a、12b係沿著resurf隔離 區域A的周緣而延伸。 费閘極電極9係以不與P雜質區域ό之端部接觸的方式 後盍ρ雜質區域6的端部，並施加有閘極電位。場板12c籲 則人η雜貝區域7的端部接觸。場板！ &、^係周圍被 絕？之浮置電極’且係介於閘極電極9與場板…之間， 並藉由與該閘極電極9與場板12c呈靜電耦合之方式，根 據nMOS電晶體1 〇3之源極與汲極之間的電位差，發揮緩 和n_半導體層2之上面的電場之功能。 "、 P+雜質區域30與n+雜質區域7之間的η·半導體層2 ，上係隔著隔離絕緣膜1〇而設有場板13。第4圖為=大 顯示第1圖之溝渠隔離區域B附近之俯視圖。第4圖係顯 315425 15 1231002 不位於II-半導體層2之上方的構造中之場板13、配置在p 上方的配線15、閘極電極9、與汲極電極i4 " 弟4圖之E—E前頭方向之截面構造係為第3圖之左 邊所顯示者。 如第3圖、第4圖所示，場板13係位於以質區域 3〇、與n+雜質區域7之間之溝渠隔離構造8a之上方，並
與n+雜質區域7之端部接觸。藉此，場板U與溝渠隔離 區域B内之n-半導體層2呈電性連接。 開極電極9及場板12a至仏、13,係由例如多晶石夕 所構成。溝渠隔離構造8a、8b及p雜質區域3之上面係以 隔離絕緣膜10加以覆蓋。 另以覆蓋η-半導體層2;隔離絕緣膜1〇;閘極電極9、 26、36;及場板123至12〇13之方式形成有絕緣膜18。 與Ρ+雜質區域6及源極區域5接觸之nM〇s電晶體1〇3之 源極電極11、和與n+雜質區域7接觸之nM〇s電晶體1〇3 #之汲極電極14，係分別貫穿絕緣臈18而設。 與P+雜質區域3 0的一方之端部接觸之電極丨6係貫穿 絕緣膜1 8而設，並藉由配線丨5而與汲極電極丨4連接。配 線1 5係由例如鋁所構成，並位於場板1 3之上方。 與P+雜質區域30之另一方的端部以及n+雜質區域31 接觸之電極Π係貫穿絕緣膜18而設。分別與p+雜質區域 乃及雜質區域23、24接觸之電極29、28、27係貫穿絕 緣膜18而設’且分別與雜質區域35及〆雜質區域％、 Μ接觸之電極39、38、37亦貫穿絕緣膜18而設。 315425 16 1231002 源極電極11 ;汲極電極14 ;電極丨6 n 二’主 29、 3 9係由例如鋁所構成。此外，於第3圖中，為 免圖面的繁雜，而將nMQS電晶體1()3之閘極絕緣膜、: 控制電路105之_3電晶體洲及_3電晶體⑽人 閘極絕緣膜，以包含於絕緣膜18之方式顯示。 之 另設有覆蓋源極電極11;汲極電極14;電極Μ、。、 27至29、37至39及絕緣膜18之絕緣膜4〇。 、 此外，雖未圖示，本實施形態一之半導體裝置！㈧所 具備之nMOS電晶體103及控制電路1〇5以外之構成元 件，亦即I/F電路ιοί、脈衝產生電路1〇2及電晶 體104，係設於RESURF隔離區域a外之^半導體層2曰曰。 於電極17施加電位VB，於閘極電極9施加正電=時， nMOS電晶體103呈導通狀態，電極17與配線15之間因 流通於P+雜質區域30之電流而產生電位差。藉由檢測出 此電位差，使施加於閘極電極9之邏輯信號，亦即脈衝信 號P1朝高電位侧偏移。 ^ 在本實施形態一之半導體裝置100中，於電極17及 半導體基板1分別施加電位VB及接地電位GND時，藉由 RE SURF效果，有空乏層從p雜質區域3朝控制電路1 〇5 之方向延伸。結果，沿著RESURF隔離區域A之周緣形成 空乏層’並藉由該空乏層將控制電路105予以包圍。藉此， 得以實現高耐壓之控制電路105。 另外’在溝渠隔離區域B之中，在p雜質區域3與11+ 埋入雜質區域4之間的η-半導體層2之幾乎全區域形成有 315425 1231002 空乏層。藉此實現高财壓之nM〇S電晶體i 其次，就溝渠分離構造8 a、8 b、2 i的形成方法進 明。由於溝渠隔離構造8a、8b、21之形成方法為相互相同 之方法，所以，係以溝渠隔離構造8a之形成方法做為代表 而參考第5圖至第7圖進行說明。第5圖至第7圖係將: 第3圖所示之n+埋入雜質區域4、2〇之間的區域相當的； 分放大顯示之載面圖。
首先如第5圖所示，係使用各向異性姓刻法，從η半 導體層2的上面挖入而形成到達η-半導體層2與。半導體 基板1的界面之溝渠8ac。然後，如第6圖所示，令溝产、 8ac之内壁與η·半導體層2之上面氧化，而在溝渠8二 内面與η·半導體層2之上面形成絕緣膜材料㈤。接著， 於絕緣膜材料8ad上形成填充溝渠8ac之導電性材料“卜 而且，導電性材料8ae係由例如多晶石夕所構成。 其次，除去溝渠8ac上方的絕緣膜材料8ad及導電 材料8ae。藉此，如第7圖所示，完成具有由多晶矽所; 成之導電性膜8ae與由氧化％膜所構成之絕緣膜㈣之 =隔離構造8a。之後，在溝渠隔離構造8a之上面與η-, 導體層2之上面形成隔離絕緣膜丨〇。 —根據如上所述之本實施形態一之半導體裝置1〇〇， 精由ρ雜質區域3區分之—個resurf隔離區域Α内， ^ llM〇S電晶體103與控制電路105。因此，當nM〇s 晶體103、與控制電路105之電阻106相互連接之際，f “ 4之配線15不會通過p雜質區域3之上方。結果，不 315425 18 1231002 阻礙η·半導體層2中之藉由RESUR]p效果而產生之空乏層 的擴散，可維持設計當初所確保的耐壓。 另外，由於nMOS電晶體103係形成於由p雜質區域 3與溝渠隔離構造8a包圍之溝渠分離區域b，所以，形成 有nMOS電晶體103之n-半導體層2、與形成有控制電路 105之η·半導體層2係呈相互絕緣的狀態。而且，可抑制 nMOS電曰曰曰體103之源極與汲極間之電流茂漏至控制電路 形成區域C中之n-半導體層2,可防止施加電位VB之電 極Π、與nM0S電晶體1〇3之汲極電極14的短路。結果，# 可2施加於nM0S電晶體103之問極電極9之脈衝信號Η 確實地朝向高電位側偏移。
再者，由於在與汲極電極14連接之n+雜質區域了之 下方，形成有濃度比n-半導體層2高之n+埋入雜質區域4， 所以’提昇了於汲極電極14施加高電位時的突波耐壓。 另外，在本實施形態一中，由於係在溝渠隔離構造8 配線15之間設有場板13，所以可遮蔽由配線15到溝肆 隔離構造8a的電場〇结果，可如连，十A " J电琢、、口果，可抑制來自配線15之電場砰 致之耐壓降低。 雖二本實施形態一，溝渠隔離構造8a、8b、21 :係二㈣膜與絕緣膜構成，但亦可係僅以絕緣膜構 8二：之形成方法以溝渠隔離構造8a為例說明如下。第 入ΤΙ;第5圖至第7圖相同，係將與第3圖所示之n+埋 圖顯：域Η之間的區域相當的部分放大顯示之截面 315425 19 1231002 首先以參考第5圖說明過之方式巨 在η-半導體層2上形成填充溝渠h…缘接著’ 45係為例如氧化矽 之<、，彖膜45。絕緣膜 溝渠隔離構造8a，二=形成由絕緣膜45所形成之 緣膜1〇。 叫形成由絕緣膜45所構成之隔離絕 另外，在本實施形態一中， 面到n_半導俨屉ο# 、 n半^體層2之上 ㈣"牛¥脸層2#ρ-半導體基板】的
渠隔離構造8a，但亦可如第9 式，成溝 t ^ j如罘y圖所不，並不一宏I 、去 半導體基板1。 个疋要到達ρ· ^第9 ®所不，溝渠隔離構造8a沒 的-部份會_空制電路形成區域c中之二^ ;’=，、鐵電晶體1〇3導通時之電極心=電〜 4的電位差’亦即電位VB與汲極電位V1的電 “然而，若溝渠隔離構造8a延伸到n-半導體層2盥〆 半導體基板1的界面附近，則由於茂漏電流之電流路徑很 乍，該部分的寄生電阻很大，所以可忽視茂漏電流所致之 電極17與汲極電極14之電位差的減少。換言之，係使溝 渠隔離構造8a之下方的前端接近n.半導體層2#p•半導體 基板1的界面，到洩漏電流所致之電極17與汲極電極μ 之間的電位差的減少對半導體裝置之動作幾乎毫無影響的 私度。具體而言，係以使該電位差不比用以檢測出電極17 與汲極電極14的電位差之互鎖電路1〇8之臨限值低之方 315425 20 1231002
式’設定溝渠隔離構造8a之下方的前端與p-半導體基板J 之上面的距離。此外，以下將nMOS電晶體103之源極與 汲極間的電流46稱為「M〇s電流46」。 ” 如上所述，由於溝渠隔離構造8a至少延伸到η·半導體 層2與Ρ-半導體基板！的界面附近即可，因此形成溝渠= 離構造8a之際所設的上述溝渠8ac，也無到達ρ半導體^ 板1之必要’只要^n_半導體層2之上面延伸到與p半$ 體基板1的界面附近即可。 另=方面，如第10圖所示，溝渠隔離構造8a形成得 比P半，肢基板1之上面深，且比n+埋入雜質區域4、20 之下限還深時，會產生以下的問題。 於P半導體基板】及n_半導體層2分別施加接地電遂 —D及電位VBb’’ P半導體基板^中也會形成空乏層。 :1 〇圖之^虛線4 7係顯示其空乏層端。當溝渠隔離構造8 & 半Ι = = Γ端位在比空乏層端深的位置時’該前端會與ρ· 基板1呈相同電位’亦即成為接地電位GND。因此， t導體層•半導體基板1之間，細流容易通 =籌^離構造8a中之導電性膜^之側面上的絕緣膜 、=膜8aa、與導電性膜8扣之底面上的絕緣膜⑽ 的路徑。 係‘，、具不電流路徑44作為該_流 方、導屯性膜8aa係由多晶石夕所構成 &身、 /叩γ q傅取，丹等電性比由 乳化矽膜所構成之絕緣膜8 b ^ ^ 鐾雕盆化，t 、、 回很多，所以貫質維持半 月豆土板1契11半導體層2之間的0铪& 谱 间的纟巴緣性的是導電性膜8ai 315425 21 1231002 之側面上的絕緣膜8ab與導電性膜8aa之底 :=此夕卜於第1〇时，係以電容44a等效地表示3 V租層2 ‘電性膜8aa、及位於該兩者之間的絕緣膜灿 所構成之靜電容量，並以電容桃等效地表示導電性膜 8aa、P +導體基板】、及位於該兩者之間的絕緣膜_所 構成之靜電容量。 例如，將電位VB設定為600V，而於η·半導體層2施 • Γ，〇V ^ ’維持Ρ.半導體基板1與1^半導體層2之間的 絕緣性之一方的絕緣膜8ab即施加有3〇〇ν的電位。為了 確保對忒電位之絕緣耐壓，必需要有最低為3⑼之厚度 的絕緣膜8ab。另外，在考量到長時間的可靠性時，則^ 求要有该厚度之倍數以上之厚度的絕緣膜8讣。 ^由於晶圓製程上的限制而難以在上述溝渠8ac之内面 形成較厚的絕緣膜8ab時，半導體裝置1〇〇之耐壓係由絕 緣膜8ab的絕緣耐壓來決定，所以很難實現可耐ι〇〇〇ν& 鲁上之電位的半導體裝置100。 所以，最好如第n圖所示，將溝渠隔離構造8a之下 方的前端設定在比n+埋入雜質區域4、20之下限淺的位 置。藉由如此設定，可使溝渠隔離構造8a之前端的下方容 易包在空乏層内。由於空乏層内之p-半導體基板〗帶有電 位梯度，因此不易在n-半導體層2與溝渠隔離構造8a之下 方的鈾端產生上述的電位差。因此，不須使絕緣膜8ab之 膜厚變厚’即可容易地獲得半導體裝置1〇〇的高耐壓化。 另外，在本實施形態一中，雖係將場板13電性連接於 315425 22 1231002 溝渠隔離區域B之n-半導體層2,但亦可如第12圖所示， 將場板13構成為周圍皆絕緣之浮置（fl〇ating)電極。此 外，亦可係將場板13電性連接於控制電路形成區域c中 之η.半導體層2’代替將場板13電性連接於溝渠隔離區域 B中之η-半導體層2的方式。具體而言，係如第^圖所示， 使與設在配線15與溝渠隔離構造8a之間之場板13接觸之 電極42貫穿絕緣膜18而設，並以設在絕緣膜18上之配線 43連接電極42與電極17。此外，電極42及電極係分 別以由例如鋁所構成。藉此，使場板13電性連接於控制電φ 路形成區域C中之1!_半導體層2。 第12圖、第13圖所示之構造，亦可遮蔽從配線b 到溝渠分離構造8a之電場，抑制由產生自配線15之電場 所導致的耐壓下降。 、另外’在本實施形態一中，雖設置沿著RESURF隔離 區域A之周緣而延伸之溝渠隔離構造8b，但由於可藉由使 溝水隔離構每8a與p雜質區域3連結，而使溝渠隔離區域 B内之η半導體層2、與控制電路形成區域c内之。半導 體層2相互絕緣’所以不設置溝渠隔離構造8b亦可。 f施形態二 第14圖係顯示本發明實施形態二之半導體裝置的構 造之截面圖，第15圖為該半導體裝置 係在與第2圖之 ^ 14 ® ^ 之〇 D則頭相當的位置所見之截面圖。第 15 θ ’略了間極電極9以外之η.半導體層2上方的構造 (包含隔離絕緣 万的構& )乐0圖之F—F前碩方向之截面 315425 23 1231002 構造係為第14圖之左側半邊所顯示者。 本實施形態二之半導體裝置，係於上述實施形態一之 半導體裝置100中’又具備有溝渠隔離構造8c、8d。 如第14圖、第15圖所示，於溝渠隔離構造“與n+ 埋入雜質區域4之間的it半導體層2之内部，溝渠隔離構 造8c係與溝渠隔離構造8a隔著預定距離且從n•半導體層 2的上面到與p-半導體基板丨的界面而設。另外，在溝渠 ❿隔離構造8a與f埋入雜質區域2〇之間的n•半導體層2二 内部，溝渠隔離構造8d係與溝渠隔離構造8a隔著預定距 離且從η·半導體層2的上面到與p-半導體基板^界面而 設〇 溝渠隔離構造8c、8d係與p雜質區域3連接，並盥溝 渠隔離構造8UP雜質區域3—起在n半導體層2區^出 將形成nMOS電晶體1〇3之溝渠隔離區域B。 溝渠隔離構it 8 c係由導電性膜8 c a與絕緣膜8 c b所構 f ’溝渠隔離構造8d則由導電性膜恤與絕緣膜_所構 二性膜係由例如多晶石夕所構成，並且在 丰^層2内部從n•半導體層2之上面到與p•半導體基 界面而設。絕緣膜㈣係覆蓋導電性膜8ca之表面 半導體層2及？·半導體基板1的表面，絕缘 請則覆蓋導電性膜_之表： 化梦膜所構::L 絕緣膜8cb、8db係由例如氧 彻”“。就其他構造來說’由於係與實施形態—之 +¥肢衣置100相同，所以將其說明予以省略。 315425 24 1231002 如上所述之本實施形態二之半導體裝置，由於溝渠隔 離構造8a、8c、8d形成多重構造，所以使得nM〇s電晶= 103之源極與汲極間的電流更難洩漏至控制電路形成區域 C中之η—半導體層2。因此，可使施加於nM〇s電晶體i们 之閘極電極9之脈衝信號P1能更確實地朝高電位側偏 移。 實施形熊三 於上述實施形態一中，要更提昇半導體裝置100之耐 壓性能時，施加接地電位GND2P雜質區域3、與施加高# 電位於雜質區域7之間的絕緣性會有問題。以下就該S 題芩考第16圖進行說明。 第16圖係顯示實施形態一之半導體裝置1〇〇的構造之 俯視圖’惟其中從第4圖所示之構造省略了場板13、配線 15、及汲極電極14之顯示。 。上所述，於n+雜質區域7及p雜質區域3分別施加 馬電位及接地電位_時，會在p#f區域3與^埋人 雜貝區域4之間的η·半導體層2的大致全區域形成空乏 層。因此’在η+雜質區域7與Ρ雜質區域3之間，洩漏雷 流容易通過溝準ρ5Μ搂！ Q > 属電 ㈣連接」： 線狀部分_、及與該線狀 連接之溝渠隔離構造朴而流通。於第16圖中 電流路徑48顯示該洩漏電流的路徑。 ’、 域5 广部分術係如第16圖所示，沿著從源極區 5 / η / θ H域7之方向而從p雜f區域3延伸。換古 之’係從ρ雜質區域3朝靠近n+雜質區域7之方向延伸： 315425 25 1231002 ，溝渠隔離構造8a係具有將溝渠隔離區域6之f半 $版層2夾在中間而相互相向的兩個線狀部分術。 言“、、泉狀部分80a之導電性膜8aa、與溝渠隔離構造朴之 導，性膜8ba係相互連接，且導電性膜8心、8ba的導電性 比、、巴、、彖膜8ab、8bb高报多。因此，實質上維持n+雜質區 、=/、P雜貝區域3之間的絕緣性的，係線狀部分8〇a之 導電性膜8aa之側面上的絕緣膜8ab、與導電性膜8ba之 鲁側面上之絕緣膜8bb。此外，於第16圖中，係以電容料& 等效地表示η·半導體層2、導電性膜8aa、及位於該兩者之 間的絕緣膜8ab所構成的靜電容量，且以電容4此等效地 表示導電性膜8ba、p雜質區域3、及位於該兩者之間的絕 緣膜8bb所構成的靜電容量。 因此，如在實施形態一所作的說明，在例如n_半導體 層2施加600V的高電位時，需要有非常厚的絕緣膜8吐、 8bb。故右因晶圓製程上的限制而難以形成厚的絕緣膜 φ 8ab 8bb時，即難以實現高财壓的半導體裝置1⑼。 因此，於本實施形態三中，提出可提昇p雜質區域3 與n+雜質區域7之間的絕緣性之技術。 第17圖係顯示本實施形態三之半導體裝置的構造之 俯視圖，第18圖為第17圖之G—G箭頭方向之截面圖。 本實施形態三之半導體裝置，係將上述實施形態一之半導 體裝置中之溝渠隔離構造8a之線狀部分8〇a形成為點線狀 者。以下進行具體說明。此外，第丨7圖係省略了閘極電極 9以外之η半‘體層2上方之構造（包含隔離絕緣膜1 〇 ) 315425 26 1231002 者0 邮、口弟圖、第18圖所示’於溝渠隔離構造8a之線狀 广刀_，係將導電性膜8aa分割成為複數個，且各個互 :目分離而設。而且，覆蓋導電性臈一之表面之中埋入『 ^導體層2及p•半導體基板1之表面的絕緣膜_，係設
置於每一個導電性腺K 里L M 8aa另外，相鄰的絕緣膜8ab中， 一方之絕緣膜8ab之與導電性膜-相反側之側面、及愈 該了方之絕緣膜8ab相向之另一方之絕緣膜_之與導電 性膜8aa相反側之側面，係相互間隔預定距離d。 { =如上所述之本實施形態三之半導體裒置，溝渠隔 離構“a之線狀部分80a係含有互相分離的複數個導電性 膜8犯，且係以絕緣膜8ab覆蓋各導電性膜8aa之埋入n-^導體層2的表面。因此’原本容易通過線狀部分80a而 流動之η+雜質區域7與p雜質區域3之間的洩漏電流，變 成必須通過設於各導電性膜8aa之絕緣膜_而流通。因 此，相較於如實施形態—之半導體裝置i⑽之沒有分割線 狀口P刀80a之導電性膜8aa的情形，茂漏電流所通過之絕 緣膜8ab的個數會增加。結果’ n+雜質區域7盘p雜質區 域3之間的_流之路徑中之等效元件，除了上述的°電 合48 48b以外，逛有相互串聯連接的複數個電容。因此， 洩漏電流：易流通’ n+雜質區域％雜質區域3之間的 絕緣性提高，而容易實現具更高耐壓的半導體裝置。 ^於本實施形態三中，線狀部分8〇a之相鄰的絕緣膜8ab 係相隔距離d而互相分離。因此，如g 17圖所*， 315425 27 1231002 電流46的一部份46a，會通過相鄰之絕緣膜8ab間的間 隙，洩漏到控制電路形成區域c中之n-半導體層2。因此， nMOS電晶體1 〇3導通時之電極17與汲極電極14的電位 差減夕。因此，要以該電位差的減少幾乎不會影響到半導 體裝置的動作之方式，設定相鄰之絕緣膜8此的距離d之 值。以後將洩漏至控制電路形成區域c中之n•半導體層2 的MOS電流46的一部份恤稱之為「茂漏電流伽」。 於本實施形態三中，係將實施形態一之溝渠隔離構造 2局部地形成為點線狀，但亦可將第15圖所示之實施形 悲一々之溝渠隔離構造8a、8c、⑼分別局部地形成為點線 狀。第19圖係顯示此時之實施形g三之半導體| 之俯視圖。 第19圖所示，溝渠隔離構造8a係與第1 7圖所示之 溝渠隔離構造8a同樣局部地形成為點線狀。而且，溝渠隔 :構^之線狀部分斷中，導電性膜8以係分割成複數 目互相分離而設。另夕卜溝渠隔離構造8d之線狀 部分80d中，導雷从时。』士、 心深狀 分離而設。膜a亦分割成複數個，且各個互相 在此’線狀部分版係與線狀部分8 雜質區域3朝素< # 在攸ρ _ 朝罪近η雜質區域7之方向延伸。而且， 隔離構造8c且有腺、#$ ^ 溝木 ^將溝朱隔離區域B中之ir半導體層2夾 向之兩個線狀部分8〇c。另外，蠄壯立 8〇d係與線狀部分 ⑽C另外線狀部分 ..+i. ^ ^ 、80c相同，在從雜質區域 方向延伸。且溝渠隔離構造8d具有將 315425 28 1231002 2夾在中間而相互相向之 溝渠隔離區域B中之n-半導體層 兩個線狀部分80d。 於溝渠隔離構造8c之線狀部分8〇c中，覆蓋導電性膜 8ca之表面之中之埋入η·半導體層2〜半導體基板μ 表面之％緣膜8cd ’係設在每一個導電膜8ca。而且，相鄰 之絕緣膜中’ 一方之絕緣膜8cd之與導電性膜目 反側之側面，及與該一方之絕緣膜8cd相向之另另一方之 絕緣膜8cd之與導電性膜8ca相反侧之側面，係相互間隔
預定距離d。 於溝渠隔離構造8d之線狀部分8〇d中，覆芸 表面之絕緣膜8db，係設於每一個導電性膜8da。而且，相 鄰之絕緣膜8db中，一方之絕緣膜8db之與導電性膜8加 相反侧之侧面，及與該一方之絕緣膜8db相向之另一方之 絕緣膜8db之與導電性膜8da呈相反側之側面，係相互間 隔預定距離d。 如上所述，藉由將上述實施形態二之半導體裝置中之 溝渠隔離構造8a、8c、8d的一部份分別形成為點線裝，即 可減少洩漏電流46a。此係因為MOS電流46要洩漏至控 制電路形成區域C中之η·半導體層2的話，不僅須通過絕 緣膜8ab間之間隙，還必須通過絕緣膜8cb間之間隙、及 矣巴緣膜8db間之間隙’洩漏電流46a之路徑之電阻值因而 增加之故。因此，可將距離d之值設定得較第17圖所示之 半導體裝置大，而可提昇距離d的設計自由度。 315425 29 1231002 另外，如上所述，將溝渠隔離構造8a、8c、8d的一部 份形成為點線狀時，亦可如第19圖所示，使絕緣膜8a/ .間之間隙的位置、與絕緣膜8cb間之間隙的位置，在從源 極區域5朝向n+雜質區域7之方向相互錯開而配置。再者: 亦可使絕緣膜8ab間之間隙的位置、與絕緣膜8仳間之間 隙的位置，在從源極區域5朝向n+雜質區域7之方向相互 錯開而配置。此時’如第19圖所示，洩漏電流46a之路： 變長，該路徑的電阻值因而增加，使洩漏電流46a更加^ 響低。 實施形態四 第20圖係顯示本發實施形態四之半導體的構造之截 面圖，且係在與第17圖之G—G箭頭相當的位置所見之截 面圖。如第20圖所示，本實施形態四之半導 述實施形態三之半導體裝置中，以絕緣膜8ab== 線狀部分80a之導電性膜8aa之間者。且由於其他構造係 #與實施形態三之半導體裝置相同，故將其說明予以省略。 如此，藉由以絕緣膜8ab填於互相分離而設之導電性 膜8aa之間，可較實施形態三之半導體裝置更減低洩漏電 流 46a。 其次，就第20圖所示構造之製造方法進行說明。第 21圖、第22圖係將該製造方法以製程順序顯示的截面圖。 此外，第21圖、第22圖也係與第2〇圖相同，為在與第 17圖之G—G箭頭相當位置所見之戴面圖。 如第21圖所示，係於p-半導體基板丨上形成η_半導體 315425 30 1231002 層2。接著，使相互間隔預定距離之複數個溝渠8“在η· 半導體層2内從it半導體層2之上面到與ρ-半導體基板的 界面而形成。此時，係將相鄰的兩個溝渠8ac之中，一方 的溝渠8ac之側面、及與該一方的溝渠8ac相向之另一方 的溝渠8ac之側面間的距離D設定為將在搔下來的製程形 成之絕緣膜8ab的膜厚t以下。 其次係如第22圖所示，分別使複數個溝渠8扣之内壁 氧化，並在各溝渠8ac之内面形成絕緣膜8ab。此時，絕 緣膜8ab的一半係在藉由溝渠8ac而露出之『半導體層2 及P-半導體基板1之内面上形成，剩餘的一半係形成在該 内面的内部。而且，由於係將相鄰的溝渠8ac間的距離d， 設定為絕緣膜8ab之膜厚t以下，因此形成在相鄰的溝渠 8ac的内面之絕緣膜8ab會相互接觸。此外，於第22圖中^ 係以虛線顯示形成絕緣膜8ab之前的溝渠8ac的内面。 其次形成填充各溝渠8ac的導電性膜8aa。藉此可獲 得第2 0圖所示之構造。 如此，藉由將溝渠8ac間的距離D設定為絕緣膜8ab 之膜厚t以下，即可使絕緣膜8ab埋於相鄰之導電性膜8⑽ 之間。因此，可減低洩漏電流46a。 實施形熊五 如上述實施形態三之半導體裝置，在線狀部分8〇a之 絕緣膜8ab間產生間隙時，浪漏電流術f隨著該距離^ 的值之變大而增大。第23圖係顯示此情形之圖。因此，有 必要進行洩漏電流46a的測定，以進行溝渠隔離構造心 315425 31 1231002 而很難僅對:¾漏電流 之線狀部分80a的製程之評價。 -46a進行直接測定。 在此，本實施形態五提出··將第24圖所示 試構造53設置在實施形態三之半導體 固測 〜卞守版放置中，而利用 試構造53對於溝渠隔離構造8a之線狀部* 8 = 行評價的方法。 <衣秩進 首先，就測試構造53進行詳細的說明。如第 •示’設於實施形態三之半導體裝置的各個測試構造Μ:且斤 備有：溝渠隔離構造68a、68b、與電極墊6如、6外。、 隔離構造_係在n-半導體層2内部從n•半導體層2 ^ 面到與P-半導體基板i的界面而設。並且，溝^ 68b係包圍it半導體層2之一部分，而/ 籌& 區分出區域Μ。 ^刀而在時導體層2内 溝渠隔離構造_係互相分離而設，且具有沿著區域 Μ之周緣排列的複數個導電性膜68ba。各導電性膜& 一 係與溝渠隔離構造8a之導電性膜8aM目同，在、a 2内部從n.半導體層2之上面到與半導體基板μΓ面曰 而設。而且，溝渠隔離構造咖中，覆蓋導電性膜68ba 的表面之中之埋入η.半導體層及p-半導體基板Μ表面之 絕緣膜6 8bb ’係設於每一個導雷柯 a s 〇 係互相分離。 個^生膜叫且絕緣膜6_ 於複數個測試構造53之間，相鄰的絕緣膜_間的 間隙大小係互不相同。換言之，於複數個測試構造5 3之相 鄰的絕緣膜嶋中，-方之絕緣膜腸之與導電性膜 315425 32 1231002 68ba相反側的側面、及與該一方之絕緣膜68以相向之另 一方的絕緣膜68bb之與導電性膜68ba相反側的側面之間 的距離dl係互不相同。第24圖中，係顯示兩個測試構^ 53，且顯示在上方之測試構造53的距離di，係設定成比 顯不在下方之測試構造53的距離dl小。 溝渠隔離構造68a係在η·半導體層2内部從n•半導體 層2之上面到與p-半導體基板丨的界面而設，並包圍溝渠 隔離構造68b。溝渠隔離構造68a係由導電性膜68“與= 緣膜68ab所構成。導電性膜68aa係與溝渠隔離構造6此魯 之導電性膜68ba相同，在n-半導體層2内部從^半導體層 2之上面到與ρ半導體基板丨的界面而設。絕緣膜⑽沾係 覆蓋導電性膜68aa之表面之中埋入心半導體層2&p•半導 體基板1之表面。 區域Μ中之n半導體層2之上面上設有電極墊69&。 而且，溝渠隔離構造68a、68b之間的n•半導體層2的上面 設有電極塾69b。 各導電性膜68aa、68ba係由例如多晶矽所構成，而各 絕緣膜68ab、68bb則係由例如氧化矽膜所構成。另外，各 電極墊69a、69b例如係由鋁所構成。 &第2 4圖所示之複數個測試構造5 3係形成在例如晶圓 狀態之p-半導體基板i的端部的上方，且其上不設置絕緣 膜18、40。而且，測試構造53之溝渠隔離構造 係與溝渠隔離構造8a同時形成。 由於係利用測試構造53作為評價溝渠隔離構造心之 315425 33 1231002 線狀部分80a的製程之際的監視器（m〇nit〇r)，所以，係 以相同的製造條件形成溝渠隔離構造68b與線狀部分 80a。再者，係將溝渠隔離構造6扑之導電性膜⑽h、與 線狀部分80a <導電性膜8aa以相互相同的形狀形成，並 將溝渠隔離構造68b之絕緣膜68bb、與線狀部分8〇&之絕 緣膜8ab的膜厚設定成相互相同。 ^於本實施形態五中，係例如準備有三個上述的測試構 仏53。而且，令測試構造53之中的一個之溝渠隔離構造 6訃之絕緣膜68bb間的距離dl，與線狀部分之絕緣膜 ㈣間的距離d相同。接著，準備—個距離&設定得比線 狀部分80a之距離d大之測試構造53、及一個距離di設 定為較小值之測試構造53。以後’分別將距離以設定成 2線狀部分8Ga之距離d相同之測試構造53稱為「測試構 =53^a」、將距離dl設定為比距離d大之測試構造η稱為 測試構造53b」、而將距離dl設定為比距離d小之 構造53則為「測試構造53c」。 、μ 其··人，係利用上述測試構造53，就溝渠隔離構造h 之線狀部分80a之製程的評價方法進行說明。第25圖係顯 =用測試構造5 3進行線狀部分8 〇 a之製程的評價方法^ 抓私圖。此外，對於線狀部分8〇a之製程的評價，係利用 例如晶圓狀態之p-半導體基板丨而進行。 ’、 、如第25圖所示’於步驟si中，分別就複數個測試 = 53:定區域M中之n•半導體層2、與相對於溝渠隔離 構“外在與區域Μ相反側之„-半導體2之間的茂漏電流 315425 34 1231002 /、體而a ’係於各測試構造53a至53c中，於例如電 ，墊69a、69b分別施加電位VB及接地電位gND，而測 定電極墊69a、69b間的電流。 其_人，於步驟s2，利用在步驟sl測定出之洩漏電流 54，评價溝渠隔離構造8a之線狀部分8〇a的製程。以下， 係就評價方法之具體例進行說明。 ^百先，先確認在步驟sl測定出之測試構造53a的洩漏 電流54,是否在預先設定之nM〇s電晶體1〇3之洩漏電流 46a的規格範圍ref内。在此，所謂的規格範圍ref係為洩 漏電抓46a的容許範圍，且洩漏電流46a若在該規格範圍 ref内，則就算nM0S電晶體1〇3導通時之電極17與汲極 電極14之間的電位差，因為洩漏電流46a而減少時，該減 少亦不會對半導體裝置之動作造成實質影響。 由於測試構造53a之溝渠隔離構造68b，係與溝渠隔 離構造8a之線狀部分8〇a以相同的製造條件形成，再者， 係將其距離dl設定成與線狀部分8〇a之距離d相同。因 此’若測試構造53a之洩漏電流54係在規格範圍ref内， 則可間接判斷llM〇S電晶體1〇3之洩漏電流46a也在規格 範圍ref内，所以大致可將半導體裝置作為良品來處理。 然而，可能有與線狀部分80a之製程中發生的任何問 通無關’ /¾漏電流46a因偶然而在規格範圍ref内之情形。 因此，當測試構造53a之洩漏電流54在規格範圍ref内時， 則進行測試構造53a之洩漏電流54、與測試構造53b或測 6式構造5 3 c的汽漏電流5 4的比較。 315425 35 1231002 由於，測試構造53b中之距離dl係設定為比測試構造 53a大’所以在設計上’測試構造53b之洩漏電流54會比 測試構造53a之洩漏電流54大。另外，測試構造53c之距 # d 1係设定為比測试構造5 3 a小，所以在設計上，測試構 k 53c之沒漏電流54會比測試構造53a之泡漏電流54小。 另外，測試構造53b、53c之溝渠隔離構造68b係與溝 渠隔離構造8a之線狀部分80a以相同的製造條件形成。因 _此，當測試構造53a之洩漏電流54之實測值、與測試構造 53b或測試構造53c相互比較且幾乎完全不變時等，則可 將線狀邛分80a之製程评價為有問題。然後，並根據該評 <貝結果重新檢視線狀部分80a的製造條件等。 另一方面，當測試構造53a之洩漏電流54在規格範圍 ref以外時，由於可以判斷nM〇s電晶體1〇3之洩漏電流 46a也在規格範圍ref之外，所以可以判斷半導體裝置為不 良。然而’單憑測試構造53a之洩漏電流54，並無法完整 •評價線狀部分80a的哪一部份發生了問題。 因此，在測試構造53a之洩漏電流54在規格範圍ref 外時，亦進行測試電流53a之洩漏電流54、與測試構造53b 或測試構造53c的洩漏電流54的比較。 例如，當測試構造53a之洩漏電流54比規格範圍fef 之下限小時，若測試構造53b中之洩漏電流54之實測值比 測試構造53a之值大，且測試構造53c之洩漏電流54之實 測值與測試構造53a之值幾乎不變，則可推斷在線狀部分 80a之絕緣膜8ab間並沒有產生間隙。如此，從本來應生 315425 36 1231002 成的間隙λ有生成的情％ ’即可做出在線狀部分⑼a之製 程中有某些問題之評價。因&，可利用該評價結果重新檢 視線狀部分80a的製造條件等。 如此，就算難以直接測定M0S電流46之洩漏電流46a 的場合，亦可藉由將距離以互不相同的複數個測試構造 53設置做為監視器，而可對溝渠隔離構造8&之線狀部分 80a的製程進行評價。 實施形熊六 第26圖係顯示本發明實施形態六之半導體裝置的構 ^截面圖第27圖係顯示其俯視圖。另外，第28圖為 第27圖之I—I前碩方向之截面圖。第％圖為在與第2圖 之D—D箭頭相當的位置所見之截面圖，帛27目係省略了 除了問極電極9以夕卜夕η -坐i首JBA κι 以外之n丰導體層2上方的構造（包含隔 離絕緣膜10 )。另外，笛0 7 θ 、_々 力卜第27圖之Η—η箭頭方向之截面構 造係為第26圖之左側半邊所顯示者。 本κ %形悲六之半導體裝i，係於上述實施形態三之 半導體裝置中又具備有P雜質區域55。 如第26圖至第28圖所示，P雜質區域55係設於 RES爾隔離區域A内之n.半導㈣2 U φ ^ w 溝渠隔離區域B之周续而益从 H象而延伸。而且，Ρ雜質區域55係包 圍溝渠隔離構造“之絕緣膜㈣之中除了從η-半導體層2 之上面露出的部分以外曝’並與Ρ雜質區域3連接。 /於溝渠隔離構造8a之線狀部分8〇a中，ρ雜質區域55 係包圍複數個絕緣膜^ 联b的各個，且Ρ雜質區域55填於相 315425 37 1231002 鄰的絕緣膜8ab之間。 此外’於本實施形態六之半導體裝置中，亦設有包圍 溝渠隔離構造2】之絕緣膜21b之中，除了從η·半導體層2 之上面露出的部分以外的部分之ρ雜質區域Μ。 雜二，在本實施形態六之半導體裝置中，由於係以Ρ 雜貝區域5 5填於線狀部分8 〇 a之絕緣膜8 & b之間，所以， 相較於實施形態三之半導體裝置可更減少茂漏電流恤。 其次，就P雜質區域55夕彡# > ^貝匕A 55之形成方法進行說明。第29 圖、苐30圖係顯示p雜質卩々 κ…… 域之形成方法的截面圖， 且係在與弟27圖之i—j箭頭相去 首先係如第29圖所示置所見之截面圖。
2 如 於P丰泠體基板1上形成IT 層2。然後’在η·半導體層2内形成半導體層2 之上面到與P-半導體基板1 4M Μ ^ ^ « 板1的界面之相互間隔預定距離之 禝數個溝渠8ac。然後，在丰 蝕劑60。 + ^層2之上面上形成抗 入的it莫對^數個溝渠.之各個的内壁’以離子植 2之上^Γ直Ρ W。此時，係以相對於η.半導體層 入 ♦ #丄八 针’方向，進行雜質ΙΜ的離子植 入。之後去除抗餘劑6〇。 其次，係如第30圖所示，你 半導體層2之上面氧化，並於各渠^之内壁、與η· 體層2的上面形成絕緣材料㈣屢;;-之内面及η·半導 Η ^ 41 « , + 8ad然後，將填充各溝渠8ac 之V:M才：8ae形成在絕緣膜材料^上。 接者，去除溝渠8ac上大 上方的纟巴緣材料8ad及導電性材 315425 38 1231002 料8ae，亚執行高溫驅入製程。藉此，於各溝渠8 形成絕緣膜8ab，同時，形成填充各溝渠-㈣電 Γ。再者，係使雜質ίΜ擴散Μ成P雜質區域55,獲得 弟28圖所示之構造。 又、 由方、係在形成溝渠隔離構造8a之線狀 :際’也形成P雜質區域乂，因此，可比在形成p雜質： 域”後才形成線狀部分80a的情形，縮短半 之制 造時間。 K衣 此外’分別在電極17及半導體基板i施加電位VB 及接地電位GND時，會在P雜質區域55與η-半導體層2 所形成的ΡΝ接面施加逆電壓，此時，最好ρ雜質區域曰^ 的全部區域能夠空乏化。因為若㈣質區域乂的全區域I 法空之化，則會使電場集中在區域55 二 耐壓降低。 ^ ^ 明。以下，就P雜質區域55之全區域空乏化的條件進行說
如上所述’ p雜質區域55係分別對於複數個溝渠— 之内壁植人雜質IM離子，藉由使雜f IM熱擴散而形成。 此時若P雜質區域55之在與溝渠8ac之内面垂直之方向的 巧散深度為dm’ p雜質區域55之雜質濃度的平均值為N =、，則可將擴散深度dm、與雜f濃度之平均值N分別設 疋為滿足以下的式（1 )之值。 〈算式1 > N[cm.3]x dm[cm]与 1·〇χ 1〇 …2[cm-2] (j) 315425 39 1231002 藉此，使p雜質區域55之中，除了填充線狀部分80a 之絕緣膜8ab間以外的部分形成空乏化。此外，式（})為 揭示在專利文獻2及非專利文獻1的RESURF條件。 再者，使與溝渠隔離構造8a延伸的方向垂直之方向上 的溝渠8ac的寬度為w時，將寬度w、擴散深度dm、及 雜質濃度的平均值N分別設定為滿足以下式（2 )、（ 3 )的 值。 〈算式2〉 N[cm.3]x w[cm]与 2·〇χ l〇-12[cm·2]···· (2) 2χ dm.... ( 3 ) 藉此，使P雜質區域55之中填充在線狀部分8〇a之絕 緣膜8ab間的部分空乏化。此外，藉由將相鄰之溝渠— 之間的距離D設定成比擴散深度dm❾2倍小的值，使形 成在一方溝渠8ac之内壁的p雜質區域55、與形成在另二 方溝渠8ac之内壁的p雜質區域55相互連接。 •實施形態t 第31圖為本發明實施形態七之半導體裝置的構造 視圖。第32 ®係放大顯示第31圖之溝渠隔離區域Bw 附近的俯視圖。第33圖為第32圖之κ—κ箭頭方 面圖。此外，於第31圖中，為了說明的方便，而 ： 33圖之η_半導體展2卜士 、s上方的構造（包含隔離絕緣膜】Ω、 另外，於第32圖中，為Ύ 1日日ΑΑ +体 、U J。 局了次月的方便，而將閘極電極 69以外之第33圖之rf半導，、 千¥肢層2上方的構造（包含隔M 絕緣膜10 )予以省略。 隔· 315425 40 1231002 本實施形態七之半導體裳置，基本上係於上述實施形 態一之半導體裝置100中’又具備了溝渠隔離構造8e，且 係將nMOS電晶體104設於RESURF隔離區域A内者。 如第31圖至第33圖所示，溝渠隔離構造以係在 RESURF隔離區域a内之n.半導體層2内從n半導體層2 之上面到與1Γ半導體基板1的界面而設。溝渠隔離構造8e 係與P雜質區域3連接，並與口雜質區域3 一起包圍 RESURF隔離區域A内的n•半導體層2的一部份。藉此， 以P雜質區域3及溝渠隔離構造&在resurf隔離區域a鲁 内之η半導體層2區分出將配置nM〇s電晶體1〇4之溝渠 隔離區域J。 溝渠隔離構造8e係與溝渠隔離構造朴相連結。且溝 f隔離構造8e係由導電性膜8ea與絕緣膜8ed所構成。導 i !·生膜8ea係由例如多晶石夕所構成’並與溝渠隔離構造肋 之導電性膜8ba相連結。而且’導電性膜^係在η·半導 ，層2内部從η.半導體層2之上面到與ρ·半導體基板Η 界面而設。 溝渠隔離構&以絕緣膜―係覆蓋導電性膜^之 ^面之中之埋人η•半導體層2及ρ半導體基板！的表面。 ^緣膜8eb係由例如氧化石夕膜所構成，並與溝渠隔離構造 8b之絕緣膜8bb相連結。 +於溝渠隔離區域j内之η·半導體層2的上面内，設有 雜貝區域67。η+雜質區域67與ρ雜質區域3之間的η_ 半導體層2的上面内設有質區域“。ρ+雜質區域66 315425 41 1231002 的上面内„又有本身為n+雜質區域的nM〇s電晶體⑽的源 極區域65。〆雜質區域66以雜質區域67之間的導 體層2、與n+雜質區域67係具有作為姻s電晶體⑽ 之沒極區域的功能。n+雜質區域67之下方之時導體声2 與P-半導體基板】的界面係選擇性地設有n+埋入雜質區曰域 64 〇
於P+雜質區域66與n+雜質區域67之間的n-半導體層 2之上係隔著隔離絕緣膜1〇而設有··福〇s電晶體刚: 閘極電極69、以及場板123、以、72。。閉極電極69及場 板12a、12b、72c係沿著從p+雜質區域％朝·質區域 67之方向依序配置。 、，極電極69係以不與p+雜質區域66之端部接觸的方 式覆蓋P+雜質區域66之端部，並施加有間極電位。而場 板72c則係與n+雜質區域67的端部接觸。場板⑶ 係介於閘極電極69與場板72c之間，並藉由與該等呈靜電 鲁麵合的方式，而得以根據nM〇s電晶體1()4之源極鱼沒極 之間的電位差，發揮緩和n-半導體層2之上面的電場之功 於溝渠隔離構造8e之上係隔著隔離絕緣膜1〇設有場 板73。％板73係與n+雜質區域67之端部接觸。閘極電極 69及場板72。73係由例如多晶料構成。溝渠隔離構造 8e的上面係以隔離絕緣膜1〇加以覆蓋。 絕緣膜18也覆蓋閘極電極69及場板72c、乃。且與 P+雜質區域66及源極區域65接觸的nM〇s電晶體1〇4之 315425 42 1231002 源極电極61、以及與n+雜質區域67接觸之nM〇s電晶體 104的/及極书極74，係分別貫穿絕緣膜^而設。 於控制電路形成區域C之ir半導體層2之上面内，係 e又有具有作為電阻i 〇7之功能的〆雜質區域（未圖示）， 二、-線75相互連接該p+雜質區域與汲極電極μ。配 線75係由例如鋁所構成，並配置在場板73的上方。 源極電極61與汲極電極74係由例如鋁所構成。於第 33圖中’為了避免圖式的繁雜，係將nM〇s電晶體ι〇4之 閘極絕緣膜包含在絕緣膜！ 8内而顯示。絕緣膜4〇係覆蓋_ 源極電極61與汲極電極74。 此外’雖未圖示，於本發明實施形態七中，係將上述 I/F電路1〇1及脈衝產生電路1〇2形成於resurf隔離區 域A外之η半導體層2。而其他構造由於係與實施形態一 之半導體裝置100相同，所以將其說明予以省略。 當分別對控制電路形成區域C中之η-半導體層2及ρ_ 半導體基板1施加電位VB及接地電位GND時，則與溝渠φ 隔離區域Β相同，在溝渠隔離區域j中，空乏層會形成在 Ρ雜質區域3與η+埋入雜質區域64之間的η-半導體層2的 大致全區域。藉此，而實現高耐壓的nMOS電晶體104。 如上所述，在本實施形態七之半導體裝置中，不僅在 PE SURF隔離區域A内配置有nMOS電晶體1 〇3，還配置 有nMOS電晶體104，因而可比實施形態一之半導體裝置 100更令裝置精細化。 此外，溝渠隔離構造8e與溝渠隔離構造8a係以相同 315425 43 1231002 的方法形成。另外，也與溝渠隔離構造仏之情形為同樣的 理由，溝渠隔離構造8e不一定必須到達ρ·半導體基板}, 只要至少到達n_半導體2層與p-半導體基板丨的界面附近 即可。 實施形態八 第34圖係顯示本發明實施形態八之半導體裝置的構 造之俯視圖，第35圖為第34圖之L—L箭頭方向之截面 圖。第34圖為放大顯示溝渠隔離構造B附近之俯視圖。 另外於第34圖中，係省略了閘極電極9及場板12&、工沘 以外的η·半導體層2上方的構造（包含隔離絕緣膜1〇)， 而於第35圖中’則省略了絕緣膜丨8、4〇的顯示。 於上述實施形態三之半導體裝置中，場板12a、l2b 係為周圍經絕緣之浮置電極，但在本實施形態八之半導體 裝置中，場板12a、12b係分別與溝渠隔離構造8a之線狀 部分80a之導電性膜8aa連接。 • 如第34圖、第35圖所示，線狀部分80a之各導電性 膜8aa係從n-半導體層2之上面露出，並不在其上形成隔 離絕緣膜10。而且，隔著隔離絕緣膜1〇而設在p雜質區 域3與n+埋入雜質區域4之間的η·半導體層2之上之場板 12a ’係與線狀部分80a之導電性膜8aa連接。另外，場板 12b係與場板12a相同，隔著隔離絕緣膜1〇而設在p雜質 區域3與n+埋入雜質區域4之間的n_半導體層2之上，且 係與線狀部分80a中之與場板12a不同的導電性膜8仙連 接0 315425 44 1231002 2，導電性膜8aa雖周圍經絕緣而為浮動狀態，但 ;¥電性艇8aa與從施加有接地電位GNd之p雜質區域 3延伸的空乏層係電容性地相互結合，故導電性膜^之 笔位’係隨著從p雜質區域3遠離而階段性地上昇。而且， ，於該電位係受到η·半導體層2之電位报強的影響，所以 该電位並不容易變動而大致保持在一定。 b另外H緣膜4G之上形成有覆蓋該絕緣膜的模塑樹 曰（未0示）i_由於在§亥模塑樹脂的分極電荷的影響，在 f半導體層2的空乏層的延伸會受到阻礙。 本實施形態八之半導體裝置中，場板12a、12b由於係 與溝渠隔離構造8a之線狀部分8〇a之導電性膜連接， 所以，場板12a、12b的電位安定。因此，場板12a、Ub 之下方的η·半導體層2之上面附近的電位也安定。結果， 可降低覆蓋絕緣膜40而設的模塑樹脂之分極電荷的影 響’可防止耐壓降低。 其-人就只細*形悲八之場板12a、12b的形成方法進行 說明。第36圖至第40圖係顯示場板12a、12b之形成方法 的戴面圖，第34圖係在與l—L箭頭相當的位置所見之截 面圖。 如第36圖所示，於p-半導體基板1上形成n•半導體層 2。並且’將相互間隔預定距離的複數個溝渠8ac形成在 半導體層2内及半導體基板1内。 其次，使各溝渠8ac之内壁氧化，而如第37圖所示， 在各溝渠8ac之内面形成絕緣膜8ab。然後，如第38圖所 45 315425 1231002 示’在η.半導體層2的上面形成隔離絕緣膜ι〇。 ⑽其Λ:二第：圖所示，將填充各溝渠8ac的導電性材 二形成在隔離絕緣膜10上。且導電性材料82係由例如 =所構成。然後’在導電性材料82上形成 口圖案的抗蝕劑81。 1 同査接著i以抗敍劑81作為遮罩使用，將導電性材料82 二。糟此’如第4〇圖所示，同時形成線狀部分80a 之導電性膜8aa、與場板12a、12b。 如上所述，於本實施形“中，係同時形成場板仏、 、與線狀部分80a之導電性膜8aa。因此 別的製程形成場板12a、12b、與線狀部分8〇a之導電= 8aa的情形，可縮短半導體裝置的製造時間。 (發明之效果） ^據本發明之半導體裝置，由於M〇s電晶體係形成 :由第-雜質區域與溝渠隔離區域所區分出的溝渠隔離區 域内、，所以，可抑制M0S電晶體之源極與沒極之間的電 流汽漏至形成有半導體元件的半導體層之情形。 再者’由於係在與沒極電極連接的第二雜質區域的下 方，形成濃度比半導體層高的埋入雜質區域，所以可提昇 於汲極電極施加高電位時的突波耐壓。 【圖式簡單說明】 第1圖係顯示本發明實施形態一之半導體裝置的構成 之方塊圖。 第2圖係顯示本發明實施形態一之半導體裘置的構造 315425 46 1231002 之俯視圖。 第3圖係顯示本發明實施形態一之半導體裝置的構造 之截面圖。 第4圖係顯示本發明實施形態一之半導體裝置的構造 之俯視圖。 、第5圖係顯示本發明實施形態一之溝渠隔離構造的製 造方法之截面圖。 ^第6圖係顯示本發明實施形態一之溝渠隔離構造的製 造方法之截面圖。 、第7圖係顯示本發明實施形態一之溝渠隔離構造的製 造方法之截面圖。 、第8圖係顯不本發明實施形態一之溝渠隔離構造的製 造方法之戴面圖。 第9圖係顯示本發明實施形態一之溝渠隔離構造的截 面圖。 第10圖係顯示本發明實施形態一之溝渠隔離構造的 戴面圖。 第11圖係顯示本發明實施形態一之溝渠隔離構造的 面圖。 第12圖係顯示本發明實施形態一之半導體裝置的構 造之截面圖。 第13圖係顯示本發明實施形態一之半導體裝置的構 造之俯視圖。 第14圖係顯示本發明實施形態二之半導體裝置的構 47 315425 1231002 造之截面圖。 第B圖係顯示本發明實施形態二之半導體裝置的構 造之俯視圖。 弟16圖係顯示本發明實施形態一之半導體裝置的構 造之俯視圖。 第17圖係顯示本發明實施形態三之半導體裝 造之俯視圖。 ' 苐1 8圖係顯示本發明實施形態三之半導體褒置的構 造之截面圖。 第19圖係顯示本發明實施形態三之半導體裝置的構 造之截面圖。 第20圖係顯示本發明實施形態四之溝渠隔離構造％ 的截面圖。 第21圖係顯示本發明實施形態四之溝渠隔離構造以 的製造方法之截面圖。 第22圖係顯示本發明實施形態四之溝渠隔離構造“ 的製造方法之截面圖。 第2 3 顯示溝渠隔離構造之絕緣膜間之距離與、电 漏電流之關係之圖表。 第24圖係顯示本發明實施形態五之測試構造53的俯 視圖。 第25圖係顯示本發明實施形態五之製程評價方法的 流程圖。 第26圖係顯示本發明實施形態六之半導體裝置的構 315425 48 1231002 造之戴面圖。 第27圖係顯示本發明實施形態六之半導體裝置的構 造之俯視圖。 第28圖係顯示本發明實施形態六之半導體裝置的構 造之截面圖。 第29圖係顯示本發明實施形態六之半導體裝置的製 造方法之截面圖。 第3 0圖係顯示本發明實施形態六之半導體裝置的製 造方法之截面圖。 _ 第3 1圖係顯示本發明實施形態七之半導體裝置的構 造之俯視圖。 第32圖係顯示本發明實施形態七之半導體裝置的構 造之俯視圖。 苐3 3圖係顯示本發明實施形態七之半導體裝置的構 造之截面圖。 第34圖係顯示本發明實施形態八之半導體裝置的構 造之俯視圖。 第35圖係顯示本發明實施形態八之半導體裳置的構 造之截面圖。 第3 6圖係顯示本發明實施形態八之半導體褒置的制 造方法之截面圖。 、 第37圖係顯示本發明實施形態八之半導體裝置的制 造方法之截面圖。 衣 第38圖係顯示本發明實施形態八之半導體震置的制 315425 49 1231002 造方法之截面圖。 第39圖係顯示本發明實施形態八之半導體裝置的製 造方法之截面圖。 、 第40圖係顯示本發明實施形態八之半導體裝置的製 造方法之截面圖。 、 [元件符號說明] 1 2 4、20、64 5 6 、 25 、 30 7 、 23 、 24 ， 8 8a 、 8b 、 8c 8ac 8ad 8aa 、 8ca 8ab 、 8cd 40、45 9 > 26 > 36 、 12b 12a 、 12aa 、 14、74 15 、 43 、 75 P半導體基板 la 狹窄區域 i半導體層 3、55 p雜質區域 n+埋入雜質區域 極區域 P+雜質區域 n+雜質區域 68b、21溝渠隔離構造 8ae 導電性材料 導電性膜 33 、 34 、 66 31 、 35 、 67 鋁配線 、8d 、 8e 、 68a 溝渠 絕緣膜材料 8da 、 21a 、 68ba 8db 、 21b 、 68bb 、 18 絕緣膜 10 隔離絕緣膜 、69閘極電極 n擴散區域 、12b、12c、13、72c、73 場板 >及極電極 配線 315425 50 1231002 16 、 17 、 27 、28 、 29 、 37 、 38 、 39 電極 22 p拼區域 42 電極 44 > 48 電流路後 44a 、 44b 電容 46 MOS電流 46a M0S電流的一 部份（洩漏電流） 53 測試構造（測試構造53a、53b、53c) 54 Ά漏電流 55 P雜質區域 60、81 抗1虫劑 69a、69b 電極塾 80a、80c、 80d線狀部分 82 導電性材料 100 半導體裝置 101 介面電路（I/F電路） 102 脈衝產生電路 103 、 104 、 111、QN nMOS電晶體 105 控制電路 106 、 107 電阻 108 互鎖電路 109 RS正反器電路 110、QP pMOS電晶體 A RESURF隔離區域 B、J 溝渠隔離區域 C 控制電路形成區域 D、dl 距離 IM 雜質 M 區域 P1、 P2脈衝信號 R、S、HO 信號
315425 51 1231002 VB、VS 電位 VCC 電源電位 -GND 接地電位 V1、V2汲極電位
52 315425

Claims (1)

1231002 第931 020imi申請案 申請專利範圍修正本 (94年1月27曰） 1. 一種半導體裝置，係具備有： 第一導電型之半導體基板； 設在前述半導體基板上之第二導電型之半導體 層； 在前述半導體層内部從前述半導體層之上面到 與前述半導體基板的界面而設，以區分出降低表面電 場（RESURF )隔離區域之前述第一導電型的第一雜質 區域， 在前述RESURF隔離區域内之前述半導體層内部 從前述半導體層的上面起且至少到與前述半導體基 板的界面附近並與前述第一雜質區域連接而設，且在 前述RESURF隔離區域内與前述第一雜質區域一起區 分出溝渠隔離區域之第一溝渠隔離構造； 設於前述RESURF隔離區域内且前述溝渠隔離區 域外的前述半導體層之半導體元件；以及 第一 M0S電晶體， 前述第一 M0S電晶體係具有： 設在前述溝渠隔離區域内之前述半導體層的上 面内，用以與沒極電極連接之前述第二導電型的第二 雜質區域； 設在前述第一雜質區域與前述第二雜質區域之 間的前述半導體層的上面内之前述第一導電型的第 (修正本）3] 5425 I23l〇02 三雜質區域；以及 设在述笫二雜質區域的上面内之前述第二導 電塑之第一源極區域， 且又具備有：設在前述第二雜質區域的下方之前 述半導體層與前述半導體基板的界面之濃度比前述 爭導體層高之前述第二導電型的埋入雜質區域。 2 ·如申請專利範圍第1項之半導體裝置，其中，又異備 有：在前述RESURF隔離區域内之前述半導體層内部 φ 與七述第一溝渠隔離構造隔著預定距離而從前述半 導體層之上面起且至少到與前述半導體基板的界面 附近並與前述第一雜質區域連接而設，以與前述第〆 雜質區域及前述第一溝渠隔離構造一起在前述 RESURF隔離區域内區分出前述溝渠隔離區域之第二 溝渠隔離構造。
.如申請專利範圍第！項之半導體裝置，其中，前述第 二溝j隔離構造係含有從前述第一雜質區域朝靠近 前述1二雜f區域之方向延伸的線狀部分， 别述線狀部分具有： 互相八^ 4 RESURF㈤離區域内之前述半導體層内部 複：=Γ且在前述線狀部分延伸的方向排列之 複数個導電性膜；以及 復盖複數個前述導雷姓 導俨层沾生 、命电性膜之各個之埋入前述半 ¥月且層的表面之絕緣膜。 4 ·如申請專利範圍第 前述導電性膜：二導體衷置，其中，相鄰之 版之間係以前述絕緣膜加以填埋。 (修 JL 本）3] 5425 2 1231002 5. 如申5專利範圍第2項之半導體裝置，其中，前述第 1:1二溝渠隔離構造各含有從前豸第- _質區域朝 罪近刖述第二雜質區域的方向延伸之線狀部分， 且鈾述第、第一溝渠隔離構造的前述線狀部分 各具有： 在鈾述RESURF 1¾離區域内之前述半導體層内部 互相分離而設，且在前述線狀部分延伸的方向排列之 複數個導電性膜；以及 ..覆蓋複數個前述導電性膜之各個之埋入前述半 導體層的表面之絕緣膜。 6. ^申=專利範圍第i項之半導體裝置，其中，前述第 溝渠隔離構造係延伸到前述半導體基板， 、且刖述第一溝渠隔離構造的前端之位置係比前 述埋入雜質區域的下限淺。 7. 如申請專利範圍第丨項之半導體裝置，其中，前述第 乂溝木卩同雖構造係含有從前述第一雜質區域朝靠近 刖述第二雜質區域的方向延伸之線狀部分， 前述線狀部分具有： 在前述RESURF隔離區域内之前述半導體層内部 相刀#而5又，且在成述線狀部分延伸的方向排列之 複數個導電性膜；以及 分別覆蓋複數個前述導電性膜之埋入前述半導 體層的表面，且互相分離而設之絕緣膜， “且又具備有·設在前述RESURF隔離區域内之前 述半‘肢層之上面内，並包圍前述半導體層内之複數 (修正本）3] 5425 1231002 個前述絕緣膜的各個，且填於相鄰之前述絕緣膜之間 之第一導電型的第四雜質區域。 8. 如申請專利範圍第7項之半導體裝置，其中，在前述 第四雜質區域與前述半導體層所形成之PN接面施加 逆電壓時，前述第四雜質區域之全區域會空乏化。 9. 如申請專利範圍第1項之半導體裝置，其中，又具備 有： 在前述RESURF隔離區域内之前述半導體層内部 瞻從前述半導體層之上面起且至少到與前述半導體基 板的界面附近並與前述第一雜質區域連接而設，以與 前述第一雜質區域一起在前述RESURF隔離區域内區 分出第二溝渠隔離區域之第二溝渠隔離構造；以及 第二M0S電晶體， 該第二M0S電晶體係具有： 設在前述第二溝渠隔離區域内之前述半導體層 之上面内，用以與汲極電極連接之前述第二導電型的 _ 第四雜質區域； 設在前述第一雜質區域與前述第四雜質區域之 間的前述半導體層的上面内之前述第一導電型的第 五雜質區域；以及 設在前述第五雜質區域的上面内之前述第二導 電型之第二源極區域。 10. 如申請專利範圍第1項之半導體裝置，其中，具備 有： 設於前述第一溝渠隔離構造之上方，並與前述汲 4 (修正本）315425 1231002 極電極電性連接之配線；以及 設在前述第一溝渠隔離構造與前述配線之間之 場板’ 且前述場板係為浮置電極、與前述第一溝渠隔離 區域内之前述半導體層電性連接、或與在前述RESURF 隔離區域内且前述溝渠隔離區域外之前述半導體層 電性連接者。 11. 如申請專利範圍第3項之半導體裝置，其中，又具備 有： 設在前述第一雜質區域與前述埋入雜質區域之 間的前述半導體層上之第二絕緣膜；以及 設在前述第二絕緣膜上之複數個場板， 且複數個前述導電性膜係從前述半導體層之上面露出， 複數個前述場板係分別與複數個前述導電性膜連接。 12. —種半導體裝置之製造方法，前述半導體裝置係具備 有： 第一導電型之半導體基板； 設在前述半導體基板上之第二導電型之半導體 層； 在前述半導體層内部從前述半導體層之上面到 與前述半導體基板的界面而設，以區分出降低表面電 場（RESURF )隔離區域之前述第一導電型的第一雜質 區域， 在前述RESURF隔離區域内之前述半導體層内部 從前述半導體層的上面起且至少到與前述半導體基 5 (修正本）3] 5425 1231002 板的界面附近並與前述第一雜質區域連接而設，且在 前述RESURF隔離區域内與前述第一雜質區域一起區 分出溝渠隔離區域之溝渠隔離構造； 設於前述RESURF隔離區域内且前述溝渠隔離區 域外的前述半導體層之半導體元件；以及 M0S電晶體， 前述M0S電晶體係具有： 設在前述溝渠隔離區域内之前述半導體層的上 • 面内，用以與汲極電極連接之前述第二導電型的第二 雜質區域； 設在前述第一雜質區域與前述第二雜質區域之 間的前述半導體層的上面内之前述第一導電型的第 三雜質區域；以及 設在前述第三雜質區域的上面内之前述第二導 電型之源極區域， 且前述半導體裝置又具備有：設在前述第二雜質 > 區域的下方之前述半導體層與前述半導體基板的界 面之濃度比前述半導體層高之前述第二導電型的埋 入雜質區域， 前述溝渠隔離構造係含有從前述第一雜質區域 朝靠近前述第二雜質區域之方向延伸的線狀部分， 前述線狀部分具有： 在前述RESURF隔離區域内之前述半導體層内部 互相分離而設，且在前述線狀部分延伸的方向排列之 複數個導電性膜；以及 (修正本）315425 1231002 導數個前述導電性膜之各個之埋入前述半 v脰層的表面之絕緣膜， ϋ玄半‘體裝置之製造方法係具備有·· 步驟·（ a)於則述半導體基板上形成前述半導體層之 )在則述半導體層内部形成從前述半導體層 5 ^且至少到與前述半導體基板的界面附近並 目互隔著預定距離的複數個溝渠之步驟； …（c)使複數個前述溝渠之各個的内壁氧化，而 在複數個前述溝率$久_ ^ i溝木之各個的内面形成前述絕緣膜之 步驟，以及 (d )形成填充複數個 前述導電性膜之步驟， 刚述溝渠之各個的複數個 中，係將相鄰的前述溝渠間 (c )中形成之前述絕緣膜的 且於前述步驟（a ) 的距離設定為前述步驟 膜厚以下。 ，前述半導體裝置係具備 13· —種半導體裝置之製造方法 有·· 第一導電型之半導體基板； 設在前述半導體基板上之第二導電型之半 層； 在前述半導體層内部從前述半導體声 與前述半導體基板的界面而設，以區分出降低表面^ 場（RESURF)隔離區域之前述第一導電型的第一雜杯 區域； $貝 (修正本）3] 5425 7 1231002 在前述RESURF隔離區域内之前述半導體層内部 - 從前述半導體層的上面起且至少到與前述半導體基 . 板的界面附近並與前述第一雜質區域連接而設，且在 前述RESURF隔離區域内與前述第一雜質區域一起區 分出溝渠隔離區域之溝渠隔離構造； 設於前述RESURF隔離區域内且前述溝渠隔離區 域外的前述半導體層之半導體元件；以及 M0S電晶體， • 前述M0S電晶體係具有： 設在前述溝渠隔離區域内之前述半導體層的上 面内，用以與汲極電極連接之前述第二導電型的第二 雜質區域； 設在前述第一雜質區域與前述第二雜質區域之 間的前述半導體層的上面内之前述第一導電型的第 三雜質區域；以及 設在前述第三雜質區域的上面内之前述第二導 B 電型之源極區域， 且前述半導體裝置又具備有：設在前述第二雜質 區域的下方之前述半導體層與前述半導體基板的界 面之濃度比前述半導體層高之前述第二導電型的埋 入雜質區域， 前述溝渠隔離構造係含有從前述第一雜質區域 朝靠近前述第二雜質區域之方向延伸的線狀部分， 前述線狀部分具有： 在前述RESURF隔離區域内之前述半導體層内部 8 (修正本）315425 1231002 ;相分離而設，且在前述線狀部分延伸的 複數個導電性膜；以及 列之 分別覆蓋複數個前述導電性膜之埋入 體層的表面，且互相分離而設之複數個絕緣^導 且則述半導體裝置又具備有·· $ 隔離區域内之前述半導體層又二SU R F 導體層内之複數個前述絕緣膜的各個，二 半 前述絕緣膜之間之第—導電型的第四㈣=一之 該半導體裝置之製造方法係具備有： 步驟；（a)於^半導體基板上形成前述半導體層之 之上面(Γ且t前述半導體層内部形成從前述半導體層 二=二與前述半導體基板的界面附近並 互相刀離的後數個溝渠之步驟； -導電(:)之:"1對複數個前述溝渠之内壁導入前述第 *貝，而形成前述第四雜質區域之步驟； 前述絕緣膜在驟複?=前述溝渠一形成複數個 述導電(:)膜別填充複數個前述溝渠的複數個前 14 有種半‘版衣置之製造方法，前述半導體I置係具備 第一2電型之半導體基板； 層；設在前述半導體基板上之第二導電型之半導體 (修正本）315425 9 1231002 在前述半導體層内部從前述半導體層之上面到 與前述半導體基板的界面而設，以區分出降低表面電 場（RESURF )隔離區域之前述第一導電型的第一雜質 區域， 在前述RESURF隔離區域内之前述半導體層内部 從前述半導體層的上面起且至少到與前述半導體基 板的界面附近並與前述第一雜質區域連接而設，且在 前述RESURF隔離區域内與前述第一雜質區域一起區 分出溝渠隔離區域之溝渠隔離構造； 設於前述RESURF隔離區域内且前述溝渠隔離區 域外的前述半導體層之半導體元件；以及 M0S電晶體， 前述M0S電晶體係具有： 設在前述溝渠隔離區域内之前述半導體層的上 面内，用以與汲極電極連接之前述第二導電型的第二 雜質區域； 設在前述第一雜質區域與前述第二雜質區域之 間的前述半導體層的上面内之前述第一導電型的第 三雜質區域；以及 設在前述第三雜質區域的上面内之前述第二導 電型之源極區域’ 且前述半導體裝置又具備有：設在前述第二雜質 區域的下方之前述半導體層與前述半導體基板的界 面之濃度比前述半導體層高之前述第二導電型的埋 入雜質區域， ]〇 (修正本）3] 5425 1231002 土前^溝渠隔離構造係含有從前述第一雜質區域 朝#乏刖述第二雜質區域之方向延伸的線狀部分， 前述線狀部分具有： 在别述RESURF隔離區域内之前述半導體層内部 互相分離而設，且在前述線狀部分 複數個導電性膜；以及 卩幻之 ，首卿，蓋複數個前述導電性膜之各個之埋入前述半 ¥粗層的表面之絕緣膜， 且前述半導體裝置又具備： 二在前述第一雜質區域與前述埋入雜質區域之 間的則述+導體層上之第二絕緣膜；以及 設在前述第二絕緣膜上之複冑個場板， 面露出且複數個前述導電性膜係從上述半導體層的上 連接複數個前述場板係分別與複數個前述導電性膜 ，半導體—裝置之製造方法係具備有： 步驟）於前料導體基板切㈣料導體層之 的上面(Γ且在至前述半導體層内部形成從前述半導體層 的上面起且至少到與前 Η姑八触AA〜a 命月豆基板的界面附近並 互相为離的複數個溝渠之步驟·， (C )在複數個前述溝 絕緣膜之步驟； /、 ϋ個的内面形成前述 ⑷在前料導體層切成前述第二絕緣膜之 (修正本）315425 1231002 步驟； - (e )在前述第二絕緣膜上形成填充複數個前述 . 溝渠之各個的導電性材料之步驟，以及 (f )使前述導電性材料圖案化’而同時形成複 數個前述導電性膜及前述場板之步驟。 1 5. —種半導體裝置之製程評價方法，前述半導體裝置係 具備有： 第一導電型之半導體基板； # 設在前述半導體基板上之第二導電型之半導體 層； 在前述半導體層内部從前述半導體層之上面到 與前述半導體基板的界面而設，以區分出降低表面電 場（RESURF)隔離區域之前述第一導電型的第一雜質 區域； 在前述RESURF隔離區域内之前述半導體層内部 從前述半導體層的上面起且至少到與前述半導體基 B 板的界面附近並與前述第一雜質區域連接而設，且在 前述RESURF隔離區域内與前述第一雜質區域一起區 分出溝渠隔離區域之第一溝渠隔離構造； 設於前述RESURF隔離區域内且前述溝渠隔離區 域外的前述半導體層之半導體元件；以及 M0S電晶體， 前述M0S電晶體係具有： 設在前述溝渠隔離區域内之前述半導體層的上 面内，用以與汲極電極連接之前述第二導電型的第二 12 (修正本）315425 1231002 雜質區域； 設在前述第_ 間的前述半導體層 三雜質區域；以及 雜質區域與前述第二雜質區域之 的上面内之前述第一導電型的第 電型：源在三雜質區域的上面内之前述第二導 且泊述半導體裝置又具備有：設在前述第二雜質 區域的下方之前述半導體層與前述半導體基板的界 面之濃度比前述半導體層高之前述第^導電型的埋 ▲前^溝渠隔離構造係含有從前述第一雜質區域 朝#近刖述第二雜質區域之方向延伸的線狀部分， 前述線狀部分具有： 在础述RESURF隔離區域内之前述半導體層内部 互相刀離而a又，且在前述線狀部分延伸的方向排列之 複數個導電性膜；以及 復盍複數個前述導電性膜之各個之埋入前述半 導體層的表面之絕緣膜， 且剞述半導體裝置，係設有在進行前述第一溝渠 隔離構造之前述線狀部分之製程評價時利用作為監 視器之複數個測試構造， 複數個前述測試構造各具備：在前述半導體層内 部從前述半導體層之上面起且至少到與前述半導體 基板的界面附近而設，以在前述半導體層内區分出預 定區域之第二溝渠隔離構造， (修正本）3] 5425 ^1〇〇2 前2第二溝渠隔離構造係具有： 在刖4半導體内部互相分離而設之複數個二 v t性膜；以及 半、t ^別覆蓋複數個前述第二導電性膜之埋入前述 膜‘版層的表面且互相分離而設之複數個第二絕緣 且複數個前述測試構造之間，相鄰的前述第二絕 緣膜間的距離係互不相同， 該半導體裝置之製程評價方法係具備有： (a )就複數個前述測試構造之各個，測定相對 於如述第二溝渠隔離構造之與前述預定區域相反側 的前述半導體層、與前述預定區域中之前述半導體層 之間的洩漏電流之步驟； (b)利用前述步驟（a)中測定之前述茂漏電流， 評價前述第一溝渠隔離構造之前述線狀部分的H (修正本）3】5425 14
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