JP4326835B2 - 半導体装置、半導体装置の製造方法及び半導体装置の製造プロセス評価方法 - Google Patents
半導体装置、半導体装置の製造方法及び半導体装置の製造プロセス評価方法 Download PDFInfo
- Publication number
- JP4326835B2 JP4326835B2 JP2003141625A JP2003141625A JP4326835B2 JP 4326835 B2 JP4326835 B2 JP 4326835B2 JP 2003141625 A JP2003141625 A JP 2003141625A JP 2003141625 A JP2003141625 A JP 2003141625A JP 4326835 B2 JP4326835 B2 JP 4326835B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- impurity region
- region
- trench isolation
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 434
- 238000004519 manufacturing process Methods 0.000 title claims description 44
- 238000011156 evaluation Methods 0.000 title claims description 7
- 238000002955 isolation Methods 0.000 claims description 257
- 239000012535 impurity Substances 0.000 claims description 226
- 239000000758 substrate Substances 0.000 claims description 87
- 238000012360 testing method Methods 0.000 claims description 63
- 238000000034 method Methods 0.000 claims description 29
- 239000004020 conductor Substances 0.000 claims description 12
- 238000007667 floating Methods 0.000 claims description 6
- 230000008569 process Effects 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 239000010408 film Substances 0.000 description 256
- 230000015572 biosynthetic process Effects 0.000 description 16
- 230000015556 catabolic process Effects 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 13
- 230000007423 decrease Effects 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 230000005684 electric field Effects 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 238000009413 insulation Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000013461 design Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000010287 polarization Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000002040 relaxant effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000012789 electroconductive film Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- C—CHEMISTRY; METALLURGY
- C03—GLASS; MINERAL OR SLAG WOOL
- C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
- C03C23/00—Other surface treatment of glass not in the form of fibres or filaments
- C03C23/0075—Cleaning of glass
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B08—CLEANING
- B08B—CLEANING IN GENERAL; PREVENTION OF FOULING IN GENERAL
- B08B3/00—Cleaning by methods involving the use or presence of liquid or steam
- B08B3/04—Cleaning involving contact with liquid
- B08B3/041—Cleaning travelling work
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/1303—Apparatus specially adapted to the manufacture of LCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Nonlinear Science (AREA)
- Optics & Photonics (AREA)
- Life Sciences & Earth Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Geochemistry & Mineralogy (AREA)
- Materials Engineering (AREA)
- Organic Chemistry (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、ＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）効果を利用した半導体技術に関する。
【０００２】
【従来の技術】
ＲＥＳＵＲＦ効果を利用して高耐圧を実現する半導体技術が例えば特許文献１に記載されている。特許文献１の図１２に示される半導体装置には、ｎｃｈリサーフＭＯＳＦＥＴとリサーフ分離島領域とが形成されている。そして、ｎ-エピタキシャル層２とｎ+埋め込み拡散領域４とがｐ拡散領域３によって取り囲まれており、上記半導体装置にはＲＥＳＵＲＦ構造が形成されている。
【０００３】
特許文献１の図１２に示される半導体装置では、高電位が印加されるアルミ配線８が基板電位と同じ電位であるｐ拡散領域３の上方を横切るため、当該アルミ配線８からの電界によってＲＥＳＵＲＦ効果による空乏層の延びが阻害され、耐圧が低下するという問題があった。
【０００４】
そこで、上記問題を解決するために、特許文献１の図１，２に示される半導体装置が提案されている。当該半導体装置においては、ｎｃｈリサーフＭＯＳＦＥＴとリサーフ分離島領域との間にＲＥＳＵＲＦ構造がなく、ｐ-基板１の一部である幅の狭い領域１ａが介在しており、当該領域１ａの上面はｐ-基板１から露出している。そして、ｎ拡散領域１２ａ，１２ｂに高電位が印加されると、ｎ拡散領域１２ａ，１２ｂに挟まれた領域１ａは空乏化し、領域１ａとｎ拡散領域１２ａ，１２ｂとの間に大きな電位差が生じない。従って、アルミ配線８とその下方のｐ-基板１の表面との間の電位差は小さく、上記問題が生じない。
【０００５】
なお、ＲＥＳＵＲＦ効果を利用する半導体技術に関しては例えば特許文献２，３及び非特許文献１に記載されている。また、周囲から絶縁されたフィールドプレートを多重に形成し、それらの間の容量結合によって半導体基板の表面の電界を安定化させる技術が特許文献４に記載されている。更に、モールド樹脂の分極によるリーク電流の発生を防止する技術が特許文献５に記載されている。
【０００６】
【特許文献１】
特開平９−２８３７１６号公報
【特許文献２】
米国特許第４２９２６４２号明細書
【特許文献３】
米国特許第５８０１４１８号明細書
【特許文献４】
特開平５−１９０６９３号公報
【特許文献５】
特開平１０−１２６０７号公報
【非特許文献１】
J.A.Appels et al.，“THIN LAYER HIGH-VOLTAGE DEVICES（RESURF DEVICES）”，Philips Journal of Reserch，vol.35，No.1，1980，pp.1-13
【０００７】
【発明が解決しようとする課題】
特許文献１の図１，２に示される半導体装置では、ｎ拡散領域１２ａ，１２ｂで挟まれた領域１ａを形成するため、ｎ拡散領域１２ａ，１２ｂを拡散プロセスで形成する必要があった。そのため、本質的にサージ耐圧が低くなる問題がある。
【０００８】
そこで、本発明は上述の問題に鑑みて成されたものであり、サージ耐圧を向上することが可能な半導体技術を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に設けられた第２導電型の半導体層と、前記半導体層の上面から前記半導体基板との界面にかけて前記半導体層内部に設けられ、ＲＥＳＵＲＦ分離領域を区分する前記第１導電型の第１不純物領域と、前記半導体層の上面から少なくとも前記半導体基板との界面付近にかけて前記ＲＥＳＵＲＦ分離領域内の前記半導体層内部に設けられ、前記ＲＥＳＵＲＦ分離領域の一部をトレンチ分離領域として前記第１不純物領域の一部とともに取り囲むように前記第１不純物領域に接続された第１のトレンチ分離構造と、前記ＲＥＳＵＲＦ分離領域内であって、かつ前記トレンチ分離領域外の前記半導体層に設けられた半導体素子と、第１のＭＯＳトランジスタとを備え、前記第１のＭＯＳトランジスタは、前記トレンチ分離領域内の前記半導体層の上面内に設けられた、ドレイン電極との接続のための前記第２導電型の第２不純物領域と、前記第１不純物領域と前記第２不純物領域との間の前記半導体層の上面内に設けられた前記第１導電型の第３不純物領域と、前記第３不純物領域の上面内に設けられた前記第２導電型の第１のソース領域とを有し、前記第２不純物領域の下方において前記半導体層と前記半導体基板との界面に設けられた、前記半導体層よりも高濃度の前記第２導電型の埋め込み不純物領域を更に備える。
【００１０】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１に係る半導体装置１００の構成を示すブロック図である。本実施の形態１に係る半導体装置１００は、ＲＥＳＵＲＦ効果を利用して高耐圧を実現している高耐圧ＩＣ（ＨＶＩＣ）であって、例えば、トーテムポール接続された２つのＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）のうち、高電位側のＩＧＢＴを駆動する機能を備えている。
【００１１】
図１に示されるように、本実施の形態１に係る半導体装置１００は、インターフェイス回路１０１（以後、「Ｉ／Ｆ回路１０１」と呼ぶ）と、パルス発生回路１０２と、高耐圧のｎＭＯＳトランジスタ１０３，１０４と、制御回路１０５とを備えている。
【００１２】
Ｉ／Ｆ回路１０１は、半導体装置１００の外部から入力される信号ＨＩＮを波形整形してパルス発生回路１０２に出力する。パルス発生回路１０２は、波形整形後の信号ＨＩＮの立ち下がり及び立ち上がりに基づいてそれぞれパルス信号Ｐ１，Ｐ２を生成して、ｎＭＯＳトランジスタ１０３のゲートにパルス信号Ｐ１を、ｎＭＯＳトランジスタ１０４のゲートにパルス信号Ｐ２をそれぞれ与える。そして、ｎＭＯＳトランジスタ１０３，１０４は、パルス信号Ｐ１，Ｐ２に基づいてそれぞれオン／オフする。パルス信号Ｐ１，Ｐ２は、ｎＭＯＳトランジスタ１０３，１０４での消費電力（発熱）を最小限に抑えるために、数百ｎｓ程度の狭いパルス幅の信号である。
【００１３】
Ｉ／Ｆ回路１０１及びパルス発生回路１０２のそれぞれには電源電位ＶＣＣ及び接地電位ＧＮＤが半導体装置１００の外部から印加され、これらを電源として動作する。また、ｎＭＯＳトランジスタ１０３，１０４のそれぞれのソースには接地電位ＧＮＤが与えられる。なお、電源電位ＶＣＣは例えば＋１５Ｖに設定される。
【００１４】
制御回路１０５は、抵抗１０６，１０７と、インターロック回路１０８と、ＲＳフリップフロップ回路１０９と、ｐＭＯＳトランジスタ１１０と、ｎＭＯＳトランジスタ１１１とを備えている。
【００１５】
ｐＭＯＳトランジスタ１１０のソースには高電位の電位ＶＢが半導体装置１００の外部から与えられる。また電位ＶＢは、ｎＭＯＳトランジスタ１０３，１０４のドレインにもそれぞれ抵抗１０６，１０７を介して与えられる。
【００１６】
インターロック回路１０８には、ｎＭＯＳトランジスタ１０３のドレイン電位Ｖ１と、ｎＭＯＳトランジスタ１０４のドレイン電位Ｖ２とが入力される。インターロック回路１０８は、ドレイン電位Ｖ１，Ｖ２に基づいてそれぞれ信号Ｓ，Ｒを生成し、ＲＳフリップフロップ回路１０９のセット入力に信号Ｓを、リセット入力に信号Ｒをそれぞれ入力する。
【００１７】
ＲＳフリップフロップ回路１０９のリセット入力及びセット入力にともにＨｉｇｈレベルの信号が入力されると、通常ＲＳフリップフロップ回路１０９の出力は不定となる。インターロック回路１０８はこれを防止する機能を備えている。
【００１８】
ＲＳフリップフロップ回路１０９は、その出力を信号ＱとしてｐＭＯＳトランジスタ１１０のゲートとｎＭＯＳトランジスタ１１１のゲートに入力する。そして、ｐＭＯＳトランジスタ１１０及びｎＭＯＳトランジスタ１１１のそれぞれは信号Ｑに基づいてオン／オフする。
【００１９】
ｐＭＯＳトランジスタ１１０のドレインと、ｎＭＯＳトランジスタ１１１のドレインとは互いに接続されており、その接続点における電位は信号ＨＯとして半導体装置１００の外部に出力される。また、ｎＭＯＳトランジスタ１１１のソースには半導体装置１００の外部から電位ＶＳが与えられる。
【００２０】
電位ＶＢ，ＶＳは例えば数百Ｖの電位であって、電位ＶＳを基準とした際の電位ＶＢは例えば＋１５Ｖに設定される。インターロック回路１０８とＲＳフリップフロップ回路１０９には電位ＶＢ，ＶＳが与えられ、これらを電源として動作する。
【００２１】
半導体装置１００から出力される信号ＨＯは、例えば数百Ｖの高電位と接地電位との間にトーテムポール接続されて介挿された２つのＩＧＢＴ（図示せず）のうち、高電位側のＩＧＢＴのゲートに入力され、かかるＩＧＢＴは信号ＨＯに基づいてオン／オフする。また、電位ＶＳは高電位側のＩＧＢＴのエミッタにも与えられる。
【００２２】
次に、本実施の形態１に係る半導体装置１００の動作について説明する。信号ＨＩＮが立ち上がると、パルス発生回路１０２はパルス信号Ｐ２を出力する。ｎＭＯＳトランジスタ１０４のゲートにパルス信号Ｐ２が与えられると、ｎＭＯＳトランジスタ１０４がオンして抵抗１０７に電流が流れ、抵抗１０７で電圧降下が生じる。この結果、ドレイン電位Ｖ２が変化して、電位ＶＢとドレイン電位Ｖ２との間に電位差が発生する。このようにして、パルス信号Ｐ２が高電位側にレベルシフトする。
【００２３】
インターロック回路１０８はドレイン電位Ｖ２の変化を検出すると、ＲＳフリップフロップ回路１０９のリセット入力にＬｏｗレベルの信号Ｒを、セット入力にＨｉｇｈレベルの信号Ｓをそれぞれ出力する。これにより、ＲＳフリップフロップ回路１０９の出力である信号ＱがＬｏｗレベルとなり、ｐＭＯＳトランジスタ１１０がオン、ｎＭＯＳトランジスタ１１１がオフし、Ｈｉｇｈレベルの信号ＨＯが半導体装置１００の外部に出力される。そして、高電位側のＩＧＢＴが信号ＨＯによってオンする。
【００２４】
一方、信号ＨＩＮが立ち下がると、パルス発生回路１０２はパルス信号Ｐ１を出力する。ｎＭＯＳトランジスタ１０３のゲートにパルス信号Ｐ１が与えられると、ｎＭＯＳトランジスタ１０３がオンして抵抗１０６に電流が流れ、抵抗１０６で電圧降下が生じる。この結果、ドレイン電位Ｖ１が変化して、電位ＶＢとドレイン電位Ｖ１との間に電位差が発生する。このようにして、パルス信号Ｐ１が高電位側にレベルシフトする。
【００２５】
インターロック回路１０８はドレイン電位Ｖ１の変化を検出すると、ＲＳフリップフロップ回路１０９のセット入力にＬｏｗレベルの信号Ｓを、リセット入力にＨｉｇｈレベルの信号Ｒをそれぞれ出力する。これにより、ＲＳフリップフロップ回路１０９の出力である信号ＱがＨｉｇｈレベルとなり、ｐＭＯＳトランジスタ１１０がオフ、ｎＭＯＳトランジスタ１１１がオンし、Ｌｏｗレベルの信号ＨＯが半導体装置１００の外部に出力される。そして、高電位側のＩＧＢＴが信号ＨＯによってオフする。
【００２６】
このように、本実施の形態１に係る半導体装置１００は、高電位側のＩＧＢＴのスイッチング動作を制御することができる。
【００２７】
次に半導体装置１００の構造について説明する。図２は本発明の実施の形態１に係る半導体装置１００の構造を示す平面図であって、図３は図２の矢視Ｄ−Ｄにおける断面図である。なお図２では、説明の便宜上、図３のｎ-半導体層２よりも上方の構造（分離絶縁膜１０を含む）を省略している。
【００２８】
図２，３に示されるように、ｐ-半導体基板１上にはｎ-半導体層２が設けられている。ｎ-半導体層２は、例えばシリコンから成るエピタキシャル層である。ｎ-半導体層２の上面には例えばシリコン酸化膜から成る分離絶縁膜１０が形成されている。ｎ-半導体層２の上面からｐ-半導体基板１との界面にかけて、ｐ不純物領域３がｎ-半導体層２内部に設けられている。ｐ不純物領域３はｎ-半導体層２の一部を取り囲んでおり、上述のｎＭＯＳトランジスタ１０３と制御回路１０５とが配置されるＲＥＳＵＲＦ分離領域Ａをｎ-半導体層２に区分している。
【００２９】
ｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてＲＥＳＵＲＦ分離領域Ａ内のｎ-半導体層２内にトレンチ分離構造８ａが設けられている。トレンチ分離構造８ａはｐ不純物領域３と接続されており、ｐ不純物領域３とともにＲＥＳＵＲＦ分離領域Ａ内のｎ-半導体層２の一部を取り囲んでいる。このようにして、ｐ不純物領域３及びトレンチ分離構造８ａでもって、ｎＭＯＳトランジスタ１０３が配置されるトレンチ分離領域ＢがＲＥＳＵＲＦ分離領域Ａ内のｎ-半導体層２に区分されている。なお、ＲＥＳＵＲＦ分離領域Ａにおけるトレンチ分離領域Ｂ以外の領域には制御回路１０５が配置され、この領域を「制御回路形成領域Ｃ」と呼ぶ。
【００３０】
ｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてＲＥＳＵＲＦ分離領域Ａ内のｎ-半導体層２内にトレンチ分離構造８ｂが設けられている。トレンチ分離構造８ｂはＲＥＳＵＲＦ分離領域Ａの周縁に沿って延在しており、その表面のうち、ｎ-半導体層２の上面から露出している部分以外は、ｐ不純物領域３によって取り囲まれている。更にトレンチ分離構造８ｂはトレンチ分離構造８ａと連結している。
【００３１】
トレンチ分離構造８ａは導電性膜８ａａと絶縁膜８ａｂとから成り、トレンチ分離構造８ｂは導電性膜８ｂａと絶縁膜８ｂｂとから成る。導電性膜８ａａ，８ｂａは互いに連結しており、それぞれは例えばポリシリコンから成る。そして、各導電性膜８ａａ，８ｂａはｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてｎ-半導体層２内部に設けられている。
【００３２】
絶縁膜８ａｂは、導電性膜８ａａの表面のうち、ｎ-半導体層２の上面から露出している部分以外、つまりｎ-半導体層２及びｐ-半導体基板１に埋もれている表面を覆っている。絶縁膜８ｂｂは、導電性膜８ｂａの表面のうち、ｎ-半導体層２の上面から露出している部分以外を覆っている。絶縁膜８ａｂ，８ｂｂは互いに連結しており、それぞれは例えばシリコン酸化膜から成る。
【００３３】
制御回路形成領域Ｃにおいては、ｎ-半導体層２とｐ-半導体基板１との界面にｎ+埋め込み不純物領域２０が選択的に設けられている。ｎ+埋め込み不純物領域２０の上方のｎ-半導体層２の上面内には、制御回路１０５の抵抗１０６として機能するｐ+不純物領域３０と、ｎ+不純物領域３１とが互いに隣接して設けられている。図３では、制御回路１０５のうち、インターロック回路１０８が有するＣＭＯＳトランジスタを構成するｎＭＯＳトランジスタＱＮと、ｐＭＯＳトランジスタＱＰとが示されている。
【００３４】
制御回路形成領域Ｃにおけるｎ-半導体層２の内部には、ｎ-半導体層２の上面からｎ+埋め込み不純物領域２０にかけてトレンチ分離構造２１が形成されており、このトレンチ分離構造２１によって、ｐ+不純物領域３０及びｎ+不純物領域３１と、ｎＭＯＳトランジスタＱＮと、ｐＭＯＳトランジスタＱＰとが互いに分離されている。
【００３５】
トレンチ分離構造２１は導電性膜２１ａと絶縁膜２１ｂとから成る。導電性膜２１ａは、ｎ-半導体層２の上面からｎ+埋め込み不純物領域２０にかけてｎ-半導体層２内部に設けられている。絶縁膜２１ｂは、導電性膜２１ａの表面のうち、ｎ-半導体層２の上面から露出している部分以外を取り囲んでいる。
【００３６】
ｎ+埋め込み不純物領域２０の上方のｎ-半導体層２の上面内にはｐウェル領域２２が設けられており、そこにｎＭＯＳトランジスタＱＮが形成されている。ｐウェル領域２２の上面内にはｎＭＯＳトランジスタＱＮのソース領域及びドレイン領域としてそれぞれ機能するｎ+不純物領域２３，２４が設けられている。ｎ+不純物領域２３，２４に挟まれたｐウェル領域２２の上方にはゲート電極２６が設けられている。ｎ+不純物領域２３の隣りには、ｐウェル領域２２の上面内に設けられたｐ+不純物領域２５が分離絶縁膜１０を介して配置されている。
【００３７】
ｐＭＯＳトランジスタＱＰは、トレンチ分離構造２１を介してｎＭＯＳトランジスタＱＮの隣りに配置されている。ｎ+埋め込み不純物領域２０の上方のｎ-半導体層２の上面内には、ｐＭＯＳトランジスタＱＰのソース領域及びドレイン領域としてそれぞれ機能するｐ+不純物領域３３，３４が設けられている。ｐ+不純物領域３３，３４に挟まれたｎ-半導体層２の上方にはゲート電極３６が設けられている。ｐ+不純物領域３３の隣りには、ｎ-半導体層２の上面内に設けられたｎ +不純物領域３５が分離絶縁膜１０を介して配置されている。なお、トレンチ分離構造２１の上面は分離絶縁膜１０で覆われている。
【００３８】
トレンチ分離領域Ｂ内のｎ-半導体層２の上面内には、ｎ+不純物領域７が設けられている。ｎ+不純物領域７とｐ不純物領域３との間のｎ-半導体層２の上面内にはｐ+不純物領域６が設けられている。ｐ+不純物領域６の上面内には、ｎ+不純物領域であるｎＭＯＳトランジスタ１０３のソース領域５が設けられている。ｐ+不純物領域６とｎ+不純物領域７との間のｎ-半導体層２と、ｎ+不純物領域７とはｎＭＯＳトランジスタ１０３のドレイン領域として機能する。ｎ+不純物領域７の下方におけるｎ-半導体層２とｐ-半導体基板１との界面には選択的にｎ+埋め込み不純物領域４が設けられている。ｎ+埋め込み不純物領域４は、ｎ-半導体層２よりも不純物濃度が高い。
【００３９】
ｐ+不純物領域６とｎ+不純物領域７との間のｎ-半導体層２の上には分離絶縁膜１０を介して、ＭＯＳトランジスタ１０３のゲート電極９と、フィールドプレート１２ａ〜１２ｃとが設けられている。ゲート電極９及びフィールドプレート１２ａ〜１２ｃは、ｐ+不純物領域６からｎ+不純物領域７へと向かう方向に沿って順に配置されており、フィールドプレート１２ａ，１２ｂはＲＥＳＵＲＦ分離領域Ａの周縁に沿って延在している。
【００４０】
ゲート電極９はｐ不純物領域６の端部を接触することなく覆っており、ゲート電位が与えられる。フィールドプレート１２ｃはｎ+不純物領域７の端部に接触している。フィールドプレート１２ａ，１２ｂは、周囲から絶縁されている浮遊電極であり、ゲート電極９とフィールドプレート１２ｃとの間に介在してこれらと静電結合することにより、ｎＭＯＳトランジスタ１０３のソースとドレインとの間の電位差に基づくｎ-半導体層２の上面での電界を緩和する機能を果たす。
【００４１】
ｐ+不純物領域３０と、ｎ+不純物領域７との間のｎ-半導体層２の上には分離絶縁膜１０を介してフィールドプレート１３が設けられている。図４は図１のトレンチ分離領域Ｂ付近を拡大して示す平面図である。図４では、ｎ-半導体層２の上方に位置する構造のうち、フィールドプレート１３と、その上方に配置される配線１５と、ゲート電極９と、ドレイン電極１４とを示している。また、図４の矢視Ｅ−Ｅにおける断面構造が図３の左側半分に示されている。
【００４２】
図３，４に示されるように、フィールドプレート１３は、ｐ+不純物領域３０と、ｎ+不純物領域７との間のトレンチ分離構造８ａの上方に位置しており、ｎ+不純物領域７の端部と接触している。これにより、フィールドプレート１３はトレンチ分離領域Ｂ内のｎ-半導体層２と電気的に接続される。
【００４３】
ゲート電極９及びフィールドプレート１２ａ〜１２ｃ，１３は、例えばポリシリコンから成る。トレンチ分離構造８ａ，８ｂ及びｐ不純物領域３の上面は分離絶縁膜１０で覆われている。
【００４４】
ｎ-半導体層２、分離絶縁膜１０、ゲート電極９，２６，３６、及びフィールドプレート１２ａ〜１２ｃ，１３を覆うように絶縁膜１８が形成されている。ｐ+不純物領域６とソース領域５とに接触するＭＯＳトランジスタ１０３のソース電極１１と、ｎ+不純物領域７に接触するＭＯＳトランジスタ１０３のドレイン電極１４とは、それぞれ絶縁膜１８を貫通して設けらている。
【００４５】
ｐ+不純物領域３０の一方の端部に接触する電極１６は絶縁膜１８を貫通して設けられており、ドレイン電極１４と配線１５で接続されている。配線１５は例えばアルミニウムから成り、フィールドプレート１３の上方に位置している。
【００４６】
ｐ+不純物領域３０の他方の端部と、ｎ+不純物領域３１とに接触する電極１７は絶縁膜１８を貫通して設けられている。ｐ+不純物領域２５及びｎ+不純物領域２３，２４にそれぞれ接触する電極２９，２８，２７は絶縁膜１８を貫通して設けられており、ｎ+不純物領域３５及びｐ+不純物領域３３，３４にそれぞれ接触する電極３９，３８，３７は絶縁膜１８を貫通して設けられている。
【００４７】
ソース電極１１、ドレイン電極１４、電極１６，１７，２７〜２９，３７〜３９は例えばアルミニウムから成る。なお図３では、ＭＯＳトランジスタ１０３のゲート絶縁膜と、制御回路１０５のｎＭＯＳトランジスタＱＮ及びｐＭＯＳトランジスタＱＰのゲート絶縁膜とは、図面の煩雑さを避けるために、絶縁膜１８に含めて示している。
【００４８】
ソース電極１１、ドレイン電極１４、電極１６，１７，２７〜２９，３７〜３９及び絶縁膜１８を覆って絶縁膜４０が設けらている。
【００４９】
なお図示していないが、本実施の形態１に係る半導体装置１００が備える、ｎＭＯＳトランジスタ１０３及び制御回路１０５以外の構成要素、すなわち、Ｉ／Ｆ回路１０１、パルス発生回路１０２及びｎＭＯＳトランジスタ１０４は、ＲＥＳＵＲＦ分離領域Ａ外のｎ-半導体層２に設けられている。
【００５０】
電極１７には電位ＶＢが与えられる。ゲート電極９にプラスの電位が与えられると、ｎＭＯＳトランジスタ１０３がオン状態となり、ｐ+不純物領域３０に流れる電流によって電極１７と配線１５との間に電位差が生じる。この電位差が検出されることによって、ゲート電極９に与えられたロジック信号、つまりパルス信号Ｐ１が高電位側にレベルシフトする。
【００５１】
本実施の形態１に係る半導体装置１００では、電極１７及びｐ-半導体基板１にそれぞれ電位ＶＢ及び接地電位ＧＮＤが与えられると、ＲＥＳＵＲＦ効果によってｐ不純物領域３から制御回路１０５の方向に向って空乏層が延びる。この結果、ＲＥＳＵＲＦ分離領域Ａの周縁に沿って空乏層が形成され、制御回路１０５が当該空乏層によって取り囲まれる。これにより、高耐圧の制御回路１０５を実現している。
【００５２】
またトレンチ分離領域Ｂにおいては、ｐ不純物領域３とｎ+埋め込み不純物領域４との間のｎ-半導体層２にはほぼ全域に空乏層が形成される。これにより、高耐圧のｎＭＯＳトランジスタ１０３を実現している。
【００５３】
次に、トレンチ分離構造８ａ，８ｂ，２１の形成方法について説明する。トレンチ分離構造８ａ，８ｂ，２１の形成方法は互いに同じであるため、代表してトレンチ分離構造８ａの形成方法を図５〜７を参照して説明する。図５〜７は、図３に示される、ｎ+埋め込み不純物領域４，２０の間の領域に相当する部分を拡大して示す断面図である。
【００５４】
まず図５に示されるように、異方性エッチング法を用いてｎ-半導体層２をその上面から掘り込んで、ｎ-半導体層２とｐ-半導体基板１との界面に達するトレンチ８ａｃを形成する。そして図６に示されるように、トレンチ８ａｃの内壁とｎ-半導体層２の上面とを酸化して、トレンチ８ａｃの内面とｎ-半導体層２の上面とに絶縁膜材料８ａｄを形成する。次に、トレンチ８ａｃを充填する導電性材料８ａｅを絶縁膜材料８ａｄ上に形成する。なお、導電性材料８ａｅは例えばポリシリコンから成る。
【００５５】
次にトレンチ８ａｃよりも上方の絶縁膜材料８ａｄ及び導電性材料８ａｅを除去する。これにより、図７に示されるように、ポリシリコンから成る導電性膜８ａａとシリコン酸化膜から成る絶縁膜８ａｂとを有するトレンチ分離構造８ａが完成する。その後、トレンチ分離構造８ａの上面とｎ-半導体層２の上面の上に分離絶縁膜１０が形成される。
【００５６】
このように本実施の形態１に係る半導体装置１００によれば、ｐ不純物領域３によって区分された一つのＲＥＳＵＲＦ分離領域Ａ内に、ｎＭＯＳトランジスタ１０３と制御回路１０５とが設けられている。そのため、ｎＭＯＳトランジスタ１０３と、制御回路１０５の抵抗１０６とを互いに接続する際に、高電位の配線１５がｐ不純物領域３の上方を通ることがない。その結果、ＲＥＳＵＲＦ効果によって生じるｎ-半導体層２での空乏層の広がりが阻害されることがなく、設計当初に確保した耐圧が維持される。
【００５７】
また、ｎＭＯＳトランジスタ１０３は、ｐ不純物領域３とトレンチ分離構造８ａによって取り囲まれたトレンチ分離領域Ｂに形成されているため、ｎＭＯＳトランジスタ１０３が形成されているｎ-半導体層２と、制御回路１０５が形成されているｎ-半導体層２とが相互に絶縁されている。従って、ｎＭＯＳトランジスタ１０３のソースとドレイン間の電流が制御回路形成領域Ｃにおけるｎ - 半導体層２にリークするのを抑制することができ、電位ＶＢが印加される電極１７と、ｎＭＯＳトランジスタ１０３のドレイン電極１４との短絡を防止することができる。その結果、ｎＭＯＳトランジスタ１０３のゲート電極９に与えられるパルス信号Ｐ１を確実に高電位側にレベルシフトすることができる。
【００５８】
更に、ドレイン電極１４と接続されるｎ+不純物領域７の下方には、ｎ-半導体層２よりも高濃度のｎ+埋め込み不純物領域４が形成されているため、ドレイン電極１４に高電位が印加された場合のサージ耐圧が向上する。
【００５９】
また本実施の形態１では、トレンチ分離構造８ａと配線１５との間にフィールドプレート１３が設けられているため、配線１５からのトレンチ分離構造８ａへの電界が遮蔽される。この結果、配線１５からの電界による耐圧低下を抑制できる。
【００６０】
なお本実施の形態１では、トレンチ分離構造８ａ，８ｂ，２１は導電性膜と絶縁膜とで構成されているが、絶縁膜だけで構成してもよい。この場合の形成方法をトレンチ分離構造８ａを例に挙げて説明する。図８は図５〜７と同様に、図３に示される、ｎ+埋め込み不純物領域４，２０の間の領域に相当する部分を拡大して示す断面図である。
【００６１】
まず図５を参照して説明したようにトレンチ８ａｃを形成する。そして、トレンチ８ａｃを充填する絶縁膜４５をｎ-半導体層２上に形成する。なお、絶縁膜４５は例えばシリコン酸化膜である。これにより、絶縁膜４５から成るトレンチ分離構造８ａが形成され、同時に絶縁膜４５から成る分離絶縁膜１０が形成される。
【００６２】
また本実施の形態１では、トレンチ分離構造８ａをｎ-半導体層２の上面から、ｎ-半導体層２とｐ-半導体基板１との界面にまで達するように形成していたが、図９に示されるように、必ずしもｐ-半導体基板１にまで達する必要はない。
【００６３】
図９に示されるように、トレンチ分離構造８ａがｐ-半導体基板１にまで到達していないと、ｎＭＯＳトランジスタ１０３のソースとドレイン間の電流４６の一部が、制御回路形成領域Ｃにおけるｎ-半導体層２に漏れるため、ｎＭＯＳトランジスタ１０３がオンした場合の電極１７とドレイン電極１４との電位差、つまり電位ＶＢとドレイン電位Ｖ１との電位差は減少する。
【００６４】
しかしながら、トレンチ分離構造８ａがｎ-半導体層２とｐ-半導体基板１との界面付近にまで延びていれば、リーク電流の電流経路は狭く、その部分の寄生抵抗は大きいため、リーク電流による電極１７とドレイン電極１４との電位差の減少を無視することができる。言い換えれば、リーク電流による電極１７とドレイン電極１４との間の電位差の減少が半導体装置の動作にほとんど影響を与えない程度にまで、トレンチ分離構造８ａの先端を、ｎ-半導体層２とｐ-半導体基板１との界面に近づける。具体的には、電極１７とドレイン電極１４との電位差を検出するインターロック回路１０８のしきい値よりも、当該電位差が下回らないように、トレンチ分離構造８ａの先端とｐ-半導体基板１の上面との距離を設定する。なお、ｎＭＯＳトランジスタ１０３のソースとドレイン間の電流４６を以後「ＭＯＳ電流４６」と呼ぶ。
【００６５】
このように、トレンチ分離構造８ａは、少なくともｎ-半導体層２とｐ-半導体基板１との界面付近にまで延びていれば良いため、トレンチ分離構造８ａを形成する際に設けられる上述のトレンチ８ａｃも、必ずしもｐ-半導体基板１に達している必要は無く、ｎ-半導体層２の上面から少なくともｐ-半導体基板１との界面付近にまで延びていれば良い。
【００６６】
一方、図１０に示されるように、トレンチ分離構造８ａがｐ-半導体基板１の上面よりも深く形成され、更にｎ+埋め込み不純物領域４，２０の下限よりも十分に深く形成された場合には、以下の問題が生じる。
【００６７】
ｐ-半導体基板１及びｎ-半導体層２に、それぞれ接地電位ＧＮＤ及び電位ＶＢが印加された場合、ｐ-半導体基板１にも空乏層が形成される。図１０の破線４７はその空乏層端を示している。トレンチ分離構造８ａの下方の先端が空乏層端よりも深い位置にある場合、かかる先端はｐ-半導体基板１と同電位、つまり接地電位ＧＮＤになる。従って、ｎ-半導体層２とｐ-半導体基板１との間には、トレンチ分離構造８ａにおける導電性膜８ａａの側面上の絶縁膜８ａｂと、導電性膜８ａａと、導電性膜８ａａの底面上の絶縁膜８ａｂとを通ってリーク電流が流れやすくなる。図１０では、このリーク電流の経路を電流経路４４として示している。
【００６８】
そして、導電性膜８ａａはポリシリコンから成り、シリコン酸化膜から成る絶縁膜８ａｂよりも電気伝導度が非常に高いため、ｐ-半導体基板１とｎ-半導体層２との間の絶縁性を実質的に維持しているのは、導電性膜８ａａの側面上の絶縁膜８ａｂと導電性膜８ａａの底面上の絶縁膜８ａｂである。なお図１０では、ｎ-半導体層２と、導電性膜８ａａと、それらの間に位置する絶縁膜８ａｂとで構成される静電容量をコンデンサ４４ａで等価的に表しており、導電性膜８ａａと、ｐ-半導体基板１と、それらの間に位置する絶縁膜８ａｂとで構成される静電容量をコンデンサ４４ｂで等価的に表している。
【００６９】
例えば、電位ＶＢが６００Ｖに設定され、ｎ-半導体層２に６００Ｖが印加された場合、ｐ-半導体基板１とｎ-半導体層２との間の絶縁性を維持している一方の絶縁膜８ａｂには３００Ｖの電位が印加されることになる。この電位に対する絶縁耐量を確保するためには、最低３００ｎｍの厚い絶縁膜８ａｂが必要となる。また、長時間の信頼性を考えると、その倍以上の厚さの絶縁膜８ａｂが要求される。
【００７０】
ウェハプロセスの制約上、上記トレンチ８ａｃの内面に厚い絶縁膜８ａｂを形成しがたい場合には、半導体装置１００の耐圧が絶縁膜８ａｂの絶縁耐量で決定され、１０００Ｖ以上の電位に耐えることができる半導体装置１００を実現することが困難である。
【００７１】
従って、図１１に示されるように、トレンチ分離構造８ａの先端の位置をｎ+埋め込み不純物領域４，２０の下限よりも浅い位置に設定することが望ましい。このように設定することによって、トレンチ分離構造８ａの先端は空乏層に取り込まれやすくなる。空乏層内のｐ-半導体基板１は電位勾配を持つため、ｎ-半導体層２とトレンチ分離構造８ａの先端とに上記のような電位差が生じにくくなる。従って、絶縁膜８ａｂの膜厚を厚くする必要がなく、半導体装置１００の高耐圧化が容易になる。
【００７２】
また本実施の形態１では、フィールドプレート１３はトレンチ分離領域Ｂにおけるｎ-半導体層２に電気的に接続されていたが、その替わりに、図１２に示されるように、周囲から絶縁された浮遊電極で、つまりフローティングでフィールドプレート１３を構成しても良い。またフィールドプレート１３を、トレンチ分離領域Ｂにおけるｎ-半導体層２に電気的に接続する替わりに、制御回路形成領域におけるｎ-半導体層２に電気的に接続させても良い。具体的には、図１３に示されるように、配線１５とトレンチ分離構造８ａとの間に設けられたフィールドプレート１３に接触する電極４２を絶縁膜１８を貫通して設けて、絶縁膜１８上に設けられた配線４３でもって電極４２と電極１７とを接続する。なお、電極４２及び配線４３のそれぞれは例えばアルミニウムからなる。これにより、フィールドプレート１３が制御回路形成領域におけるｎ-半導体層２に電気的に接続される。
【００７３】
図１２，１３に示される構造であっても、配線１５からのトレンチ分離構造８ａへの電界が遮蔽され、配線１５からの電界による耐圧低下を抑制できる。
【００７４】
また本実施の形態１では、ＲＥＳＵＲＦ分離領域Ａの周縁に沿って延在するトレンチ分離構造８ｂを設けているが、トレンチ分離構造８ａをｐ不純物領域３に繋げることによって、トレンチ分離領域Ｂ内のｎ-半導体層２と、制御回路形成領域Ｃ内のｎ-半導体層２とを相互に絶縁することができるため、トレンチ分離構造８ｂを設けなくても良い。
【００７５】
実施の形態２．
図１４は本発明の実施の形態２に係る半導体装置の構造を示す断面図であって、図１５はその平面図を示している。図１４は図２の矢視Ｄ−Ｄに相当する位置での断面図である。図１５ではゲート電極９以外のｎ-半導体層２よりも上方の構造（分離絶縁膜１０を含む）を省略している。図１５の矢視Ｆ−Ｆにおける断面構造が図１４の左側半分に示されている。
【００７６】
本実施の形態２に係る半導体装置は、上述の実施の形態１に係る半導体装置において、トレンチ分離構造８ｃ，８ｄを更に備えるものである。
【００７７】
図１４，１５に示されるように、トレンチ分離構造８ａとｎ+埋め込み不純物領域４との間のｎ-半導体層２の内部には、その上面からｐ-半導体基板１との界面にかけてトレンチ分離構造８ｃがトレンチ分離構造８ａと所定距離を成して設けられている。そして、トレンチ分離構造８ａとｎ+埋め込み不純物領域２０との間のｎ-半導体層２の内部には、その上面からｐ-半導体基板１との界面にかけてトレンチ分離構造８ｄがトレンチ分離構造８ａと所定距離を成して設けられている。
【００７８】
トレンチ分離構造８ｃ，８ｄはｐ不純物領域３と接続されており、トレンチ分離構造８ａ及びｐ不純物領域３とともに、ｎＭＯＳトランジスタ１０３が形成されるトレンチ分離領域Ｂをｎ-半導体層２に区分している。
【００７９】
トレンチ分離構造８ｃは導電性膜８ｃａと絶縁膜８ｃｂとから成り、トレンチ分離構造８ｄは導電性膜８ｄａと絶縁膜８ｄｂとから成る。各導電性膜８ｃａ，８ｄａは、例えばポリシリコンから成り、ｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてｎ-半導体層２内部に設けられている。絶縁膜８ｃｂは、導電性膜８ｃａの表面のうち、ｎ-半導体層２及びｐ-半導体基板１に埋もれている表面を覆っており、絶縁膜８ｄｂは、導電性膜８ｄａの表面のうち、ｎ-半導体層２及びｐ-半導体基板１に埋もれている表面を覆っている。絶縁膜８ｃｂ，８ｄｂは例えばシリコン酸化膜から成る。その他の構造については実施の形態１に係る半導体装置と同じであるため、その説明は省略する。
【００８０】
上述のように本実施の形態２に係る半導体装置では、トレンチ分離構造８ａ，８ｃ，８ｄが多重構造を成しているため、ｎＭＯＳトランジスタ１０３のソースとドレイン間の電流が制御回路形成領域Ｃにおけるｎ-半導体層２に更に漏れにくくなる。従って、ｎＭＯＳトランジスタ１０３のゲート電極９に与えられるパルス信号Ｐ１を更に確実に高電位側にレベルシフトすることができる。
【００８１】
実施の形態３．
上述の実施の形態１では、半導体装置１００の耐圧性能を更に向上しようとした場合に、接地電位ＧＮＤが印加されるｐ不純物領域３と、高電位が印加されるｎ+不純物領域７との間の絶縁性が問題となることがある。以下にその問題について図１６を参照して説明する。
【００８２】
図１６は実施の形態１に係る半導体装置１００の構造を示す平面図であって、図４に示される構造からフィールドプレート１３と、配線１５と、ドレイン電極１４との記載を省略したものを示している。
【００８３】
上述のように、ｎ+不純物領域７及びｐ不純物領域３にそれぞれ高電位及び接地電位ＧＮＤが印加されると、ｐ不純物領域３とｎ+埋め込み不純物領域４との間のｎ-半導体層２のほぼ全域に空乏層が形成される。そのため、ｎ+不純物領域７とｐ不純物領域３との間では、トレンチ分離構造８ａの線状部分８０ａと、それに接続されているトレンチ分離構造８ｂとを通ってリーク電流が流れやすくなる。図１６では、このリーク電流の経路を電流経路４８として示している。
【００８４】
ここで、線状部分８０ａは、図１６に示されるように、ソース領域５からｎ+不純物領域７に向う方向に沿ってｐ不純物領域３から延びている。言い換えれば、ｐ不純物領域３からｎ+不純物領域７に近づく方向に延在している。そして、トレンチ分離構造８ａはトレンチ分離領域Ｂにおけるｎ-半導体層２を間に挟んで互いに対向する２つの線状部分８０ａを有している。
【００８５】
線状部分８０ａの導電性膜８ａａと、トレンチ分離構造８ｂの導電性膜８ｂａとは相互に接続されており、導電性膜８ａａ，８ｂａは絶縁膜８ａｂ，８ｂｂよりも電気伝導度が非常に高い。そのため、ｎ+不純物領域７とｐ不純物領域３との間の絶縁性を維持しているのは、実質的に線状部分８０ａにおける導電性膜８ａａの側面上の絶縁膜８ａｂと、導電性膜８ｂａの側面上の絶縁膜８ｂｂである。なお図１６では、ｎ-半導体層２と、導電性膜８ａａと、それらの間に位置する絶縁膜８ａｂとで構成される静電容量をコンデンサ４８ａで等価的に表しており、導電性膜８ｂａと、ｐ不純物領域３と、それらの間に位置する絶縁膜８ｂｂとで構成される静電容量をコンデンサ４８ｂで等価的に表している。
【００８６】
従って、実施の形態１で説明したように、例えばｎ-半導体層２に６００Ｖの高電位が印加される場合、非常に厚い絶縁膜８ａｂ，８ｂｂが必要となる。ウェハプロセスの制約上、厚い絶縁膜８ａｂ，８ｂｂを形成しがたい場合には、高耐圧の半導体装置１００を実現することが困難になる。
【００８７】
そこで本実施の形態３では、ｐ不純物領域３とｎ+不純物領域７との間の絶縁性を向上することができる技術を提案する。
【００８８】
図１７は本実施の形態３に係る半導体装置の構造を示す平面図であって、図１８は図１７の矢視Ｇ−Ｇにおける断面図である。本実施の形態３に係る半導体装置は、上述の実施の形態１に係る半導体装置において、トレンチ分離構造８ａの線状部分８０ａを点線状に形成したものである。以下に具体的に説明する。なお図１７は、ゲート電極９以外のｎ-半導体層２よりも上方の構造（分離絶縁膜１０を含む）を省略したものである。
【００８９】
図１７，１８に示されるように、トレンチ分離構造８ａの線状部分８０ａでは、導電性膜８ａａが複数に分割されており、それらは互いに離れて設けられている。そして、導電性膜８ａａの表面のうち、ｎ-半導体層２及びｐ-半導体基板１に埋もれている表面を覆う絶縁膜８ａｂが、導電性膜８ａａごとに設けられている。また、互いに隣り合う絶縁膜８ａｂにおいては、一方の絶縁膜８ａｂの導電性膜８ａａとは反対側の側面と、それと対向する、他方の絶縁膜８ａｂの導電性膜８ａａとは反対側の側面とは、互いに所定距離ｄを成している。
【００９０】
このように本実施の形態３に係る半導体装置によれば、トレンチ分離構造８ａの線状部分８０ａは互いに離れた複数の導電性膜８ａａを含み、更に各導電性膜８ａａのｎ-半導体層２に埋もれている表面は絶縁膜８ａｂで覆われている。そのため、線状部分８０ａを通って流れやすい、ｎ+不純物領域７とｐ不純物領域３との間のリーク電流は、各導電性膜８ａａに設けられた絶縁膜８ａｂを通って流れるようになる。従って、実施の形態１に係る半導体装置１００のように線状部分８０ａの導電性膜８ａａが分割されていない場合よりも、かかるリーク電流が通過する絶縁膜８ａｂの個数が増大する。その結果、ｎ+不純物領域７とｐ不純物領域３との間のリーク電流の経路には、等価的には、上記コンデンサ４８ａ，４８ｂ以外に、直列に相互に接続された複数のコンデンサが存在することになる。従って、リーク電流が流れにくくなりｎ+不純物領域７とｐ不純物領域３との間の絶縁性が向上し、より高耐圧の半導体装置を実現しやすくなる。
【００９１】
本実施の形態３では、線状部分８０ａにおける互いに隣り合う絶縁膜８ａｂが距離ｄを成して相互に離れている。そのため、図１７に示されるように、ＭＯＳ電流４６の一部４６ａが、互いに隣り合う絶縁膜８ａｂ間の隙間を通って制御回路形成領域Ｃにおけるｎ-半導体層２にリークしてしまう。そのため、ｎＭＯＳトランジスタ１０３がオンした場合の電極１７とドレイン電極１４との電位差が減少してしまう。そこで、この電位差の減少が半導体装置の動作に影響をほとんど与えないようになるように、互いに隣り合う絶縁膜８ａｂの距離ｄの値を設定する。なお、制御回路形成領域Ｃにおけるｎ-半導体層２にリークする、ＭＯＳ電流４６の一部４６ａを以後「リーク電流４６ａ」と呼ぶ。
【００９２】
本実施の形態３では、実施の形態１に係るトレンチ分離構造８ａを部分的に点線状に形成したが、図１５に示される実施の形態２に係るトレンチ分離構造８ａ，８ｃ，８ｄをそれぞれ部分的に点線状にしても良い。図１９はこの場合の実施の形態３に係る半導体装置の構造を示す平面図である。
【００９３】
図１９に示されるように、トレンチ分離構造８ａは図１７に示されるトレンチ分離構造８ａと同様に点線状に形成されている。そして、トレンチ分離構造８ｃの線状部分８０ｃでは、導電性膜８ｃａが複数に分割されており、それらは互いに離れて設けられている。また、トレンチ分離構造８ｄの線状部分８０ｄでは、導電性膜８ｄａが複数に分割されており、それらは互いに離れて設けられている。
【００９４】
ここで線状部分８０ｃは、線状部分８０ａと同様に、ｐ不純物領域３からｎ+不純物領域７に近づく方向に延在している。そして、トレンチ分離構造８ｃはトレンチ分離領域Ｂにおけるｎ-半導体層２を間に挟んで互いに対向する２つの線状部分８０ｃを有している。また、線状部分８０ｄは、線状部分８０ａ，ｃと同様に、ｐ不純物領域３からｎ+不純物領域７に近づく方向に延在している。そして、トレンチ分離構造８ｄはトレンチ分離領域Ｂにおけるｎ-半導体層２を間に挟んで互いに対向する２つの線状部分８０ｄを有している。
【００９５】
トレンチ分離構造８ｃの線状部分８０ｃにおいては、導電性膜８ｃａの表面のうち、ｎ-半導体層２及びｐ-半導体基板１に埋もれている表面を覆う絶縁膜８ｃｂが、導電性膜８ｃａごとに設けられている。そして、互いに隣り合う絶縁膜８ｃｂにおいては、一方の絶縁膜８ｃｂの導電性膜８ｃａとは反対側の側面と、それと対向する、他方の絶縁膜８ｃｂの導電性膜８ｃａとは反対側の側面とは、互いに所定距離ｄを成している。
【００９６】
トレンチ分離構造８ｄの線状部分８０ｄにおいては、導電性膜８ｄａの表面のうち、ｎ-半導体層２及びｐ-半導体基板１に埋もれている表面を覆う絶縁膜８ｄｂが、導電性膜８ｄａごとに設けられている。そして、互いに隣り合う絶縁膜８ｄｂにおいては、一方の絶縁膜８ｄｂの導電性膜８ｄａとは反対側の側面と、それと対向する、他方の絶縁膜８ｄｂの導電性膜８ｄａとは反対側の側面とは、互いに所定距離ｄを成している。
【００９７】
このように、上述の実施の形態２に係る半導体装置において、トレンチ分離構造８ａ，８ｃ，８ｄの一部をそれぞれ点線状に形成することによって、リーク電流４６ａが減少する。これは、ＭＯＳ電流４６が制御回路形成領域Ｃにおけるｎ-半導体層２にリークするためには、絶縁膜８ａｂ間の隙間のみならず、絶縁膜８ｃｂ間の隙間と、絶縁膜８ｄｂ間の隙間とを通る必要があり、リーク電流４６ａの経路の抵抗値が増加するからである。従って、図１７に示される半導体装置よりも距離ｄの値を大きく設定することができ、距離ｄの設計自由度が向上する。
【００９８】
また、上述のようにトレンチ分離構造８ａ，８ｃ，８ｄの一部をそれぞれ点線状に形成する場合においては、図１９に示されるように、絶縁膜８ａｂ間の隙間の位置と、絶縁膜８ｃｂ間の隙間の位置とを、ソース領域５からｎ+不純物領域７に向かう方向に相互にずらして配置しても良い。更に、絶縁膜８ａｂ間の隙間の位置と、絶縁膜８ｄｂ間の隙間の位置とを、ソース領域５からｎ+不純物領域７に向かう方向に相互にずらして配置しても良い。この場合には、図１９に示されるように、リーク電流４６ａの経路が長くなり、そこでの抵抗値が増加するため、更にリーク電流４６ａが低減する。
【００９９】
実施の形態４．
図２０は本実施の形態４に係る半導体装置の構造を示す断面図であって、図１７の矢視Ｇ−Ｇに相当する位置での断面図である。図２０に示されるように、本実施の形態４に係る半導体装置は、上述の実施の形態３に係る半導体装置において、線状部分８０ａの互いに隣り合う導電性膜８ａａの間が絶縁膜８ａｂで埋められているものである。その他の構造は実施の形態３に係る半導体装置と同様のため、その説明は省略する。
【０１００】
このように、互いに離れて設けられた導電性膜８ａａの間を絶縁膜８ａｂで埋めることによって、実施の形態３に係る半導体装置よりもリーク電流４６ａを低減することができる。
【０１０１】
次に、図２０に示される構造の製造方法について説明する。図２１，２２はその製造方法を工程順に示す断面図である。なお、図２１，２２も図２０と同様に、図１７の矢視Ｇ−Ｇに相当する位置での断面図である。
【０１０２】
図２１に示されるように、ｐ-半導体基板１上にｎ-半導体層２を形成する。そして、互いに所定距離を成す複数のトレンチ８ａｃをｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてｎ-半導体層２内に形成する。このとき、互いに隣り合う２つのトレンチ８ａｃにおいて、一方のトレンチ８ａｃの側面と、それと対向する、他方のトレンチ８ａｃの側面との間の距離Ｄを、後の工程で形成される絶縁膜８ａｂの膜厚ｔ以下に設定する。
【０１０３】
次に図２２に示されるように、複数のトレンチ８ａｃのそれぞれの内壁を酸化して、各トレンチ８ａｃの内面に絶縁膜８ａｂを形成する。このとき、絶縁膜８ａｂの半分がトレンチ８ａｃによって露出するｎ-半導体層２及びｐ-半導体基板１の内面上に形成され、残りの半分がその内部に形成される。そして、互いに隣り合うトレンチ８ａｃ間の距離Ｄは、絶縁膜８ａｂの膜厚ｔ以下に設定されているため、互いに隣り合うトレンチ８ａｃの内面に形成された絶縁膜８ａｂは相互に接触することになる。なお、図２２では絶縁膜８ａｂを形成する前のトレンチ８ａｃの内面を破線で示している。
【０１０４】
次に各トレンチ８ａｃを充填する導電性膜８ａａを形成する。これにより、図２０に示される構造が得られる。
【０１０５】
このように、トレンチ８ａｃ間の距離Ｄを絶縁膜８ａｂの膜厚ｔ以下に設定することによって、互いに隣り合う導電性膜８ａａの間が絶縁膜８ａｂで埋められるようになる。従って、リーク電流４６ａを低減することができる。
【０１０６】
実施の形態５．
上述の実施の形態３に係る半導体装置のように、線状部分８０ａの絶縁膜８ａｂ間に隙間が生じていると、その距離ｄの値が大きくなるにつれて、リーク電流４６ａが大きくなる。図２３はこの様子を示す図である。従って、リーク電流４６ａを測定し、トレンチ分離構造８ａにおける線状部分８０ａに対する製造プロセスの評価を行う必要がある。しかしながら、リーク電流４６ａのみを直接測定することは困難である。
【０１０７】
そこで、本実施の形態５では、図２４に示されるような複数のテスト構造５３を実施の形態３に係る半導体装置に設けて、かかるテスト構造５３を利用してトレンチ分離構造８ａにおける線状部分８０ａの製造プロセスを評価する方法を提案する。
【０１０８】
まずテスト構造５３について詳細に説明する。図２４に示されるように、実施の形態３に係る半導体装置に設けられた複数のテスト構造５３のそれぞれは、トレンチ分離構造６８ａ，６８ｂと、電極パッド６９ａ，６９ｂとを備えている。トレンチ分離構造６８ｂは、ｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてｎ-半導体層２内部に設けられている。そして、トレンチ分離構造６８ｂはｎ-半導体層２の一部を取り囲んでおり、ｎ-半導体層２内に領域Ｍを区分している。
【０１０９】
トレンチ分離構造６８ｂは、互いに離れて設けられ、領域Ｍの周縁に沿って並ぶ複数の導電性膜６８ｂａを有している。各導電性膜６８ｂａは、トレンチ分離構造８ａの導電性膜８ａａと同様に、ｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてｎ-半導体層２内部に設けられている。そして、トレンチ分離構造６８ｂには、導電性膜６８ｂａの表面のうち、ｎ-半導体層２及びｐ-半導体基板１に埋もれている表面を覆う絶縁膜６８ｂｂが、各導電性膜６８ｂａごとに設けられており、絶縁膜６８ｂｂは互いに離れている。
【０１１０】
複数のテスト構造５３の間では、互いに隣り合う絶縁膜６８ｂｂ間の隙間の大きさは互いに異なっている。言い換えれば、複数のテスト構造５３の互いに隣り合う絶縁膜６８ｂｂにおいては、一方の絶縁膜６８ｂｂの導電性膜６８ｂａとは反対側の側面と、それと対向する、他方の絶縁膜６８ｂｂの導電性膜６８ｂａとは反対側の側面との間の距離ｄ１は相互に異なっている。図２４では、２つのテスト構造５３が示されているが、その上方に示されているテスト構造５３における距離ｄ１は、下方に示されているテスト構造５３における距離ｄ１よりも小さく設定されている。
【０１１１】
トレンチ分離構造６８ａは、ｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてｎ-半導体層２内部に設けられており、トレンチ分離構造６８ｂを取り囲んでいる。トレンチ分離構造６８ａは、導電性膜６８ａａと絶縁膜６８ａｂとから成る。導電性膜６８ａａは、トレンチ分離構造６８ｂの導電性膜６８ｂａと同様に、ｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてｎ-半導体層２内部に設けられている。絶縁膜６８ａｂは、導電性膜６８ａａの表面のうち、ｎ-半導体層２及びｐ-半導体基板１に埋もれている表面を覆っている。
【０１１２】
領域Ｍにおけるｎ-半導体層２の上面には電極パッド６９ａが設けられている。そして、トレンチ分離構造６８ａ，６８ｂの間のｎ-半導体層２の上面には電極パッド６９ｂが設けられている。
【０１１３】
各導電性膜６８ａａ，６８ｂａは例えばポリシリコンから成り、各絶縁膜６８ａｂ，６８ｂｂは例えばシリコン酸化膜から成る。また、各電極パッド６９ａ，６９ｂは例えばアルミニウムから成る。
【０１１４】
図２４に示される複数のテスト構造５３は、例えば、ウェハ状態のｐ-半導体基板１の端部の上方に形成され、その上には絶縁膜１８，４０は設けられない。そして、テスト構造５３のトレンチ分離構造６８ａ，６８ｂはトレンチ分離構造８ａと同時に形成される。
【０１１５】
テスト構造５３はトレンチ分離構造８ａの線状部分８０ａの製造プロセスを評価する際のモニタとして利用されるため、そのトレンチ分離構造６８ｂと線状部分８０ａとは同じ製造条件で形成される。更に、トレンチ分離構造６８ｂの導電性膜６８ｂａと、線状部分８０ａの導電性膜８ａａとは互いに同じ形状で形成され、トレンチ分離構造６８ｂの絶縁膜６８ｂｂと、線状部分８０ａの絶縁膜８ａｂとの膜厚も互いに同じに設定される。
【０１１６】
本実施の形態４では、上記テスト構造５３を例えば３つ準備する。そして、テスト構造５３のうちの一つについては、トレンチ分離構造６８ｂの絶縁膜６８ｂｂ間の距離ｄ１を、線状部分８０ａの絶縁膜８ａｂ間の距離ｄに一致させる。そして、距離ｄ１が線状部分８０ａにおける距離ｄよりも大きい値に設定されるテスト構造５３と、小さい値に設定されるテスト構造５３とを準備する。以後、距離ｄ１が線状部分８０ａにおける距離ｄと同じ値に設定されるテスト構造５３を「テスト構造５３ａ」、距離ｄよりも大きい値に設定されるテスト構造５３を「テスト構造５３ｂ」、距離ｄよりも小さい値に設定されるテスト構造５３を「テスト構造５３ｃ」とそれぞれ呼ぶ。
【０１１７】
次に上記テスト構造５３を用いた、トレンチ分離構造８ａの線状部分８０ａの製造プロセスの評価方法について説明する。図２５はテスト構造５３を用いた線状部分８０ａの製造プロセスの評価方法を示すフローチャートである。なお、線状部分８０ａに対する製造プロセスの評価は、例えばウェハ状態のｐ-半導体基板１を用いて行われる。
【０１１８】
図２５に示されるように、ステップｓ１において、複数のテスト構造５３のそれぞれについて、領域Ｍにおけるｎ-半導体層２と、トレンチ分離構造６８ｂに対して領域Ｍとは反対側のｎ-半導体層２との間のリーク電流５４を測定する。具体的には、各テスト構造５３ａ〜５３ｂにおいて、例えば電極パッド６９ａ，６９ｂにそれぞれ電位ＶＢ及び接地電位ＧＮＤを与えて、電極パッド６９ａ，６９ｂ間の電流を測定する。
【０１１９】
次に、ステップｓ２において、ステップｓ１で測定したリーク電流５４を用いて、トレンチ分離構造８ａの線状部分８０ａの製造プロセスを評価する。以下に評価方法の具体例について説明する。
【０１２０】
まず、ステップｓ１で測定したテスト構造５３ａのリーク電流５４が、予め設定されている、ｎＭＯＳトランジスタ１０３のリーク電流４６ａの規格範囲ｒｅｆ内にあるかどうかを確認する。ここで、規格範囲ｒｅｆとはリーク電流４６ａの許容範囲であって、リーク電流４６ａがこの規格範囲ｒｅｆ内にあれば、ｎＭＯＳトランジスタ１０３がオンした場合における電極１７とドレイン電極１４との間の電位差が、リーク電流４６ａによって減少したとしても、この減少が半導体装置の動作に実質的に影響を与えることはない。
【０１２１】
テスト構造５３ａのトレンチ分離構造６８ｂは、トレンチ分離構造８ａの線状部分８０ａと同じ製造条件等で形成されており、更にその距離ｄ１は、線状部分８０ａにおける距離ｄと同じ値に設定されている。そのため、テスト構造５３ａにおけるリーク電流５４が規格範囲ｒｅｆ内にあれば、ｎＭＯＳトランジスタ１０３のリーク電流４６ａも規格範囲ｒｅｆ内にあると間接的に判断でき、一応は半導体装置を良品として取り扱うことができる。
【０１２２】
しかしながら、線状部分８０ａの製造プロセスに何らかの問題があるにも関わらず、偶然にリーク電流４６ａが規格範囲ｒｅｆ内にあるという場合も考えられる。そこで、テスト構造５３ａのリーク電流５４が規格範囲ｒｅｆ内にある場合には、テスト構造５３ａのリーク電流５４と、テスト構造５３ｂあるいはテスト構造５３ｃのリーク電流５４とを比較する。
【０１２３】
テスト構造５３ｂにおける距離ｄ１は、テスト構造５３ａにおけるそれよりも大きく設定されているため、設計上は、テスト構造５３ｂのリーク電流５４は、テスト構造５３ａのリーク電流５４よりも大きくなる。また、テスト構造５３ｃにおける距離ｄ１は、テスト構造５３ａにおけるそれよりも小さく設定されているため、設計上は、テスト構造５３ｃのリーク電流５４は、テスト構造５３ａのリーク電流５４よりも小さくなる。
【０１２４】
また、テスト構造５３ｂ，５３ｃのトレンチ分離構造６８ｂは、トレンチ分離構造８ａの線状部分８０ａと同じ製造条件等で形成されている。従って、テスト構造５３ａにおけるリーク電流５４の実測値と、テスト構造５３ｂあるいはテスト構造５３ｃにおけるそれとを相互に比較し、ほとんど変らない場合等には、線状部分８０ａの製造プロセスに問題があると評価できる。そして、この評価結果に基いて線状部分８０ａの製造条件等を見直す。
【０１２５】
一方、テスト構造５３ａのリーク電流５４が規格範囲ｒｅｆ外にある場合には、ｎＭＯＳトランジスタ１０３のリーク電流４６ａも規格範囲ｒｅｆ外にあると判断できるため、半導体装置を不良であると判断できる。しかしながら、テスト構造５３ａのリーク電流５４だけでは、線状部分８０ａのどの部分で不良が発生しているのかを全く評価できない。
【０１２６】
そこで、テスト構造５３ａのリーク電流５４が規格範囲ｒｅｆ外にある場合にも、テスト構造５３ａのリーク電流５４と、テスト構造５３ｂあるいはテスト構造５３ｃのリーク電流５４とを比較する。
【０１２７】
例えば、テスト構造５３ａのリーク電流５４が規格範囲ｒｅｆの下限よりも小さい場合に、テスト構造５３ｂにおけるリーク電流５４の実測値が、テスト構造５３ａにおけるそれよりも大きく、テスト構造５３ｃにおけるリーク電流５４の実測値が、テスト構造５３ａにおけるそれとほとんど変らないときには、線状部分８０ａの絶縁膜８ａｂ間に隙間が生じていないと推定することができる。このように、本来生じるはずの隙間ができていないということは、線状部分８０ａの製造プロセスに何らかの問題があると評価できる。従って、この評価結果を用いて、線状部分８０ａの製造条件等を見直すことができる。
【０１２８】
このように、ＭＯＳ電流４６のリーク電流４６ａが直接測定することが困難である場合であっても、距離ｄ１が相互に異なる複数のテスト構造５３をモニタとして設けることによって、トレンチ分離構造８ａにおける線状部分８０ａの製造プロセスを評価することができる。
【０１２９】
実施の形態６．
図２６は本発明の実施の形態６に係る半導体装置の構造を示す断面図であって、図２７はその平面図を示している。また、図２８は図２７の矢視Ｉ−Ｉにおける断面図である。図２６は図２の矢視Ｄ−Ｄに相当する位置での断面図であって、図２７ではゲート電極９以外のｎ-半導体層２よりも上方の構造（分離絶縁膜１０を含む）を省略している。また、図２７の矢視Ｈ−Ｈにおける断面構造が図２６の左側半分に示されている。
【０１３０】
本実施の形態６に係る半導体装置は、上述の実施の形態３に係る半導体装置において、ｐ不純物領域５５を更に備えるものである。
【０１３１】
図２６〜２８に示されるように、ｐ不純物領域５５は、ＲＥＳＵＲＦ分離領域Ａ内のｎ-半導体層２の上面内に設けられており、トレンチ分離領域Ｂの周縁に沿って延在している。そしてｐ不純物領域５５は、トレンチ分離構造８ａの絶縁膜８ａｂのうち、ｎ-半導体層２の上面から露出している部分以外を取り囲んでおり、ｐ不純物領域３と接続されている。
【０１３２】
トレンチ分離構造８ａの線状部分８０ａにおいては、ｐ不純物領域５５は、複数の絶縁膜８ａｂのそれぞれを取り囲んでおり、互い隣り合う絶縁膜８ａｂの間はｐ不純物領域５５で埋められている。
【０１３３】
なお、本実施の形態６に係る半導体装置では、トレンチ分離構造２１の絶縁膜２１ｂのうち、ｎ-半導体層２の上面から露出している部分以外を取り囲むｐ不純物領域５５も設けられている。
【０１３４】
このように、本実施の形態６に係る半導体装置では、線状部分８０ａにおける絶縁膜８ａｂの間はｐ不純物領域５５で埋められているため、実施の形態３に係る半導体装置よりもリーク電流４６ａを減少することができる。
【０１３５】
次に、ｐ不純物領域５５の形成方法について説明する。図２９，３０はｐ不純物領域５５の形成方法を示す断面図であって、図２７の矢視Ｉ−Ｉに相当する位置での断面図である。
【０１３６】
まず図２９に示されるように、ｐ-半導体基板１上にｎ-半導体層２を形成する。そして、互いに所定距離を成す複数のトレンチ８ａｃをｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてｎ-半導体層２内に形成する。そして、ｎ-半導体層２の上面上にレジスト６０を形成する。
【０１３７】
次に、複数のトレンチ８ａｃのそれぞれの内壁に対して、ｐ型の不純物ＩＭをイオン注入で導入する。このとき、ｎ-半導体層２の上面に垂直な方向に対して斜めの方向から、不純物ＩＭのイオン注入が行われる。その後、レジスト６０を除去する。
【０１３８】
次に図３０に示されるように、各トレンチ８ａｃの内壁と、ｎ-半導体層２の上面を酸化して、各トレンチ８ａｃの内面及びｎ-半導体層２の上面に絶縁膜材料８ａｄを形成する。そして各トレンチ８ａｃを充填する導電性材料８ａｅを絶縁膜材料８ａｄ上に形成する。
【０１３９】
次にトレンチ８ａｃよりも上方の絶縁膜材料８ａｄ及び導電性材料８ａｅを除去して、高温ドライブ工程を実行する。これにより、各トレンチ８ａｃの内面に絶縁膜８ａｂが形成され、同時に各トレンチ８ａｃを充填する導電性膜８ａａが形成される。更に、不純物ＩＭが拡散してｐ不純物領域５５が完成し、図２８に示される構造が得られる。
【０１４０】
このように、トレンチ分離構造８ａの線状部分８０ａを形成する際にｐ不純物領域５５も形成しているため、ｐ不純物領域５５を形成した後に線状部分８０ａを形成する場合よりも、半導体装置の製造時間を短縮することができる。
【０１４１】
なお、電極１７及びｐ-半導体基板１にそれぞれ電位ＶＢ及び接地電位ＧＮＤを印加した場合に、ｐ不純物領域５５とｎ-半導体層２とで形成されるＰＮ接合には逆電圧が印加されるが、この場合に、ｐ不純物領域５５の全領域が空乏化することが望ましい。ｐ不純物領域５５の全領域が空乏化しない場合には、ｐ不純物領域５５に電界が集中し、耐圧低下を引き起こすことがあるからである。
【０１４２】
以下に、ｐ不純物領域５５の全領域が空乏化する条件について説明する。
【０１４３】
上述のようにｐ不純物領域５５は、複数のトレンチ８ａｃのそれぞれの内壁に対して不純物ＩＭをイオン注入し、その後、不純物ＩＭを熱拡散することによって形成している。このときのｐ不純物領域５５における、トレンチ８ａｃの内面に対して垂直な方向の拡散深さをｄｍ、ｐ不純物領域５５の不純物濃度の平均値をＮとすると、拡散深さｄｍと、不純物濃度の平均値Ｎとが以下の式（１）を満足するようにそれぞれの値を設定する。
【０１４４】
【数１】
【０１４５】
これにより、ｐ不純物領域５５のうち、線状部分８０ａの絶縁膜８ａｂ間を充填する部分以外が空乏化する。なお式（１）は、特許文献２及び非特許文献１に記載されているＲＥＳＵＲＦ条件である。
【０１４６】
更に、トレンチ分離構造８ａが延在している方向に対して垂直な方向におけるトレンチ８ａｃの幅をＷとすると、幅Ｗと、拡散深さｄｍと、不純物濃度の平均値Ｎとが以下の式（２），（３）を満足するようにそれぞれの値を設定する。
【０１４７】
【数２】
【０１４８】
これにより、ｐ不純物領域５５のうち、線状部分８０ａの絶縁膜８ａｂ間を充填する部分が空乏化する。なお、互いに隣り合うトレンチ８ａｃの間の距離Ｄを、拡散深さｄｍの２倍よりも小さい値に設定することによって、一方のトレンチ８ａｃの内壁に形成されたｐ不純物領域５５と、他方のトレンチ８ａｃの内壁に形成されたｐ不純物領域５５とが相互に接続される。
【０１４９】
実施の形態７．
図３１は本発明の実施の形態７に係る半導体装置の構造を示す平面図である。図３２は図３１のトレンチ分離領域Ｂ，Ｊの付近を拡大して示す平面図である。図３３は図３２の矢視Ｋ−Ｋにおける断面図である。なお図３１では、説明の便宜上、図３３のｎ-半導体層２よりも上方の構造（分離絶縁膜１０を含む）を省略している。また図３２では、説明の便宜上、ゲート電極９，６９以外の図３３のｎ-半導体層２よりも上方の構造（分離絶縁膜１０を含む）を省略している。
【０１５０】
本実施の形態７に係る半導体装置は、上述の実施の形態１に係る半導体装置１００において、基本的には、トレンチ分離構造８ｅを更に備え、ＲＥＳＵＲＦ分離領域Ａ内にｎＭＯＳトランジスタ１０４を設けたものである。
【０１５１】
図３１〜３３に示されるように、ｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてＲＥＳＵＲＦ分離領域Ａ内のｎ-半導体層２内にトレンチ分離構造８ｅが設けられている。トレンチ分離構造８ｅはｐ不純物領域３と接続されており、ｐ不純物領域３とともにＲＥＳＵＲＦ分離領域Ａ内のｎ-半導体層２の一部を取り囲んでいる。これにより、ｐ不純物領域３及びトレンチ分離構造８ｅでもって、ＭＯＳトランジスタ１０４が配置されるトレンチ分離領域ＪがＲＥＳＵＲＦ分離領域Ａ内のｎ-半導体層２に区分されている。
【０１５２】
トレンチ分離構造８ｅはトレンチ分離構造８ｂに連結されている。トレンチ分離構造８ｅは導電性膜８ｅａと絶縁膜８ｅｂとから成る。導電性膜８ｅａは、例えばポリシリコンから成り、トレンチ分離構造８ｂの導電性膜８ｂａに連結されている。そして、導電性膜８ｅａはｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてｎ-半導体層２内部に設けられている。
【０１５３】
トレンチ分離構造８ｅの絶縁膜８ｅｂは、導電性膜８ｅａの表面のうち、ｎ-半導体層２及びｐ-半導体基板１に埋もれている表面を覆っている。絶縁膜８ｅｂは例えばシリコン酸化膜から成り、トレンチ分離構造８ｂの絶縁膜８ｂｂに連結されている。
【０１５４】
トレンチ分離領域Ｊ内のｎ-半導体層２の上面内には、ｎ+不純物領域６７が設けられている。ｎ+不純物領域６７とｐ不純物領域３との間のｎ-半導体層２の上面内にはｐ+不純物領域６６が設けられている。ｐ+不純物領域６６の上面内には、ｎ+不純物領域であるｎＭＯＳトランジスタ１０４のソース領域６５が設けられている。ｐ+不純物領域６６とｎ+不純物領域６７との間のｎ-半導体層２と、ｎ+不純物領域６７とはｎＭＯＳトランジスタ１０４のドレイン領域として機能する。ｎ+不純物領域６７の下方におけるｎ-半導体層２とｐ-半導体基板１との界面には選択的にｎ+埋め込み不純物領域６４が設けられている。
【０１５５】
ｐ+不純物領域６６とｎ+不純物領域６７との間のｎ-半導体層２の上には分離絶縁膜１０を介して、ＭＯＳトランジスタ１０４のゲート電極６９と、フィールドプレート１２ａ，１２ｂ，７２ｃとが設けられている。ゲート電極６９及びフィールドプレート１２ａ，１２ｂ，７２ｃは、ｐ+不純物領域６６からｎ+不純物領域６７へと向かう方向に沿って順に配置されている。
【０１５６】
ゲート電極６９はｐ不純物領域６６の端部を接触することなく覆っており、ゲート電位が与えられる。フィールドプレート７２ｃはｎ+不純物領域６７の端部に接触している。フィールドプレート１２ａ，１２ｂは、ゲート電極６９とフィールドプレート７２ｃとの間に介在してこれらと静電結合することにより、ｎＭＭＯＳトランジスタ１０４のソースとドレインとの間の電位差に基づくｎ-半導体層２の上面での電界を緩和する機能を果たす。
【０１５７】
トレンチ分離構造８ｅの上には、分離絶縁膜１０を介してフィールドプレート７３が設けられている。フィールドプレート７３は、ｎ+不純物領域６７の端部と接触している。ゲート電極６９及びフィールドプレート７２ｃ，７３は、例えばポリシリコンから成る。トレンチ分離構造８ｅの上面は分離絶縁膜１０で覆われている。
【０１５８】
絶縁膜１８は、ゲート電極６９及びフィールドプレート７２ｃ，７３をも覆っている。ｐ+不純物領域６６とソース領域６５とに接触するＭＯＳトランジスタ１０４のソース電極６１と、ｎ+不純物領域６７に接触するＭＯＳトランジスタ１０４のドレイン電極７４とは、それぞれ絶縁膜１８を貫通して設けらている。
【０１５９】
制御回路形成領域Ｃのｎ-半導体層２の上面内には、抵抗１０７として機能するｐ+不純物領域（図示せず）が設けられており、かかるｐ+不純物領域とドレイン電極７４とは配線７５で相互に接続されている。配線７５は例えばアルミニウムから成り、フィールドプレート７３の上方に位置している。
【０１６０】
ソース電極６１及びドレイン電極７４は、例えばアルミニウムから成る。図３３では、図面の煩雑さを避けるために、ＭＯＳトランジスタ１０４のゲート絶縁膜を絶縁膜１８に含めて示している。絶縁膜４０は、ソース電極６１及びドレイン電極７４をも覆っている。
【０１６１】
なお図示していないが、本実施の形態７では、上述のＩ／Ｆ回路１０１及びパルス発生回路１０２が、ＲＥＳＵＲＦ分離領域Ａ外のｎ-半導体層２に形成されている。その他の構造は実施の形態１に係る半導体装置１００と同じであるため、その説明は省略する。
【０１６２】
制御回路形成領域Ｃにおけるｎ-半導体層２及びｐ-半導体基板１にそれぞれ電位ＶＢ及び接地電位ＧＮＤが与えられると、トレンチ分離領域Ｂと同様に、トレンチ分離領域Ｊにおいても、ｐ不純物領域３とｎ+埋め込み不純物領域６４との間のｎ-半導体層２にはほぼ全域に空乏層が形成される。これにより、高耐圧のｎＭＯＳトランジスタ１０４を実現している。
【０１６３】
このように、本実施の形態７に係る半導体装置では、ＲＥＳＵＲＦ分離領域Ａ内に、ｎＭＯＳトランジスタ１０３だけではなく、ｎＭＯＳトランジスタ１０４をも配置しているため、実施の形態１に係る半導体装置よりも装置の微細化が可能になる。
【０１６４】
なお、トレンチ分離構造８ｅはトレンチ分離構造８ａと同じ方法で形成される。また、トレンチ分離構造８ａの場合と同様の理由から、トレンチ分離構造８ｅは必ずしもｐ-半導体基板１まで到達している必要は無く、少なくともｎ-半導体層２とｐ-半導体基板１との界面付近にまで達していればよい。
【０１６５】
実施の形態８．
図３４は本発明の実施の形態８に係る半導体装置の構造を示す平面図であって、図３５は図３４の矢視Ｌ−Ｌにおける断面図である。図３４はトレンチ分離領域Ｂの付近を拡大して示す平面図である。また図３４では、ゲート電極９以外のｎ-半導体層２より上方の構造（分離絶縁膜１０を含む）を省略しており、図３５では絶縁膜１８，４０の記載を省略している。
【０１６６】
上述の実施の形態３に係る半導体装置では、フィールドプレート１２ａ，１２ｂは周囲から絶縁された浮遊電極であったが、本実施の形態８に係る半導体装置では、フィールドプレート１２ａ，１２ｂのそれぞれを、トレンチ分離構造８ａの線状部分８０ａにおける導電性膜８ａａと接続させている。
【０１６７】
図３４，３５に示されるように、線状部分８０ａにおける各導電性膜８ａａはｎ-半導体層２の上面から露出しており、その上には分離絶縁膜１０が形成されていない。そして、ｐ不純物領域３とｎ + 埋め込み不純物領域４との間のｎ-半導体層２の上に、分離絶縁膜１０を介して設けられたフィールドプレート１２ａは、線状部分８０ａの導電性膜８ａａに接続されている。また、フィールドプレート１２ａと同様に、ｐ不純物領域３と埋め込み不純物領域４との間のｎ-半導体層２の上に分離絶縁膜１０を介して設けられたフィールドプレート１２ｂは、線状部分８０ａにおけるフィールドプレート１２ａとは異なる導電性膜８ａａに接続されている。
【０１６８】
ここで、導電性膜８ａａは周囲から絶縁されてるため浮遊状態であるが、導電性膜８ａａと、接地電位ＧＮＤが印加されるｐ不純物領域３から延びてくる空乏層とは容量的に相互に結合するため、導電性膜８ａａの電位は、ｐ不純物領域３から離れるにつれて段階的に上昇する。そして、その電位はｎ-半導体層２の電位が強く影響するため、変動しにくくほぼ一定である。
【０１６９】
また、絶縁膜４０の上にはそれを覆うモールド樹脂（図示せず）が形成されるが、当該モールド樹脂での分極電荷の影響によってｎ-半導体層２での空乏層の延びが阻害されることがある。
【０１７０】
本実施の形態８に係る半導体装置では、フィールドプレート１２ａ，１２ｂは、トレンチ分離構造８ａにおける線状部分８０ａの導電性膜８ａａに接続されているため、フィールドプレート１２ａ，１２ｂの電位が安定する。従って、フィールドプレート１２ａ，１２ｂの下方のｎ-半導体層２の上面付近の電位も安定する。その結果、絶縁膜４０を覆って設けられるモールド樹脂での分極電荷の影響を低減することができ、耐圧低下を防止することができる。
【０１７１】
次に、本実施の形態８に係るフィールドプレート１２ａ，１２ｂの形成方法について説明する。図３６〜４０はフィールドプレート１２ａ，１２ｂの形成方法を示す断面図であって、図３４の矢視Ｌ−Ｌに相当する位置での断面図である。
【０１７２】
図３６に示されるように、ｐ-半導体基板１上にｎ-半導体層２を形成する。そして、互いに所定距離を成す複数のトレンチ８ａｃをｎ-半導体層２内及びｐ-半導体基板１内に形成する。
【０１７３】
次に、各トレンチ８ａｃの内壁を酸化して、図３７に示されるように、各トレンチ８ａｃの内面に絶縁膜８ａｂを形成する。そして、図３８に示されるように、ｎ-半導体層２の上面に分離絶縁膜１０を形成する。
【０１７４】
次に図３９に示されるように、各トレンチ８ａｃを充填する導電性材料８２を分離絶縁膜１０上に形成する。導電性材料８２は例えばポリシリコンから成る。そして、所定の開口パターンを有するレジスト８１を導電性材料８２上に形成する。
【０１７５】
次に、レジスト８１をマスクに用いて、導電性材料８２をパターンニングする。これにより、図４０に示されるように、線状部分８０ａの導電性膜８ａａと、フィールドプレート１２ａ，１２ｂとが同時に形成される。
【０１７６】
このように、本実施の形態８では、フィールドプレート１２ａ，１２ｂと線状部分８０ａの導電性膜８ａａとが同時に形成される。従って、フィールドプレート１２ａ，１２ｂと、線状部分８０ａにおける導電性膜８ａａとが別々の工程で形成される場合よりも、半導体装置の製造時間が短縮できる。
【０１７７】
【発明の効果】
この発明の半導体装置によれば、ＭＯＳトランジスタは、第１不純物領域とトレンチ分離構造によって区分されたトレンチ分離領域内に形成されているため、ＭＯＳトランジスタのソースとドレインとの間の電流が、半導体素子が形成されている半導体層にリークすることを抑制することができる。
【０１７８】
更に、ドレイン電極と接続される第２不純物領域の下方には、半導体層よりも高濃度の埋め込み不純物領域が形成されているため、ドレイン電極に高電位が印加された場合のサージ耐圧が向上する。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置の構成を示すブロック図である。
【図２】 本発明の実施の形態１に係る半導体装置の構造を示す平面図である。
【図３】 本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図４】 本発明の実施の形態１に係る半導体装置の構造を示す平面図である。
【図５】 本発明の実施の形態１に係るトレンチ分離構造の製造方法を示す断面図である。
【図６】 本発明の実施の形態１に係るトレンチ分離構造の製造方法を示す断面図である。
【図７】 本発明の実施の形態１に係るトレンチ分離構造の製造方法を示す断面図である。
【図８】 本発明の実施の形態１に係るトレンチ分離構造の製造方法を示す断面図である。
【図９】 本発明の実施の形態１に係るトレンチ分離構造を示す断面図である。
【図１０】 本発明の実施の形態１に係るトレンチ分離構造を示す断面図である。
【図１１】 本発明の実施の形態１に係るトレンチ分離構造を示す断面図である。
【図１２】 本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図１３】 本発明の実施の形態１に係る半導体装置の構造を示す平面図である。
【図１４】 本発明の実施の形態２に係る半導体装置の構造を示す断面図である。
【図１５】 本発明の実施の形態２に係る半導体装置の構造を示す平面図である。
【図１６】 本発明の実施の形態１に係る半導体装置の構造を示す平面図である。
【図１７】 本発明の実施の形態３に係る半導体装置の構造を示す平面図である。
【図１８】 本発明の実施の形態３に係る半導体装置の構造を示す断面図である。
【図１９】 本発明の実施の形態３に係る半導体装置の構造を示す断面図である。
【図２０】 本発明の実施の形態４に係るトレンチ分離構造８ａを示す断面図である。
【図２１】 本発明の実施の形態４に係るトレンチ分離構造８ａの製造方法を示す断面図である。
【図２２】 本発明の実施の形態４に係るトレンチ分離構造８ａの製造方法を示す断面図である。
【図２３】 トレンチ分離構造の絶縁膜間の距離とリーク電流との関係を示すグラフである。
【図２４】 本発明の実施の形態５に係るテスト構造５３を示す平面図である。
【図２５】 本発明の実施の形態５に係る製造プロセス評価方法を示すフローチャートである。
【図２６】 本発明の実施の形態６に係る半導体装置の構造を示す断面図である。
【図２７】 本発明の実施の形態６に係る半導体装置の構造を示す平面図である。
【図２８】 本発明の実施の形態６に係る半導体装置の構造を示す断面図である。
【図２９】 本発明の実施の形態６に係る半導体装置の製造方法を示す断面図である。
【図３０】 本発明の実施の形態６に係る半導体装置の製造方法を示す断面図である。
【図３１】 本発明の実施の形態７に係る半導体装置の構造を示す平面図である。
【図３２】 本発明の実施の形態７に係る半導体装置の構造を示す平面図である。
【図３３】 本発明の実施の形態７に係る半導体装置の構造を示す断面図である。
【図３４】 本発明の実施の形態８に係る半導体装置の構造を示す平面図である。
【図３５】 本発明の実施の形態８に係る半導体装置の構造を示す断面図である。
【図３６】 本発明の実施の形態８に係る半導体装置の製造方法を示す断面図である。
【図３７】 本発明の実施の形態８に係る半導体装置の製造方法を示す断面図である。
【図３８】 本発明の実施の形態８に係る半導体装置の製造方法を示す断面図である。
【図３９】 本発明の実施の形態８に係る半導体装置の製造方法を示す断面図である。
【図４０】 本発明の実施の形態８に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
１ 半導体基板、２ ｎ-半導体層、３，５５ ｐ不純物領域、４ ｎ+埋め込み不純物領域、５ ソース領域、６ ｐ+不純物領域、７ ｎ+不純物領域、８ａ，８ｃ〜８ｅ，６８ｂ トレンチ分離構造、８ａａ，８ｃａ，８ｄａ，６８ｂａ導電性膜、８ａｂ，８ｃｂ，８ｄｂ，６８ｂｂ 絶縁膜、１０ 分離絶縁膜、１２ａ，１２ｂ，１３ フィールドプレート、１４ ドレイン電極、１５ 配線、５３ テスト構造、５４ リーク電流、８０ａ 線状部分、８２ 導電性材料、１００ 半導体装置、１０３，１０４ ｎＭＯＳトランジスタ、Ａ ＲＥＳＵＲＦ分離領域、Ｂ，Ｊ トレンチ分離領域、Ｃ 制御回路形成領域、ＩＭ 不純物、Ｍ 領域。
【発明の属する技術分野】
この発明は、ＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）効果を利用した半導体技術に関する。
【０００２】
【従来の技術】
ＲＥＳＵＲＦ効果を利用して高耐圧を実現する半導体技術が例えば特許文献１に記載されている。特許文献１の図１２に示される半導体装置には、ｎｃｈリサーフＭＯＳＦＥＴとリサーフ分離島領域とが形成されている。そして、ｎ-エピタキシャル層２とｎ+埋め込み拡散領域４とがｐ拡散領域３によって取り囲まれており、上記半導体装置にはＲＥＳＵＲＦ構造が形成されている。
【０００３】
特許文献１の図１２に示される半導体装置では、高電位が印加されるアルミ配線８が基板電位と同じ電位であるｐ拡散領域３の上方を横切るため、当該アルミ配線８からの電界によってＲＥＳＵＲＦ効果による空乏層の延びが阻害され、耐圧が低下するという問題があった。
【０００４】
そこで、上記問題を解決するために、特許文献１の図１，２に示される半導体装置が提案されている。当該半導体装置においては、ｎｃｈリサーフＭＯＳＦＥＴとリサーフ分離島領域との間にＲＥＳＵＲＦ構造がなく、ｐ-基板１の一部である幅の狭い領域１ａが介在しており、当該領域１ａの上面はｐ-基板１から露出している。そして、ｎ拡散領域１２ａ，１２ｂに高電位が印加されると、ｎ拡散領域１２ａ，１２ｂに挟まれた領域１ａは空乏化し、領域１ａとｎ拡散領域１２ａ，１２ｂとの間に大きな電位差が生じない。従って、アルミ配線８とその下方のｐ-基板１の表面との間の電位差は小さく、上記問題が生じない。
【０００５】
なお、ＲＥＳＵＲＦ効果を利用する半導体技術に関しては例えば特許文献２，３及び非特許文献１に記載されている。また、周囲から絶縁されたフィールドプレートを多重に形成し、それらの間の容量結合によって半導体基板の表面の電界を安定化させる技術が特許文献４に記載されている。更に、モールド樹脂の分極によるリーク電流の発生を防止する技術が特許文献５に記載されている。
【０００６】
【特許文献１】
特開平９−２８３７１６号公報
【特許文献２】
米国特許第４２９２６４２号明細書
【特許文献３】
米国特許第５８０１４１８号明細書
【特許文献４】
特開平５−１９０６９３号公報
【特許文献５】
特開平１０−１２６０７号公報
【非特許文献１】
J.A.Appels et al.，“THIN LAYER HIGH-VOLTAGE DEVICES（RESURF DEVICES）”，Philips Journal of Reserch，vol.35，No.1，1980，pp.1-13
【０００７】
【発明が解決しようとする課題】
特許文献１の図１，２に示される半導体装置では、ｎ拡散領域１２ａ，１２ｂで挟まれた領域１ａを形成するため、ｎ拡散領域１２ａ，１２ｂを拡散プロセスで形成する必要があった。そのため、本質的にサージ耐圧が低くなる問題がある。
【０００８】
そこで、本発明は上述の問題に鑑みて成されたものであり、サージ耐圧を向上することが可能な半導体技術を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に設けられた第２導電型の半導体層と、前記半導体層の上面から前記半導体基板との界面にかけて前記半導体層内部に設けられ、ＲＥＳＵＲＦ分離領域を区分する前記第１導電型の第１不純物領域と、前記半導体層の上面から少なくとも前記半導体基板との界面付近にかけて前記ＲＥＳＵＲＦ分離領域内の前記半導体層内部に設けられ、前記ＲＥＳＵＲＦ分離領域の一部をトレンチ分離領域として前記第１不純物領域の一部とともに取り囲むように前記第１不純物領域に接続された第１のトレンチ分離構造と、前記ＲＥＳＵＲＦ分離領域内であって、かつ前記トレンチ分離領域外の前記半導体層に設けられた半導体素子と、第１のＭＯＳトランジスタとを備え、前記第１のＭＯＳトランジスタは、前記トレンチ分離領域内の前記半導体層の上面内に設けられた、ドレイン電極との接続のための前記第２導電型の第２不純物領域と、前記第１不純物領域と前記第２不純物領域との間の前記半導体層の上面内に設けられた前記第１導電型の第３不純物領域と、前記第３不純物領域の上面内に設けられた前記第２導電型の第１のソース領域とを有し、前記第２不純物領域の下方において前記半導体層と前記半導体基板との界面に設けられた、前記半導体層よりも高濃度の前記第２導電型の埋め込み不純物領域を更に備える。
【００１０】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１に係る半導体装置１００の構成を示すブロック図である。本実施の形態１に係る半導体装置１００は、ＲＥＳＵＲＦ効果を利用して高耐圧を実現している高耐圧ＩＣ（ＨＶＩＣ）であって、例えば、トーテムポール接続された２つのＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）のうち、高電位側のＩＧＢＴを駆動する機能を備えている。
【００１１】
図１に示されるように、本実施の形態１に係る半導体装置１００は、インターフェイス回路１０１（以後、「Ｉ／Ｆ回路１０１」と呼ぶ）と、パルス発生回路１０２と、高耐圧のｎＭＯＳトランジスタ１０３，１０４と、制御回路１０５とを備えている。
【００１２】
Ｉ／Ｆ回路１０１は、半導体装置１００の外部から入力される信号ＨＩＮを波形整形してパルス発生回路１０２に出力する。パルス発生回路１０２は、波形整形後の信号ＨＩＮの立ち下がり及び立ち上がりに基づいてそれぞれパルス信号Ｐ１，Ｐ２を生成して、ｎＭＯＳトランジスタ１０３のゲートにパルス信号Ｐ１を、ｎＭＯＳトランジスタ１０４のゲートにパルス信号Ｐ２をそれぞれ与える。そして、ｎＭＯＳトランジスタ１０３，１０４は、パルス信号Ｐ１，Ｐ２に基づいてそれぞれオン／オフする。パルス信号Ｐ１，Ｐ２は、ｎＭＯＳトランジスタ１０３，１０４での消費電力（発熱）を最小限に抑えるために、数百ｎｓ程度の狭いパルス幅の信号である。
【００１３】
Ｉ／Ｆ回路１０１及びパルス発生回路１０２のそれぞれには電源電位ＶＣＣ及び接地電位ＧＮＤが半導体装置１００の外部から印加され、これらを電源として動作する。また、ｎＭＯＳトランジスタ１０３，１０４のそれぞれのソースには接地電位ＧＮＤが与えられる。なお、電源電位ＶＣＣは例えば＋１５Ｖに設定される。
【００１４】
制御回路１０５は、抵抗１０６，１０７と、インターロック回路１０８と、ＲＳフリップフロップ回路１０９と、ｐＭＯＳトランジスタ１１０と、ｎＭＯＳトランジスタ１１１とを備えている。
【００１５】
ｐＭＯＳトランジスタ１１０のソースには高電位の電位ＶＢが半導体装置１００の外部から与えられる。また電位ＶＢは、ｎＭＯＳトランジスタ１０３，１０４のドレインにもそれぞれ抵抗１０６，１０７を介して与えられる。
【００１６】
インターロック回路１０８には、ｎＭＯＳトランジスタ１０３のドレイン電位Ｖ１と、ｎＭＯＳトランジスタ１０４のドレイン電位Ｖ２とが入力される。インターロック回路１０８は、ドレイン電位Ｖ１，Ｖ２に基づいてそれぞれ信号Ｓ，Ｒを生成し、ＲＳフリップフロップ回路１０９のセット入力に信号Ｓを、リセット入力に信号Ｒをそれぞれ入力する。
【００１７】
ＲＳフリップフロップ回路１０９のリセット入力及びセット入力にともにＨｉｇｈレベルの信号が入力されると、通常ＲＳフリップフロップ回路１０９の出力は不定となる。インターロック回路１０８はこれを防止する機能を備えている。
【００１８】
ＲＳフリップフロップ回路１０９は、その出力を信号ＱとしてｐＭＯＳトランジスタ１１０のゲートとｎＭＯＳトランジスタ１１１のゲートに入力する。そして、ｐＭＯＳトランジスタ１１０及びｎＭＯＳトランジスタ１１１のそれぞれは信号Ｑに基づいてオン／オフする。
【００１９】
ｐＭＯＳトランジスタ１１０のドレインと、ｎＭＯＳトランジスタ１１１のドレインとは互いに接続されており、その接続点における電位は信号ＨＯとして半導体装置１００の外部に出力される。また、ｎＭＯＳトランジスタ１１１のソースには半導体装置１００の外部から電位ＶＳが与えられる。
【００２０】
電位ＶＢ，ＶＳは例えば数百Ｖの電位であって、電位ＶＳを基準とした際の電位ＶＢは例えば＋１５Ｖに設定される。インターロック回路１０８とＲＳフリップフロップ回路１０９には電位ＶＢ，ＶＳが与えられ、これらを電源として動作する。
【００２１】
半導体装置１００から出力される信号ＨＯは、例えば数百Ｖの高電位と接地電位との間にトーテムポール接続されて介挿された２つのＩＧＢＴ（図示せず）のうち、高電位側のＩＧＢＴのゲートに入力され、かかるＩＧＢＴは信号ＨＯに基づいてオン／オフする。また、電位ＶＳは高電位側のＩＧＢＴのエミッタにも与えられる。
【００２２】
次に、本実施の形態１に係る半導体装置１００の動作について説明する。信号ＨＩＮが立ち上がると、パルス発生回路１０２はパルス信号Ｐ２を出力する。ｎＭＯＳトランジスタ１０４のゲートにパルス信号Ｐ２が与えられると、ｎＭＯＳトランジスタ１０４がオンして抵抗１０７に電流が流れ、抵抗１０７で電圧降下が生じる。この結果、ドレイン電位Ｖ２が変化して、電位ＶＢとドレイン電位Ｖ２との間に電位差が発生する。このようにして、パルス信号Ｐ２が高電位側にレベルシフトする。
【００２３】
インターロック回路１０８はドレイン電位Ｖ２の変化を検出すると、ＲＳフリップフロップ回路１０９のリセット入力にＬｏｗレベルの信号Ｒを、セット入力にＨｉｇｈレベルの信号Ｓをそれぞれ出力する。これにより、ＲＳフリップフロップ回路１０９の出力である信号ＱがＬｏｗレベルとなり、ｐＭＯＳトランジスタ１１０がオン、ｎＭＯＳトランジスタ１１１がオフし、Ｈｉｇｈレベルの信号ＨＯが半導体装置１００の外部に出力される。そして、高電位側のＩＧＢＴが信号ＨＯによってオンする。
【００２４】
一方、信号ＨＩＮが立ち下がると、パルス発生回路１０２はパルス信号Ｐ１を出力する。ｎＭＯＳトランジスタ１０３のゲートにパルス信号Ｐ１が与えられると、ｎＭＯＳトランジスタ１０３がオンして抵抗１０６に電流が流れ、抵抗１０６で電圧降下が生じる。この結果、ドレイン電位Ｖ１が変化して、電位ＶＢとドレイン電位Ｖ１との間に電位差が発生する。このようにして、パルス信号Ｐ１が高電位側にレベルシフトする。
【００２５】
インターロック回路１０８はドレイン電位Ｖ１の変化を検出すると、ＲＳフリップフロップ回路１０９のセット入力にＬｏｗレベルの信号Ｓを、リセット入力にＨｉｇｈレベルの信号Ｒをそれぞれ出力する。これにより、ＲＳフリップフロップ回路１０９の出力である信号ＱがＨｉｇｈレベルとなり、ｐＭＯＳトランジスタ１１０がオフ、ｎＭＯＳトランジスタ１１１がオンし、Ｌｏｗレベルの信号ＨＯが半導体装置１００の外部に出力される。そして、高電位側のＩＧＢＴが信号ＨＯによってオフする。
【００２６】
このように、本実施の形態１に係る半導体装置１００は、高電位側のＩＧＢＴのスイッチング動作を制御することができる。
【００２７】
次に半導体装置１００の構造について説明する。図２は本発明の実施の形態１に係る半導体装置１００の構造を示す平面図であって、図３は図２の矢視Ｄ−Ｄにおける断面図である。なお図２では、説明の便宜上、図３のｎ-半導体層２よりも上方の構造（分離絶縁膜１０を含む）を省略している。
【００２８】
図２，３に示されるように、ｐ-半導体基板１上にはｎ-半導体層２が設けられている。ｎ-半導体層２は、例えばシリコンから成るエピタキシャル層である。ｎ-半導体層２の上面には例えばシリコン酸化膜から成る分離絶縁膜１０が形成されている。ｎ-半導体層２の上面からｐ-半導体基板１との界面にかけて、ｐ不純物領域３がｎ-半導体層２内部に設けられている。ｐ不純物領域３はｎ-半導体層２の一部を取り囲んでおり、上述のｎＭＯＳトランジスタ１０３と制御回路１０５とが配置されるＲＥＳＵＲＦ分離領域Ａをｎ-半導体層２に区分している。
【００２９】
ｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてＲＥＳＵＲＦ分離領域Ａ内のｎ-半導体層２内にトレンチ分離構造８ａが設けられている。トレンチ分離構造８ａはｐ不純物領域３と接続されており、ｐ不純物領域３とともにＲＥＳＵＲＦ分離領域Ａ内のｎ-半導体層２の一部を取り囲んでいる。このようにして、ｐ不純物領域３及びトレンチ分離構造８ａでもって、ｎＭＯＳトランジスタ１０３が配置されるトレンチ分離領域ＢがＲＥＳＵＲＦ分離領域Ａ内のｎ-半導体層２に区分されている。なお、ＲＥＳＵＲＦ分離領域Ａにおけるトレンチ分離領域Ｂ以外の領域には制御回路１０５が配置され、この領域を「制御回路形成領域Ｃ」と呼ぶ。
【００３０】
ｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてＲＥＳＵＲＦ分離領域Ａ内のｎ-半導体層２内にトレンチ分離構造８ｂが設けられている。トレンチ分離構造８ｂはＲＥＳＵＲＦ分離領域Ａの周縁に沿って延在しており、その表面のうち、ｎ-半導体層２の上面から露出している部分以外は、ｐ不純物領域３によって取り囲まれている。更にトレンチ分離構造８ｂはトレンチ分離構造８ａと連結している。
【００３１】
トレンチ分離構造８ａは導電性膜８ａａと絶縁膜８ａｂとから成り、トレンチ分離構造８ｂは導電性膜８ｂａと絶縁膜８ｂｂとから成る。導電性膜８ａａ，８ｂａは互いに連結しており、それぞれは例えばポリシリコンから成る。そして、各導電性膜８ａａ，８ｂａはｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてｎ-半導体層２内部に設けられている。
【００３２】
絶縁膜８ａｂは、導電性膜８ａａの表面のうち、ｎ-半導体層２の上面から露出している部分以外、つまりｎ-半導体層２及びｐ-半導体基板１に埋もれている表面を覆っている。絶縁膜８ｂｂは、導電性膜８ｂａの表面のうち、ｎ-半導体層２の上面から露出している部分以外を覆っている。絶縁膜８ａｂ，８ｂｂは互いに連結しており、それぞれは例えばシリコン酸化膜から成る。
【００３３】
制御回路形成領域Ｃにおいては、ｎ-半導体層２とｐ-半導体基板１との界面にｎ+埋め込み不純物領域２０が選択的に設けられている。ｎ+埋め込み不純物領域２０の上方のｎ-半導体層２の上面内には、制御回路１０５の抵抗１０６として機能するｐ+不純物領域３０と、ｎ+不純物領域３１とが互いに隣接して設けられている。図３では、制御回路１０５のうち、インターロック回路１０８が有するＣＭＯＳトランジスタを構成するｎＭＯＳトランジスタＱＮと、ｐＭＯＳトランジスタＱＰとが示されている。
【００３４】
制御回路形成領域Ｃにおけるｎ-半導体層２の内部には、ｎ-半導体層２の上面からｎ+埋め込み不純物領域２０にかけてトレンチ分離構造２１が形成されており、このトレンチ分離構造２１によって、ｐ+不純物領域３０及びｎ+不純物領域３１と、ｎＭＯＳトランジスタＱＮと、ｐＭＯＳトランジスタＱＰとが互いに分離されている。
【００３５】
トレンチ分離構造２１は導電性膜２１ａと絶縁膜２１ｂとから成る。導電性膜２１ａは、ｎ-半導体層２の上面からｎ+埋め込み不純物領域２０にかけてｎ-半導体層２内部に設けられている。絶縁膜２１ｂは、導電性膜２１ａの表面のうち、ｎ-半導体層２の上面から露出している部分以外を取り囲んでいる。
【００３６】
ｎ+埋め込み不純物領域２０の上方のｎ-半導体層２の上面内にはｐウェル領域２２が設けられており、そこにｎＭＯＳトランジスタＱＮが形成されている。ｐウェル領域２２の上面内にはｎＭＯＳトランジスタＱＮのソース領域及びドレイン領域としてそれぞれ機能するｎ+不純物領域２３，２４が設けられている。ｎ+不純物領域２３，２４に挟まれたｐウェル領域２２の上方にはゲート電極２６が設けられている。ｎ+不純物領域２３の隣りには、ｐウェル領域２２の上面内に設けられたｐ+不純物領域２５が分離絶縁膜１０を介して配置されている。
【００３７】
ｐＭＯＳトランジスタＱＰは、トレンチ分離構造２１を介してｎＭＯＳトランジスタＱＮの隣りに配置されている。ｎ+埋め込み不純物領域２０の上方のｎ-半導体層２の上面内には、ｐＭＯＳトランジスタＱＰのソース領域及びドレイン領域としてそれぞれ機能するｐ+不純物領域３３，３４が設けられている。ｐ+不純物領域３３，３４に挟まれたｎ-半導体層２の上方にはゲート電極３６が設けられている。ｐ+不純物領域３３の隣りには、ｎ-半導体層２の上面内に設けられたｎ +不純物領域３５が分離絶縁膜１０を介して配置されている。なお、トレンチ分離構造２１の上面は分離絶縁膜１０で覆われている。
【００３８】
トレンチ分離領域Ｂ内のｎ-半導体層２の上面内には、ｎ+不純物領域７が設けられている。ｎ+不純物領域７とｐ不純物領域３との間のｎ-半導体層２の上面内にはｐ+不純物領域６が設けられている。ｐ+不純物領域６の上面内には、ｎ+不純物領域であるｎＭＯＳトランジスタ１０３のソース領域５が設けられている。ｐ+不純物領域６とｎ+不純物領域７との間のｎ-半導体層２と、ｎ+不純物領域７とはｎＭＯＳトランジスタ１０３のドレイン領域として機能する。ｎ+不純物領域７の下方におけるｎ-半導体層２とｐ-半導体基板１との界面には選択的にｎ+埋め込み不純物領域４が設けられている。ｎ+埋め込み不純物領域４は、ｎ-半導体層２よりも不純物濃度が高い。
【００３９】
ｐ+不純物領域６とｎ+不純物領域７との間のｎ-半導体層２の上には分離絶縁膜１０を介して、ＭＯＳトランジスタ１０３のゲート電極９と、フィールドプレート１２ａ〜１２ｃとが設けられている。ゲート電極９及びフィールドプレート１２ａ〜１２ｃは、ｐ+不純物領域６からｎ+不純物領域７へと向かう方向に沿って順に配置されており、フィールドプレート１２ａ，１２ｂはＲＥＳＵＲＦ分離領域Ａの周縁に沿って延在している。
【００４０】
ゲート電極９はｐ不純物領域６の端部を接触することなく覆っており、ゲート電位が与えられる。フィールドプレート１２ｃはｎ+不純物領域７の端部に接触している。フィールドプレート１２ａ，１２ｂは、周囲から絶縁されている浮遊電極であり、ゲート電極９とフィールドプレート１２ｃとの間に介在してこれらと静電結合することにより、ｎＭＯＳトランジスタ１０３のソースとドレインとの間の電位差に基づくｎ-半導体層２の上面での電界を緩和する機能を果たす。
【００４１】
ｐ+不純物領域３０と、ｎ+不純物領域７との間のｎ-半導体層２の上には分離絶縁膜１０を介してフィールドプレート１３が設けられている。図４は図１のトレンチ分離領域Ｂ付近を拡大して示す平面図である。図４では、ｎ-半導体層２の上方に位置する構造のうち、フィールドプレート１３と、その上方に配置される配線１５と、ゲート電極９と、ドレイン電極１４とを示している。また、図４の矢視Ｅ−Ｅにおける断面構造が図３の左側半分に示されている。
【００４２】
図３，４に示されるように、フィールドプレート１３は、ｐ+不純物領域３０と、ｎ+不純物領域７との間のトレンチ分離構造８ａの上方に位置しており、ｎ+不純物領域７の端部と接触している。これにより、フィールドプレート１３はトレンチ分離領域Ｂ内のｎ-半導体層２と電気的に接続される。
【００４３】
ゲート電極９及びフィールドプレート１２ａ〜１２ｃ，１３は、例えばポリシリコンから成る。トレンチ分離構造８ａ，８ｂ及びｐ不純物領域３の上面は分離絶縁膜１０で覆われている。
【００４４】
ｎ-半導体層２、分離絶縁膜１０、ゲート電極９，２６，３６、及びフィールドプレート１２ａ〜１２ｃ，１３を覆うように絶縁膜１８が形成されている。ｐ+不純物領域６とソース領域５とに接触するＭＯＳトランジスタ１０３のソース電極１１と、ｎ+不純物領域７に接触するＭＯＳトランジスタ１０３のドレイン電極１４とは、それぞれ絶縁膜１８を貫通して設けらている。
【００４５】
ｐ+不純物領域３０の一方の端部に接触する電極１６は絶縁膜１８を貫通して設けられており、ドレイン電極１４と配線１５で接続されている。配線１５は例えばアルミニウムから成り、フィールドプレート１３の上方に位置している。
【００４６】
ｐ+不純物領域３０の他方の端部と、ｎ+不純物領域３１とに接触する電極１７は絶縁膜１８を貫通して設けられている。ｐ+不純物領域２５及びｎ+不純物領域２３，２４にそれぞれ接触する電極２９，２８，２７は絶縁膜１８を貫通して設けられており、ｎ+不純物領域３５及びｐ+不純物領域３３，３４にそれぞれ接触する電極３９，３８，３７は絶縁膜１８を貫通して設けられている。
【００４７】
ソース電極１１、ドレイン電極１４、電極１６，１７，２７〜２９，３７〜３９は例えばアルミニウムから成る。なお図３では、ＭＯＳトランジスタ１０３のゲート絶縁膜と、制御回路１０５のｎＭＯＳトランジスタＱＮ及びｐＭＯＳトランジスタＱＰのゲート絶縁膜とは、図面の煩雑さを避けるために、絶縁膜１８に含めて示している。
【００４８】
ソース電極１１、ドレイン電極１４、電極１６，１７，２７〜２９，３７〜３９及び絶縁膜１８を覆って絶縁膜４０が設けらている。
【００４９】
なお図示していないが、本実施の形態１に係る半導体装置１００が備える、ｎＭＯＳトランジスタ１０３及び制御回路１０５以外の構成要素、すなわち、Ｉ／Ｆ回路１０１、パルス発生回路１０２及びｎＭＯＳトランジスタ１０４は、ＲＥＳＵＲＦ分離領域Ａ外のｎ-半導体層２に設けられている。
【００５０】
電極１７には電位ＶＢが与えられる。ゲート電極９にプラスの電位が与えられると、ｎＭＯＳトランジスタ１０３がオン状態となり、ｐ+不純物領域３０に流れる電流によって電極１７と配線１５との間に電位差が生じる。この電位差が検出されることによって、ゲート電極９に与えられたロジック信号、つまりパルス信号Ｐ１が高電位側にレベルシフトする。
【００５１】
本実施の形態１に係る半導体装置１００では、電極１７及びｐ-半導体基板１にそれぞれ電位ＶＢ及び接地電位ＧＮＤが与えられると、ＲＥＳＵＲＦ効果によってｐ不純物領域３から制御回路１０５の方向に向って空乏層が延びる。この結果、ＲＥＳＵＲＦ分離領域Ａの周縁に沿って空乏層が形成され、制御回路１０５が当該空乏層によって取り囲まれる。これにより、高耐圧の制御回路１０５を実現している。
【００５２】
またトレンチ分離領域Ｂにおいては、ｐ不純物領域３とｎ+埋め込み不純物領域４との間のｎ-半導体層２にはほぼ全域に空乏層が形成される。これにより、高耐圧のｎＭＯＳトランジスタ１０３を実現している。
【００５３】
次に、トレンチ分離構造８ａ，８ｂ，２１の形成方法について説明する。トレンチ分離構造８ａ，８ｂ，２１の形成方法は互いに同じであるため、代表してトレンチ分離構造８ａの形成方法を図５〜７を参照して説明する。図５〜７は、図３に示される、ｎ+埋め込み不純物領域４，２０の間の領域に相当する部分を拡大して示す断面図である。
【００５４】
まず図５に示されるように、異方性エッチング法を用いてｎ-半導体層２をその上面から掘り込んで、ｎ-半導体層２とｐ-半導体基板１との界面に達するトレンチ８ａｃを形成する。そして図６に示されるように、トレンチ８ａｃの内壁とｎ-半導体層２の上面とを酸化して、トレンチ８ａｃの内面とｎ-半導体層２の上面とに絶縁膜材料８ａｄを形成する。次に、トレンチ８ａｃを充填する導電性材料８ａｅを絶縁膜材料８ａｄ上に形成する。なお、導電性材料８ａｅは例えばポリシリコンから成る。
【００５５】
次にトレンチ８ａｃよりも上方の絶縁膜材料８ａｄ及び導電性材料８ａｅを除去する。これにより、図７に示されるように、ポリシリコンから成る導電性膜８ａａとシリコン酸化膜から成る絶縁膜８ａｂとを有するトレンチ分離構造８ａが完成する。その後、トレンチ分離構造８ａの上面とｎ-半導体層２の上面の上に分離絶縁膜１０が形成される。
【００５６】
このように本実施の形態１に係る半導体装置１００によれば、ｐ不純物領域３によって区分された一つのＲＥＳＵＲＦ分離領域Ａ内に、ｎＭＯＳトランジスタ１０３と制御回路１０５とが設けられている。そのため、ｎＭＯＳトランジスタ１０３と、制御回路１０５の抵抗１０６とを互いに接続する際に、高電位の配線１５がｐ不純物領域３の上方を通ることがない。その結果、ＲＥＳＵＲＦ効果によって生じるｎ-半導体層２での空乏層の広がりが阻害されることがなく、設計当初に確保した耐圧が維持される。
【００５７】
また、ｎＭＯＳトランジスタ１０３は、ｐ不純物領域３とトレンチ分離構造８ａによって取り囲まれたトレンチ分離領域Ｂに形成されているため、ｎＭＯＳトランジスタ１０３が形成されているｎ-半導体層２と、制御回路１０５が形成されているｎ-半導体層２とが相互に絶縁されている。従って、ｎＭＯＳトランジスタ１０３のソースとドレイン間の電流が制御回路形成領域Ｃにおけるｎ - 半導体層２にリークするのを抑制することができ、電位ＶＢが印加される電極１７と、ｎＭＯＳトランジスタ１０３のドレイン電極１４との短絡を防止することができる。その結果、ｎＭＯＳトランジスタ１０３のゲート電極９に与えられるパルス信号Ｐ１を確実に高電位側にレベルシフトすることができる。
【００５８】
更に、ドレイン電極１４と接続されるｎ+不純物領域７の下方には、ｎ-半導体層２よりも高濃度のｎ+埋め込み不純物領域４が形成されているため、ドレイン電極１４に高電位が印加された場合のサージ耐圧が向上する。
【００５９】
また本実施の形態１では、トレンチ分離構造８ａと配線１５との間にフィールドプレート１３が設けられているため、配線１５からのトレンチ分離構造８ａへの電界が遮蔽される。この結果、配線１５からの電界による耐圧低下を抑制できる。
【００６０】
なお本実施の形態１では、トレンチ分離構造８ａ，８ｂ，２１は導電性膜と絶縁膜とで構成されているが、絶縁膜だけで構成してもよい。この場合の形成方法をトレンチ分離構造８ａを例に挙げて説明する。図８は図５〜７と同様に、図３に示される、ｎ+埋め込み不純物領域４，２０の間の領域に相当する部分を拡大して示す断面図である。
【００６１】
まず図５を参照して説明したようにトレンチ８ａｃを形成する。そして、トレンチ８ａｃを充填する絶縁膜４５をｎ-半導体層２上に形成する。なお、絶縁膜４５は例えばシリコン酸化膜である。これにより、絶縁膜４５から成るトレンチ分離構造８ａが形成され、同時に絶縁膜４５から成る分離絶縁膜１０が形成される。
【００６２】
また本実施の形態１では、トレンチ分離構造８ａをｎ-半導体層２の上面から、ｎ-半導体層２とｐ-半導体基板１との界面にまで達するように形成していたが、図９に示されるように、必ずしもｐ-半導体基板１にまで達する必要はない。
【００６３】
図９に示されるように、トレンチ分離構造８ａがｐ-半導体基板１にまで到達していないと、ｎＭＯＳトランジスタ１０３のソースとドレイン間の電流４６の一部が、制御回路形成領域Ｃにおけるｎ-半導体層２に漏れるため、ｎＭＯＳトランジスタ１０３がオンした場合の電極１７とドレイン電極１４との電位差、つまり電位ＶＢとドレイン電位Ｖ１との電位差は減少する。
【００６４】
しかしながら、トレンチ分離構造８ａがｎ-半導体層２とｐ-半導体基板１との界面付近にまで延びていれば、リーク電流の電流経路は狭く、その部分の寄生抵抗は大きいため、リーク電流による電極１７とドレイン電極１４との電位差の減少を無視することができる。言い換えれば、リーク電流による電極１７とドレイン電極１４との間の電位差の減少が半導体装置の動作にほとんど影響を与えない程度にまで、トレンチ分離構造８ａの先端を、ｎ-半導体層２とｐ-半導体基板１との界面に近づける。具体的には、電極１７とドレイン電極１４との電位差を検出するインターロック回路１０８のしきい値よりも、当該電位差が下回らないように、トレンチ分離構造８ａの先端とｐ-半導体基板１の上面との距離を設定する。なお、ｎＭＯＳトランジスタ１０３のソースとドレイン間の電流４６を以後「ＭＯＳ電流４６」と呼ぶ。
【００６５】
このように、トレンチ分離構造８ａは、少なくともｎ-半導体層２とｐ-半導体基板１との界面付近にまで延びていれば良いため、トレンチ分離構造８ａを形成する際に設けられる上述のトレンチ８ａｃも、必ずしもｐ-半導体基板１に達している必要は無く、ｎ-半導体層２の上面から少なくともｐ-半導体基板１との界面付近にまで延びていれば良い。
【００６６】
一方、図１０に示されるように、トレンチ分離構造８ａがｐ-半導体基板１の上面よりも深く形成され、更にｎ+埋め込み不純物領域４，２０の下限よりも十分に深く形成された場合には、以下の問題が生じる。
【００６７】
ｐ-半導体基板１及びｎ-半導体層２に、それぞれ接地電位ＧＮＤ及び電位ＶＢが印加された場合、ｐ-半導体基板１にも空乏層が形成される。図１０の破線４７はその空乏層端を示している。トレンチ分離構造８ａの下方の先端が空乏層端よりも深い位置にある場合、かかる先端はｐ-半導体基板１と同電位、つまり接地電位ＧＮＤになる。従って、ｎ-半導体層２とｐ-半導体基板１との間には、トレンチ分離構造８ａにおける導電性膜８ａａの側面上の絶縁膜８ａｂと、導電性膜８ａａと、導電性膜８ａａの底面上の絶縁膜８ａｂとを通ってリーク電流が流れやすくなる。図１０では、このリーク電流の経路を電流経路４４として示している。
【００６８】
そして、導電性膜８ａａはポリシリコンから成り、シリコン酸化膜から成る絶縁膜８ａｂよりも電気伝導度が非常に高いため、ｐ-半導体基板１とｎ-半導体層２との間の絶縁性を実質的に維持しているのは、導電性膜８ａａの側面上の絶縁膜８ａｂと導電性膜８ａａの底面上の絶縁膜８ａｂである。なお図１０では、ｎ-半導体層２と、導電性膜８ａａと、それらの間に位置する絶縁膜８ａｂとで構成される静電容量をコンデンサ４４ａで等価的に表しており、導電性膜８ａａと、ｐ-半導体基板１と、それらの間に位置する絶縁膜８ａｂとで構成される静電容量をコンデンサ４４ｂで等価的に表している。
【００６９】
例えば、電位ＶＢが６００Ｖに設定され、ｎ-半導体層２に６００Ｖが印加された場合、ｐ-半導体基板１とｎ-半導体層２との間の絶縁性を維持している一方の絶縁膜８ａｂには３００Ｖの電位が印加されることになる。この電位に対する絶縁耐量を確保するためには、最低３００ｎｍの厚い絶縁膜８ａｂが必要となる。また、長時間の信頼性を考えると、その倍以上の厚さの絶縁膜８ａｂが要求される。
【００７０】
ウェハプロセスの制約上、上記トレンチ８ａｃの内面に厚い絶縁膜８ａｂを形成しがたい場合には、半導体装置１００の耐圧が絶縁膜８ａｂの絶縁耐量で決定され、１０００Ｖ以上の電位に耐えることができる半導体装置１００を実現することが困難である。
【００７１】
従って、図１１に示されるように、トレンチ分離構造８ａの先端の位置をｎ+埋め込み不純物領域４，２０の下限よりも浅い位置に設定することが望ましい。このように設定することによって、トレンチ分離構造８ａの先端は空乏層に取り込まれやすくなる。空乏層内のｐ-半導体基板１は電位勾配を持つため、ｎ-半導体層２とトレンチ分離構造８ａの先端とに上記のような電位差が生じにくくなる。従って、絶縁膜８ａｂの膜厚を厚くする必要がなく、半導体装置１００の高耐圧化が容易になる。
【００７２】
また本実施の形態１では、フィールドプレート１３はトレンチ分離領域Ｂにおけるｎ-半導体層２に電気的に接続されていたが、その替わりに、図１２に示されるように、周囲から絶縁された浮遊電極で、つまりフローティングでフィールドプレート１３を構成しても良い。またフィールドプレート１３を、トレンチ分離領域Ｂにおけるｎ-半導体層２に電気的に接続する替わりに、制御回路形成領域におけるｎ-半導体層２に電気的に接続させても良い。具体的には、図１３に示されるように、配線１５とトレンチ分離構造８ａとの間に設けられたフィールドプレート１３に接触する電極４２を絶縁膜１８を貫通して設けて、絶縁膜１８上に設けられた配線４３でもって電極４２と電極１７とを接続する。なお、電極４２及び配線４３のそれぞれは例えばアルミニウムからなる。これにより、フィールドプレート１３が制御回路形成領域におけるｎ-半導体層２に電気的に接続される。
【００７３】
図１２，１３に示される構造であっても、配線１５からのトレンチ分離構造８ａへの電界が遮蔽され、配線１５からの電界による耐圧低下を抑制できる。
【００７４】
また本実施の形態１では、ＲＥＳＵＲＦ分離領域Ａの周縁に沿って延在するトレンチ分離構造８ｂを設けているが、トレンチ分離構造８ａをｐ不純物領域３に繋げることによって、トレンチ分離領域Ｂ内のｎ-半導体層２と、制御回路形成領域Ｃ内のｎ-半導体層２とを相互に絶縁することができるため、トレンチ分離構造８ｂを設けなくても良い。
【００７５】
実施の形態２．
図１４は本発明の実施の形態２に係る半導体装置の構造を示す断面図であって、図１５はその平面図を示している。図１４は図２の矢視Ｄ−Ｄに相当する位置での断面図である。図１５ではゲート電極９以外のｎ-半導体層２よりも上方の構造（分離絶縁膜１０を含む）を省略している。図１５の矢視Ｆ−Ｆにおける断面構造が図１４の左側半分に示されている。
【００７６】
本実施の形態２に係る半導体装置は、上述の実施の形態１に係る半導体装置において、トレンチ分離構造８ｃ，８ｄを更に備えるものである。
【００７７】
図１４，１５に示されるように、トレンチ分離構造８ａとｎ+埋め込み不純物領域４との間のｎ-半導体層２の内部には、その上面からｐ-半導体基板１との界面にかけてトレンチ分離構造８ｃがトレンチ分離構造８ａと所定距離を成して設けられている。そして、トレンチ分離構造８ａとｎ+埋め込み不純物領域２０との間のｎ-半導体層２の内部には、その上面からｐ-半導体基板１との界面にかけてトレンチ分離構造８ｄがトレンチ分離構造８ａと所定距離を成して設けられている。
【００７８】
トレンチ分離構造８ｃ，８ｄはｐ不純物領域３と接続されており、トレンチ分離構造８ａ及びｐ不純物領域３とともに、ｎＭＯＳトランジスタ１０３が形成されるトレンチ分離領域Ｂをｎ-半導体層２に区分している。
【００７９】
トレンチ分離構造８ｃは導電性膜８ｃａと絶縁膜８ｃｂとから成り、トレンチ分離構造８ｄは導電性膜８ｄａと絶縁膜８ｄｂとから成る。各導電性膜８ｃａ，８ｄａは、例えばポリシリコンから成り、ｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてｎ-半導体層２内部に設けられている。絶縁膜８ｃｂは、導電性膜８ｃａの表面のうち、ｎ-半導体層２及びｐ-半導体基板１に埋もれている表面を覆っており、絶縁膜８ｄｂは、導電性膜８ｄａの表面のうち、ｎ-半導体層２及びｐ-半導体基板１に埋もれている表面を覆っている。絶縁膜８ｃｂ，８ｄｂは例えばシリコン酸化膜から成る。その他の構造については実施の形態１に係る半導体装置と同じであるため、その説明は省略する。
【００８０】
上述のように本実施の形態２に係る半導体装置では、トレンチ分離構造８ａ，８ｃ，８ｄが多重構造を成しているため、ｎＭＯＳトランジスタ１０３のソースとドレイン間の電流が制御回路形成領域Ｃにおけるｎ-半導体層２に更に漏れにくくなる。従って、ｎＭＯＳトランジスタ１０３のゲート電極９に与えられるパルス信号Ｐ１を更に確実に高電位側にレベルシフトすることができる。
【００８１】
実施の形態３．
上述の実施の形態１では、半導体装置１００の耐圧性能を更に向上しようとした場合に、接地電位ＧＮＤが印加されるｐ不純物領域３と、高電位が印加されるｎ+不純物領域７との間の絶縁性が問題となることがある。以下にその問題について図１６を参照して説明する。
【００８２】
図１６は実施の形態１に係る半導体装置１００の構造を示す平面図であって、図４に示される構造からフィールドプレート１３と、配線１５と、ドレイン電極１４との記載を省略したものを示している。
【００８３】
上述のように、ｎ+不純物領域７及びｐ不純物領域３にそれぞれ高電位及び接地電位ＧＮＤが印加されると、ｐ不純物領域３とｎ+埋め込み不純物領域４との間のｎ-半導体層２のほぼ全域に空乏層が形成される。そのため、ｎ+不純物領域７とｐ不純物領域３との間では、トレンチ分離構造８ａの線状部分８０ａと、それに接続されているトレンチ分離構造８ｂとを通ってリーク電流が流れやすくなる。図１６では、このリーク電流の経路を電流経路４８として示している。
【００８４】
ここで、線状部分８０ａは、図１６に示されるように、ソース領域５からｎ+不純物領域７に向う方向に沿ってｐ不純物領域３から延びている。言い換えれば、ｐ不純物領域３からｎ+不純物領域７に近づく方向に延在している。そして、トレンチ分離構造８ａはトレンチ分離領域Ｂにおけるｎ-半導体層２を間に挟んで互いに対向する２つの線状部分８０ａを有している。
【００８５】
線状部分８０ａの導電性膜８ａａと、トレンチ分離構造８ｂの導電性膜８ｂａとは相互に接続されており、導電性膜８ａａ，８ｂａは絶縁膜８ａｂ，８ｂｂよりも電気伝導度が非常に高い。そのため、ｎ+不純物領域７とｐ不純物領域３との間の絶縁性を維持しているのは、実質的に線状部分８０ａにおける導電性膜８ａａの側面上の絶縁膜８ａｂと、導電性膜８ｂａの側面上の絶縁膜８ｂｂである。なお図１６では、ｎ-半導体層２と、導電性膜８ａａと、それらの間に位置する絶縁膜８ａｂとで構成される静電容量をコンデンサ４８ａで等価的に表しており、導電性膜８ｂａと、ｐ不純物領域３と、それらの間に位置する絶縁膜８ｂｂとで構成される静電容量をコンデンサ４８ｂで等価的に表している。
【００８６】
従って、実施の形態１で説明したように、例えばｎ-半導体層２に６００Ｖの高電位が印加される場合、非常に厚い絶縁膜８ａｂ，８ｂｂが必要となる。ウェハプロセスの制約上、厚い絶縁膜８ａｂ，８ｂｂを形成しがたい場合には、高耐圧の半導体装置１００を実現することが困難になる。
【００８７】
そこで本実施の形態３では、ｐ不純物領域３とｎ+不純物領域７との間の絶縁性を向上することができる技術を提案する。
【００８８】
図１７は本実施の形態３に係る半導体装置の構造を示す平面図であって、図１８は図１７の矢視Ｇ−Ｇにおける断面図である。本実施の形態３に係る半導体装置は、上述の実施の形態１に係る半導体装置において、トレンチ分離構造８ａの線状部分８０ａを点線状に形成したものである。以下に具体的に説明する。なお図１７は、ゲート電極９以外のｎ-半導体層２よりも上方の構造（分離絶縁膜１０を含む）を省略したものである。
【００８９】
図１７，１８に示されるように、トレンチ分離構造８ａの線状部分８０ａでは、導電性膜８ａａが複数に分割されており、それらは互いに離れて設けられている。そして、導電性膜８ａａの表面のうち、ｎ-半導体層２及びｐ-半導体基板１に埋もれている表面を覆う絶縁膜８ａｂが、導電性膜８ａａごとに設けられている。また、互いに隣り合う絶縁膜８ａｂにおいては、一方の絶縁膜８ａｂの導電性膜８ａａとは反対側の側面と、それと対向する、他方の絶縁膜８ａｂの導電性膜８ａａとは反対側の側面とは、互いに所定距離ｄを成している。
【００９０】
このように本実施の形態３に係る半導体装置によれば、トレンチ分離構造８ａの線状部分８０ａは互いに離れた複数の導電性膜８ａａを含み、更に各導電性膜８ａａのｎ-半導体層２に埋もれている表面は絶縁膜８ａｂで覆われている。そのため、線状部分８０ａを通って流れやすい、ｎ+不純物領域７とｐ不純物領域３との間のリーク電流は、各導電性膜８ａａに設けられた絶縁膜８ａｂを通って流れるようになる。従って、実施の形態１に係る半導体装置１００のように線状部分８０ａの導電性膜８ａａが分割されていない場合よりも、かかるリーク電流が通過する絶縁膜８ａｂの個数が増大する。その結果、ｎ+不純物領域７とｐ不純物領域３との間のリーク電流の経路には、等価的には、上記コンデンサ４８ａ，４８ｂ以外に、直列に相互に接続された複数のコンデンサが存在することになる。従って、リーク電流が流れにくくなりｎ+不純物領域７とｐ不純物領域３との間の絶縁性が向上し、より高耐圧の半導体装置を実現しやすくなる。
【００９１】
本実施の形態３では、線状部分８０ａにおける互いに隣り合う絶縁膜８ａｂが距離ｄを成して相互に離れている。そのため、図１７に示されるように、ＭＯＳ電流４６の一部４６ａが、互いに隣り合う絶縁膜８ａｂ間の隙間を通って制御回路形成領域Ｃにおけるｎ-半導体層２にリークしてしまう。そのため、ｎＭＯＳトランジスタ１０３がオンした場合の電極１７とドレイン電極１４との電位差が減少してしまう。そこで、この電位差の減少が半導体装置の動作に影響をほとんど与えないようになるように、互いに隣り合う絶縁膜８ａｂの距離ｄの値を設定する。なお、制御回路形成領域Ｃにおけるｎ-半導体層２にリークする、ＭＯＳ電流４６の一部４６ａを以後「リーク電流４６ａ」と呼ぶ。
【００９２】
本実施の形態３では、実施の形態１に係るトレンチ分離構造８ａを部分的に点線状に形成したが、図１５に示される実施の形態２に係るトレンチ分離構造８ａ，８ｃ，８ｄをそれぞれ部分的に点線状にしても良い。図１９はこの場合の実施の形態３に係る半導体装置の構造を示す平面図である。
【００９３】
図１９に示されるように、トレンチ分離構造８ａは図１７に示されるトレンチ分離構造８ａと同様に点線状に形成されている。そして、トレンチ分離構造８ｃの線状部分８０ｃでは、導電性膜８ｃａが複数に分割されており、それらは互いに離れて設けられている。また、トレンチ分離構造８ｄの線状部分８０ｄでは、導電性膜８ｄａが複数に分割されており、それらは互いに離れて設けられている。
【００９４】
ここで線状部分８０ｃは、線状部分８０ａと同様に、ｐ不純物領域３からｎ+不純物領域７に近づく方向に延在している。そして、トレンチ分離構造８ｃはトレンチ分離領域Ｂにおけるｎ-半導体層２を間に挟んで互いに対向する２つの線状部分８０ｃを有している。また、線状部分８０ｄは、線状部分８０ａ，ｃと同様に、ｐ不純物領域３からｎ+不純物領域７に近づく方向に延在している。そして、トレンチ分離構造８ｄはトレンチ分離領域Ｂにおけるｎ-半導体層２を間に挟んで互いに対向する２つの線状部分８０ｄを有している。
【００９５】
トレンチ分離構造８ｃの線状部分８０ｃにおいては、導電性膜８ｃａの表面のうち、ｎ-半導体層２及びｐ-半導体基板１に埋もれている表面を覆う絶縁膜８ｃｂが、導電性膜８ｃａごとに設けられている。そして、互いに隣り合う絶縁膜８ｃｂにおいては、一方の絶縁膜８ｃｂの導電性膜８ｃａとは反対側の側面と、それと対向する、他方の絶縁膜８ｃｂの導電性膜８ｃａとは反対側の側面とは、互いに所定距離ｄを成している。
【００９６】
トレンチ分離構造８ｄの線状部分８０ｄにおいては、導電性膜８ｄａの表面のうち、ｎ-半導体層２及びｐ-半導体基板１に埋もれている表面を覆う絶縁膜８ｄｂが、導電性膜８ｄａごとに設けられている。そして、互いに隣り合う絶縁膜８ｄｂにおいては、一方の絶縁膜８ｄｂの導電性膜８ｄａとは反対側の側面と、それと対向する、他方の絶縁膜８ｄｂの導電性膜８ｄａとは反対側の側面とは、互いに所定距離ｄを成している。
【００９７】
このように、上述の実施の形態２に係る半導体装置において、トレンチ分離構造８ａ，８ｃ，８ｄの一部をそれぞれ点線状に形成することによって、リーク電流４６ａが減少する。これは、ＭＯＳ電流４６が制御回路形成領域Ｃにおけるｎ-半導体層２にリークするためには、絶縁膜８ａｂ間の隙間のみならず、絶縁膜８ｃｂ間の隙間と、絶縁膜８ｄｂ間の隙間とを通る必要があり、リーク電流４６ａの経路の抵抗値が増加するからである。従って、図１７に示される半導体装置よりも距離ｄの値を大きく設定することができ、距離ｄの設計自由度が向上する。
【００９８】
また、上述のようにトレンチ分離構造８ａ，８ｃ，８ｄの一部をそれぞれ点線状に形成する場合においては、図１９に示されるように、絶縁膜８ａｂ間の隙間の位置と、絶縁膜８ｃｂ間の隙間の位置とを、ソース領域５からｎ+不純物領域７に向かう方向に相互にずらして配置しても良い。更に、絶縁膜８ａｂ間の隙間の位置と、絶縁膜８ｄｂ間の隙間の位置とを、ソース領域５からｎ+不純物領域７に向かう方向に相互にずらして配置しても良い。この場合には、図１９に示されるように、リーク電流４６ａの経路が長くなり、そこでの抵抗値が増加するため、更にリーク電流４６ａが低減する。
【００９９】
実施の形態４．
図２０は本実施の形態４に係る半導体装置の構造を示す断面図であって、図１７の矢視Ｇ−Ｇに相当する位置での断面図である。図２０に示されるように、本実施の形態４に係る半導体装置は、上述の実施の形態３に係る半導体装置において、線状部分８０ａの互いに隣り合う導電性膜８ａａの間が絶縁膜８ａｂで埋められているものである。その他の構造は実施の形態３に係る半導体装置と同様のため、その説明は省略する。
【０１００】
このように、互いに離れて設けられた導電性膜８ａａの間を絶縁膜８ａｂで埋めることによって、実施の形態３に係る半導体装置よりもリーク電流４６ａを低減することができる。
【０１０１】
次に、図２０に示される構造の製造方法について説明する。図２１，２２はその製造方法を工程順に示す断面図である。なお、図２１，２２も図２０と同様に、図１７の矢視Ｇ−Ｇに相当する位置での断面図である。
【０１０２】
図２１に示されるように、ｐ-半導体基板１上にｎ-半導体層２を形成する。そして、互いに所定距離を成す複数のトレンチ８ａｃをｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてｎ-半導体層２内に形成する。このとき、互いに隣り合う２つのトレンチ８ａｃにおいて、一方のトレンチ８ａｃの側面と、それと対向する、他方のトレンチ８ａｃの側面との間の距離Ｄを、後の工程で形成される絶縁膜８ａｂの膜厚ｔ以下に設定する。
【０１０３】
次に図２２に示されるように、複数のトレンチ８ａｃのそれぞれの内壁を酸化して、各トレンチ８ａｃの内面に絶縁膜８ａｂを形成する。このとき、絶縁膜８ａｂの半分がトレンチ８ａｃによって露出するｎ-半導体層２及びｐ-半導体基板１の内面上に形成され、残りの半分がその内部に形成される。そして、互いに隣り合うトレンチ８ａｃ間の距離Ｄは、絶縁膜８ａｂの膜厚ｔ以下に設定されているため、互いに隣り合うトレンチ８ａｃの内面に形成された絶縁膜８ａｂは相互に接触することになる。なお、図２２では絶縁膜８ａｂを形成する前のトレンチ８ａｃの内面を破線で示している。
【０１０４】
次に各トレンチ８ａｃを充填する導電性膜８ａａを形成する。これにより、図２０に示される構造が得られる。
【０１０５】
このように、トレンチ８ａｃ間の距離Ｄを絶縁膜８ａｂの膜厚ｔ以下に設定することによって、互いに隣り合う導電性膜８ａａの間が絶縁膜８ａｂで埋められるようになる。従って、リーク電流４６ａを低減することができる。
【０１０６】
実施の形態５．
上述の実施の形態３に係る半導体装置のように、線状部分８０ａの絶縁膜８ａｂ間に隙間が生じていると、その距離ｄの値が大きくなるにつれて、リーク電流４６ａが大きくなる。図２３はこの様子を示す図である。従って、リーク電流４６ａを測定し、トレンチ分離構造８ａにおける線状部分８０ａに対する製造プロセスの評価を行う必要がある。しかしながら、リーク電流４６ａのみを直接測定することは困難である。
【０１０７】
そこで、本実施の形態５では、図２４に示されるような複数のテスト構造５３を実施の形態３に係る半導体装置に設けて、かかるテスト構造５３を利用してトレンチ分離構造８ａにおける線状部分８０ａの製造プロセスを評価する方法を提案する。
【０１０８】
まずテスト構造５３について詳細に説明する。図２４に示されるように、実施の形態３に係る半導体装置に設けられた複数のテスト構造５３のそれぞれは、トレンチ分離構造６８ａ，６８ｂと、電極パッド６９ａ，６９ｂとを備えている。トレンチ分離構造６８ｂは、ｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてｎ-半導体層２内部に設けられている。そして、トレンチ分離構造６８ｂはｎ-半導体層２の一部を取り囲んでおり、ｎ-半導体層２内に領域Ｍを区分している。
【０１０９】
トレンチ分離構造６８ｂは、互いに離れて設けられ、領域Ｍの周縁に沿って並ぶ複数の導電性膜６８ｂａを有している。各導電性膜６８ｂａは、トレンチ分離構造８ａの導電性膜８ａａと同様に、ｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてｎ-半導体層２内部に設けられている。そして、トレンチ分離構造６８ｂには、導電性膜６８ｂａの表面のうち、ｎ-半導体層２及びｐ-半導体基板１に埋もれている表面を覆う絶縁膜６８ｂｂが、各導電性膜６８ｂａごとに設けられており、絶縁膜６８ｂｂは互いに離れている。
【０１１０】
複数のテスト構造５３の間では、互いに隣り合う絶縁膜６８ｂｂ間の隙間の大きさは互いに異なっている。言い換えれば、複数のテスト構造５３の互いに隣り合う絶縁膜６８ｂｂにおいては、一方の絶縁膜６８ｂｂの導電性膜６８ｂａとは反対側の側面と、それと対向する、他方の絶縁膜６８ｂｂの導電性膜６８ｂａとは反対側の側面との間の距離ｄ１は相互に異なっている。図２４では、２つのテスト構造５３が示されているが、その上方に示されているテスト構造５３における距離ｄ１は、下方に示されているテスト構造５３における距離ｄ１よりも小さく設定されている。
【０１１１】
トレンチ分離構造６８ａは、ｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてｎ-半導体層２内部に設けられており、トレンチ分離構造６８ｂを取り囲んでいる。トレンチ分離構造６８ａは、導電性膜６８ａａと絶縁膜６８ａｂとから成る。導電性膜６８ａａは、トレンチ分離構造６８ｂの導電性膜６８ｂａと同様に、ｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてｎ-半導体層２内部に設けられている。絶縁膜６８ａｂは、導電性膜６８ａａの表面のうち、ｎ-半導体層２及びｐ-半導体基板１に埋もれている表面を覆っている。
【０１１２】
領域Ｍにおけるｎ-半導体層２の上面には電極パッド６９ａが設けられている。そして、トレンチ分離構造６８ａ，６８ｂの間のｎ-半導体層２の上面には電極パッド６９ｂが設けられている。
【０１１３】
各導電性膜６８ａａ，６８ｂａは例えばポリシリコンから成り、各絶縁膜６８ａｂ，６８ｂｂは例えばシリコン酸化膜から成る。また、各電極パッド６９ａ，６９ｂは例えばアルミニウムから成る。
【０１１４】
図２４に示される複数のテスト構造５３は、例えば、ウェハ状態のｐ-半導体基板１の端部の上方に形成され、その上には絶縁膜１８，４０は設けられない。そして、テスト構造５３のトレンチ分離構造６８ａ，６８ｂはトレンチ分離構造８ａと同時に形成される。
【０１１５】
テスト構造５３はトレンチ分離構造８ａの線状部分８０ａの製造プロセスを評価する際のモニタとして利用されるため、そのトレンチ分離構造６８ｂと線状部分８０ａとは同じ製造条件で形成される。更に、トレンチ分離構造６８ｂの導電性膜６８ｂａと、線状部分８０ａの導電性膜８ａａとは互いに同じ形状で形成され、トレンチ分離構造６８ｂの絶縁膜６８ｂｂと、線状部分８０ａの絶縁膜８ａｂとの膜厚も互いに同じに設定される。
【０１１６】
本実施の形態４では、上記テスト構造５３を例えば３つ準備する。そして、テスト構造５３のうちの一つについては、トレンチ分離構造６８ｂの絶縁膜６８ｂｂ間の距離ｄ１を、線状部分８０ａの絶縁膜８ａｂ間の距離ｄに一致させる。そして、距離ｄ１が線状部分８０ａにおける距離ｄよりも大きい値に設定されるテスト構造５３と、小さい値に設定されるテスト構造５３とを準備する。以後、距離ｄ１が線状部分８０ａにおける距離ｄと同じ値に設定されるテスト構造５３を「テスト構造５３ａ」、距離ｄよりも大きい値に設定されるテスト構造５３を「テスト構造５３ｂ」、距離ｄよりも小さい値に設定されるテスト構造５３を「テスト構造５３ｃ」とそれぞれ呼ぶ。
【０１１７】
次に上記テスト構造５３を用いた、トレンチ分離構造８ａの線状部分８０ａの製造プロセスの評価方法について説明する。図２５はテスト構造５３を用いた線状部分８０ａの製造プロセスの評価方法を示すフローチャートである。なお、線状部分８０ａに対する製造プロセスの評価は、例えばウェハ状態のｐ-半導体基板１を用いて行われる。
【０１１８】
図２５に示されるように、ステップｓ１において、複数のテスト構造５３のそれぞれについて、領域Ｍにおけるｎ-半導体層２と、トレンチ分離構造６８ｂに対して領域Ｍとは反対側のｎ-半導体層２との間のリーク電流５４を測定する。具体的には、各テスト構造５３ａ〜５３ｂにおいて、例えば電極パッド６９ａ，６９ｂにそれぞれ電位ＶＢ及び接地電位ＧＮＤを与えて、電極パッド６９ａ，６９ｂ間の電流を測定する。
【０１１９】
次に、ステップｓ２において、ステップｓ１で測定したリーク電流５４を用いて、トレンチ分離構造８ａの線状部分８０ａの製造プロセスを評価する。以下に評価方法の具体例について説明する。
【０１２０】
まず、ステップｓ１で測定したテスト構造５３ａのリーク電流５４が、予め設定されている、ｎＭＯＳトランジスタ１０３のリーク電流４６ａの規格範囲ｒｅｆ内にあるかどうかを確認する。ここで、規格範囲ｒｅｆとはリーク電流４６ａの許容範囲であって、リーク電流４６ａがこの規格範囲ｒｅｆ内にあれば、ｎＭＯＳトランジスタ１０３がオンした場合における電極１７とドレイン電極１４との間の電位差が、リーク電流４６ａによって減少したとしても、この減少が半導体装置の動作に実質的に影響を与えることはない。
【０１２１】
テスト構造５３ａのトレンチ分離構造６８ｂは、トレンチ分離構造８ａの線状部分８０ａと同じ製造条件等で形成されており、更にその距離ｄ１は、線状部分８０ａにおける距離ｄと同じ値に設定されている。そのため、テスト構造５３ａにおけるリーク電流５４が規格範囲ｒｅｆ内にあれば、ｎＭＯＳトランジスタ１０３のリーク電流４６ａも規格範囲ｒｅｆ内にあると間接的に判断でき、一応は半導体装置を良品として取り扱うことができる。
【０１２２】
しかしながら、線状部分８０ａの製造プロセスに何らかの問題があるにも関わらず、偶然にリーク電流４６ａが規格範囲ｒｅｆ内にあるという場合も考えられる。そこで、テスト構造５３ａのリーク電流５４が規格範囲ｒｅｆ内にある場合には、テスト構造５３ａのリーク電流５４と、テスト構造５３ｂあるいはテスト構造５３ｃのリーク電流５４とを比較する。
【０１２３】
テスト構造５３ｂにおける距離ｄ１は、テスト構造５３ａにおけるそれよりも大きく設定されているため、設計上は、テスト構造５３ｂのリーク電流５４は、テスト構造５３ａのリーク電流５４よりも大きくなる。また、テスト構造５３ｃにおける距離ｄ１は、テスト構造５３ａにおけるそれよりも小さく設定されているため、設計上は、テスト構造５３ｃのリーク電流５４は、テスト構造５３ａのリーク電流５４よりも小さくなる。
【０１２４】
また、テスト構造５３ｂ，５３ｃのトレンチ分離構造６８ｂは、トレンチ分離構造８ａの線状部分８０ａと同じ製造条件等で形成されている。従って、テスト構造５３ａにおけるリーク電流５４の実測値と、テスト構造５３ｂあるいはテスト構造５３ｃにおけるそれとを相互に比較し、ほとんど変らない場合等には、線状部分８０ａの製造プロセスに問題があると評価できる。そして、この評価結果に基いて線状部分８０ａの製造条件等を見直す。
【０１２５】
一方、テスト構造５３ａのリーク電流５４が規格範囲ｒｅｆ外にある場合には、ｎＭＯＳトランジスタ１０３のリーク電流４６ａも規格範囲ｒｅｆ外にあると判断できるため、半導体装置を不良であると判断できる。しかしながら、テスト構造５３ａのリーク電流５４だけでは、線状部分８０ａのどの部分で不良が発生しているのかを全く評価できない。
【０１２６】
そこで、テスト構造５３ａのリーク電流５４が規格範囲ｒｅｆ外にある場合にも、テスト構造５３ａのリーク電流５４と、テスト構造５３ｂあるいはテスト構造５３ｃのリーク電流５４とを比較する。
【０１２７】
例えば、テスト構造５３ａのリーク電流５４が規格範囲ｒｅｆの下限よりも小さい場合に、テスト構造５３ｂにおけるリーク電流５４の実測値が、テスト構造５３ａにおけるそれよりも大きく、テスト構造５３ｃにおけるリーク電流５４の実測値が、テスト構造５３ａにおけるそれとほとんど変らないときには、線状部分８０ａの絶縁膜８ａｂ間に隙間が生じていないと推定することができる。このように、本来生じるはずの隙間ができていないということは、線状部分８０ａの製造プロセスに何らかの問題があると評価できる。従って、この評価結果を用いて、線状部分８０ａの製造条件等を見直すことができる。
【０１２８】
このように、ＭＯＳ電流４６のリーク電流４６ａが直接測定することが困難である場合であっても、距離ｄ１が相互に異なる複数のテスト構造５３をモニタとして設けることによって、トレンチ分離構造８ａにおける線状部分８０ａの製造プロセスを評価することができる。
【０１２９】
実施の形態６．
図２６は本発明の実施の形態６に係る半導体装置の構造を示す断面図であって、図２７はその平面図を示している。また、図２８は図２７の矢視Ｉ−Ｉにおける断面図である。図２６は図２の矢視Ｄ−Ｄに相当する位置での断面図であって、図２７ではゲート電極９以外のｎ-半導体層２よりも上方の構造（分離絶縁膜１０を含む）を省略している。また、図２７の矢視Ｈ−Ｈにおける断面構造が図２６の左側半分に示されている。
【０１３０】
本実施の形態６に係る半導体装置は、上述の実施の形態３に係る半導体装置において、ｐ不純物領域５５を更に備えるものである。
【０１３１】
図２６〜２８に示されるように、ｐ不純物領域５５は、ＲＥＳＵＲＦ分離領域Ａ内のｎ-半導体層２の上面内に設けられており、トレンチ分離領域Ｂの周縁に沿って延在している。そしてｐ不純物領域５５は、トレンチ分離構造８ａの絶縁膜８ａｂのうち、ｎ-半導体層２の上面から露出している部分以外を取り囲んでおり、ｐ不純物領域３と接続されている。
【０１３２】
トレンチ分離構造８ａの線状部分８０ａにおいては、ｐ不純物領域５５は、複数の絶縁膜８ａｂのそれぞれを取り囲んでおり、互い隣り合う絶縁膜８ａｂの間はｐ不純物領域５５で埋められている。
【０１３３】
なお、本実施の形態６に係る半導体装置では、トレンチ分離構造２１の絶縁膜２１ｂのうち、ｎ-半導体層２の上面から露出している部分以外を取り囲むｐ不純物領域５５も設けられている。
【０１３４】
このように、本実施の形態６に係る半導体装置では、線状部分８０ａにおける絶縁膜８ａｂの間はｐ不純物領域５５で埋められているため、実施の形態３に係る半導体装置よりもリーク電流４６ａを減少することができる。
【０１３５】
次に、ｐ不純物領域５５の形成方法について説明する。図２９，３０はｐ不純物領域５５の形成方法を示す断面図であって、図２７の矢視Ｉ−Ｉに相当する位置での断面図である。
【０１３６】
まず図２９に示されるように、ｐ-半導体基板１上にｎ-半導体層２を形成する。そして、互いに所定距離を成す複数のトレンチ８ａｃをｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてｎ-半導体層２内に形成する。そして、ｎ-半導体層２の上面上にレジスト６０を形成する。
【０１３７】
次に、複数のトレンチ８ａｃのそれぞれの内壁に対して、ｐ型の不純物ＩＭをイオン注入で導入する。このとき、ｎ-半導体層２の上面に垂直な方向に対して斜めの方向から、不純物ＩＭのイオン注入が行われる。その後、レジスト６０を除去する。
【０１３８】
次に図３０に示されるように、各トレンチ８ａｃの内壁と、ｎ-半導体層２の上面を酸化して、各トレンチ８ａｃの内面及びｎ-半導体層２の上面に絶縁膜材料８ａｄを形成する。そして各トレンチ８ａｃを充填する導電性材料８ａｅを絶縁膜材料８ａｄ上に形成する。
【０１３９】
次にトレンチ８ａｃよりも上方の絶縁膜材料８ａｄ及び導電性材料８ａｅを除去して、高温ドライブ工程を実行する。これにより、各トレンチ８ａｃの内面に絶縁膜８ａｂが形成され、同時に各トレンチ８ａｃを充填する導電性膜８ａａが形成される。更に、不純物ＩＭが拡散してｐ不純物領域５５が完成し、図２８に示される構造が得られる。
【０１４０】
このように、トレンチ分離構造８ａの線状部分８０ａを形成する際にｐ不純物領域５５も形成しているため、ｐ不純物領域５５を形成した後に線状部分８０ａを形成する場合よりも、半導体装置の製造時間を短縮することができる。
【０１４１】
なお、電極１７及びｐ-半導体基板１にそれぞれ電位ＶＢ及び接地電位ＧＮＤを印加した場合に、ｐ不純物領域５５とｎ-半導体層２とで形成されるＰＮ接合には逆電圧が印加されるが、この場合に、ｐ不純物領域５５の全領域が空乏化することが望ましい。ｐ不純物領域５５の全領域が空乏化しない場合には、ｐ不純物領域５５に電界が集中し、耐圧低下を引き起こすことがあるからである。
【０１４２】
以下に、ｐ不純物領域５５の全領域が空乏化する条件について説明する。
【０１４３】
上述のようにｐ不純物領域５５は、複数のトレンチ８ａｃのそれぞれの内壁に対して不純物ＩＭをイオン注入し、その後、不純物ＩＭを熱拡散することによって形成している。このときのｐ不純物領域５５における、トレンチ８ａｃの内面に対して垂直な方向の拡散深さをｄｍ、ｐ不純物領域５５の不純物濃度の平均値をＮとすると、拡散深さｄｍと、不純物濃度の平均値Ｎとが以下の式（１）を満足するようにそれぞれの値を設定する。
【０１４４】
【数１】
これにより、ｐ不純物領域５５のうち、線状部分８０ａの絶縁膜８ａｂ間を充填する部分以外が空乏化する。なお式（１）は、特許文献２及び非特許文献１に記載されているＲＥＳＵＲＦ条件である。
【０１４６】
更に、トレンチ分離構造８ａが延在している方向に対して垂直な方向におけるトレンチ８ａｃの幅をＷとすると、幅Ｗと、拡散深さｄｍと、不純物濃度の平均値Ｎとが以下の式（２），（３）を満足するようにそれぞれの値を設定する。
【０１４７】
【数２】
これにより、ｐ不純物領域５５のうち、線状部分８０ａの絶縁膜８ａｂ間を充填する部分が空乏化する。なお、互いに隣り合うトレンチ８ａｃの間の距離Ｄを、拡散深さｄｍの２倍よりも小さい値に設定することによって、一方のトレンチ８ａｃの内壁に形成されたｐ不純物領域５５と、他方のトレンチ８ａｃの内壁に形成されたｐ不純物領域５５とが相互に接続される。
【０１４９】
実施の形態７．
図３１は本発明の実施の形態７に係る半導体装置の構造を示す平面図である。図３２は図３１のトレンチ分離領域Ｂ，Ｊの付近を拡大して示す平面図である。図３３は図３２の矢視Ｋ−Ｋにおける断面図である。なお図３１では、説明の便宜上、図３３のｎ-半導体層２よりも上方の構造（分離絶縁膜１０を含む）を省略している。また図３２では、説明の便宜上、ゲート電極９，６９以外の図３３のｎ-半導体層２よりも上方の構造（分離絶縁膜１０を含む）を省略している。
【０１５０】
本実施の形態７に係る半導体装置は、上述の実施の形態１に係る半導体装置１００において、基本的には、トレンチ分離構造８ｅを更に備え、ＲＥＳＵＲＦ分離領域Ａ内にｎＭＯＳトランジスタ１０４を設けたものである。
【０１５１】
図３１〜３３に示されるように、ｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてＲＥＳＵＲＦ分離領域Ａ内のｎ-半導体層２内にトレンチ分離構造８ｅが設けられている。トレンチ分離構造８ｅはｐ不純物領域３と接続されており、ｐ不純物領域３とともにＲＥＳＵＲＦ分離領域Ａ内のｎ-半導体層２の一部を取り囲んでいる。これにより、ｐ不純物領域３及びトレンチ分離構造８ｅでもって、ＭＯＳトランジスタ１０４が配置されるトレンチ分離領域ＪがＲＥＳＵＲＦ分離領域Ａ内のｎ-半導体層２に区分されている。
【０１５２】
トレンチ分離構造８ｅはトレンチ分離構造８ｂに連結されている。トレンチ分離構造８ｅは導電性膜８ｅａと絶縁膜８ｅｂとから成る。導電性膜８ｅａは、例えばポリシリコンから成り、トレンチ分離構造８ｂの導電性膜８ｂａに連結されている。そして、導電性膜８ｅａはｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてｎ-半導体層２内部に設けられている。
【０１５３】
トレンチ分離構造８ｅの絶縁膜８ｅｂは、導電性膜８ｅａの表面のうち、ｎ-半導体層２及びｐ-半導体基板１に埋もれている表面を覆っている。絶縁膜８ｅｂは例えばシリコン酸化膜から成り、トレンチ分離構造８ｂの絶縁膜８ｂｂに連結されている。
【０１５４】
トレンチ分離領域Ｊ内のｎ-半導体層２の上面内には、ｎ+不純物領域６７が設けられている。ｎ+不純物領域６７とｐ不純物領域３との間のｎ-半導体層２の上面内にはｐ+不純物領域６６が設けられている。ｐ+不純物領域６６の上面内には、ｎ+不純物領域であるｎＭＯＳトランジスタ１０４のソース領域６５が設けられている。ｐ+不純物領域６６とｎ+不純物領域６７との間のｎ-半導体層２と、ｎ+不純物領域６７とはｎＭＯＳトランジスタ１０４のドレイン領域として機能する。ｎ+不純物領域６７の下方におけるｎ-半導体層２とｐ-半導体基板１との界面には選択的にｎ+埋め込み不純物領域６４が設けられている。
【０１５５】
ｐ+不純物領域６６とｎ+不純物領域６７との間のｎ-半導体層２の上には分離絶縁膜１０を介して、ＭＯＳトランジスタ１０４のゲート電極６９と、フィールドプレート１２ａ，１２ｂ，７２ｃとが設けられている。ゲート電極６９及びフィールドプレート１２ａ，１２ｂ，７２ｃは、ｐ+不純物領域６６からｎ+不純物領域６７へと向かう方向に沿って順に配置されている。
【０１５６】
ゲート電極６９はｐ不純物領域６６の端部を接触することなく覆っており、ゲート電位が与えられる。フィールドプレート７２ｃはｎ+不純物領域６７の端部に接触している。フィールドプレート１２ａ，１２ｂは、ゲート電極６９とフィールドプレート７２ｃとの間に介在してこれらと静電結合することにより、ｎＭＭＯＳトランジスタ１０４のソースとドレインとの間の電位差に基づくｎ-半導体層２の上面での電界を緩和する機能を果たす。
【０１５７】
トレンチ分離構造８ｅの上には、分離絶縁膜１０を介してフィールドプレート７３が設けられている。フィールドプレート７３は、ｎ+不純物領域６７の端部と接触している。ゲート電極６９及びフィールドプレート７２ｃ，７３は、例えばポリシリコンから成る。トレンチ分離構造８ｅの上面は分離絶縁膜１０で覆われている。
【０１５８】
絶縁膜１８は、ゲート電極６９及びフィールドプレート７２ｃ，７３をも覆っている。ｐ+不純物領域６６とソース領域６５とに接触するＭＯＳトランジスタ１０４のソース電極６１と、ｎ+不純物領域６７に接触するＭＯＳトランジスタ１０４のドレイン電極７４とは、それぞれ絶縁膜１８を貫通して設けらている。
【０１５９】
制御回路形成領域Ｃのｎ-半導体層２の上面内には、抵抗１０７として機能するｐ+不純物領域（図示せず）が設けられており、かかるｐ+不純物領域とドレイン電極７４とは配線７５で相互に接続されている。配線７５は例えばアルミニウムから成り、フィールドプレート７３の上方に位置している。
【０１６０】
ソース電極６１及びドレイン電極７４は、例えばアルミニウムから成る。図３３では、図面の煩雑さを避けるために、ＭＯＳトランジスタ１０４のゲート絶縁膜を絶縁膜１８に含めて示している。絶縁膜４０は、ソース電極６１及びドレイン電極７４をも覆っている。
【０１６１】
なお図示していないが、本実施の形態７では、上述のＩ／Ｆ回路１０１及びパルス発生回路１０２が、ＲＥＳＵＲＦ分離領域Ａ外のｎ-半導体層２に形成されている。その他の構造は実施の形態１に係る半導体装置１００と同じであるため、その説明は省略する。
【０１６２】
制御回路形成領域Ｃにおけるｎ-半導体層２及びｐ-半導体基板１にそれぞれ電位ＶＢ及び接地電位ＧＮＤが与えられると、トレンチ分離領域Ｂと同様に、トレンチ分離領域Ｊにおいても、ｐ不純物領域３とｎ+埋め込み不純物領域６４との間のｎ-半導体層２にはほぼ全域に空乏層が形成される。これにより、高耐圧のｎＭＯＳトランジスタ１０４を実現している。
【０１６３】
このように、本実施の形態７に係る半導体装置では、ＲＥＳＵＲＦ分離領域Ａ内に、ｎＭＯＳトランジスタ１０３だけではなく、ｎＭＯＳトランジスタ１０４をも配置しているため、実施の形態１に係る半導体装置よりも装置の微細化が可能になる。
【０１６４】
なお、トレンチ分離構造８ｅはトレンチ分離構造８ａと同じ方法で形成される。また、トレンチ分離構造８ａの場合と同様の理由から、トレンチ分離構造８ｅは必ずしもｐ-半導体基板１まで到達している必要は無く、少なくともｎ-半導体層２とｐ-半導体基板１との界面付近にまで達していればよい。
【０１６５】
実施の形態８．
図３４は本発明の実施の形態８に係る半導体装置の構造を示す平面図であって、図３５は図３４の矢視Ｌ−Ｌにおける断面図である。図３４はトレンチ分離領域Ｂの付近を拡大して示す平面図である。また図３４では、ゲート電極９以外のｎ-半導体層２より上方の構造（分離絶縁膜１０を含む）を省略しており、図３５では絶縁膜１８，４０の記載を省略している。
【０１６６】
上述の実施の形態３に係る半導体装置では、フィールドプレート１２ａ，１２ｂは周囲から絶縁された浮遊電極であったが、本実施の形態８に係る半導体装置では、フィールドプレート１２ａ，１２ｂのそれぞれを、トレンチ分離構造８ａの線状部分８０ａにおける導電性膜８ａａと接続させている。
【０１６７】
図３４，３５に示されるように、線状部分８０ａにおける各導電性膜８ａａはｎ-半導体層２の上面から露出しており、その上には分離絶縁膜１０が形成されていない。そして、ｐ不純物領域３とｎ + 埋め込み不純物領域４との間のｎ-半導体層２の上に、分離絶縁膜１０を介して設けられたフィールドプレート１２ａは、線状部分８０ａの導電性膜８ａａに接続されている。また、フィールドプレート１２ａと同様に、ｐ不純物領域３と埋め込み不純物領域４との間のｎ-半導体層２の上に分離絶縁膜１０を介して設けられたフィールドプレート１２ｂは、線状部分８０ａにおけるフィールドプレート１２ａとは異なる導電性膜８ａａに接続されている。
【０１６８】
ここで、導電性膜８ａａは周囲から絶縁されてるため浮遊状態であるが、導電性膜８ａａと、接地電位ＧＮＤが印加されるｐ不純物領域３から延びてくる空乏層とは容量的に相互に結合するため、導電性膜８ａａの電位は、ｐ不純物領域３から離れるにつれて段階的に上昇する。そして、その電位はｎ-半導体層２の電位が強く影響するため、変動しにくくほぼ一定である。
【０１６９】
また、絶縁膜４０の上にはそれを覆うモールド樹脂（図示せず）が形成されるが、当該モールド樹脂での分極電荷の影響によってｎ-半導体層２での空乏層の延びが阻害されることがある。
【０１７０】
本実施の形態８に係る半導体装置では、フィールドプレート１２ａ，１２ｂは、トレンチ分離構造８ａにおける線状部分８０ａの導電性膜８ａａに接続されているため、フィールドプレート１２ａ，１２ｂの電位が安定する。従って、フィールドプレート１２ａ，１２ｂの下方のｎ-半導体層２の上面付近の電位も安定する。その結果、絶縁膜４０を覆って設けられるモールド樹脂での分極電荷の影響を低減することができ、耐圧低下を防止することができる。
【０１７１】
次に、本実施の形態８に係るフィールドプレート１２ａ，１２ｂの形成方法について説明する。図３６〜４０はフィールドプレート１２ａ，１２ｂの形成方法を示す断面図であって、図３４の矢視Ｌ−Ｌに相当する位置での断面図である。
【０１７２】
図３６に示されるように、ｐ-半導体基板１上にｎ-半導体層２を形成する。そして、互いに所定距離を成す複数のトレンチ８ａｃをｎ-半導体層２内及びｐ-半導体基板１内に形成する。
【０１７３】
次に、各トレンチ８ａｃの内壁を酸化して、図３７に示されるように、各トレンチ８ａｃの内面に絶縁膜８ａｂを形成する。そして、図３８に示されるように、ｎ-半導体層２の上面に分離絶縁膜１０を形成する。
【０１７４】
次に図３９に示されるように、各トレンチ８ａｃを充填する導電性材料８２を分離絶縁膜１０上に形成する。導電性材料８２は例えばポリシリコンから成る。そして、所定の開口パターンを有するレジスト８１を導電性材料８２上に形成する。
【０１７５】
次に、レジスト８１をマスクに用いて、導電性材料８２をパターンニングする。これにより、図４０に示されるように、線状部分８０ａの導電性膜８ａａと、フィールドプレート１２ａ，１２ｂとが同時に形成される。
【０１７６】
このように、本実施の形態８では、フィールドプレート１２ａ，１２ｂと線状部分８０ａの導電性膜８ａａとが同時に形成される。従って、フィールドプレート１２ａ，１２ｂと、線状部分８０ａにおける導電性膜８ａａとが別々の工程で形成される場合よりも、半導体装置の製造時間が短縮できる。
【０１７７】
【発明の効果】
この発明の半導体装置によれば、ＭＯＳトランジスタは、第１不純物領域とトレンチ分離構造によって区分されたトレンチ分離領域内に形成されているため、ＭＯＳトランジスタのソースとドレインとの間の電流が、半導体素子が形成されている半導体層にリークすることを抑制することができる。
【０１７８】
更に、ドレイン電極と接続される第２不純物領域の下方には、半導体層よりも高濃度の埋め込み不純物領域が形成されているため、ドレイン電極に高電位が印加された場合のサージ耐圧が向上する。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置の構成を示すブロック図である。
【図２】 本発明の実施の形態１に係る半導体装置の構造を示す平面図である。
【図３】 本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図４】 本発明の実施の形態１に係る半導体装置の構造を示す平面図である。
【図５】 本発明の実施の形態１に係るトレンチ分離構造の製造方法を示す断面図である。
【図６】 本発明の実施の形態１に係るトレンチ分離構造の製造方法を示す断面図である。
【図７】 本発明の実施の形態１に係るトレンチ分離構造の製造方法を示す断面図である。
【図８】 本発明の実施の形態１に係るトレンチ分離構造の製造方法を示す断面図である。
【図９】 本発明の実施の形態１に係るトレンチ分離構造を示す断面図である。
【図１０】 本発明の実施の形態１に係るトレンチ分離構造を示す断面図である。
【図１１】 本発明の実施の形態１に係るトレンチ分離構造を示す断面図である。
【図１２】 本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図１３】 本発明の実施の形態１に係る半導体装置の構造を示す平面図である。
【図１４】 本発明の実施の形態２に係る半導体装置の構造を示す断面図である。
【図１５】 本発明の実施の形態２に係る半導体装置の構造を示す平面図である。
【図１６】 本発明の実施の形態１に係る半導体装置の構造を示す平面図である。
【図１７】 本発明の実施の形態３に係る半導体装置の構造を示す平面図である。
【図１８】 本発明の実施の形態３に係る半導体装置の構造を示す断面図である。
【図１９】 本発明の実施の形態３に係る半導体装置の構造を示す断面図である。
【図２０】 本発明の実施の形態４に係るトレンチ分離構造８ａを示す断面図である。
【図２１】 本発明の実施の形態４に係るトレンチ分離構造８ａの製造方法を示す断面図である。
【図２２】 本発明の実施の形態４に係るトレンチ分離構造８ａの製造方法を示す断面図である。
【図２３】 トレンチ分離構造の絶縁膜間の距離とリーク電流との関係を示すグラフである。
【図２４】 本発明の実施の形態５に係るテスト構造５３を示す平面図である。
【図２５】 本発明の実施の形態５に係る製造プロセス評価方法を示すフローチャートである。
【図２６】 本発明の実施の形態６に係る半導体装置の構造を示す断面図である。
【図２７】 本発明の実施の形態６に係る半導体装置の構造を示す平面図である。
【図２８】 本発明の実施の形態６に係る半導体装置の構造を示す断面図である。
【図２９】 本発明の実施の形態６に係る半導体装置の製造方法を示す断面図である。
【図３０】 本発明の実施の形態６に係る半導体装置の製造方法を示す断面図である。
【図３１】 本発明の実施の形態７に係る半導体装置の構造を示す平面図である。
【図３２】 本発明の実施の形態７に係る半導体装置の構造を示す平面図である。
【図３３】 本発明の実施の形態７に係る半導体装置の構造を示す断面図である。
【図３４】 本発明の実施の形態８に係る半導体装置の構造を示す平面図である。
【図３５】 本発明の実施の形態８に係る半導体装置の構造を示す断面図である。
【図３６】 本発明の実施の形態８に係る半導体装置の製造方法を示す断面図である。
【図３７】 本発明の実施の形態８に係る半導体装置の製造方法を示す断面図である。
【図３８】 本発明の実施の形態８に係る半導体装置の製造方法を示す断面図である。
【図３９】 本発明の実施の形態８に係る半導体装置の製造方法を示す断面図である。
【図４０】 本発明の実施の形態８に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
１ 半導体基板、２ ｎ-半導体層、３，５５ ｐ不純物領域、４ ｎ+埋め込み不純物領域、５ ソース領域、６ ｐ+不純物領域、７ ｎ+不純物領域、８ａ，８ｃ〜８ｅ，６８ｂ トレンチ分離構造、８ａａ，８ｃａ，８ｄａ，６８ｂａ導電性膜、８ａｂ，８ｃｂ，８ｄｂ，６８ｂｂ 絶縁膜、１０ 分離絶縁膜、１２ａ，１２ｂ，１３ フィールドプレート、１４ ドレイン電極、１５ 配線、５３ テスト構造、５４ リーク電流、８０ａ 線状部分、８２ 導電性材料、１００ 半導体装置、１０３，１０４ ｎＭＯＳトランジスタ、Ａ ＲＥＳＵＲＦ分離領域、Ｂ，Ｊ トレンチ分離領域、Ｃ 制御回路形成領域、ＩＭ 不純物、Ｍ 領域。
Claims (15)
- 第１導電型の半導体基板と、
前記半導体基板上に設けられた第２導電型の半導体層と、
前記半導体層の上面から前記半導体基板との界面にかけて前記半導体層内部に設けられ、ＲＥＳＵＲＦ分離領域を区分する前記第１導電型の第１不純物領域と、
前記半導体層の上面から少なくとも前記半導体基板との界面付近にかけて前記ＲＥＳＵＲＦ分離領域内の前記半導体層内部に設けられ、前記ＲＥＳＵＲＦ分離領域の一部をトレンチ分離領域として前記第１不純物領域の一部とともに取り囲むように前記第１不純物領域に接続された第１のトレンチ分離構造と、
前記ＲＥＳＵＲＦ分離領域内であって、かつ前記トレンチ分離領域外の前記半導体層に設けられた半導体素子と、
第１のＭＯＳトランジスタと
を備え、
前記第１のＭＯＳトランジスタは、
前記トレンチ分離領域内の前記半導体層の上面内に設けられた、ドレイン電極との接続のための前記第２導電型の第２不純物領域と、
前記第１不純物領域と前記第２不純物領域との間の前記半導体層の上面内に設けられた前記第１導電型の第３不純物領域と、
前記第３不純物領域の上面内に設けられた前記第２導電型の第１のソース領域と
を有し、
前記第２不純物領域の下方において前記半導体層と前記半導体基板との界面に設けられた、前記半導体層よりも高濃度の前記第２導電型の埋め込み不純物領域を更に備える、半導体装置。 - 前記半導体層の上面から少なくとも前記半導体基板との界面付近にかけて、前記第１のトレンチ分離構造と所定距離を成して前記ＲＥＳＵＲＦ分離領域内の前記半導体層内部に第１不純物領域と接続して設けられ、前記第１不純物領域及び前記第１のトレンチ分離構造とともに前記ＲＥＳＵＲＦ分離領域の前記一部を取り囲む第２のトレンチ分離構造を更に備える、請求項１に記載の半導体装置。
- 前記第１のトレンチ分離構造は、
前記第１不純物領域から前記第２不純物領域に近づく方向に延在する線状部分を含み、
前記線状部分は、
前記ＲＥＳＵＲＦ分離領域内の前記半導体層内部に互いに離れて設けられ、前記線状部分が延在する方向に並ぶ複数の導電性膜と、
複数の前記導電性膜のそれぞれにおける前記半導体層に埋もれている表面を覆う絶縁膜と
を有する、請求項１に記載の半導体装置。 - 互いに隣り合う前記導電性膜の間は前記絶縁膜で埋められている、請求項３に記載の半導体装置。
- 前記第１，２のトレンチ分離構造のそれぞれは、
前記第１不純物領域から前記第２不純物領域に近づく方向に延在する線状部分を含み、
前記第１，２のトレンチ分離構造の前記線状部分のそれぞれは、
前記ＲＥＳＵＲＦ分離領域内の前記半導体層内部に互いに離れて設けられ、前記線状部分が延在する方向に並ぶ複数の導電性膜と、
複数の前記導電性膜のそれぞれにおける前記半導体層に埋もれている表面を覆う絶縁膜と
を有する、請求項２に記載の半導体装置。 - 前記第１のトレンチ分離構造は前記半導体基板にまで延びており、
前記第１のトレンチ分離構造の先端の位置は、前記埋め込み不純物領域の下限よりも浅い、請求項１に記載の半導体装置。 - 前記第１のトレンチ分離構造は、
前記第１不純物領域から前記第２不純物領域に近づく方向に延在する線状部分を含み、
前記線状部分は、
前記ＲＥＳＵＲＦ分離領域内の前記半導体層内部に互いに離れて設けられ、前記線状部分が延在する方向に並ぶ複数の導電性膜と、
複数の前記導電性膜の前記半導体層に埋もれている表面をそれぞれ覆い、互いに離れて設けられた複数の絶縁膜と
を有し、
前記ＲＥＳＵＲＦ分離領域内の前記半導体層の上面内に設けられ、前記半導体層内の複数の前記絶縁膜のそれぞれを取り囲みつつ、互いに隣り合う前記絶縁膜の間を埋める前記第１導電型の第４不純物領域を更に備える、請求項１に記載の半導体装置。 - 前記第４不純物領域と前記半導体層とで形成されるＰＮ接合に逆電圧を印加した場合に、前記第４不純物領域の全領域が空乏化する、請求項７に記載の半導体装置。
- 前記半導体層の上面から少なくとも前記半導体基板との界面付近にかけて前記ＲＥＳＵＲＦ分離領域内の前記半導体層内部に設けられ、前記ＲＥＳＵＲＦ分離領域の別の一部を第２のトレンチ分離領域として前記第１不純物領域の別の一部とともに取り囲むように前記第１不純物領域に接続された第２のトレンチ分離構造と
第２のＭＯＳトランジスタと
を更に備え、
前記第２のＭＯＳトランジスタは、
前記第２のトレンチ分離領域内の前記半導体層の上面内に設けられた、ドレイン電極との接続のための前記第２導電型の第４不純物領域と、
前記第１不純物領域と前記第４不純物領域との間の前記半導体層の上面内に設けられた前記第１導電型の第５不純物領域と、
前記第５不純物領域の上面内に設けられた前記第２導電型の第２のソース領域と
を有する、請求項１に記載の半導体装置。 - 前記第１のトレンチ分離構造の上方に設けられ、前記ドレイン電極と電気的に接続される配線と、
前記第１のトレンチ分離構造と前記配線との間に設けられたフィールドプレートと
を備え
前記フィールドプレートは、浮遊電極であるか、前記第１のトレンチ分離領域内の前記半導体層と電気的に接続されるか、あるいは前記ＲＥＳＵＲＦ分離領域内であって、かつ前記トレンチ分離領域外の前記半導体層と電気的に接続される、請求項１に記載の半導体装置。 - 前記第１不純物領域と前記埋め込み不純物領域との間の前記半導体層の上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられた複数のフィールドプレートと
を更に備え、
複数の前記導電性膜は前記半導体層の上面から露出しており、
複数の前記フィールドプレートは、複数の前記導電性膜とそれぞれ接続されている、請求項３に記載の半導体装置。 - 請求項３に記載の半導体装置の製造方法であって、
（ａ）前記半導体基板上に前記半導体層を形成する工程と、
（ｂ）前記半導体層の上面から少なくとも前記半導体基板との界面付近にかけて、前記半導体層内部に互いに所定距離を成す複数のトレンチを形成する工程と、
（ｃ）複数の前記トレンチのそれぞれの内壁を酸化して、複数の前記トレンチのそれぞれの内面に前記絶縁膜を形成する工程と、
（ｄ）複数の前記トレンチをそれぞれ充填する複数の前記導電性膜を形成する工程と
を備え、
前記工程（ａ）において、互いに隣り合う前記トレンチ間の距離は、前記工程（ｃ）で形成される前記絶縁膜の膜厚以下に設定される、半導体装置の製造方法。 - 請求項７に記載の半導体装置の製造方法であって、
（ａ）前記半導体基板上に前記半導体層を形成する工程と、
（ｂ）前記半導体層の上面から少なくとも前記半導体基板との界面付近にかけて、前記半導体層内部に互いに離れた複数のトレンチを形成する工程と、
（ｃ）複数の前記トレンチのそれぞれの内壁に対して前記第１導電型の不純物を導入して、前記第４不純物領域を形成する工程と、
（ｄ）複数の前記トレンチの内面に複数の前記絶縁膜をそれぞれ形成する工程と、
（ｅ）複数の前記トレンチをそれぞれ充填する複数の前記導電性膜を形成する工程と
を備える、半導体装置の製造方法。 - 請求項１１に記載の半導体装置の製造方法であって、
（ａ）前記半導体基板上に前記半導体層を形成する工程と、
（ｂ）前記半導体層の上面から少なくとも前記半導体基板との界面付近にかけて、前記半導体層内部に互いに離れた複数のトレンチを形成する工程と、
（ｃ）複数の前記トレンチのそれぞれの内面に前記絶縁膜を形成する工程と、
（ｄ）前記半導体層上に前記第２の絶縁膜を形成する工程と、
（ｅ）複数の前記トレンチのそれぞれを充填する導電性材料を前記第２の絶縁膜上に形成する工程と、
（ｆ）前記導電性材料をパターンニングして、複数の前記導電性膜と複数の前記フィールトプレートとを同時に形成する工程と
を備える、半導体装置の製造方法。 - 請求項３に記載の半導体装置の製造プロセス評価方法であって、
前記半導体装置には、前記第１のトレンチ分離構造における前記線状部分の製造プロセスの評価を行う際にモニタとして利用される複数のテスト構造が設けられており、
複数の前記テスト構造のそれぞれは、
前記半導体層の上面から少なくとも前記半導体基板との界面付近にかけて前記半導体層内部に設けられ、前記半導体層内に所定領域を区分する第２のトレンチ分離構造を備え、
前記第２のトレンチ分離構造は、
前記半導体層内部に互いに離れて設けられた複数の第２の導電性膜と、
複数の前記第２の導電性膜の前記半導体層に埋もれている表面をそれぞれ覆い、互いに離れて設けられた複数の第２の絶縁膜と
を有し、
複数の前記テスト構造の間では、互いに隣り合う前記第２の絶縁膜間の距離は互いに異なり、
（ａ）複数の前記テスト構造のそれぞれについて、前記第２のトレンチ分離構造に対して前記所定領域とは反対側の前記半導体層と、前記所定領域における前記半導体層との間のリーク電流を測定する工程と、
（ｂ）前記工程（ａ）で測定した前記リーク電流を用いて、前記第１のトレンチ分離構造における前記線状部分の製造プロセスを評価する工程と
を備える、半導体装置の製造プロセス評価方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003141625A JP4326835B2 (ja) | 2003-05-20 | 2003-05-20 | 半導体装置、半導体装置の製造方法及び半導体装置の製造プロセス評価方法 |
| US10/761,235 US7294901B2 (en) | 2003-05-20 | 2004-01-22 | Semiconductor device with improved resurf features including trench isolation structure |
| TW093102098A TWI231002B (en) | 2003-05-20 | 2004-01-30 | Semiconductor device, method of manufacturing semiconductor device, and method of evaluating manufacturing process of semiconductor device |
| KR1020040031247A KR100698949B1 (ko) | 2003-05-20 | 2004-05-04 | 반도체장치, 반도체장치의 제조방법 및 반도체장치의제조프로세스 평가방법 |
| DE102004022376A DE102004022376B4 (de) | 2003-05-20 | 2004-05-06 | Halbleitervorrichtung mit einer RESURF-Struktur, Verfahren zum Herstellen einer solchen Halbleitervorrichtung sowie Verfahren zum Auswerten eines Herstellungsprozesses einer solchen Halbleitervorrichtung |
| CNB2004100386520A CN1306586C (zh) | 2003-05-20 | 2004-05-08 | 半导体器件及其制造方法和半导体器件制造工艺评价方法 |
| US11/850,780 US7439122B2 (en) | 2003-05-20 | 2007-09-06 | Method of manufacturing semiconductor device having improved RESURF Trench isolation and method of evaluating manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003141625A JP4326835B2 (ja) | 2003-05-20 | 2003-05-20 | 半導体装置、半導体装置の製造方法及び半導体装置の製造プロセス評価方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004349296A JP2004349296A (ja) | 2004-12-09 |
| JP2004349296A5 JP2004349296A5 (ja) | 2005-10-20 |
| JP4326835B2 true JP4326835B2 (ja) | 2009-09-09 |
Family
ID=33447446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003141625A Expired - Lifetime JP4326835B2 (ja) | 2003-05-20 | 2003-05-20 | 半導体装置、半導体装置の製造方法及び半導体装置の製造プロセス評価方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US7294901B2 (ja) |
| JP (1) | JP4326835B2 (ja) |
| KR (1) | KR100698949B1 (ja) |
| CN (1) | CN1306586C (ja) |
| DE (1) | DE102004022376B4 (ja) |
| TW (1) | TWI231002B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102019220407A1 (de) | 2018-12-28 | 2020-07-02 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
Families Citing this family (55)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4654574B2 (ja) * | 2003-10-20 | 2011-03-23 | トヨタ自動車株式会社 | 半導体装置 |
| JP4593126B2 (ja) | 2004-02-18 | 2010-12-08 | 三菱電機株式会社 | 半導体装置 |
| US7535056B2 (en) * | 2004-03-11 | 2009-05-19 | Yokogawa Electric Corporation | Semiconductor device having a low concentration layer formed outside a drift layer |
| JP4620437B2 (ja) * | 2004-12-02 | 2011-01-26 | 三菱電機株式会社 | 半導体装置 |
| US20060125014A1 (en) * | 2004-12-14 | 2006-06-15 | Nui Chong | Diode with low junction capacitance |
| JP4906281B2 (ja) * | 2005-03-30 | 2012-03-28 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置 |
| JP5028792B2 (ja) * | 2005-04-28 | 2012-09-19 | 富士電機株式会社 | 半導体装置 |
| JP4863665B2 (ja) | 2005-07-15 | 2012-01-25 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP5164333B2 (ja) * | 2005-12-28 | 2013-03-21 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置 |
| JP2007201220A (ja) * | 2006-01-27 | 2007-08-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP4935164B2 (ja) * | 2006-04-14 | 2012-05-23 | 株式会社デンソー | 半導体装置 |
| JP4241856B2 (ja) * | 2006-06-29 | 2009-03-18 | 三洋電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2008034649A (ja) * | 2006-07-28 | 2008-02-14 | Sanyo Electric Co Ltd | 半導体装置 |
| JP4605251B2 (ja) * | 2007-06-14 | 2011-01-05 | 株式会社デンソー | 半導体装置 |
| US20090032906A1 (en) * | 2007-07-30 | 2009-02-05 | Infineon Technologies Austria Ag | Electro static discharge device and method for manufacturing an electro static discharge device |
| JP5205660B2 (ja) * | 2008-01-28 | 2013-06-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5570743B2 (ja) * | 2009-03-09 | 2014-08-13 | 株式会社東芝 | 半導体装置 |
| US8618627B2 (en) * | 2010-06-24 | 2013-12-31 | Fairchild Semiconductor Corporation | Shielded level shift transistor |
| JP5684085B2 (ja) * | 2011-10-07 | 2015-03-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR20140006156A (ko) * | 2012-06-26 | 2014-01-16 | 페어차일드코리아반도체 주식회사 | 전력 반도체 소자 |
| JP5887233B2 (ja) * | 2012-09-10 | 2016-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9178077B2 (en) | 2012-11-13 | 2015-11-03 | Micron Technology, Inc. | Semiconductor constructions |
| JP6009341B2 (ja) * | 2012-12-13 | 2016-10-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9105737B2 (en) | 2013-01-07 | 2015-08-11 | Micron Technology, Inc. | Semiconductor constructions |
| US8853769B2 (en) | 2013-01-10 | 2014-10-07 | Micron Technology, Inc. | Transistors and semiconductor constructions |
| US9219070B2 (en) | 2013-02-05 | 2015-12-22 | Micron Technology, Inc. | 3-D memory arrays |
| TW201442253A (zh) * | 2013-04-19 | 2014-11-01 | Economic Semiconductor Corp | 半導體裝置及其終端區結構 |
| US9041090B2 (en) | 2013-05-15 | 2015-05-26 | Micron Technology, Inc. | Methods for forming a string of memory cells and apparatuses having a vertical string of memory cells including metal |
| US9159845B2 (en) | 2013-05-15 | 2015-10-13 | Micron Technology, Inc. | Charge-retaining transistor, array of memory cells, and methods of forming a charge-retaining transistor |
| CN105940607B (zh) | 2014-07-14 | 2018-10-26 | 富士电机株式会社 | 半导体装置 |
| JP6385755B2 (ja) * | 2014-08-08 | 2018-09-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP6448258B2 (ja) * | 2014-08-27 | 2019-01-09 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP6568735B2 (ja) * | 2015-07-17 | 2019-08-28 | 日立オートモティブシステムズ株式会社 | スイッチ素子及び負荷駆動装置 |
| US9680009B2 (en) * | 2015-10-29 | 2017-06-13 | Taiwan Semiconductor Manufacturing Company Ltd. | High voltage semiconductor device |
| JP6458878B2 (ja) * | 2015-11-19 | 2019-01-30 | 富士電機株式会社 | 半導体装置 |
| JP6506163B2 (ja) * | 2015-12-28 | 2019-04-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP6695188B2 (ja) * | 2016-03-29 | 2020-05-20 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN105762149B (zh) * | 2016-05-13 | 2021-06-25 | 上海贝岭股份有限公司 | Cmos集成电路及工艺方法 |
| US10032766B2 (en) * | 2016-09-16 | 2018-07-24 | Globalfoundries Singapore Pte. Ltd. | VDMOS transistors, BCD devices including VDMOS transistors, and methods for fabricating integrated circuits with such devices |
| TWI608606B (zh) | 2017-01-26 | 2017-12-11 | 新唐科技股份有限公司 | 電平位移器以及半導體元件 |
| CN107275402B (zh) * | 2017-03-31 | 2020-04-21 | 成都芯源***有限公司 | 半导体器件及其制造方法 |
| JP6729487B2 (ja) * | 2017-05-15 | 2020-07-22 | 三菱電機株式会社 | 半導体装置、半導体装置の製造方法、および電力変換装置 |
| KR102227666B1 (ko) * | 2017-05-31 | 2021-03-12 | 주식회사 키 파운드리 | 고전압 반도체 소자 |
| TWI644441B (zh) * | 2018-05-04 | 2018-12-11 | 立錡科技股份有限公司 | 高壓元件及其製造方法 |
| CN110491941B (zh) * | 2018-05-15 | 2023-03-24 | 立锜科技股份有限公司 | 高压元件及其制造方法 |
| JP7030637B2 (ja) | 2018-07-23 | 2022-03-07 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US11069804B2 (en) * | 2018-08-31 | 2021-07-20 | Alpha And Omega Semiconductor (Cayman) Ltd. | Integration of HVLDMOS with shared isolation region |
| KR102033445B1 (ko) * | 2018-12-19 | 2019-10-17 | 온세미컨덕터코리아 주식회사 | 전력 반도체 소자 |
| JP7160167B2 (ja) * | 2018-12-28 | 2022-10-25 | 三菱電機株式会社 | 半導体装置 |
| JP7142606B2 (ja) * | 2019-06-04 | 2022-09-27 | 三菱電機株式会社 | 半導体装置 |
| CN110518056B (zh) * | 2019-08-02 | 2021-06-01 | 无锡华润上华科技有限公司 | 横向扩散金属氧化物半导体器件及其制造方法 |
| CN112530805B (zh) * | 2019-09-19 | 2022-04-05 | 无锡华润上华科技有限公司 | 横向双扩散金属氧化物半导体器件及制作方法、电子装置 |
| JP7300968B2 (ja) | 2019-11-14 | 2023-06-30 | 三菱電機株式会社 | 半導体装置 |
| JP7407590B2 (ja) * | 2019-12-25 | 2024-01-04 | 三菱電機株式会社 | 半導体装置および集積回路 |
| JP2023108349A (ja) | 2022-01-25 | 2023-08-04 | サンケン電気株式会社 | 半導体装置 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1131801A (en) | 1978-01-18 | 1982-09-14 | Johannes A. Appels | Semiconductor device |
| KR890004495B1 (ko) * | 1984-11-29 | 1989-11-06 | 가부시끼가이샤 도오시바 | 반도체 장치 |
| IT1213260B (it) * | 1984-12-18 | 1989-12-14 | Sgs Thomson Microelectronics | Circuito a ponte di transistori mos di potenza a canale n integrato eprocedimento per la sua fabbricazione. |
| DE58907758D1 (de) * | 1988-09-20 | 1994-07-07 | Siemens Ag | Planarer pn-Übergang hoher Spannungsfestigkeit. |
| JP2739004B2 (ja) | 1992-01-16 | 1998-04-08 | 三菱電機株式会社 | 半導体装置 |
| US6078090A (en) * | 1997-04-02 | 2000-06-20 | Siliconix Incorporated | Trench-gated Schottky diode with integral clamping diode |
| US5859466A (en) * | 1995-06-07 | 1999-01-12 | Nippon Steel Semiconductor Corporation | Semiconductor device having a field-shield device isolation structure and method for making thereof |
| JPH10506503A (ja) * | 1995-07-19 | 1998-06-23 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | Ｈｖ−ｌｄｍｏｓｔ型の半導体装置 |
| JP3547884B2 (ja) * | 1995-12-30 | 2004-07-28 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| US5801418A (en) | 1996-02-12 | 1998-09-01 | International Rectifier Corporation | High voltage power integrated circuit with level shift operation and without metal crossover |
| JP3917211B2 (ja) | 1996-04-15 | 2007-05-23 | 三菱電機株式会社 | 半導体装置 |
| JP3563877B2 (ja) | 1996-06-21 | 2004-09-08 | 三菱電機株式会社 | 半導体装置 |
| JPH10284591A (ja) | 1997-02-28 | 1998-10-23 | Internatl Rectifier Corp | 半導体装置及びその製造方法 |
| JP3850146B2 (ja) * | 1998-07-07 | 2006-11-29 | 三菱電機株式会社 | 分離構造とその分離構造を備える半導体装置 |
| US6489653B2 (en) * | 1999-12-27 | 2002-12-03 | Kabushiki Kaisha Toshiba | Lateral high-breakdown-voltage transistor |
| IT1317516B1 (it) * | 2000-05-11 | 2003-07-09 | St Microelectronics Srl | Dispositivo integrato con struttura d'isolamento a trench e relativoprocesso di realizzazione. |
| US6608350B2 (en) * | 2000-12-07 | 2003-08-19 | International Rectifier Corporation | High voltage vertical conduction superjunction semiconductor device |
| JP4357753B2 (ja) * | 2001-01-26 | 2009-11-04 | 株式会社東芝 | 高耐圧半導体装置 |
| US20020102808A1 (en) * | 2001-01-31 | 2002-08-01 | Skyland Pu | Method for raising capacitance of a trench capacitor and reducing leakage current |
| JP4610786B2 (ja) * | 2001-02-20 | 2011-01-12 | 三菱電機株式会社 | 半導体装置 |
-
2003
- 2003-05-20 JP JP2003141625A patent/JP4326835B2/ja not_active Expired - Lifetime
-
2004
- 2004-01-22 US US10/761,235 patent/US7294901B2/en active Active
- 2004-01-30 TW TW093102098A patent/TWI231002B/zh not_active IP Right Cessation
- 2004-05-04 KR KR1020040031247A patent/KR100698949B1/ko not_active IP Right Cessation
- 2004-05-06 DE DE102004022376A patent/DE102004022376B4/de not_active Expired - Lifetime
- 2004-05-08 CN CNB2004100386520A patent/CN1306586C/zh not_active Expired - Lifetime
-
2007
- 2007-09-06 US US11/850,780 patent/US7439122B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102019220407A1 (de) | 2018-12-28 | 2020-07-02 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
| US11211449B2 (en) | 2018-12-28 | 2021-12-28 | Mitsubishi Electric Corporation | Semiconductor device |
| DE102019009424B4 (de) | 2018-12-28 | 2024-05-29 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1306586C (zh) | 2007-03-21 |
| US7439122B2 (en) | 2008-10-21 |
| DE102004022376A1 (de) | 2004-12-23 |
| CN1574275A (zh) | 2005-02-02 |
| TWI231002B (en) | 2005-04-11 |
| KR20040100896A (ko) | 2004-12-02 |
| TW200426980A (en) | 2004-12-01 |
| US7294901B2 (en) | 2007-11-13 |
| DE102004022376B4 (de) | 2008-01-24 |
| US20080009113A1 (en) | 2008-01-10 |
| US20040232522A1 (en) | 2004-11-25 |
| KR100698949B1 (ko) | 2007-03-23 |
| JP2004349296A (ja) | 2004-12-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4326835B2 (ja) | 半導体装置、半導体装置の製造方法及び半導体装置の製造プロセス評価方法 | |
| US8120135B2 (en) | Transistor | |
| US6313508B1 (en) | Semiconductor device of high-voltage CMOS structure and method of fabricating same | |
| KR20100070280A (ko) | 반도체장치 | |
| US9054070B2 (en) | Semiconductor device | |
| WO2014058028A1 (ja) | 半導体装置 | |
| EP2924723B1 (en) | Integrated circuit | |
| JP6210913B2 (ja) | 半導体装置 | |
| CN105723518A (zh) | 半导体器件 | |
| JP2009536449A (ja) | ハイサイド動作のパフォーマンスを向上させた高電圧トランジスタ | |
| JP3730394B2 (ja) | 高耐圧半導体装置 | |
| KR100935164B1 (ko) | 반도체 장치 | |
| CN109427771B (zh) | 一种集成电路芯片及其制作方法、栅驱动电路 | |
| JP2005235892A (ja) | 半導体装置 | |
| US6818954B2 (en) | Lateral high breakdown voltage MOSFET and device provided therewith | |
| JP2000323654A (ja) | 半導体装置 | |
| KR101505313B1 (ko) | 반도체 장치 및 그것을 이용한 반도체 집적 회로 장치 | |
| US8952483B2 (en) | Semiconductor device | |
| JPH02168666A (ja) | 相補型半導体装置とその製造方法 | |
| TW201719884A (zh) | 高壓半導體裝置 | |
| TWI384623B (zh) | 垂直雙擴散金氧半導體電晶體元件 | |
| JP6414861B2 (ja) | 半導体装置 | |
| JP2009016725A (ja) | 半導体装置 | |
| KR101023079B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| US20160307849A1 (en) | Semiconductor Device and Manufacturing Method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050621 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050621 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090210 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090325 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090325 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090609 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090610 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120619 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4326835 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130619 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |