JP4906281B2 - 半導体装置 - Google Patents

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Description

本発明は、分離領域近傍での電界緩和を図り、耐圧特性を向上させる半導体装置に関する。
従来のパワー半導体装置の一つとして、横型二重拡散電界効果トランジスタ（以下、ＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｅｒ）と呼ぶ。）が知られている。例えば、ＬＤＭＯＳＦＥＴは、他の信号処理回路と同一半導体チップに集積化され、ドライバ回路として用いられる。そして、分離領域上面の一領域では、ＬＤＭＯＳＦＥＴのドレイン領域に高電位を印加するドレイン電極が、分離領域を跨いで外部に引き出されている。ドレイン電極下方に位置する分離領域では、分離領域より低濃度の拡散領域が、分離領域からドレイン領域側へと延在している。この構造により、ドレイン電極が跨ぐ分離領域の端部近傍での電界集中を緩和し、ドレイン−ソース間の耐圧を向上させる技術が知られている（例えば、特許文献１参照。）。
従来の高耐圧用のＬＤＭＯＳＦＥＴは、他の信号処理回路（例えば、制御回路や論理回路）と同一半導体チップに集積化され、高耐圧集積回路を形成する。その構造としては、半導体基板上に積層されたエピタキシャル層には、エピタキシャル層表面から基板まで達する分離領域が形成されている。ＬＤＭＯＳＦＥＴが形成される領域は、分離領域により、他の素子形成領域と電気的に絶縁分離されている。そして、分離領域上面の一領域では、ＬＤＭＯＳＦＥＴのドレイン領域に高電位を印加するドレイン電極が、分離領域を跨いで外部に引き出されている。ドレイン電極下方に位置する分離領域では、分離領域とエピタキシャル層との接合領域上面を覆うように、分離領域と電気的に接続した導電層が形成されている。この構造により、ドレイン電極が跨ぐ分離領域の端部近傍での電界集中を緩和し、ドレイン−ソース間の耐圧を向上させる技術が知られている（例えば、特許文献２参照。）。
特開平１０−２４２４５２号公報（第６−８頁、第１−３図） 特開平９−２６０５０３号公報（第４−６頁、第１−５図）
上述したように、従来のＬＤＭＯＳＦＥＴでは、ドレイン電極が跨ぐ分離領域の端部近傍での電界集中を緩和するため、分離領域より低濃度の拡散領域が、分離領域からドレイン領域側へと延在している。そして、分離領域と同電位である拡散領域がドレイン領域側へと延在して形成されることで、ドレイン領域は、更に、分離領域から離間した領域に形成されることとなる。この構造により、上記拡散領域の下方にはＬＤＭＯＳＦＥＴは配置されない無効領域となる。そのため、チップサイズに対して、素子形成領域を効率的に配置出来ない問題がある。
また、従来のＬＤＭＯＳＦＥＴでは、ドレイン電極下方に位置する分離領域の端部近傍での電界集中を緩和するために、分離領域上面からドレイン領域側へと延在する導電層が形成されている。そして、導電層は、分離領域と同電位となっている。この構造により、導電層は、ドレイン電極に対してシールド効果を有する。その一方で、導電層はエピタキシャル層に形成される電位分布に対して影響を与えるフィールドプレート効果を有する。つまり、ドレイン領域側では、導電層とエピタキシャル層との離間距離を大きくし、導電層からの影響を小さくする必要がある。この構造を実現するためには、エピタキシャル層上面の絶縁膜を厚くする必要があり、製造コストが掛かるという問題がある。
また、従来のＬＤＭＯＳＦＥＴでは、ドレイン電極下方に位置する分離領域の端部近傍での電界集中を緩和するために、分離領域上面からドレイン領域側へと延在する導電層が形成されている。導電層は、ドレイン領域に近づくにつれて、エピタキシャル層との離間距離が大きくなるように、階段状に形成されている。そして、導電層は、例えば、アルミニウム等の金属や低抵抗のポリシリコン等によって構成されている。この構造により、分離領域とドレイン領域間の狭い領域での微細加工が必要となり、製造工程の複雑化を招くという問題がある。また、導電層下方の絶縁膜の膜厚も異なり、導電層を形成するための専用工程も必要となり、製造コストが掛かるという問題がある。
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体層を複数の素子形成領域へと区画する分離領域と、前記半導体層上面に形成された絶縁層と、前記分離領域を跨ぎ、前記絶縁層上面に一方の前記素子形成領域から他方の前記素子形成領域へと配線された配線層とを有し、前記配線層下方の前記絶縁層には、前記分離領域と前記半導体層との接合領域上方を覆うように配置され、前記分離領域と電気的に接続した第１の導電プレートと、前記第１の導電プレートと前記配線層との間にフローティング状態で配置され、少なくとも一部の領域が、前記第１の導電プレート及び前記配線層のそれぞれと交差するように形成された第２の導電プレートとを有することを特徴とする。従って、本発明では、第１の導電プレートには、分離領域と同電位が印加される。第２の導電プレートは、容量分割比により、配線層の電位と第１の導電プレートの電位との中間の電位となる。この構造により、分離領域近傍における電界集中を緩和し、耐圧特性を向上させることができる。
また、本発明の半導体装置では、前記第２の導電プレートは前記配線層の下方を前記分離領域から離間する方向に延在し、且つ前記第２の導電プレートの一端は前記第１の導電プレートの一端よりも前記分離領域から離間していることを特徴とする。従って、本発明では、第２の導電プレートは配線層に対してシールド効果を有する。一方、第２の導電プレートは半導体層に形成される電位分布に影響を与えるフィールドプレート効果を有する。
また、本発明の半導体装置では、前記第２の導電プレートは、前記配線層に印加される電位の０．３〜０．６倍の電位となることを特徴とする。従って、本発明では、第２の導電プレートは、第１の導電プレート及び配線層のそれぞれと容量結合する。この構造により、第２の導電プレートは、その容量分割比により、配線層に印加される電位の０．４〜０．６倍の電位となり、第１の導電プレート端部の電界集中を緩和することができる。
また、本発明の半導体装置では、前記第１の導電プレートは、ポリシリコン膜からなることを特徴とする。従って、本発明では、第１の導電プレートは、ポリシリコン膜からなる。この構造により、素子形成領域にＭＯＳＦＥＴを形成する際には、ゲート電極と共用工程により、第１の導電プレートを形成することができる。
また、本発明の半導体装置では、前記分離領域よりも高電位が印加される前記配線層の下方に、前記第１及び前記第２の導電プレートが形成されていることを特徴とする。従って、本発明では、高電位が印加される配線層の下方には、第１及び第２の導電プレートが配置されている。この構造により、特に、高電位が印加された配線層下方での電界集中を緩和し、耐圧特性を向上させることができる。
また、本発明の半導体装置では、半導体層を複数の素子形成領域へと区画する分離領域と、前記半導体層上面に形成された絶縁層と、前記分離領域上面を交差し、前記絶縁層上面に一方の前記素子形成領域から他方の前記素子形成領域へと配線された配線層とを有し、前記配線層下方の前記絶縁層には、前記分離領域と前記半導体層との接合領域上方を覆うようにフローティング状態で配置された第１の導電プレートと、前記第１の導電プレートと前記配線層との間にフローティング状態で配置され、少なくとも一部の領域が、前記第１の導電プレート及び前記配線層のそれぞれと交差するように形成された第２の導電プレートとを有することを特徴とする。従って、本発明では、容量分割比により、第１の導電プレートの電位と第２の導電プレートの電位とに、それぞれ異なる電位を設定することができる。この構造により、高電位が印加された配線層下方に位置する分離領域の端部近傍での電界集中を緩和し、耐圧特性を向上させることができる。
また、本発明の半導体装置では、前記第１の導電プレートは、前記分離領域の電位よりも高く、前記第２の導電プレートの電位よりも低い電位になることを特徴とする。従って、本発明では、第１の導電プレートは、第２の導電プレートに対しシールド効果を有する。一方、第１の導電プレートは半導体層に形成される電位分布に影響を与えるフィールドプレート効果を有する。
また、本発明の半導体装置では、半導体層に形成された分離領域と、前記半導体層に前記分離領域により囲まれて形成された複数の半導体素子と、前記半導体層上に絶縁処理されて形成され、一方の前記半導体素子から前記分離領域を通過し他方の前記半導体素子へと延在する所望の電位に固定された配線層と、前記配線層の下層に絶縁処理されて重畳配置され、前記分離領域と電気的に接続した第１の導電プレートと、前記第１の導電プレートと前記配線層とその間で絶縁処理されて重畳配置された第２の導電プレートとを有し、前記配線層と前記第２の導電プレートとの重畳面積及び前記第２の導電プレートと前記第１の導電プレートとの重畳面積を変える事により、前記第２の導電プレートの電位を調整することを特徴とする。従って、本発明では、半導体素子間を電気的に接続する配線層に下層に絶縁処理された第１及び第２の導電プレートが配置されている。この構造により、第１の導電プレートと第２の導電プレートの重畳面積及び第２の導電プレートと配線層との重畳面積とを調整することで、第２の導電プレートの電位を調整し、半導体素子の耐圧特性を向上させることができる。
本発明では、高電位が印加された配線層が分離領域上面を交差する領域では、分離領域と同電位となる導電プレートと、フローティング状態の導電プレートとが配置されている。この構造により、配線層下方に位置する分離領域の端部近傍での電界集中を緩和し、半導体素子の耐圧特性を向上させることができる。
また、本発明では、高電位が印加された配線層下方において、フローティング状態の導電プレートとが配置されている。該導電プレートは、容量分割比により、所望の電位となる。この構造及び製造方法により、該導電プレートは、配線層に対してシールド効果を有する。一方、該導電プレートのフィールドプレート効果により、半導体素子の耐圧特性を向上させることができる。
また、本発明では、高電位が印加された配線層下方において、分離領域と同電位となる導電プレートが、分離領域と半導体層との接合領域上面を覆っている。この構造により、該導電プレートによるシールド効果が得られ、分離領域の端部近傍の電界集中を緩和することができる。
また、本発明では、高電位が印加された配線層下方において、フローティング状態の２つの導電プレートが配置されている。分離領域上面に近い導電プレートは、分離領域の電位より高い電位となる。この構造により、分離領域上面に近い導電プレートでは、主に、シールド効果としての役割を果たす。その一方で、該導電プレートは、フィールドプレート効果の役割も担い、半導体素子の耐圧特性を向上させることができる。
以下に、本発明の一実施の形態である半導体装置について、図１〜図４を参照し、詳細に説明する。図１は、本実施の形態であるＮチャネル型ＬＤＭＯＳＦＥＴを説明するための断面図である。図２（Ａ）は、本実施の形態である分離領域上面の電界緩和構造を説明するための断面図である。図２（Ｂ）は、本実施の形態である分離領域上面での容量結合の状態を説明する図である。図２（Ｃ）は、本実施の形態である分離領域上面での容量結合の状態を説明する図である。図３は、本実施の形態である配線層の電位と導電プレートの電位との比とＬＤＭＯＳＦＥＴの耐圧との関係を説明するための図である。図４（Ａ）は、本実施の形態であるＬＤＭＯＳＦＥＴの電位分布を説明する図である。図４（Ｂ）は、本実施の形態であるＬＤＭＯＳＦＥＴの衝突電離発生領域を説明する図である。
図１に示す如く、Ｎチャネル型のＬＤＭＯＳＦＥＴ１は、主に、Ｐ型の単結晶シリコン基板２と、Ｎ型のエピタキシャル層３と、Ｐ型の分離領域４と、Ｎ型の埋込拡散層５と、ドレイン領域として用いられるＮ型の拡散層６、７と、バックゲート領域として用いられるＰ型の拡散層８、９と、ソース領域として用いられるＮ型の拡散層１０と、ＬＯＣＯＳ酸化膜１１と、ゲート酸化膜１２と、ゲート電極１３と、絶縁層１４、１５と、ドレイン電極１６と、ソース電極１７と、配線層１８とから構成されている。
Ｎ型のエピタキシャル層３が、Ｐ型の単結晶シリコン基板２上面に堆積されている。尚、本実施の形態でのエピタキシャル層３が本発明の「半導体層」に対応する。そして、本実施の形態では、基板２上に１層のエピタキシャル層３が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、本発明の「半導体層」としては、基板のみの場合でも良く、基板としては、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。
Ｐ型の分離領域４が、基板２及びエピタキシャル層３に形成されている。分離領域４は、基板２表面から拡散するＰ型の埋込拡散層とエピタキシャル層３表面から拡散するＰ型の拡散層とが連結し、形成されている。そして、分離領域４は基板２と同電位となり、例えば、接地電位（ＧＮＤ）が印加されている。この構造により、エピタキシャル層３は、分離領域４とエピタキシャル層３とのＰＮ接合領域及び基板２とエピタキシャル層３とのＰＮ接合領域により、複数の素子形成領域に区画されている。
Ｎ型の埋込拡散層５が、基板２及びエピタキシャル層３の両領域に形成されている。Ｎ型の埋込拡散層５は、例えば、アンチモン（Ｓｂ）を拡散させ、形成されている。図示したように、Ｎ型の埋込拡散層５は、ＬＤＭＯＳＦＥＴ１の形成領域の下方に形成されている。
Ｎ型の拡散層６、７が、エピタキシャル層３に形成されている。Ｎ型の拡散層６はドレイン領域として用いられ、Ｎ型の拡散層７はドレイン導出領域として用いられる。Ｎ型の拡散層６、７は、Ｐ型の拡散層８を囲むように一環状に形成されている。
Ｐ型の拡散層８、９が、エピタキシャル層３に形成されている。Ｐ型の拡散層８はバックゲート領域として用いられ、Ｐ型の拡散層９はバックゲート導出領域として用いられている。
Ｎ型の拡散層１０が、Ｐ型の拡散層８に形成されている。Ｎ型の拡散層１０はソース領域として用いられる。Ｎ型の拡散層１０は、Ｐ型の拡散層９を囲むように一環状に形成されている。Ｎ型の拡散層６とＮ型の拡散層１０との間に位置するＰ型の拡散層８が、チャネル領域として用いられる。
ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜１１が、エピタキシャル層３の所望の領域に形成されている。ＬＯＣＯＳ酸化膜１１は、分離領域４上面に形成され、素子分離が成される。尚、ＬＯＣＯＳ酸化膜１１は、厚い酸化膜であれば良い。例えば、分離領域４上面に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により形成された溝を絶縁膜で埋設した構造の場合でもよい。
ゲート酸化膜１２が、バックゲート領域等が形成されるエピタキシャル層３表面に形成されている。ゲート酸化膜１２は、例えば、シリコン酸化膜からなり、ゲート電極１３からの電界に耐え得る膜厚を有する。
ゲート電極１３が、ゲート酸化膜１２上に形成されている。ゲート電極１３は、例えば、ポリシリコン膜、タングステンシリコン膜等により所望の膜厚となるように形成されている。尚、ゲート電極１３を構成する材料としては、ポリシリコン膜上にタングステン膜を積層する場合でも良い。
絶縁層１４、１５が、エピタキシャル層３上面に堆積されている。絶縁層１４、１５は、例えば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｓｏ−Ｓｉｌｉｃａｔｅ）膜、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等が選択的に積層されて、形成されている。そして、絶縁層１４はエピタキシャル層３と１層目の金属層との間に形成され、絶縁層１５は１層目の金属層と２層目の金属層との間に形成されている。
ドレイン電極１６が、絶縁層１４に形成されたコンタクトホール１９を介して、Ｎ型の拡散層７と接続している。ドレイン電極１６は、例えば、バリアメタル層上にアルミシリコン（ＡｌＳｉ）層、アルミ銅（ＡｌＣｕ）層またはアルミシリコン銅（ＡｌＳｉＣｕ）層が積層された構造である。そして、コンタクトホール１９には、例えば、バリアメタル膜２０及びタングステン（Ｗ）膜２１が埋設されている。
ソース電極１７が、絶縁層１４に形成されたコンタクトホール２２を介して、Ｐ型の拡散層９とＮ型の拡散層１０と接続している。ソース電極１７は、例えば、バリアメタル層上にアルミシリコン（ＡｌＳｉ）層、アルミ銅（ＡｌＣｕ）層またはアルミシリコン銅（ＡｌＳｉＣｕ）層が積層された構造である。この構造により、Ｐ型の拡散層１０には、ソース電位と同電位であるバックゲート電位が印加される。尚、コンタクトホール２２には、コンタクトホール１９と同様に、例えば、バリアメタル膜及びタングステン膜が埋設されている。
配線層１８が、絶縁層１５上面に形成されている。配線層１８は、絶縁層１５に形成されたコンタクトホール２３を介して、ドレイン電極１６と接続している。そして、配線層１８は、分離領域４上面を交差して、他の素子形成領域へと引き出されている。ここで、ＬＤＭＯＳＦＥＴ１には、例えば、ドレイン電極１６に電源電位（Ｖｃｃ）を印加し、ソース電極１７に接地電位（ＧＮＤ）を印加する。そして、素子形成領域を空乏化した状態において、ゲート電極１３に印加される電位により、ＬＤＭＯＳＦＥＴ１のＯＮ動作及びＯＦＦ動作が成される。つまり、ドレイン電極１６と接続する配線層１８には、高電位が印加されている。尚、図１に示す断面では、ドレイン電極１６と接続する配線層１８のみ示すが、ゲート電極１３及びソース電極１７にも、それぞれ配線層が接続している。
最後に、図示していないが、絶縁層１５上面には、ＢＰＳＧ膜、ＳＯＧ膜、ＴＥＯＳ膜、シリコン窒化膜等が、選択的に積層されて、形成されている。そして、最上層に形成されたシリコン窒化膜は、シールド膜として用いられ、水分の侵入を抑止することができる。
図２（Ａ）に示す如く、ドレイン電極１６と接続する配線層１８が分離領域４上面を交差する領域では、配線層１８の下方に導電プレート２４、２５が形成されている。尚、本実施の形態での導電プレート２４が本発明の「第１の導電プレート」に対応し、導電プレート２５が本発明の「第２の導電プレート」に対応する。
導電プレート２４は、コンタクトホール（図示せず）を介して分離領域４と電気的に接続する。導電プレート２４は分離領域４と同電位となり、導電プレート２４には、例えば、接地電位（ＧＮＤ）が印加された状態となる。また、導電プレート２４は、ゲート電極１３の形成工程と同一工程で形成され、ゲート電極１３と同一材料により形成される。そして、導電プレート２４は、分離領域４とエピタキシャル層３とのＰＮ接合領域上面を覆うように、素子形成領域側へと延在している。この構造により、導電プレート２４のシールド効果が得られ、分離領域４の端部２６近傍での電界集中が緩和され、ドレイン−ソース間の耐圧が向上する。その結果、エピタキシャル層３には、分離領域４の端部２６から延在するＰ型の拡散層を形成する必要がない。つまり、分離領域４の端部２６からＮ型の拡散層６までの離間距離Ｌ１が大きくならず、素子形成領域における無効領域が増大することがない。そして、チップサイズに対して、素子形成領域を効率的に配置することができる。
導電プレート２５は、ドレイン電極１６等を形成する１層目の金属層形成工程で形成され、ドレイン電極１６と同一材料により形成される。導電プレート２５は、絶縁層１４、１５間に形成され、フローティング状態である。しかしながら、導電プレート２５は、配線層１８及び導電プレート２４のそれぞれと容量結合する。そして、導電プレート２５は、その容量分割比により、配線層１８の電位と導電プレート２４の電位との中間の電位となる。また、導電プレート２５の一端２７は、導電プレート２４の一端２８よりも分離領域４から離間する。この構造により、導電プレート２５はフィールドプレート効果を有し、導電プレート２４の一端２８での電界集中が緩和され、ドレイン−ソース間の耐圧が向上する。
図２（Ｂ）に示す如く、フローティング状態である導電プレート２５は、絶縁層１４を誘電材料とし、接地電位である導電プレート２４と容量結合する。そして、導電プレート２４と導電プレート２５との容量をＣ１とする。一方、導電プレート２５は、絶縁層１５を誘電材料とし、ドレイン電位である配線層１８と容量結合する。そして、導電プレート２５と配線層１８との容量をＣ２とする。尚、Ｍ１はＸ軸方向における導電プレート２４と導電プレート２５との対向幅であり、Ｍ２はＹ軸方向における導電プレート２５と配線層１８との対向幅である。
このとき、図２（Ｃ）に示す如く、容量Ｃ１、Ｃ２は、導電プレート２５のパターン配置により、任意の設計変更が可能である。実線は導電プレート２４であり、点線は導電プレート２５であり、一点鎖線は配線層１８である。導電プレート２４と導電プレート２５とが対向する領域が斜線のハッチングで表示され、導電プレート２５と配線層１８とが対向する領域が点のハッチングで表示されている。例えば、Ｙ軸方向において、導電プレート２５が導電プレート２４より幅が狭く、配線層１８より幅が広くなるように設計した場合には、Ｎ１が小さくなり、導電プレート２４と導電プレート２５とが対向する領域が小さくなる。その結果、容量Ｃ１は低減する。また、Ｘ軸方向において、導電プレート２５が導電プレート２４より、コンタクトホール２３側に延在した場合には、Ｍ２が大きくなり、導電プレート２５と配線層１８とが対向する領域が大きくなる。その結果、容量Ｃ２は増大する。尚、Ｎ１はＹ軸方向における導電プレート２４と導電プレート２５との対向幅であり、Ｎ２はＹ軸方向における導電プレート２５と配線層１８との対向幅である。
そして、導電プレート２５と配線層１８及び導電プレート２４のそれぞれとの容量Ｃ１、Ｃ２は、上記条件により変位する。つまり、導電プレート２４及び配線層１８が固定領域に配置されている場合、導電プレート２４と配線層１８との間の電荷量は一定と考えることができる。この場合、導電プレート２５の配置領域により容量Ｃ１、Ｃ２は変位し、その容量分割比により導電プレート２５の電位を調整することができる。本実施の形態では、導電プレート２５の面積、配置箇所等の設計条件により、導電プレート２５の電位を調整することができる。尚、導電プレート２４や配線層１８のパターン配置を設計変更した場合でも、同様に、容量Ｃ１、Ｃ２を調整し、導電プレート２５の電位を調整することができる。
具体的には、導電プレート２５の電位をＶ１とし、配線層１８に印加される電位をＶ２とする。尚、上述したように、導電プレート２４には接地電位が印加されているとする。この場合、Ｖ１は、Ｖ２との関係で下記の数式により表される。
尚、上述したように、導電プレート２５は、導電プレート２４と配線層１８との間に配置される。この構造により、導電プレート２５には、導電プレート２４に印加される電位と配線層１８に印加される電位との中間電位となる。
図３に示す如く、図２（Ａ）に示す構造において、実線は、離間距離Ｌ１が３６（μｍ）の場合を示し、一点鎖線は離間距離Ｌ１が４５（μｍ）の場合を示す。
実線が示すように、下記の数式を満たすように、導電プレート２５が配置された場合には、ＬＤＭＯＳＦＥＴの耐圧が３２０（Ｖ）以上となる。
一方、一点鎖線が示すように、下記の数式を満たすように、導電プレート２５が配置された場合には、ＬＤＭＯＳＦＥＴの耐圧が３２０（Ｖ）以上となる。
つまり、図２（Ａ）に示す構造において、離間距離Ｌ１の大きさにより差異はあるが、導電プレート２５の電位Ｖ１が、配線層１８の電位Ｖ２の０．３〜０．６倍となるように、導電プレート２４と配線層１８との間に導電プレート２５を配置する。この構造により、導電プレート２５は、配線層１８に対し、シールド効果を有する。そして、高電位が印加されている配線層１８が、エピタキシャル層３の電位分布に与える影響を緩和する。一方、導電プレート２５は、エピタキシャル層３の電位分布に対し、フィールドプレート効果を有する。そして、導電プレート２４の一端２８に等電位線が密集することを低減し、導電プレート２４の一端２８への電界集中を緩和する。
具体的には、図４（Ａ）に示す如く、導電プレート２５の電位Ｖ１が配線層１８の電位Ｖ２の０．６倍となる場合には、等電位線が密集する領域が、導電プレート２５の一端２７及び導電プレート２４の一端２８に分散する。最終的には、図４（Ｂ）のハッチング領域で示すように、導電プレート２４の一端２８下方のエピタキシャル層３で衝突電離が発生している。しかしながら、導電プレート２５のパターン配置により、導電プレート２５に所望の電位を設定することで、導電プレート２４の一端２８への電界集中を緩和し、ＬＤＭＯＳＦＥＴの耐圧特性を向上させることができる。
次に、本発明の他の実施の形態である半導体装置について、図５を参照し、詳細に説明する。図５は、本実施の形態であるＮチャネル型ＬＤＭＯＳＦＥＴを説明するための断面図である。
尚、図５に示す如く、本発明の他の実施の形態は、分離領域上面にフローティング状態の２つの導電プレートを配置し、分離領域での電界緩和を図る構造である。そして、素子形成領域に形成されるＮチャネル型のＬＤＭＯＳＦＥＴ３１の構造は、図１に示すＮチャネル型のＬＤＭＯＳＦＥＴ１の構造と同様である。そのため、Ｎチャネル型のＬＤＭＯＳＦＥＴ３１の説明は、図１の説明を参照とし、図１に示した各構成要素と同じ構成要素には同じ符番を付すこととする。また、本発明の他の実施の形態である半導体装置の説明の際に、図２及び図３を適宜参照し、説明する。
本実施の形態では、ドレイン電極１６と接続する配線層３２が分離領域４上面を交差する領域では、配線層３２の下方に導電プレート３３、３４が形成されている。尚、本実施の形態での導電プレート３３が本発明の「第１の導電プレート」に対応し、導電プレート３４が本発明の「第２の導電プレート」に対応する。
導電プレート３３は、分離領域４上面のシリコン酸化膜３５上に形成されている。導電プレート３３はゲート電極１３の形成工程と同一工程で形成され、ゲート電極１３と同一材料により形成されている。シリコン酸化膜３５はゲート酸化膜１２の形成工程と同一工程で形成され、ゲート酸化膜１２と同一の膜厚となる。そして、フローティング状態の導電プレート３３は、分離領域４とエピタキシャル層３とのＰＮ接合領域上面を覆うように、素子形成領域側へと延在している。
導電プレート３４は、ドレイン電極１６等を形成する１層目の金属層形成工程で形成され、ドレイン電極１６と同一材料により形成される。導電プレート３４は、絶縁層１４、１５間に形成され、フローティング状態である。そして、導電プレート３４の一端３６は、導電プレート３３の一端１７よりも分離領域４から離間する。
上述したように、本実施の形態においても、絶縁層１４、１５、３５を介して、分離領域４と導電プレート３３とは容量結合し、導電プレート３３と導電プレート３４とは容量結合し、導電プレート３４と配線層３２とは容量結合する。本実施の形態では、導電プレート３３は、そのシールド効果により分離領域４の端部３８近傍での電界緩和を図るために形成される。そして、導電プレート３３のパターン配置により、導電プレート３３の電位は、分離領域４の電位より高く、１０（Ｖ）程度以下に設定される事が望ましい。ここで、導電プレート３３下面のシリコン酸化膜３５はゲート酸化膜１２と同一条件により形成されている。そして、導電プレート３３からの電界によりシリコン酸化膜３５が破壊する等、シリコン酸化膜３５の信頼性を確保する必要がある。そのため、導電プレート３３の電位の上限は、１０（Ｖ）程度が望ましい。尚、分離領域４と導電プレート３３との容量が、導電プレート３３と配線層３２との容量よりも大きくなるように、分離領域４上面に渡り導電プレート３３を配置する。この構造により、導電プレート３３の電位が、分離領域４の電位より高く、１０（Ｖ）程度以下に設定されることは可能である。
本実施の形態では、容量分割比により、導電プレート３３の電位は、分離領域４の電位より高く、１０（Ｖ）程度以下に設定される。そのことで、上述したように、導電プレート３３は、シールド効果を有する一方、フィールドプレート効果も有することとなる。この構造により、分離領域４の端部３８近傍での電界集中を緩和し、ＬＤＭＯＳＦＥＴ３１の耐圧特性を向上させることができる。
一方、導電プレート３４は、主に、フィールドプレート効果を得るために、所望の領域に配置されている。ここで、導電プレート３３と導電プレート３４との容量をＣ３とし、導電プレート３４と配線層３２との容量をＣ４とする。導電プレート３３の電位は１０（Ｖ）程度以下である。そのため、図３を用いて説明したように、Ｃ４／（Ｃ３＋Ｃ４）の値が、例えば、０．３〜０．６程度の範囲内に収まるように、導電プレート３４が配置されることで、導電プレート３３の一端３７での電界集中が緩和される。そして、ＬＤＭＯＳＦＥＴ３１の耐圧特性を向上させることができる。
次に、図６（Ａ）及び（Ｂ）を用いて、図１及び図５に示した半導体装置の平面パターンについて説明する。図６（Ａ）は、図１に示すＬＤＭＯＳＦＥＴの平面図を示し、図６（Ｂ）は図５に示すＬＤＭＯＳＦＥＴの平面図を示す。尚、ＬＤＭＯＳＦＥＴの構成要素を説明する際、図１、図２及び図５に示した各構成要素と同じ構成要素には同じ符番を付すこととする。
図６（Ａ）に示す如く、最外周から、実線４１と４２との間はＰ型の分離領域４を示し、実線４２と４３との間はＮ型のエピタキシャル層３を示し、実線４３と４４との間はＮ型の拡散層６を示し、実線４５と４６との間はＮ型の拡散層７を示し、実線４４と４７との間はＰ型の拡散層８を示し、実線４７と４８との間はＮ型の拡散層１０を示し、実線４８の枠はＰ型の拡散層９を示している。尚、ゲート電極１３及びゲート電極と接続する配線層は省略している。
上述したように、配線層１８はＮ型の拡散層７上方でドレイン電極１６（図１参照）と接続し、ドレイン電極１６には、配線層１８を介して電源電位（Ｖｃｃ）が印加される。そして、配線層１８は、分離領域４上面を交差して、他の素子形成領域へと引き出されている。配線層１８が分離領域４上面を交差する領域では、配線層１８の下方に導電プレート２４、２５が形成されている。
導電プレート２４は、分離領域４と電気的に接続し、分離領域４とエピタキシャル層３とのＰＮ接合領域上面を覆うように配置されている。そして、導電プレート２４のシールド効果により、分離領域４の端部２６（図２（Ａ）参照）近傍での電界集中が緩和され、ドレイン−ソース間の耐圧が向上している。その為、導電プレート２４は、分離領域４を介して隣接する両素子形成領域に配置されるように、分離領域４を跨いで配置されている。
導電プレート２５は、絶縁層１４、１５（図１参照）間に、フローティング状態で形成されている。導電プレート２５は、配線層１８及び導電プレート２４との容量分割比により、配線層１８の電位と導電プレート２４の電位との中間の電位となる。そして、導電プレート２５はフィールドプレート効果を有し、導電プレート２４の一端２８側での電界集中を緩和させ、ドレイン−ソース間の耐圧を向上させる。その為、導電プレート２５の一端２７側では、導電プレート２４の一端２８側よりも分離領域４から離間している。一方、導電プレート２５の他端４９側では、導電プレート２４の電位が所望の電位となるように設計され、導電プレート２４の他端５０側に対し、分離領域４から離間する場合でも、離間しない場合でもよい。
図６（Ｂ）に示す如く、最外周から、実線５１と５２との間はＰ型の分離領域４を示し、実線５２と５３との間はＮ型のエピタキシャル層３を示し、実線５３と５４との間はＮ型の拡散層６を示し、実線５５と５６との間はＮ型の拡散層７を示し、実線５４と５７との間はＰ型の拡散層８を示し、実線５７と５８との間はＮ型の拡散層１０を示し、実線５８の枠はＰ型の拡散層９を示している。尚、ゲート電極１３及びゲート電極と接続する配線層は省略している。
上述したように、配線層３２はＮ型の拡散層７上方でドレイン電極１６（図５参照）と接続し、ドレイン電極１６には、配線層３２を介して電源電位（Ｖｃｃ）が印加される。そして、配線層３２は、分離領域４上面を交差して、他の素子形成領域へと引き出されている。配線層３２が分離領域４上面を交差する領域では、配線層３２の下方に導電プレート３３、３４が形成されている。
導電プレート３３は、分離領域４上面のシリコン酸化膜３５（図５参照）上に、フローティング状態で形成されている。導電プレート３３は、シリコン酸化膜３５を介して分離領域４と容量結合し、所定の電位となる。例えば、導電プレート３３は、分離領域４とエピタキシャル層３とのＰＮ接合領域上面を覆うように配置され、且つ分離領域４の一辺上を覆うように配置されている。そして、導電プレート３３の電位は、導電プレート３３と分離領域４との容量により変位するが、分離領域４のパターンを利用して、その上面に導電パターン３３を配置することで、導電プレート３３の電位の調整することができる。例えば、分離領域４と導電プレート３３との容量が、導電プレート３３と配線層３２との容量よりも大きくなるように、分離領域４上面に渡り導電プレート３３を配置する。この構造により、導電プレート３３の電位が、分離領域４の電位より高く、１０（Ｖ）程度以下に設定されることは可能である。尚、導電プレート３３が配置される領域では、分離領域４上のＬＯＣＯＳ酸化膜は開口され、シリコン酸化膜３５が形成されている。
そして、導電プレート３３の電位を１０（Ｖ）程度以下に設定することで、導電プレート２４のシールド効果により、分離領域４の端部３８近傍での電界集中が緩和され、ドレイン−ソース間の耐圧が向上している。その為、導電プレート３３は、分離領域４を介して隣接する両素子形成領域に配置されるように、分離領域４を跨いで配置されている。
導電プレート３４は、絶縁層１４、１５（図５参照）間に、フローティング状態で形成されている。そして、分離領域４と導電プレート３３とは容量結合し、導電プレート３３と導電プレート３４とは容量結合し、導電プレート３４と配線層３２とは容量結合する。その容量分割比により、導電プレート３４は、配線層３２の電位と導電プレート３３の電位との中間の電位となる。そして、導電プレート３４はフィールドプレート効果を有し、導電プレート３３の一端３７側での電界集中を緩和させ、ドレイン−ソース間の耐圧を向上させる。その為、導電プレート３４の一端３６側では、導電プレート３３の一端３７側よりも分離領域４から離間している。一方、導電プレート３４の他端５９側では、導電プレート３３、３４の電位が所望の電位となるように設計され、導電プレート３３の他端６０側に対し、分離領域４から離間する場合でも、離間しない場合でもよい。また、導電プレート３４は、導電プレート３３、３４の設定電位に応じて、任意の設計変更が可能である。
尚、本実施の形態では、Ｎチャネル型ＬＤＭＯＳＦＥＴのドレイン電極、あるいは、ドレイン電極と電気的に接続する配線層が分離領域上面を交差する場合について説明したが、この場合に限定するものではない。例えば、Ｐチャネル型ＬＤＭＯＳＦＥＴでは、ソース電極、あるいは、ソース電極と電気的に接続する配線層が分離領域上面を交差する場合にも同様な効果を得ることができる。また、ＮＰＮ型のバイポーラトランジスタの場合では、コレクタ電極、あるいは、コレクタ電極と電気的に接続する配線層が分離領域上面を交差する場合にも同様な効果を得ることができる。また、ＰＮＰ型のバイポーラトランジスタの場合では、エミッタ電極、あるいは、エミッタ電極と電気的に接続する配線層が分離領域上面を交差する場合にも同様な効果を得ることができる。また、ダイオードの場合には、アノード電極、あるいは、アノード電極と電気的に接続する配線層が分離領域上面を交差する場合にも同様な効果を得ることができる。また、光半導体素子の受光部等のように、ダイオードに逆バイアスを印加して用いる場合には、カソード電極、あるいは、アノード電極と電気的に接続する配線層が分離領域上面を交差する場合にも同様な効果を得ることができる。つまり、分離領域よりも高電位である配線層が分離領域上面を交差し、配線層下方での電位分布に影響を与える場合には、上述した導電プレートを有する構造とすることで、同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の実施の形態におけるＮチャネル型ＬＤＭＯＳＦＥＴを説明するための断面図である。 本発明の実施の形態における（Ａ）分離領域上面の電界緩和構造を説明するための断面図であり、（Ｂ）分離領域上面での容量結合の状態を説明する図である。 本発明の実施の形態における配線層の電位と導電プレートの電位との比とＬＤＭＯＳＦＥＴの耐圧との関係を説明するための図である。 本発明の実施の形態における（Ａ）ＬＤＭＯＳＦＥＴの電位分布を説明する図であり、（Ｂ）ＬＤＭＯＳＦＥＴの衝突電離発生領域を説明する図である。 本発明の実施の形態におけるＮチャネル型ＬＤＭＯＳＦＥＴを説明するための断面図である。 本発明の実施の形態におけるＮチャネル型ＬＤＭＯＳＦＥＴを説明するための（Ａ）平面図、（Ｂ）平面図である。
符号の説明
１ Ｎチャネル型ＬＤＭＯＳＦＥＴ
３ Ｎ型のエピタキシャル層
４ 分離領域
６ Ｎ型の拡散層
１６ ドレイン電極
１８ 配線層
２４ 導電プレート
２５ 導電プレート
３１ Ｎチャネル型ＬＤＭＯＳＦＥＴ
３２ 配線層
３３ 導電プレート
３４ 導電プレート
３５ シリコン酸化膜

Claims (8)

  1. 半導体層を複数の素子形成領域へと区画する分離領域と、
    前記半導体層上面に形成された絶縁層と、
    前記分離領域上面を交差し、前記絶縁層上面に一方の前記素子形成領域から他方の前記素子形成領域へと配線された配線層とを有し、
    前記配線層下方の前記絶縁層には、前記分離領域と前記半導体層との接合領域上方を覆うように配置され、前記分離領域と電気的に接続した第１の導電プレートと、
    前記第１の導電プレートと前記配線層との間にフローティング状態で配置され、少なくとも一部の領域が、前記第１の導電プレート及び前記配線層のそれぞれと対向するように形成された第２の導電プレートとを有することを特徴とする半導体装置。
  2. 前記第２の導電プレートは前記配線層の下方を前記分離領域から離間する方向に延在し、且つ前記第２の導電プレートの一端は前記第１の導電プレートの一端よりも前記分離領域から離間していることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の導電プレートは、前記配線層に印加される電位の０．３〜０．６倍の電位となることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記第１の導電プレートは、ポリシリコン膜からなることを特徴とする請求項１または請求項２に記載の半導体装置。
  5. 前記分離領域よりも高電位が印加される前記配線層の下方に、前記第１及び前記第２の導電プレートが形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
  6. 半導体層を複数の素子形成領域へと区画する分離領域と、
    前記半導体層上面に形成された絶縁層と、
    前記分離領域上面を交差し、前記絶縁層上面に一方の前記素子形成領域から他方の前記素子形成領域へと配線された配線層とを有し、
    前記配線層下方の前記絶縁層には、前記分離領域と前記半導体層との接合領域上方を覆うようにフローティング状態で配置された第１の導電プレートと、
    前記第１の導電プレートと前記配線層との間にフローティング状態で配置され、少なくとも一部の領域が、前記第１の導電プレート及び前記配線層のそれぞれと交差するように形成された第２の導電プレートとを有することを特徴とする半導体装置。
  7. 前記第１の導電プレートは、前記分離領域の電位よりも高く、前記第２の導電プレートの電位よりも低い電位になることを特徴とする請求項６に記載の半導体装置。
  8. 半導体層に形成された分離領域と、
    前記半導体層に前記分離領域により囲まれて形成された複数の半導体素子と、
    前記半導体層上に絶縁処理されて形成され、一方の前記半導体素子から前記分離領域を通過し他方の前記半導体素子へと延在する所望の電位に固定された配線層と、
    前記配線層の下層に絶縁処理されて重畳配置され、前記分離領域と電気的に接続した第１の導電プレートと、
    前記第１の導電プレートと前記配線層とその間で絶縁処理されて重畳配置された第２の導電プレートとを有し、
    少なくとも前記配線層と前記第２の導電プレートとの重畳面積または前記第２の導電プレートと前記第１の導電プレートとの重畳面積を変える事により、前記第２の導電プレートの電位を調整することを特徴とする半導体装置
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Publication number Priority date Publication date Assignee Title
JP5108250B2 (ja) * 2006-04-24 2012-12-26 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
JP4241856B2 (ja) * 2006-06-29 2009-03-18 三洋電機株式会社 半導体装置および半導体装置の製造方法
JP5057850B2 (ja) * 2007-06-04 2012-10-24 東芝メモリシステムズ株式会社 半導体装置
JP5385679B2 (ja) * 2008-05-16 2014-01-08 旭化成エレクトロニクス株式会社 横方向半導体デバイスおよびその製造方法
JP2010118622A (ja) * 2008-11-14 2010-05-27 Panasonic Corp 半導体装置及びその製造方法
JP5172654B2 (ja) * 2008-12-27 2013-03-27 株式会社東芝 半導体装置
JP5525736B2 (ja) * 2009-02-18 2014-06-18 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
JP5594515B2 (ja) * 2010-03-26 2014-09-24 日本電気株式会社 半導体装置、電子装置、半導体装置の製造方法、および半導体装置の動作方法
US9818742B2 (en) * 2012-05-11 2017-11-14 Polar Semiconductor, Llc Semiconductor device isolation using an aligned diffusion and polysilicon field plate
JP6234715B2 (ja) 2013-06-26 2017-11-22 ローム株式会社 半導体装置
US9733281B2 (en) * 2014-12-29 2017-08-15 Eaton Corporation Voltage sensor system
TWI629785B (zh) * 2016-12-29 2018-07-11 新唐科技股份有限公司 高電壓積體電路的高電壓終端結構
JP6414861B2 (ja) * 2017-09-12 2018-10-31 ルネサスエレクトロニクス株式会社 半導体装置
JP6533266B2 (ja) * 2017-10-23 2019-06-19 ローム株式会社 半導体装置
US11984502B2 (en) * 2020-03-13 2024-05-14 Rohm Co., Ltd. Semiconductor device with suppression of decrease of withstand voltage, and method for manufacturing the semiconductor device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2883779B2 (ja) * 1993-01-20 1999-04-19 松下電工株式会社 半導体装置
JPH09260503A (ja) 1996-03-26 1997-10-03 Matsushita Electric Works Ltd 半導体装置
JPH10242452A (ja) 1997-02-27 1998-09-11 Matsushita Electric Works Ltd 半導体装置及びその製造方法
JP3425131B2 (ja) * 1999-12-17 2003-07-07 松下電器産業株式会社 高耐圧半導体装置
JP3749191B2 (ja) * 2001-03-22 2006-02-22 松下電器産業株式会社 高耐圧半導体装置
KR100535062B1 (ko) * 2001-06-04 2005-12-07 마츠시타 덴끼 산교 가부시키가이샤 고내압 반도체장치
JP4326835B2 (ja) * 2003-05-20 2009-09-09 三菱電機株式会社 半導体装置、半導体装置の製造方法及び半導体装置の製造プロセス評価方法
US7098509B2 (en) * 2004-01-02 2006-08-29 Semiconductor Components Industries, L.L.C. High energy ESD structure and method
JP4667756B2 (ja) * 2004-03-03 2011-04-13 三菱電機株式会社 半導体装置

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