JP6695188B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、たとえば、半導体基板への基板コンタクト部を備えた半導体装置に好適に利用できるものである。
自動車に搭載される半導体装置には、たとえば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタ、高耐圧ＮＭＯＳトランジスタ、高耐圧ＰＭＯＳトランジスタおよびバイポーラトランジスタ等の種々の半導体素子が形成されている。これらの半導体素子は、半導体基板における素子形成領域に形成されている。素子形成領域は、半導体基板に形成された素子分離絶縁膜によって規定されている。
また、このような半導体装置では、半導体基板を所定の電位に固定するための基板コンタクト部が形成されている。基板コンタクト部は、素子形成領域の外側の領域に配置されている。このような基板コンタクト部を開示した特許文献の一例として、特許文献１がある。
特開２０１５−３７０９９号公報
半導体装置の製造プロセスにおいて、金属汚染をゲッタリングするために、半導体基板には微小欠陥（ＢＭＤ：Bulk Micro Defect）が生成される。微小欠陥を生成するために、半導体基板にはあらかじめ酸素が導入されている。導入された酸素は、熱処理等によって格子間にＳｉＯ２として析出する。
半導体基板中の酸素濃度が低くなると、一の半導体素子において発生したキャリア（電子または正孔）の寿命が長くなる。このため、半導体基板中を拡散する距離が長くなり、その拡散したキャリアが、リーク電流として他の半導体素子の動作に影響を及ぼすことが、発明者らによって確認された。
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
一実施の形態に係る半導体装置は、半導体基板と、第１半導体素子が形成された第１素子形成領域と、第２半導体素子が形成された第２素子形成領域と、基板コンタクト部とを備えている。第１素子形成領域は、半導体基板の主表面から第１深さに達する第１絶縁分離部によって規定されている。第２素子形成領域は、第１素子形成領域とは距離を隔てて配置され、主表面から第１深さに達する第２絶縁分離部によって規定されている。基板コンタクト部は、第１素子形成領域と第２素子形成領域との間に位置する半導体基板の領域に、主表面側から第１深さよりも深い第２深さに達するように形成され、第１深さから第２深さにわたり半導体基板に接触する。第１絶縁分離部および第２絶縁分離部のそれぞれは、基板コンタクト部とは距離を隔てて配置されている。基板コンタクト部は、少なくとも第１素子形成領域の周囲を取り囲むように配置されている。
他の実施の形態に係る半導体装置は、半導体基板と、第１半導体素子が形成された第１素子形成領域と、第２半導体素子が形成された第２素子形成領域と、基板コンタクト部とを備えている。第１素子形成領域は、半導体基板の主表面から第１深さに達する第１絶縁分離部によって規定されている。第２素子形成領域は、第１素子形成領域とは距離を隔てて配置され、主表面から第１深さに達する第２絶縁分離部によって規定されている。基板コンタクト部は、第１素子形成領域と第２素子形成領域との間に位置する半導体基板の領域に、主表面側から第１深さよりも深い第２深さに達するように形成され、第１深さから第２深さにわたり半導体基板に接触する。第１絶縁分離部および第２絶縁分離部のそれぞれは、基板コンタクト部とは距離を隔てて配置されている。第１絶縁分離部として、第１素子形成領域を規定する第１絶縁分離第１部と、第１絶縁分離第１部および基板コンタクト部の周囲を取り囲むように配置された第１絶縁分離第２部とを含む、複数の第１絶縁分離部が配置されている。
さらに他の実施の形態に係る半導体装置は、半導体基板と、第１半導体素子が形成された第１素子形成領域と、第２半導体素子が形成された第２素子形成領域と、基板コンタクト部とを備えている。第１素子形成領域は、半導体基板の主表面から第１深さに達する第１絶縁分離部によって規定されている。第２素子形成領域は、第１素子形成領域とは距離を隔てて配置され、主表面から第１深さに達する第２絶縁分離部によって規定されている。基板コンタクト部は、第１素子形成領域と第２素子形成領域との間に位置する半導体基板の領域に、主表面側から第１深さよりも深い第２深さに達するように形成され、第１深さから第２深さにわたり半導体基板に接触する。第１絶縁分離部および第２絶縁分離部のそれぞれは、基板コンタクト部とは距離を隔てて配置されている。基板コンタクト部として、基板コンタクト第１部と、基板コンタクト第１部の周囲を取り囲むように配置された基板コンタクト第２部とを含む、複数の基板コンタクト部が配置されている。
さらに他の実施の形態に係る半導体装置は、半導体基板と、第１半導体素子が形成された第１素子形成領域と、第２半導体素子が形成された第２素子形成領域と、基板コンタクト部とを備えている。第１素子形成領域は、半導体基板の主表面から第１深さに達する第１絶縁分離部によって規定されている。第２素子形成領域は、第１素子形成領域とは距離を隔てて配置され、主表面から第１深さに達する第２絶縁分離部によって規定されている。基板コンタクト部は、第１素子形成領域と第２素子形成領域との間に位置する半導体基板の領域に、主表面側から第１深さよりも深い第２深さに達するように形成され、第１深さから第２深さにわたり半導体基板に接触する。第１絶縁分離部および第２絶縁分離部のそれぞれは、基板コンタクト部とは距離を隔てて配置されている。半導体基板中には、埋め込み不純物領域が形成されている。第１絶縁分離部、第２絶縁分離部および基板コンタクト部は、埋め込み不純物領域を貫通する態様で形成されている。
他の実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面から第１深さに達する、第１素子形成領域を規定する第１分離溝および第２素子形成領域を規定する第２分離溝を形成するとともに、第１分離溝と第２分離溝との間に位置する半導体基板の主表面から第１深さに達する開口を形成する。第１分離溝、第２分離溝および開口を埋め込むように絶縁膜を形成することにより、第１分離溝内に第１絶縁分離部を形成するとともに、第２分離溝内に第２絶縁分離部を形成する。開口に埋め込まれた絶縁膜の部分と半導体基板とに順次加工を施すことにより、絶縁膜を貫通して第１深さよりも深い第２深さに達するコンタクト開口を形成する。コンタクト開口に導電体を形成することにより、第１深さから第２深さに達する部分において導電体が半導体基板に接触する基板コンタクト部を形成する。
一実施の形態に係る半導体装置によれば、リーク電流に伴う半導体素子の誤動作を抑制することができる。
他の実施の形態に係る半導体装置の製造方法によれば、リーク電流に伴う半導体素子の誤動作が抑制される半導体装置を製造することができる。
実施の形態１に係る半導体装置の部分平面図である。 同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける半導体基板の構造を示す断面斜視図である。 同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける半導体装置の断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。 比較例に係る半導体装置の断面図である。 比較例に係る半導体装置の問題点を説明するための断面図である。 同実施の形態において、半導体装置の作用効果を説明するための断面図である。 同実施の形態において、比較例となる半導体装置のシミュレーションによる評価を説明するための第１の図である。 同実施の形態において、比較例となる半導体装置のシミュレーションによる評価を説明するための第２の図である。 同実施の形態において、半導体装置のシミュレーションによる評価を説明するための第１の図である。 同実施の形態において、半導体装置のシミュレーションによる評価を説明するための第２の図である。 同実施の形態において、半導体装置のシミュレーションによる評価を説明するための第３の図である。 同実施の形態において、半導体装置のシミュレーションによる評価を説明するための第４の図である。 同実施の形態において、半導体装置のシミュレーションによる評価を説明するための第５の図である。 同実施の形態において、半導体装置の効果を説明するための図である。 実施の形態２において、第１例に係る半導体装置の部分平面図である。 同実施の形態において、第２例に係る半導体装置の部分平面図である。 同実施の形態において、第３例に係る半導体装置の部分平面図である。 同実施の形態において、第４例に係る半導体装置の部分平面図である。 同実施の形態において、第５例に係る半導体装置の部分平面図である。 同実施の形態において、第６例に係る半導体装置の部分平面図である。
実施の形態１
実施の形態に１係る基板コンタクト部を備えた半導体装置について説明する。
前述したように、半導体装置には、たとえば、ＣＭＯＳトランジスタ、高耐圧ＮＭＯＳトランジスタ、高耐圧ＰＭＯＳトランジスタおよびバイポーラトランジスタ等の種々の半導体素子が形成されている。ここでは、説明の便宜上、半導体素子として、高耐圧ＮＭＯＳトランジスタとＣＭＯＳトランジスタとを一例に挙げて説明する。
図１に示すように、半導体装置ＳＤでは、素子分離絶縁膜ＤＴＩ１（ＤＴＩ）によって、素子形成領域ＥＦＲの一つとして、たとえば、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲが規定されている。また、素子分離絶縁膜ＤＴＩ２（ＤＴＩ）によって、素子形成領域ＥＦＲの他の一つとして、たとえば、ＣＭＯＳトランジスタ形成領域ＣＭＲが規定されている。
高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲとＣＭＯＳトランジスタ形成領域ＣＭＲとは距離を隔てて配置されている。その高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲとＣＭＯＳトランジスタ形成領域ＣＭＲとの間に位置する半導体基板ＳＵＢの領域（基板電極領域ＳＥＲ）に、基板コンタクト部ＣＬＤが形成されている。基板コンタクト部ＣＬＤは、半導体基板ＳＵＢ（Ｐ型基板ＰＳＢ）を所定の電位に固定する（図３参照）。
素子分離絶縁膜ＤＴＩ１（ＤＴＩ）は、トレンチＤＴＣ１（ＤＴＣ）内に形成されている。素子分離絶縁膜ＤＴＩ２（ＤＴＩ）は、トレンチＤＴＣ２（ＤＴＣ）内に形成されている。基板コンタクト部ＣＬＤは、コンタクト溝ＤＨＣ内に形成されている。図２に示すように、コンタクト溝ＤＨＣ（深さＤ２）は、トレンチＤＴＣ１、ＤＴＣ２（深さＤ１）よりも深く形成されている。
半導体装置ＳＤの構造について、さらに詳しく説明する。図３に示すように、半導体基板ＳＵＢは、Ｐ型基板ＰＳＢ、Ｎ型埋め込み領域ＮＢＬおよびエピタキシャル層ＥＬによって構成される。素子分離絶縁膜ＤＴＩ１、ＤＴＩ２は、半導体基板ＳＵＢの表面から深さＤ１にわたり形成されている。素子分離絶縁膜ＤＴＩ１、ＤＴＩ２は、エピタキシャル層ＥＬおよびＮ型埋め込み領域ＮＢＬを貫通してＰ型基板ＰＳＢに達している。
基板コンタクト部ＣＬＤは、半導体基板ＳＵＢの表面から深さＤ２にわたり形成されている。基板コンタクト部ＣＬＤは、エピタキシャル層ＥＬおよびＮ型埋め込み領域ＮＢＬを貫通してＰ型基板ＰＳＢに達している。基板コンタクト部ＣＬＤの導体部ＳＣＮのうち、半導体基板ＳＵＢの表面から深さＤ１に至る部分では、導体部ＳＣＮと半導体基板ＳＵＢとの間に絶縁膜ＩＬＦが介在している。深さＤ１から深さＤ２に至る部分では、導体部ＳＣＮと半導体基板ＳＵＢ（Ｐ型基板ＰＳＢ）とが接触している。
高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲでは、エピタキシャル層ＥＬにＰ型エピタキシャル層ＰＥが形成されている。そのＰ型エピタキシャル層ＰＥに、高耐圧ＭＯＳトランジスタＨＶＮが形成されている。ＣＭＯＳトランジスタ形成領域ＣＭＲには、Ｐ型エピタキシャル層ＰＥが形成されている。そのＰ型エピタキシャル層ＰＥに、ＮＭＯＳトランジスタＮＭＴとＰＭＯＳトランジスタＰＭＴとが形成されている。
高耐圧ＭＯＳトランジスタＨＶＮ、ＮＭＯＳトランジスタＮＭＴおよびＰＭＯＳトランジスタＰＭＴ等を覆うように、絶縁膜ＩＬＦが形成されている。絶縁膜ＩＬＦの表面に複数の第１配線層ＭＬが形成されている。複数の第１配線層ＭＬのうちの所定の第１配線層ＭＬが基板コンタクト部ＣＬＤの導体部ＳＣＮに電気的に接続されている。
複数の第１配線層ＭＬの上に、多層配線層ＭＬＳと、その多層配線層ＭＬＳ間をそれぞれ絶縁する多層層間絶縁膜ＭＩＬが形成されている。多層層間絶縁膜ＭＩＬを覆うようにポリイミド膜ＰＩＸが形成されている。実施の形態１に係る半導体装置ＳＤは、上記のように構成される。
次に、上述した半導体装置の製造方法の一例について説明する。まず、図４に示すように、半導体基板ＳＵＢにおける高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲに、高耐圧ＮＭＯＳトランジスタＨＶＮが形成され、ＣＭＯＳトランジスタ形成領域ＣＭＲに、ＮＭＯＳトランジスタＮＭＴおよびＰＭＯＳトランジスタＰＭＴが形成される。
次に、高耐圧ＮＭＯＳトランジスタＨＶＮ、ＮＭＯＳトランジスタＮＭＴおよびＰＭＯＳトランジスタＰＭＴ等を覆うように、エッチングマスクとなる、たとえば、シリコン酸化膜（図示せず）が形成される。次に、所定の写真製版処理を行うことにより、トレンチを形成するためのレジストパターンＰＲ１（図５参照）が形成される。
次に、図５に示すように、そのレジストパターンＰＲ１をエッチングマスクとしてシリコン酸化膜ＳＳＦにエッチング処理を行うことにより、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲでは、Ｐ型エピタキシャル層ＰＥに達する開口ＭＯ１が形成される。ＣＭＯＳトランジスタ形成領域ＣＭＲでは、Ｐ型エピタキシャル層ＰＥに達する開口ＭＯ２が形成される。高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲとＣＭＯＳトランジスタ形成領域ＣＭＲとの間に位置する基板電極領域ＳＥＲでは、Ｐ型エピタキシャル層ＰＥに達する開口ＣＯＰが形成される。
次に、図６に示すように、シリコン酸化膜ＳＳＦ等をエッチングマスクとして、露出したＰ型エピタキシャル層ＰＥにさらにエッチング処理を行うことにより、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲでは、Ｐ型基板ＰＳＢに達するトレンチＤＴＣ１が形成される。ＣＭＯＳトランジスタ形成領域ＣＭＲでは、Ｐ型基板ＰＳＢに達するトレンチＤＴＣ２が形成される。基板電極領域ＳＥＲでは、Ｐ型基板ＰＳＢに達する開口ＣＯＰが形成される。
次に、高耐圧ＮＭＯＳトランジスタＨＶＮ、ＮＭＯＳトランジスタＮＭＴおよびＰＭＯＳトランジスタＰＭＴ等を覆うように、たとえば、シリコン窒化膜からなるライナー膜（図示せず）が形成される。次に、図７に示すように、高耐圧ＮＭＯＳトランジスタＨＶＮ、ＮＭＯＳトランジスタＮＭＴおよびＰＭＯＳトランジスタＰＭＴ等を覆うように、たとえば、シリコン酸化膜等の絶縁膜ＩＬＦが形成される。
このとき、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲでは、トレンチＴＲＣ１の側面および底面を覆うように、絶縁膜ＩＬＦが形成される。ＣＭＯＳトランジスタ形成領域ＣＭＲでは、トレンチＴＲＣ２の側面および底面を覆うように、絶縁膜ＩＬＦが形成される。基板電極領域ＳＥＲでは、開口ＣＯＰの側面および底面を覆うように、絶縁膜ＩＬＦが形成される。
次に、図８に示すように、所定の写真製版処理を行うことにより、レジストパターンＰＲ２が形成される。次に、そのレジストパターンＰＲ２をエッチングマスクとして絶縁膜ＩＬＦにエッチング処理を行うことにより、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲおよびＣＭＯＳトランジスタ形成領域ＣＭＲのそれぞれに、コンタクトホールＣＨが形成される。なお、コンタクトホールＣＨの底には、ライナー膜（図示せず）が露出した状態とされる。その後、レジストパターンＰＲ２が除去される。
次に、図９に示すように、所定の写真製版処理を行うことによりレジストパターンＰＲ３が形成される。次に、そのレジストパターンＰＲ３をエッチングマスクとして、絶縁膜ＩＬＦにエッチング処理を行うことによって、Ｐ型基板ＰＳＢ（半導体基板ＳＵＢ）を露出する。引き続き、エッチング処理を行うことにより、図１０に示すように、トレンチＴＲＣ１、ＴＲＣ２よりも深いコンタクト溝ＤＣＨが形成される。その後、レジストパターンＰＲ３が除去される。
次に、コンタクトホールＣＨの底に露出するライナー膜が除去される。次に、バリア金属膜（図示せず）およびタングステン膜等の金属膜（図示せず）が形成される。次に、その金属膜等にエッチンバック処理または化学的機械研磨処理が行われる。これにより、図１１に示すように、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲおよびＣＭＯＳトランジスタ形成領域ＣＭＲのそれぞれでは、コンタクトプラグＣＰが形成される。基板電極領域ＳＥＲでは、導体部ＳＣＮが形成される。
次に、図１２に示すように、絶縁膜ＩＬＦの表面に複数の第１配線層ＭＬが形成される。第１配線層ＭＬとしては、アルミニウム配線層でもよいし、銅配線でもよい。次に、図１３に示すように、必要に応じて上層の多層配線層ＭＬＳと多層層間絶縁膜ＭＩＬが形成される。その後、多層層間絶縁膜ＭＩＬ等を覆うように、ポリイミド膜ＰＩＸが形成される。こうして、半導体装置の主要部分が完成する。
上述した半導体装置では、基板コンタクト部ＣＬＤの導体部ＳＣＮがＰ型基板ＰＳＢ（半導体基板ＳＵＢ）に接触するように形成されている。これにより、一の素子形成領域ＥＦＲに形成された半導体素子から生じたキャリアが、他の素子形成領域ＥＦＲに形成された半導体素子の動作に影響を与えるのを抑制することができる。これについて、比較例に係る半導体装置と比べて説明する。
図１４に示すように、比較例に係る半導体装置ＳＤでは、コンタクト溝ＤＨＣとトレンチＤＴＣ１、ＤＴＣ２とは、同じ深さになるように形成されている。したがって、基板コンタクト部ＣＬＤは、半導体基板ＳＵＢの表面から深さＤ１にわたり形成され、素子分離絶縁膜ＤＴＩ１、ＤＴＩ２も、半導体基板ＳＵＢの表面から深さＤ１にわたり形成されている。なお、これ以外の構成については、図３に示す半導体装置の構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
一般に、半導体装置では、半導体素子の動作に伴って、キャリア（電子または正孔）の発生と消滅が繰り返されている。発生したキャリアは、半導体基板に生じている微小欠陥（ＢＭＤ）等を再結合中心として消滅する。微小欠陥は、半導体基板ＳＵＢ（Ｐ型基板ＰＳＢ）に導入された酸素の濃度に依存している。酸素濃度が低くなると、微小欠陥が減少する。微小欠陥が減少すると、キャリアの再結合中心が減ることになる。
ここで、比較例に係る半導体装置ＳＤにおいて、仮に、高耐圧ＮＭＯＳトランジスタＮＭＴの動作に伴って、キャリア（電子）が発生する場合を想定する。図１５に示すように、高耐圧ＮＭＯＳトランジスタＮＭＴから発生したキャリア（電子）は、Ｐ型基板ＰＳＢに注入される（点線矢印参照）。Ｐ型基板ＰＳＢに注入されたキャリアは、基板リーク電流として、Ｐ型基板ＰＳＢ中を拡散する。Ｐ型基板ＰＳＢ中を拡散するキャリアは、Ｐ型基板ＰＳＢに生じている微小欠陥において再結合により消滅する等して減少する。
このとき、Ｐ型基板ＰＳＢにおける微小欠陥の数が減少すると、キャリアが消滅する割合が減り、キャリアの寿命が長くなってしまう。キャリアの寿命が長くなると、Ｐ型基板ＰＳＢ中をさらに拡散して、たとえば、隣接するＣＭＯＳトランジスタ形成領域ＣＭＲに位置するＰ型基板ＰＳＢの領域まで到達することがある（点線矢印参照）。発明者らは、隣接した領域に到達したキャリアによって、ＮＭＯＳトランジスタＮＭＴまたはＰＭＯＳトランジスタＰＭＴが、誤動作を引き起こす場合があることを確認した。
比較例に係る半導体装置ＳＤに対して、実施の形態に係る半導体装置ＳＤでは、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲとＣＭＯＳトランジスタ形成領域ＣＭＲとの間に、基板コンタクト部ＣＬＤが形成されている。その基板コンタクト部ＣＬＤが、素子分離絶縁膜ＤＴＩよりも深い領域にまで形成されて、基板コンタクト部ＣＬＤの導体部ＳＣＮが、Ｐ型基板ＰＳＢに接触している。
これにより、図１６に示すように、Ｐ型基板ＰＳＢ中を、ＣＭＯＳトランジスタ形成領域ＣＭＲに向かって拡散しようとするキャリアが、導体部ＳＣＮを流れることになる。キャリアが導体部ＳＣＮを流れることで、ＣＭＯＳトランジスタ形成領域ＣＭＲに向かって流れるキャリアが大幅に減少し、ＮＭＯＳトランジスタＮＭＴまたはＰＭＯＳトランジスタＰＭＴが、誤動作を引き起こすのを抑止することができる。これについて、発明者らが行ったシミュレーションに基づいて説明する。その結果を、図１７（比較例Ａ）、図１８（比較例Ｂ）、図１９（実施の形態Ａ）および図２０（実施の形態Ｂ）に示す。
発明者らは、上述した高耐圧ＮＭＯＳトランジスタＨＶＮのように、キャリアを放出する半導体素子をエミッタ電極ＥＥＬとして特定し、ＮＭＯＳトランジスタＮＭＴまたはＰＭＯＳトランジスタＰＭＴのように、キャリアが流れ込む半導体素子をコレクタ電極ＣＥＬとして特定した。そして、発明者らは、そのエミッタ電極ＥＥＬから放出されるキャリア（電子）が、コレクタ電極ＣＥＬにどの程度到達するかを評価した。
まず、比較例について説明する。図１７の上段に比較例Ａの境界条件を示し、中段に不純物濃度プロファイルを示す。比較例Ａでは、素子分離絶縁膜ＤＴＩの半導体基板の表面からの深さを１６μｍに設定した。また、基板コンタクト部ＣＬＤ（導体部）の半導体基板の表面からの深さＬＣを１６μｍに設定した。その導体部を覆う絶縁膜の半導体基板の表面からの長さＬＩを１６μｍに設定した。
不純物プロファイルでは、主としてＮ型不純物濃度がクロスハッチングの粗密をもって表現されている。クロスハッチングの密度が高いほど、Ｎ型不純物濃度が高くなることを示す。
図１７の下段に、電流フローのシミュレーション結果を示す。電流フローの高低が、クロスハッチングの粗密をもって示されている。クロスハッチングの密度が高いほど、電流フローが高くなることを示す。図１７（下段）に示されるように、エミッタ電極ＥＥＬから放出されたキャリア（電子）は、半導体基板中を拡散して、コレクタ電極ＣＥＬに到達していることがわかる。
次に、図１８の上段に比較例Ｂの境界条件を示し、中段に不純物濃度プロファイルを示す。比較例Ｂでは、素子分離絶縁膜ＤＴＩの半導体基板の表面からの深さを１６μｍに設定した。また、基板コンタクト部ＣＬＤ（導体部）の半導体基板の表面からの深さＬＣを２１μｍに設定した。その導体部を覆う絶縁膜の半導体基板の表面からの長さＬＩを２１μｍに設定した。不純物プロファイルでは、主としてＮ型不純物濃度がクロスハッチングの粗密をもって表現されている。
図１８の下段に、電流フローのシミュレーション結果を示す。電流フローの高低が、クロスハッチングの粗密をもって示されている。図１８（下段）に示されるように、エミッタ電極ＥＥＬから放出されたキャリア（電子）は、比較例Ａの場合よりも、より広範囲に半導体基板中を拡散して、コレクタ電極ＣＥＬに到達していることがわかる。
次に、実施の形態について説明する。図１９の上段に実施の形態Ａの境界条件を示し、中段に不純物濃度プロファイルを示す。実施の形態Ａでは、素子分離絶縁膜ＤＴＩの半導体基板の表面からの深さを１６μｍに設定した。また、基板コンタクト部ＣＬＤ（導体部）の半導体基板の表面からの深さＬＣを２１μｍに設定した。その導体部を覆う絶縁膜の半導体基板の表面からの長さＬＩを１６μｍに設定した。実施の形態Ａでは、基板コンタクト部ＣＬＤのうち、長さ５μｍ分の導体部が半導体基板に接触していることになる。不純物プロファイルでは、主としてＮ型不純物濃度がクロスハッチングの粗密をもって表現されている。
図１９の下段に、電流フローのシミュレーション結果を示す。電流フローの高低が、クロスハッチングの粗密をもって示されている。図１９（下段）に示されるように、エミッタ電極ＥＥＬから放出されたキャリア（電子）は、半導体基板に接触している基板コンタクト部ＣＬＤ（導体部）に流れ込むことがわかる。このため、半導体基板中を拡散して、コレクタ電極ＣＥＬに到達している電流フローは、比較例Ａおよび比較例Ｂの場合と比べて、大幅に減少していることがわかる。
次に、図２０の上段に実施の形態Ｂの境界条件を示し、中段に不純物濃度プロファイルを示す。実施の形態Ｂでは、素子分離絶縁膜ＤＴＩの半導体基板の表面からの深さを１６μｍに設定した。また、基板コンタクト部ＣＬＤ（導体部）の半導体基板の表面からの深さＬＣを２５μｍに設定した。その導体部を覆う絶縁膜の半導体基板の表面からの長さＬＩを１６μｍに設定した。実施の形態Ｂでは、基板コンタクト部ＣＬＤのうち、長さ９μｍ分の導体部が半導体基板に接触していることになる。不純物プロファイルでは、主としてＮ型不純物濃度がクロスハッチングの粗密をもって表現されている。
図２０の下段に、電流フローのシミュレーション結果を示す。電流フローの高低が、クロスハッチングの粗密をもって示されている。図２０（下段）に示されるように、半導体基板に接触している導体部の長さがより長くなることで、エミッタ電極ＥＥＬから放出されたキャリア（電子）は、実施の形態Ａの場合よりも、半導体基板に接触している基板コンタクト部ＣＬＤ（導体部）により多く流れ込むことがわかる。このため、半導体基板中を拡散して、コレクタ電極ＣＥＬに到達している電流フローは、実施の形態Ａの場合よりも、さらに減少していることがわかる。
次に、比較例Ａ、比較例Ｂ、実施の形態Ａおよび実施の形態Ｂのそれぞれの場合におけるＩＶ（電流と電圧）波形について説明する。まず、図２１に、エミッタ電極ＥＥＬに印加する電圧と、エミッタ電極ＥＥＬを流れる電流との関係を示す。横軸は電圧である。縦軸は電流であり、対数表示されている。
次に、図２１に示される電圧と電流をエミッタ電極に印加した場合に、基板コンタクト部を流れる電流のシミュレーション結果を図２２に示す。横軸は電圧である。縦軸は、基板コンタクト部ＣＬＤを流れる電流であり、エミッタ電極から半導体基板中を拡散して基板コンタクト部ＣＬＤに到達した電流が示されている。
比較例Ａおよび比較例Ｂの基板コンタクト部ＣＬＤの導体部ＳＣＮでは、導体部ＳＣＮの底面が半導体基板に接触している。実施の形態Ａの導体部ＳＣＮでは、長さ５μｍの導体部ＳＣＮの部分が半導体基板に接触している。実施の形態Ｂの導体部ＳＣＮでは、長さ９μｍの導体部ＳＣＮの部分が半導体基板に接触している。
このため、基板コンタクト部ＣＬＤ（導体部ＳＣＮ）と半導体基板との接触面積が狭い比較例Ａおよび比較例Ｂでは、接触面積が広い実施の形態Ａおよび実施の形態Ｂと比べて、基板コンタクト部ＣＬＤを流れる電流が少ないことがわかる。
次に、図２１に示される電圧と電流をエミッタ電極に印加した場合に、コレクタ電極を流れる電流のシミュレーション結果を図２３に示す。横軸は電圧である。縦軸は、コレクタ電極ＣＥＬを流れる電流であり、エミッタ電極ＥＥＬから半導体基板中を拡散してコレクタ電極ＣＥＬに到達した電流が示されている。
比較例Ａおよび比較例Ｂと比べて、接触面積が広い実施の形態Ａでは、エミッタ電極ＥＥＬから半導体基板中を拡散して基板コンタクト部ＣＬＤに到達する電流の成分が多くなる。このため、半導体基板中を拡散してコレクタ電極に到達する電流は、基板コンタクト部ＣＬＤを流れる分少なくなる。また、接触面積が実施の形態Ａの場合よりもさらに広い実施の形態Ｂでは、エミッタ電極ＥＥＬから半導体基板中を拡散して基板コンタクト部ＣＬＤに到達する電流の成分がさらに多くなる。このため、コレクタ電極に到達する電流はさらに少なくなっていることがわかる。
この評価結果から、基板コンタクト部ＣＬＤの導体部ＳＣＮと半導体基板との接触面積を増やすことで、エミッタ電極ＥＥＬから半導体基板を拡散する電流（キャリア）を基板コンタクト部ＣＬＤに流すことができ、基板コンタクト部ＣＬＤに流れる分、コレクタ電極に到達する電流（キャリア）を減らすことができることが判明した。すなわち、一の半導体素子において発生したキャリアが、リーク電流として他の半導体素子へ影響を及ぼすのを抑制できることがわかった。
一の半導体素子において発生したキャリアが、リーク電流として他の半導体素子へ影響を及ぼすのを抑制する手法として、基板コンタクト部と半導体基板との接触面積を拡げる手法（手法Ａ）他に、一の半導体素子と他の半導体素子との距離を長くする手法（手法Ｂ）がある。そこで、発明者らは手法Ａと手法Ｂとを比較した。
まず、エミッタ電極から流れる電流（ＩＥ）のうち、コレクタ電極へ流れる電流（ＩＣ）の割合をα（ＩＣ／ＩＥ）とした。そのαの基板コンタクト部の長さ（深さ）の依存性と、αのエミッタ電極とコレクタ電極との間の距離の依存性とを評価した。その結果を図２４に示す。
図２４の左図は、αの基板コンタクト部の長さ（深さ）の依存性を示すグラフ（グラフＡ）である。図２４の右図は、αのエミッタ電極とコレクタ電極との間の距離の依存性を示すグラフ（グラフＢ）である。グラフＡの横軸は基板コンタクト部の長さであり、導電体が半導体基板に接触している長さである。縦軸は電流の割合αである。
グラフＡは、上述したシミュレーション結果に基づくものであり、グラフ上に、実施の形態Ａの結果と実施の形態Ｂの結果とがプロットされている。実施の形態Ａでは、半導体基板と基板コンタクト部ＣＬＤの導体部とが接触している長さは５μｍである。実施の形態Ｂでは、半導体基板と基板コンタクト部ＣＬＤの導体部とが接触している長さは９μｍである。また、図２４の左図では、併せて、比較例Ａの場合の電流の割合αが点線で示されている。
一方、グラフＢは、実際の半導体装置の実測値に基づくものである。グラフＡとグラフＢとを比較すると、基板コンタクト部の長さ（深さ）を１０μｍに設定した場合の電流の割合αの値は、エミッタ電極とコレクタ電極との距離を１ｍｍ程度離した場合の電流の割合αの値と同等である。
エミッタ電極とコレクタ電極との距離を長くすると、半導体装置のサイズが大きくなってしまい、半導体装置の小型化を阻害させてしまうことになる。そのため、エミッタ電極とコレクタ電極との距離を長くする替わりに、基板コンタクト部の長さ（深さ）を長くすることは、半導体装置の小型化に大いに貢献することができるといえる。
実施の形態２
ここでは、基板コンタクト部の平面構造（パターン）のバリエーションについて説明する。
上述した実施の形態に係る半導体装置では、基板コンタクト部ＣＬＤが、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲとＣＭＯＳトランジスタ形成領域ＣＭＲとの間に位置する半導体基板ＳＵＢの領域に形成されている場合を例に挙げて説明した。基板コンタクト部ＣＬＤの配置パターンとしてはこれに限られるものではない。そのバリエーションについて説明する。なお、以下の図は、部分平面図を示すが、構造を明確に示すために、断面図のハッチングを付す。
（第１例）
第１例では、図２５に示すように、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲを規定する素子分離絶縁膜ＤＴＩ１の周囲を取り囲むように、基板コンタクト部ＣＬＤが配置されている。ここで、高耐圧ＮＭＯＳトランジスタが、キャリアを放出しやすい半導体素子であると想定する。
この場合には、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲから四方へ拡散しようとするキャリアが、効果的に基板コンタクト部ＣＬＤに捉えられる。これにより、隣接するＣＭＯＳトランジスタ形成領域ＣＭＲまたは他の素子形成領域（図示せず）へ拡散するキャリアが減少し、半導体素子の誤動作を確実に抑制することができる。
（第２例）
第２例では、図２６に示すように、ＣＭＯＳトランジスタ形成領域ＣＭＲを規定する素子分離絶縁膜ＤＴＩ２の周囲を取り囲むように、基板コンタクト部ＣＬＤが配置されている。ここで、ＣＭＯＳトランジスタが、キャリアを受けやすい半導体素子、つまり、キャリアが流れ込みやすい半導体素子であると想定する。
この場合には、四方からＣＭＯＳトランジスタ形成領域ＣＭＲへ向かって拡散するキャリアが、効果的に基板コンタクト部ＣＬＤに捉えられる。これにより、ＣＭＯＳトランジスタ等、キャリアが流れ込みやすい半導体素子の誤動作を確実に抑制することができる。
（第３例）
第３例は、第１例と第２例とを合わせた構造とされる。図２７に示すように、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲを規定する素子分離絶縁膜ＤＴＩ１の周囲を取り囲むように、基板コンタクト部ＣＬＤ１が配置されている。ＣＭＯＳトランジスタ形成領域ＣＭＲを規定する素子分離絶縁膜ＤＴＩ２の周囲を取り囲むように、基板コンタクト部ＣＬＤ２が配置されている。
この場合には、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲから四方へ拡散しようとするキャリアが、効果的に基板コンタクト部ＣＬＤ１に捉えられる。また、四方からＣＭＯＳトランジスタ形成領域ＣＭＲへ向かって拡散するキャリアが、効果的に基板コンタクト部ＣＬＤ２に捉えられる。これにより、ＣＭＯＳトランジスタ等、キャリアが流れ込みやすい半導体素子の誤動作をより確実に抑制することができる。
（第４例）
第４例では、図２８に示すように、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲを規定する素子分離絶縁膜ＤＴＩ１の周囲を取り囲むように、基板コンタクト部ＣＬＤ１が二重に配置されている。ここで、高耐圧ＮＭＯＳトランジスタが、キャリアを放出しやすい半導体素子であると想定する。
この場合には、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲから四方へ拡散しようとするキャリアのうち、内側に配置された基板コンタクト部ＣＬＤ１によって捉えられずに、さらに四方へ拡散しようとするキャリアがあったとしても、そのキャリアを外側に配置された基板コンタクト部ＣＬＤ１によって捉えることができる。これにより、ＣＭＯＳトランジスタ等、キャリアが流れ込みやすい半導体素子の誤動作をより確実に抑制することができる。
（第５例）
第５例では、図２９に示すように、素子形成領域ＥＦＲを規定する素子分離絶縁膜ＤＴＩ１の周囲を取り囲むように、さらに、素子分離絶縁膜ＤＴＩが形成されている。これにより、素子形成領域に形成された半導体素子において発生したキャリアが四方を拡散するのを抑制することができる。逆に、四方から拡散してきたキャリアが、素子形成領域ＥＦＲに形成された半導体素子へ向かって拡散するのを抑制することができる。これにより、半導体素子の誤動作を確実に抑制することができる。
（第６例）
第６例では、図３０に示すように、基板コンタクト部ＣＬＤを取り囲むように、さらに、素子分離絶縁膜ＤＴＩが形成されている。これにより、素子形成領域に形成された半導体素子において発生したキャリアが四方を拡散するのを確実に抑制することができる。逆に、四方から拡散してきたキャリアが、素子形成領域ＥＦＲに形成された半導体素子へ向かって拡散するのを確実に抑制することができる。これにより、半導体素子の誤動作をより確実に抑制することができる。
なお、上述した半導体装置では、説明の便宜上、キャリアを放出しやすい半導体素子として、高耐圧ＮＭＯＳトランジスタＨＶＮＲを例に挙げ、キャリアが流れ込みやすい半導体素子として、ＣＭＯＳトランジスタＣＭＲを例に挙げた。これは一例であって、キャリアを放出させやすい半導体素子とキャリアが流れ込みやすい半導体素子を備えた半導体装置に対して、上述した基板コンタクト部ＣＬＤの構造または素子分離絶縁膜ＤＴＩの構造を適用することができる。
また、実施の形態において説明した構造については、必要に応じて種々組み合わせることが可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＳＤ 半導体装置、ＳＵＢ 半導体基板、ＰＳＢ Ｐ型基板、ＮＢＬ Ｎ型埋め込み領域、ＥＬ エピタキシャル層、ＰＥ Ｐ型エピタキシャル層、ＢＰＦ 裏面保護酸化膜、ＤＴＩ、ＤＴＩ１、ＤＴＩ２ 素子分離絶縁膜、ＤＴＣ、ＤＴＣ１、ＤＴＣ２ トレンチ、ＩＬＦ 絶縁膜、ＥＦＲ 素子形成領域、ＣＭＲ ＣＭＯＳトランジスタ形成領域、ＮＭＴ ＮＭＯＳトランジスタ、ＰＭＴ ＰＭＯＳトランジスタ、ＨＶＮＲ 高耐圧ＮＭＯＳトランジスタ形成領域、ＨＶＮ 高耐圧ＮＭＯＳトランジスタ、ＳＥＲ 基板電極領域、ＣＬＤ、ＣＬＤ１、ＣＬＤ２ 基板コンタクト部、ＤＣＨ、ＤＨＣ１、ＤＨＣ２ コンタクト溝、ＳＣＮ 導体部、ＩＬＦ 絶縁膜、ＣＯＰ 開口、ＣＨ コンタクトホール、ＣＰ コンタクトプラグ、ＭＬ 第１配線層、ＭＬＳ 多層配線層、ＭＩＬ 多層層間絶縁膜、ＰＩＸ ポリイミド膜、ＳＳＦ シリコン酸化膜、ＰＲ１ レジストパターン、ＭＯ１、ＭＯ２ 開口。

Claims (10)

  1. 主表面を有する半導体基板と、
    前記主表面から第１深さに達する第１絶縁分離部によって規定された第１素子形成領域と、
    前記第１素子形成領域に形成された第１半導体素子と、
    前記第１素子形成領域とは距離を隔てて配置され、前記主表面から前記第１深さに達する第２絶縁分離部によって規定された第２素子形成領域と、
    前記第２素子形成領域に形成された第２半導体素子と、
    前記第１素子形成領域と前記第２素子形成領域との間に位置する前記半導体基板の領域に、前記主表面側から前記第１深さよりも深い第２深さに達するように形成され、前記第１深さから前記第２深さにわたり前記半導体基板に接触する基板コンタクト部と
    を備え、
    前記第１絶縁分離部および前記第２絶縁分離部のそれぞれは、前記基板コンタクト部とは距離を隔てて配置され、
    前記基板コンタクト部は、少なくとも前記第１素子形成領域の周囲を取り囲むように配置された、半導体装置。
  2. 前記第１絶縁分離部として、
    前記第１素子形成領域を規定する第１絶縁分離第１部と、
    前記基板コンタクト部の内側に、前記第１絶縁分離第１部の周囲を取り囲むように配置された第１絶縁分離第２部と
    を含む、複数の前記第１絶縁分離部が配置された、請求項１記載の半導体装置。
  3. 主表面を有する半導体基板と、
    前記主表面から第１深さに達する第１絶縁分離部によって規定された第１素子形成領域と、
    前記第１素子形成領域に形成された第１半導体素子と、
    前記第１素子形成領域とは距離を隔てて配置され、前記主表面から前記第１深さに達する第２絶縁分離部によって規定された第２素子形成領域と、
    前記第２素子形成領域に形成された第２半導体素子と、
    前記第１素子形成領域と前記第２素子形成領域との間に位置する前記半導体基板の領域に、前記主表面側から前記第１深さよりも深い第２深さに達するように形成され、前記第１深さから前記第２深さにわたり前記半導体基板に接触する基板コンタクト部と
    を備え、
    前記第１絶縁分離部および前記第２絶縁分離部のそれぞれは、前記基板コンタクト部とは距離を隔てて配置され、
    前記第１絶縁分離部として、
    前記第１素子形成領域を規定する第１絶縁分離第１部と、
    前記第１絶縁分離第１部および前記基板コンタクト部の周囲を取り囲むように配置された第１絶縁分離第２部と
    を含む、複数の前記第１絶縁分離部が配置された、半導体装置。
  4. 主表面を有する半導体基板と、
    前記主表面から第１深さに達する第１絶縁分離部によって規定された第１素子形成領域と、
    前記第１素子形成領域に形成された第１半導体素子と、
    前記第１素子形成領域とは距離を隔てて配置され、前記主表面から前記第１深さに達する第２絶縁分離部によって規定された第２素子形成領域と、
    前記第２素子形成領域に形成された第２半導体素子と、
    前記第１素子形成領域と前記第２素子形成領域との間に位置する前記半導体基板の領域に、前記主表面側から前記第１深さよりも深い第２深さに達するように形成され、前記第１深さから前記第２深さにわたり前記半導体基板に接触する基板コンタクト部と
    を備え、
    前記第１絶縁分離部および前記第２絶縁分離部のそれぞれは、前記基板コンタクト部とは距離を隔てて配置され、
    前記基板コンタクト部として、
    基板コンタクト第１部と、
    前記基板コンタクト第１部の周囲を取り囲むように配置された基板コンタクト第２部とを含む、複数の前記基板コンタクト部が配置された、半導体装置。
  5. 主表面を有する半導体基板と、
    前記主表面から第１深さに達する第１絶縁分離部によって規定された第１素子形成領域と、
    前記第１素子形成領域に形成された第１半導体素子と、
    前記第１素子形成領域とは距離を隔てて配置され、前記主表面から前記第１深さに達する第２絶縁分離部によって規定された第２素子形成領域と、
    前記第２素子形成領域に形成された第２半導体素子と、
    前記第１素子形成領域と前記第２素子形成領域との間に位置する前記半導体基板の領域に、前記主表面側から前記第１深さよりも深い第２深さに達するように形成され、前記第１深さから前記第２深さにわたり前記半導体基板に接触する基板コンタクト部と
    を備え、
    前記第１絶縁分離部および前記第２絶縁分離部のそれぞれは、前記基板コンタクト部とは距離を隔てて配置され、
    前記半導体基板中には、埋め込み不純物領域が形成され、
    前記第１絶縁分離部、前記第２絶縁分離部および前記基板コンタクト部は、前記埋め込み不純物領域を貫通する態様で形成された、半導体装置。
  6. 半導体基板の主表面から第１深さに達する、第１素子形成領域を規定する第１分離溝および第２素子形成領域を規定する第２分離溝を形成するとともに、前記第１分離溝と前記第２分離溝との間に位置する前記半導体基板の前記主表面から前記第１深さに達する開口を形成する工程と、
    前記第１素子形成領域に第１半導体素子を形成する工程と、
    前記第２素子形成領域に第２半導体素子を形成する工程と、
    前記第１分離溝、前記第２分離溝および前記開口を埋め込むように絶縁膜を形成することにより、前記第１分離溝内に第１絶縁分離部を形成するとともに、前記第２分離溝内に第２絶縁分離部を形成する工程と、
    前記開口に埋め込まれた前記絶縁膜の部分と前記半導体基板とに順次加工を施すことにより、前記絶縁膜を貫通して前記第１深さよりも深い第２深さに達するコンタクト開口を形成する工程と、
    前記コンタクト開口に導電体を形成することにより、前記第１深さから前記第２深さに達する部分において前記導電体が前記半導体基板に接触する基板コンタクト部を形成する工程と
    を備えた、半導体装置の製造方法。
  7. 前記コンタクト開口を形成する工程は、
    前記主表面側から前記第１深さに達するまで、前記開口の側壁面を露出させない態様で、前記絶縁膜の部分を除去する第１工程と、
    前記第１深さから前記第２深さに達するまで、前記半導体基板の部分を除去する第２工程と
    を含み、
    前記基板コンタクト部を形成する工程では、前記主表面側から前記第１深さに達するまでは、前記導電体と前記開口の前記側壁面との間に前記絶縁膜の部分が介在する態様で前記導電体が形成される、請求項６記載の半導体装置の製造方法。
  8. 前記開口および前記コンタクト開口を形成する工程は、前記開口および前記コンタクト開口を、前記第１分離溝および前記第２分離溝の少なくともいずれかの周囲を取り囲むように形成する工程を含み、
    前記基板コンタクト部を形成する工程は、前記基板コンタクト部を、前記第１絶縁分離部および前記第２絶縁分離部の少なくともいずれかの周囲を取り囲むように形成する工程を含む、請求項６記載の半導体装置の製造方法。
  9. 前記開口を形成する工程は、第１開口および第２開口を含む複数の前記開口を形成する工程を有し、
    前記コンタクト開口を形成する工程は、前記第１開口にコンタクト開口第１部を形成するとともに、前記第２開口にコンタクト開口第２部を形成する工程を含む複数の前記コンタクト開口を形成する工程を有し、
    前記基板コンタクト部を形成する工程は、前記コンタクト開口第１部に基板コンタクト第１部を形成するとともに、前記コンタクト開口第２部に基板コンタクト第２部を形成する工程を含む複数の前記基板コンタクト部を形成する工程を有する、請求項６記載の半導体装置の製造方法。
  10. 前記第１分離溝を形成する工程は、第１分離溝第１部を形成するとともに、前記第１分離溝第１部を周囲から取り囲むように第１分離溝第２部を形成する工程を含む、複数の前記第１分離溝を形成する工程を有し、
    前記第１絶縁分離部を形成する工程は、前記第１分離溝第１部に第１絶縁分離第１部を形成するとともに、前記第１分離溝第２部に第１絶縁分離第２部を形成する工程を有する複数の前記第１絶縁分離部を形成する工程を有する、請求項６記載の半導体装置の製造方法。
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