TWI222682B - Semiconductor memory device and method of fabricating the same - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000003990 capacitor Substances 0.000 claims abstract description 160
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 238000000034 method Methods 0.000 claims description 32
- 238000000059 patterning Methods 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims description 2
- 230000000593 degrading effect Effects 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 36
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 31
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 238000010586 diagram Methods 0.000 description 13
- 230000008901 benefit Effects 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000005611 electricity Effects 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 239000004575 stone Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 208000025865 Ulcer Diseases 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- SBEQWOXEGHQIMW-UHFFFAOYSA-N silicon Chemical compound [Si].[Si] SBEQWOXEGHQIMW-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 231100000397 ulcer Toxicity 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Description
1222682 五、發明說明（1) 本發明係有關於一種半導體記憶裝置及其製造方法， 1別是此半導體裝置具有包含浮動閘（fl〇ating_gate ) 型式電晶體之記憶單元區，以及包含複數個電容之電容 區 0 一般而言’對半導體裝置來說，增加電容之電容量與 降低晶片面積同等重要。 第1圖係顯示習知技術中半導體基底上記憶單元區電 容區之佈局圖。 第1圖所示之習知半導體記憶裝置係採用下述步驟形 成。 首先’如第2A圖所示，形成厚度約3ηιη至2〇nm之二氧 化矽層（未示於圖中）於p型半導體基底（如單晶矽基底 )110上。接著形成厚度約100nm至2〇〇11111之氮化矽（Si\ )層（未示於圖中）於二氧化石夕層上，並已經過特定之圖 案話處理。然後，選擇性地在基底110上已圖案化之氮化 矽層所裸露表面上形成二氧化矽層，以形成絕緣介電層 114。此絕緣介電層114即定義出基底η〇上之主 110a 〇 接著，利用熱氧化製程於主動區110a中基底11〇之裸 露表面選擇性地形成厚度約5nm至丨5nm之第一閘極介電層 112。 在整個、基底110表面上形成厘疮 ^ onn 〜战与度約50nm至200nm、換雜 如磷（P )之N型複晶矽層，覆叢紹祕入φ t 發雜 復盍絕緣介電層114與主動區 11 0 a。在複晶石夕層上形忐isi安儿， 9小成圖案化光阻層11 8之後，利用光
2127-4077-PF;Ahddub.ptd 第6頁 1222682
阻層11 8作為光罩’選擇性钱刻複晶⑦層，以在記憶單元 區sioi上形成浮動閘120，以及在 sl〇2 層114上形成下電極122。 啄；丨電 ^在移除圖案化之光阻層18之後，利用熱氧化法或化學 ，相沈，法（CVD)形成厚度約i〇nms2〇nmi介電層124， 藉以覆蓋纟己憶單元區s丨〇丨之浮動閘丨2 〇以及電容區s丨〇 2之 下電極122上。介電層124為三層結構；亦即，依序為二氧 化矽層、、氮化矽層、以及二氧化矽層所組成。所以，此介 電層稱為"ΟΝΟ”層。接著，在整個基底11〇表面之介電層 (0Ν0 ) 124上形成厚度約1〇〇ηηι至2〇〇ηιπ之{^型複晶矽層 12 6。 ♦接著’形成圖案化之光阻層128於複晶矽層126上，以 光阻層128為光罩，選擇性地蝕刻基底11〇上複晶矽層126 與介電層（0N0)124以定義出記憶單元區S1〇1與電容區 S1 0 2。此狀態如第2 β圖所示。 如第2Β圖所示，記憶單元區sl〇1中所殘餘之介電層 124同一時間會形成第二閘極介電層124a，而殘餘之複晶 矽層126會形成控制閘13〇。電容區31〇2中殘餘之介電層曰曰 124則形成電容介電層丨24b。 θ
接著，在移除光阻層128後，在複晶矽層126上形成 案化光阻層132。以圖案化光阻層132作為光罩，於電容 S1 02選擇性、餘刻複晶矽層126以定義出電容。此狀態為女 第2C圖所示。請參閱第2C圖，電容區31〇2中殘餘之^ ”曰 層126被分隔出上電極134。 39
2127-4077-PF;Ahddub.ptd 第7頁 1222682
然後’移除圖案化光阻層1 3 2，結果如第2 d圖所示之 結構。特別是在記憶單元區S1 〇 1中，第一閘極介電層 112、浮動閘120、第二閘極介電層124a、以及每一二動區 11 0a中之控制閘1 30組成一浮動閘極型式之電晶體。在電°° 谷區S102中，由下電極122、共形（comm〇n)電容介電居 1 2 4 b、以及上電極1 3 4則組成一電容。 曰 為知牛導體記憶裝置中 如上所述，在每 位於絕緣介電層114上’且由·^極122、共形的電容 層124b、以及上電極134所組成。與前者不同的是，I 的電容結構是由基底11 〇中擴散區域、閘極介電層、以 閘極所構成。此會抑制電容區S102中之共生電容 (parasitic capacitance)效應的發生。 -推Ϊ二習知半導體記憶裝置之電容結構已不足以符人 更進乂降低晶片區域之要求。為符合此類需求，目 ΐ = :即是在電容區S1。2中下電極122之表面均 Ξ = ί ireTses)狀。如此每-下電極122之表 需減少每-電容之電容值而卻可降L片:面：方法可不 =’：：改善引起阻抗電|(“—“ 在，電容介電層124b延伸於溝竿中，塞H有/渠存 抗電壓降低、。為綠保產生符d導f介電層⑽之阻 _必須較原先厚，亦即求J阻抗電壓，介電層 峨 0日丄人 汗 Jσ己憶早凡區S1 0 1中备一雷曰駢夕
電層124“、須較原先厚。仏容介電二24b
1222682 五、發明說明（4) i f I閘極介電層12“係由相同的介電層124所構成。妹 传δ己憶單元區s 1 01中電晶體之特性惡化。 、" 交述，當上述改善方法調整並增加電容值時，雷 I 2中電容介電層124b之阻抗電壓會被減低。但若 ^ 、抑夠之阻抗電壓而增厚電容介電層i24b時，反而吳二 5己憶單元區S1 〇 1中電晶體之特性。 、 因此’為達本發明之一目的，本發明提供一種半 心衮置及其方法，既使增加電容區中電容之 會惡化電容介電層之阻抗電壓。 方不 此外’為達本發明之另一目的’本發明提供一種半導 一"己隐裂置及其方法，既使增加電容區中電容之電容值亦 不會惡化記憶單元區之特性。 、 根據本發明之第一特徵提供一種半導體記憶裝置。一 種半導體記憶裝置，包括： (a) —半導體基底，具有一絕緣介電層； 該絕緣介電層定義複數個主動區於該基底上； (b) —記憶單元區，形成於該基底上； 該記憶單元區具有形成於該等主動區中之複數個浮動 閘型式電晶體； 每一該等電晶體具有一第一閘極介電層、形成於該第 閘極介電層之一浮動閘、形成於該浮動閘上之一第二閘 極介電層、'以及形成於該第二閘極介電層上之一控制閘： 以及 (c) 一電容區，形成於該基底上：
2127-4077-PF;Ahddub.ptd 第9頁 1222682 五、發明說明（5) 該電容區包括形成於該絕緣介電層上之複數個電容； 每一該等電容具有形成於該絕緣介電層上之一下電 極、形成於該下電極上之一電容介電層、以及形成於該電 容介電層上之一上電極； 泫等電谷中一第一部份於操作時設定供以一第一電 壓，且該等電容中一第二部份設定供以一第二電壓，其中 該第一電壓低於該第二電壓；
量電容之下電極具有-溝 在具本發明第一特徵之半 伤之電谷下電極上形成溝渠， 類清渠之形成，第一部份之電 得以減小。但第一部份電容係 於第二電壓。最後溝渠的形成 不良影響。 導體記憶裝置中，在第一部 藉以增加其電容量。且因此 容上電容介電層之阻抗電壓 設定被供給第一電壓，其低 並未因阻抗電壓而產生任何
被供壓每：並未形成溝渠’且設 阻抗電壓得以防護；電壓。因此，電容介電層
面積=以電容量可不經降低阻抗電壓與增加晶 根據第一特徵，在 容之下電極、溝渠深度小 額外可獲得的好處是， 助，可進一步增加第一 一較佳實施例中，每一第一部份電 於下電極之厚度。在此實施例中， 因下電極底部對電容的產生有幫 部分電容可獲得之電容量。
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五、發明說明（6) 根據第一特徵，在另一較佳實施例中，該等電容之兮 第一部份或該第二部份之該每_電容之該上電極寬度小= 該下電極之寬度。在本實施例中，額外可獲得的好^是^ 形成較薄之電容介電層（以及記憶單元區中每一電晶^之 第一閉極氧化層）。此因下電極側面之部分電容介電層較 上表面為薄，故未被使用，所以電容之阻抗電壓並未 低0
1艮據第一特徵’在另一較佳實施例中，該等電容之該 第一部份之該每一電容之該上電極寬度小於該下電極之寬 度’且該等電容之該第一部份之該每一電容之該上電極寬 度不1、於該下電極之寬度。在此實施例中，額外可獲得的 好，疋可形成較薄之電容介電層（以及記憶單元區中每一 電曰曰體之第二閘極氧化層），同時可增加其電容量。 ^ 根據本發明之第二特徵提供一種半導體記憶裝置之製 每方^ ’该半導體記憶裝置包括具有一浮動閘型式電晶體 j 一記憶單元區，以及具有複數電容之一電容區，其步驟 U)形成一絕緣介電層於一基底上； 該(絕緣介電層於該基底上定義出複數個主動區； b在”亥基底之該等主動區上選擇性地形成一第一介 ， (c) 在該第一介電層與該絕緣介電層上形成一第一導 (d) 圖案化該第一導電層，在該記憶單元區之該第一
第11頁 1222682 五、發明說明（7) 介電層之該等浮動閘塑式電晶體上形成複數個浮動閘，以 及在該電容區之該絕緣介電層之該等電容上形成複數個下 電極； e又疋供應一第^一電壓至該等電容之一第一部份，且設 疋供應一第一電壓至該等電容之一第二部份，其中該第一 電壓低於該第二電壓； — (e)形成一溝渠於該等電容之讓分之每一該等下 電極上； 、一^/
(Ο形成一第二介電層以覆蓋該等電容之該等下電極 以及該等電容之該等浮動閘上； (g)形成一第二導電層於該第二介電層上；以及 (h)圖案化該第二導電層與該第二介電層以形成該等 電晶體之複數個控制閘以及該等電容之複數個上電極； 其中，每一該等電晶體由該第一閘極介電層、形成於 該第一閘極介電層之該浮動閘、形成於該浮動閘上之該第 一閘極介電層、以及形成於該第二閘極介電層上之該控制 閘所組成；以及 其中，每一該等電容由形成於該絕緣介電層上之該
二：ί於該下電極上之該電容介電層、以：形成於 電谷；丨電層上之該上電極所組成。 徵所Ϊ據ίί2二特徵所述之方法’製造出前述第- 徵所述，具、有净動閘型式電晶體之記憶 電容區之半導體記憶裝置。 -早兀Q與具電谷 在根據本發明第二特徵之方法第(e)步驟中，每一負
1222682 五、發明說明（8) 一部份電容之下電極溝渠 施例中，額外可獲得的好 生有幫助，可進 此外，根據 一步增加 第一特徵 等電容之該第一部份或該 電極之寬 較薄之電 閘極氧化 面為薄， 極寬度小於該下 的好處是可形成 一電晶體之第二 容介電層較上表 壓並未降低。 此外，根據 深度小於下 處是’因下 第一部分電 所述，在另 第二部份之 度。在本實 容介電層（ 層）。此因 故未被使用 電極之厚 電極底部 容可獲得 一較佳實 該每一電 施例中， 以及記憶 下電極側 ’所以電 度。在此實 對電容的產 之電容量。 施例中，該 容之該上電 額外可獲得 單元區中每 面之部分電 容之阻抗電 等電容之 下電極之 該上電極 外可獲得 元區中每 容量。此 故未被使 為讓 顯易懂， 細說明如 該第二 寬度， 寬度不 的好處 第二特徵 部份之該 且該等電 小於該下 是可形成 一電晶體之第二 因下電 用，所 本發明 下文特 下： 極側面之 以電容之 之上述和 舉一較佳 所述，在另一較佳實施例中，該 每一電容之該上電極寬度小於該 第一部份之該每一電容之 實施例中，額 (以及記憶單 時可增加其電 上表面為薄， 容之該 電極之 較薄之 閘極氧 部分電 阻抗電 其他目 實施例 寬度。在此 電容介電層 化層），同 容介電層較 壓並未降低 的、特徵、 ，並配合所 和優點 附圖式 能更明 ，作詳 圖式簡單說明： 第1圖係顯示習知技術中半導體基底上記憶單元區電
2127-4077-PF;Ahddub.ptd 第13頁 1222682 五、發明說明（9) 容區之佈局圖； 第2A至2D圖係顯示第1圖沿線I ι_ΐ I之半導體裝置製程 剔面圖； 第3圖係顯示本發明第一實施例中半導體基底上記憶 單元區電容區之佈局圖； μ 第4Α至4D圖係顯示第3圖沿線IV-IV之半導體裝置製程 别面圖； 第5圖係顯示本發明第二實施例中半導體基底上記憶 單元區電容區之佈局圖； 第6Α至6D圖係顯示第5圖沿線VI-VI之半導體裝置製程 剖面圖； 第7圖係顯示本發明第三實施例中半導體基底上記憶 單元區電容區之佈局圖；以及 第8Α至8D圖係顯示第7圖沿線VIII-VIII之半導體裝置 製程剖面圖。 符號說明： 110、10〜P型半導體基底（如單晶矽基底）； 114、14〜絕緣介電層； 110a、10a〜主動區； 112、12〜第一閘極介電層； 11 8、1 8〜圖案化光阻層； 120、20〜浮動閘； 1 22、22〜下電極； 5101、 S1〜記憶單元區； 5102、 S2〜電容區； 1 24、24〜介電層； 第14頁 2127-4077-PF;Ahddub.ptd 1222682
134、34〜上電極； S2b〜第二子區； 2 2 a〜側面。 1 2 6、2 6〜N型複晶矽層； 128、28、21、32 〜光阻層； 12 4a、2 4a〜第二閘極介電層； 1 3 0、3 0〜控制閘； 1 24b、24b〜電容介電層； 1 3 2、3 2〜圖案化光阻層； S2a〜第一子區； 23〜溝渠； 實施例： 以下為本發明之較佳實施例之敘述，請參考 第一實施例： 第3與4D圖係顯示本發明第一實施例中半導體基底上 記憶單元區電容區之佈局圖，在半導體基底上有記憶單元 區S1與電f區S2。用以組成記憶單元之浮動閘形式電晶體 置於記憶單元區si中。電容則置於電容區S2中，其中電容 區S2區分為第一子區S2a與第二子區S2b。 設定供給第一電壓至位於第一子區S2a之電容。設定 供給第二電壓至位於第二子區S2b之電容，其中第二電歷 值咼於第一電壓值。第3圖中簡略地描繪出位於第一子區 S2a之電谷與位於第二子區Mb之電容。 以下欽、述第3與4D圖所示第一實施例中半導體記憶單 元之製造流程。
首先’如第4A圖所示，形成厚度約3ηιη至2〇nm之二氧
2127-4077-PF;Ahddub.ptd 第15頁 1222682 五、發明說明（11) 化矽層（未示於圖中）於P型半導體基底（如單晶矽基底 )10上。接著形成厚度約1〇〇nm至2〇〇ηπι之氮化矽（SiNx ) 層（未示於圖中）於二氧化石夕層上，並已經過特定之圖案 活處理。然後，選擇性地在基底1 0上已圖案化之氮化矽層 所裸露表面上形成二氧化矽層，以形成絕緣介電層14。^ 絕緣介電層14即定義出基底10上之主動區1〇a。 接著’利用熱氧化製程於主動區10a中基底1〇之裸露 表面選擇性地形成厚度約5ηηι至丨5nm之第一閘極介電層 12。
在整個基底10表面上形成厚度約50nms200nm、摻雜 如％ ( P )之N型複晶矽層，覆蓋絕緣介電層丨4與主動區 1 〇 a。在複晶石夕層上形成圖案化光阻層1 8之後，利用光阻 層1 8作為光罩，選擇性蝕刻複晶矽層，以在記憶單元區§工 之第一閘極介電層12上形成浮動閘2〇，以及在電容區“中 絕緣介電層14上形成下電極22。在此蝕刻步驟中，在第一 子區S2a中電容上供給相對低電壓之下電極22上形成溝渠 23二溝渠23之深度與下電極22相等。而在第二子區S2b中 電谷上供給相對高電壓之下電極22上則未形成溝渠。此狀 態如第4A圖所述。
上述之製程步驟’除形成溝渠23之外，皆與如第2A至 2D圖所示之習知技術相同。 ^在移除、圖案化之光阻層1 8之後，利用熱氧化法或化學 ，相/尤積法（CVD)形成厚度約i〇nms2〇nffl2介電層24， 藉以覆蓋A憶單元區S1之浮動閘2〇以及電容區S2之下電極
2127-4077-PF;Ahddub.ptd 第16頁 1222682
2 2上；|電層2 4為二層結構；亦即，依序為二氧化石夕層、 氮化矽層、以及二氧化矽層所組成。所以，此介電層稱為 ΟΝΟ層。接著，在整個基底表面之介電層（όνο) 2^1 形成厚度約l〇〇nm至200nm之Ν型複晶石夕層26。 接著，形成圖案化之光阻層28於複晶矽層26上，以光 阻層2 8為光罩，選擇性地蝕刻基底丨〇上複晶矽層2 6與介電 層（0N0 ) 24以定義出記憶單元區s丨與電容區s2。此狀態 如第4B圖所示。 如第4B圖所示，記憶單元區S1中所殘餘之介電層24同 一時間會形成第二閘極介電層24a，而殘餘之複晶矽層26 φ 會形成控制閘30。電容區S2中殘餘之介電層24則形成電容 介電層24b。 、接著’在移除光阻層28後，在複晶矽層26上形成圖案 化光阻層32。以圖案化光阻層32作為光罩，於電容區S2選 擇性^刻複晶矽層26以定義出電容。此狀態為如第4C圖所 不。睛參閱第4C圖，電容區S2中殘餘之複晶矽層26被分隔 出上電極34。
然後’移除圖案化光阻層32，結果如第4D圖所示之結 構。特別是在記憶單元區S1中，第一閘極介電層12、浮動 閉20、第二閘極介電層24a、以及每一主動區i〇a中之控制 閉30組成一浮動閘極型式之電晶體。在電容區S2中，由下 電極22、共、形（common)電容介電層24b、以及上電極34 則組成一電容。 如上所述’利用本發明之第一較佳實施例之半導體記
1222682 五、發明說明（13) 憶單元t，在第一子區S2a之每一電衮由#二、 藉以增加其電容量。因溝渠23的形成，了溝渠23， 電容之電容介電層24b之阻抗電壓得以低ϋ23 I 此，第-子區S2a中電容設定為供給低於第第一因 最後，溝渠23的形成並未對阻抗電麼造成任何第不良 另外一方面，在第二子區S2b中被設定供給 電壓之第二電壓每一電容並無此類溝渠。因此，、/二 區S2b中電容介電層24b之阻抗電壓可得以保護而不致& 弱。 而籍容之電容量可不經降低阻抗電壓與增加晶片 面積而付以增加。 此外，根據第-實施例之製程方法，在選擇性钱刻第 一子區S2a之下電極22之蝕刻步驟時可額外地形成溝渠 23。，因此不需額外增加步驟於如第2A至⑼圖所示習知技術 之製程步驟中。此意謂可以較低成本並簡易地改進 程步驟來實現本發明之方法。 第二實施例： =5至6D圖係顯示本發明第二實施例中半導體基底上 記憶單元區電容區之佈局圖。此半導體裝置與第一實施例 所述之結構相當，除在電容區S2之第一子區S2a與第二子 區S2b中電容之上電極34尺寸小於下電極22。因此，關於 與第一實施例相同之結構敘述則在此簡略。 以下欽述第5與6D圖所示第二實施例中半導體記憶單 2127-4077-PF;Ahddub.ptd 第18頁 1222682 五、發明說明（14) 元之製造流程。 首先’如第6 A圖所示，盘第一音 在基底10上已圖案化之二ΐ實轭例相同，選擇性地 緣介電層14。此絕緣介電層形成形成絕 l〇a。接著，於主動區1ηϋ :疋義出基底10上之主動區 成第一閘極介電層丨2。在整個 =伴r玍地办 5 0nm至2 0 0nm之N型複曰矽屏2 ,1又 > 成厚度約 1〇a。在複晶石夕/上开Γ/Λ’/盖絕緣介電層14與主動區 屏彳8作么伞罢 成案化光阻層18之後，利用光阻 盾1 8作為光罩，選擇性蚀女丨 之篦一 η入。 刻複夕層，以在記憶單元區S1 €極；丨電層12上形成浮動閘2〇，以及在 絕緣介電層14上形成下電極22。 隹“[S2中 你φ 5此蝕刻步驟中’在第一子區S2a中電容上供給相對 二1之下電極22上形成溝渠23。而在第二子區训中電 ^供給相對高電壓之下電極22上則未形成溝渠。 如第6A圖所述。 w
、、上述之製程步驟，除下電極22之尺寸大於第一實施例 所述之外，皆與如第4A至41)圖所示之習知技術相同。 m在移除圖案化之光阻層1 8之後，利用熱氧化法或化學 氣相沈積法（CVD)形成厚度約1〇11111至2〇11111之介電層24， 藉以覆蓋記憶單元區S1之浮動閘2〇以及電容區S2之下電極 22上。接著’在整個基底10表面之介電層（ΟΝΟ) 24上形 成厚度約100nm至200nm之Ν型複晶矽層26。 接著’形成圖案化之光阻層28於複晶矽層26上，以光 阻層28為光罩，選擇性地蝕刻基底1〇上複晶矽層26與介電
1222682 五、發明說明（15) 層（ΟΝΟ) 24以定義出記憶單元區S1與電容區“。此狀態 如第6B圖所示。 如第6B圖所示，記憶單元區S1中所殘餘之介電層24同 一時間會形成第二閘極介電層24a，而殘餘之複晶矽層26 會形成控制閘30。電容區S2中殘餘之介電層以則形成電容 介電層24b。 、接著，在移除光阻層28後，在複晶矽層26上形成圖案 化光阻層32。以圖案化光阻層32作為光罩，於電容區§2選 擇性蝕刻複晶矽層26以定義出電容。此狀態為如第6(：圖所
:。請參閱第6C圖，電容隨中殘餘之複晶石夕層26被分隔 出上電極34。 與第一實施例不同的是，如第6C圖所示，上電極34明 顯地小於Tt_。所以上電極34並未覆蓋下電極22之側 面22a。換5之，側面22a所對應之部分電容介電層24b並 未提供電容功能。此意謂無須增加電容介電層2让厚度即 :改善或增加其阻抗電壓”匕因與側面…對應之部分電 谷介電層24b小於下電極22之水平上表面。 然後:移除圖案化光阻層32，結果如第6D圖所示之結 U寺f:在"己憶單元區S1中，第-閘極介電層12、浮動 甲 一，極介電層24a、以及每一主動區l〇a中之控制 閘0組成-洋動閘極型式之電晶體。纟電容區S2中，由下 !極22、共、形電容介電層24b、以及上電極“則組成一電 如上所述，利用本發明中第二實施例之半導體記憶裝
1222682 五、發明說明（16) 置，除具有第一實施例所述及之優點外，更可無須增加電 容介電層24b厚度即可改善或增加其阻抗電壓（亦即不會 影響記憶單元區S1中電晶體或記憶單元之特性）。 另外一個優點為不需額外增加步驟於如第2A至2D圖所 示習知技術之製程步驟中。此意謂僅需簡易地改進調整上 電極3 4之面積之製程步驟來實現本發明之方法。 第二實施例亦可做下列調整，僅在第二子區S2b之電 容上電極34之尺寸小於其下電極22，並供給高於第一電壓 之第二電壓。在此例中，供應第一電壓之第一子區S2a電 容之上電極，與第4D圖所示第一實施例中具有相同結構。 此另一優點為第二子區S2a之電容值得以增加。此因側面 2 2a之作用具電容功效。換言之可相對地減小電容區S2之 晶片區域面積。 第三實施例： 在上述第一與第二實施例中，形成記憶單元區S1之 動閉20與電容區“之下電極22之方法步驟相同。因此，名 在溝渠23中同時於浮動閘20 (以及下電極22 )置放導電才 【則相形困難。為考量實際因素，第三實施例中浮動閘2 I電極2 2將於不同步驟中形成。結果下電極22之溝渠2 氐j可具有電容功能，此另一優點為電容之電容量得以i v增加，換言之，晶片之面積得以減小。 $情ϊ7-,圖係顯示本發明第三實施例中半導體基底上 所ί:::Γί區之佈局圖。此半導體裝置與第-實削 、’σ集相© ’除在下電極22之溝渠23深度小於下電才
1222682 五、發明說明（17) 22之厚度。因此，關於與第一實施例相同之結構敘述則在 此簡略。 以下敘述第7與8D圓所示第二實施例中半導體記憶單 元之製造流程。 首先’如第8 A圖所示，與第一實施例相同，選擇性地 在基底10上已圖案化之氮化矽層所裸露表面上形成形成絕 緣介電層14。此絕緣介電層14即定義出基底1〇上之主動區 l〇a。接著，於主動區1〇a中基底1〇之裸露表面選擇性地形 成第一閘極介電層12。在整個基底1〇表面上形成厚度約 50nm至200nm之N型複晶矽層，覆蓋絕緣介電層14與主動區 1 0a。在複晶矽層上形成圖案化光阻層丨8之後，利用光阻 層1 8作為光罩，選擇性蝕刻複晶矽層，以在記憶單元區$ 1 之第一閘極介電層12上形成浮動閘2〇，以及在電容區S2 絕緣介電層14上形成下電極22。 在此钱刻步驟中，與第一實施例不同的是，在第一 區S2a中電容上供給相對低電壓之下電極22上並未形 渠23。此狀態如第8A圖所示。 彳 在移除圖案化之光阻層18後，於基底1〇上形成圖幸 “阻層21以覆蓋浮動閘20與下電極22。以光阻層21作^伞 罩势選擇性姓刻下電極23，僅在供應相對低值一電 之第一子區S2a内、每一電容之下電極22 電壓 :在供，對高值之第二電壓之第二子嶋；：一3電 ，之：1極22上並無任何溝渠23形成。此狀 不。此時，用於浮動閉2〇與下電極22之導電材質 2127-4077-PF;Ahddub.ptd 第22頁 1222682 五、發明說明（18) 型複晶石夕層）置於溝渠23之底部。此複晶矽層之厚度設定 介於30nm至l〇〇nm之間。 ^ 在移除圖案化之光阻層2 1之後，利用熱氧化法或化學 氣相沈積法（CVD)形成厚度約1〇nms2〇nm之介電層24， 藉以覆蓋記憶單元區S1之浮動閘2 〇以及電容區s 2之下電極 22上。接著，在整個基底1〇表面之介電層（〇N〇 ) 24上形 成厚度約lOOnm至200nm之N型複晶矽層26。 接著’形成圖案化之光阻層32於複晶矽層26上，以光 阻層28為光罩，選擇性地蝕刻基底1〇上複晶矽層26與介電 f i^N〇 ) 24一以定義出記憶單元區以與電容區S2。此狀態 如第8C圖所示。 -時5:不’記憶單元區以中所殘餘之介電層24同 會形一閘極介電層24a，而殘餘之複晶矽層26 ί Ϊ ί 2Ι Λ雷上1區以中殘餘之介電層24則形成電容 之上i極34。令°° 2中殘餘之複晶石夕層26則形成電容 與第一實施例不同的是，如第 度小於下電極22之厚度，备一下雷把〇斤不溝渠23之冰 域。所以下電極22之溝渠23底部得覆蓋整個區 另一優點與第一實施例相同，亦即電办^1谷功效。此具 (或晶片面積可進一步縮減）。 谷里㈢進一步提升 雖然本、發明已以較佳實施例揭露 限定本發明。任何改變可運用於本明，…、、其並非用以 S2之電容電極板形狀可隨需要而變月中、。例如，電容區 溝渠23之尺寸、形 1222682
2127-4077-PF;Ahddub.ptd 第24頁
Claims (1)
1222682 案號 90115407 六、申請專利範圍 丨丨！jj? j. 1. 一種半導體記憶裝置，包括： 淺 (a) —半導體基底，具有一絕緣介電層 該絕緣介電層定義複數個主動區於該基底上 (b ) —記憶單元區，形成於該基底上； 該記憶單元區具有形成於該等主動區中之複 閘型式電晶體； 每一該等電晶體具有一第一閘極介電層、形 一閘極介電層之一浮動閘、形成於該浮動閘上之 極介電層、以及形成於該第二閘極介電層上之一
數個浮動 成於 控制 該第 第二閘 閘：
以及 (c) 一電容區，形成於該基底上： 該電容區包括形成於該絕緣介電層上之複數個電容； 每一該等電容具有形成於該絕緣介電層上之一下電 極、形成於該下電極上之一電容介電層、以及形成於該電 容介電層上之一上電極； 該等電容中一第一部份於操作時設定供以一第一電 壓，且該等電容中一第二部份設定供以一第二電壓，其中 該第一電壓低於該第二電壓；
該等電容之該第一部份之每一電容之下電極具有一溝 渠，藉以增加該每一電容之電容量。 2 ·如申請專利範圍第1項所述之半導體記憶裝置，其 中該溝渠之深度小於該下電極之厚度。 3 ·如申請專利範圍第1項所述之半導體記憶裝置，其 中該溝渠之深度大約等於下電極之厚度。
2127-4077-PF2.ptc 第25頁 1222682 _案號90115407_年月曰 修正_ 六、申請專利範圍 4. 如申請專利範圍第1項所述之半導體記憶裝置，其 中該等電容之該第一部份或該第二部份之該每一電容之該 上電極寬度小於該下電極之寬度。 5. 如申請專利範圍第1項所述之半導體記憶裝置，其 中該等電容之該第二部份之該每一電容之該上電極寬度小 於該下電極之寬度，且該等電容之該第一部份之該每一電 容之該上電極寬度不小於該下電極之寬度。
6. —種半導體記憶裝置之製造方法，其中該半導體記 憶裝置包括：具有一浮動閘型式電晶體之一記憶單元區， 以及具有複數電容之一電容區，其步驟包括： (a) 形成一絕緣介電層於一基底上； 該絕緣介電層於該基底上定義出複數個主動區； (b) 在該基底之該等主動區上選擇性地形成一第一介 電層； (c) 在該第一介電層與該絕緣介電層上形成一第一導 電層；
(d) 圖案化該第一導電層，在該記憶單元區之該第一 介電層之該等浮動閘型式電晶體上形成複數個浮動閘，以 及在該電容區之該絕緣介電層之該等電容上形成複數個下 電極； 設定供應一第一電壓至該等電容之一第一部份，且設 定供應一第二電壓至該等電容之一第二部份，其中該第一 電壓低於該第二電壓； (e) 形成一溝渠於該等電容之該第一部分之每一該等
2127-4077-PF2.ptc 第26頁 1222682 _案號90115407_年月曰 修正_ 六、申請專利範圍 下電極上； (〇形成一第二介電層以覆蓋該等電容之該等下電極 以及該等電容之該等浮動閘上； (g) 形成一第二導電層於該第二介電層上；以及 (h) 圖案化該第二導電層與該第二介電層以形成該等 電晶體之複數個控制閘以及該等電容之複數個上電極； 其中，每一該等電晶體由該第一閘極介電層、形成於 該第一閘極介電層之該浮動閘、形成於該浮動閘上之該第 二閘極介電層、以及形成於該第二閘極介電層上之該控制 閘所組成；以及 其中，每一該等電容由形成於該絕緣介電層上之該下 電極、形成於該下電極上之該電容介電層、以及形成於該 電容介電層上之該上電極所組成。 7. 如申請專利範圍第6項所述之方法，其中在步驟（e) 時，該溝渠之深度小於該下電極之厚度。 8. 如申請專利範圍第6項所述之方法，其中在步驟（e ) 時，該溝渠之深度大約等於下電極之厚度。 9. 如申請專利範圍第6項所述之方法，其中該等電容 之該第一部份或該第二部份之該每一電容之該上電極寬度 小於該下電極之寬度。 1 0.如申請專利範圍第6項所述之方法，其中該等電容 之該第二部份之該每一電容之該上電極寬度小於該下電極 之寬度，且該等電容之該第一部份之該每一電容之該上電 極寬度不小於該下電極之寬度。
2127-4077-PF2.ptc 第27頁
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000191740A JP2002009183A (ja) | 2000-06-26 | 2000-06-26 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TWI222682B true TWI222682B (en) | 2004-10-21 |
Family
ID=18690990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW090115407A TWI222682B (en) | 2000-06-26 | 2001-06-26 | Semiconductor memory device and method of fabricating the same |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6515326B2 (zh) |
| JP (1) | JP2002009183A (zh) |
| KR (1) | KR100393147B1 (zh) |
| TW (1) | TWI222682B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030080366A1 (en) * | 2001-10-29 | 2003-05-01 | Matsushita Electric Industrial Co., Ltd. | Non-volatile semiconductor memory device and manufacturing method thereof |
| JP5314873B2 (ja) * | 2007-10-05 | 2013-10-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2015195337A (ja) * | 2014-03-28 | 2015-11-05 | ローム株式会社 | ディスクリートキャパシタおよびその製造方法 |
| CN109065717B (zh) * | 2018-08-06 | 2022-05-10 | 上海华虹宏力半导体制造有限公司 | 一种pip电容的形成方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5739583A (en) * | 1980-08-21 | 1982-03-04 | Toshiba Corp | Semiconductor device |
| JPH01276756A (ja) * | 1988-04-28 | 1989-11-07 | Fujitsu Ltd | 半導体記憶装置 |
| KR960012303B1 (ko) * | 1992-08-18 | 1996-09-18 | 삼성전자 주식회사 | 불휘발성 반도체메모리장치 및 그 제조방법 |
| US5587332A (en) * | 1992-09-01 | 1996-12-24 | Vlsi Technology, Inc. | Method of making flash memory cell |
| JP3306942B2 (ja) * | 1993-01-22 | 2002-07-24 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| DE19531629C1 (de) * | 1995-08-28 | 1997-01-09 | Siemens Ag | Verfahren zur Herstellung einer EEPROM-Halbleiterstruktur |
| US5908311A (en) * | 1996-07-25 | 1999-06-01 | National Semiconductor Corporation | Method for forming a mixed-signal CMOS circuit that includes non-volatile memory cells |
| JPH10270578A (ja) * | 1997-03-27 | 1998-10-09 | Seiko Instr Inc | 半導体装置及びその製造方法 |
| TW376534B (en) | 1997-04-18 | 1999-12-11 | Pegre Semiconductors Llc | A semiconductor device and thereof |
| JPH1168070A (ja) * | 1997-08-26 | 1999-03-09 | Sanyo Electric Co Ltd | 半導体集積回路及びその製造方法 |
| US6323514B1 (en) * | 1999-07-06 | 2001-11-27 | Micron Technology, Inc. | Container structure for floating gate memory device and method for forming same |
-
2000
- 2000-06-26 JP JP2000191740A patent/JP2002009183A/ja not_active Withdrawn
-
2001
- 2001-06-25 US US09/887,072 patent/US6515326B2/en not_active Expired - Fee Related
- 2001-06-26 KR KR10-2001-0036487A patent/KR100393147B1/ko not_active IP Right Cessation
- 2001-06-26 TW TW090115407A patent/TWI222682B/zh not_active IP Right Cessation
-
2002
- 2002-11-26 US US10/303,918 patent/US6677196B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100393147B1 (ko) | 2003-07-31 |
| KR20020001599A (ko) | 2002-01-09 |
| US6515326B2 (en) | 2003-02-04 |
| US20010054736A1 (en) | 2001-12-27 |
| US20030075750A1 (en) | 2003-04-24 |
| JP2002009183A (ja) | 2002-01-11 |
| US6677196B2 (en) | 2004-01-13 |
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| MM4A | Annulment or lapse of patent due to non-payment of fees |