JPH02310959A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02310959A JPH02310959A JP1132105A JP13210589A JPH02310959A JP H02310959 A JPH02310959 A JP H02310959A JP 1132105 A JP1132105 A JP 1132105A JP 13210589 A JP13210589 A JP 13210589A JP H02310959 A JPH02310959 A JP H02310959A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はＭＯ９型半導体装置及びその製造方法に関し、
特にダイナミックＲＡＭ （ＲａｎｄｏｍＡｃ ｃ ｅ
ｓ ｓ Ｍｅｍｏｒｙ）の高密度・高集積化技術に
関するものである。
特にダイナミックＲＡＭ （ＲａｎｄｏｍＡｃ ｃ ｅ
ｓ ｓ Ｍｅｍｏｒｙ）の高密度・高集積化技術に
関するものである。
［従来の技術］
従来、ダイナミックＲＡＭのメモリセルの高密度・高集
積化に伴い、セルの容量を確保するため、例えばスタッ
クドキャパシタ型セルを用いたものが知られている（例
えば電子材料１９８６年１月号Ｐ５６や日経エレクトロ
ニクス１９８５年σ月３日号Ｐ２１３）。このスタック
ドキャパシタ型セルは容量絶縁膜を耐圧・リークが問題
にならないレベルでどれだけ薄くでき、蓄積電荷量を確
保するかが重要であった。
積化に伴い、セルの容量を確保するため、例えばスタッ
クドキャパシタ型セルを用いたものが知られている（例
えば電子材料１９８６年１月号Ｐ５６や日経エレクトロ
ニクス１９８５年σ月３日号Ｐ２１３）。このスタック
ドキャパシタ型セルは容量絶縁膜を耐圧・リークが問題
にならないレベルでどれだけ薄くでき、蓄積電荷量を確
保するかが重要であった。
［発明が解決しようとする課題］
しかしながら、上述した従来のスタックドキャパシタ型
セルの構造は、第３図に示すようなものであった。すな
わち、第３図（ａ）に示すように、例えばＰ型シリコン
基板１上に通常のＬＯＣＯ５法によりフィールド酸化膜
２及びゲート酸化膜３を形成した後、ゲートポリシリコ
ン電極４を形成し、しかる後、基板と逆導電型の不純物
をゲートポリシリコン電極に対して自己整合的に（例え
ば、Ａｓを７０ｋｅＶで１ 、 ＯＸ １０ ”ｃ−
ｍ−３）イオン注入することにより、ソース拡散層５及
びドレイン拡散層６を形成する。この後、第３図（ｂ）
に示すように、眉間絶縁膜として例えばＣＶＤシリコン
酸化膜７を２０００八積層した後、フォトレジスト８を
マスクとしてソース拡散層領域５のコンタクトを形成す
る領域のＣＶＤシリコン酸化膜７及びゲート酸化膜３を
エツチング除去する。この後、第３図（Ｃ）に示すよう
に、第一の導電層膜として例えば多結晶ポリシリコン層
１５をソース領域５と電気的に接続して４０００人積層
し、しかる後、フォトレジスト１６をマスクとして多結
晶ポリシリコンＮ１５の容量部の下部電極となる以外の
部分を例えばリアクティブイオンエツチングで除去する
。この後、第３図（ｄ）に示すように、容量用絶縁膜と
して例えばＣＶＤシリコン窒化膜１０を２００人成長し
た後、第２の導電層膜として例えば多結晶シリコン層１
１を積層し、フォトレジスト１２をマスクとして容量部
の上部電極となる以外の部分を例えばリアクティブイオ
ンエツチングで除去することにより蓄積容量部を形成し
ていた。
セルの構造は、第３図に示すようなものであった。すな
わち、第３図（ａ）に示すように、例えばＰ型シリコン
基板１上に通常のＬＯＣＯ５法によりフィールド酸化膜
２及びゲート酸化膜３を形成した後、ゲートポリシリコ
ン電極４を形成し、しかる後、基板と逆導電型の不純物
をゲートポリシリコン電極に対して自己整合的に（例え
ば、Ａｓを７０ｋｅＶで１ 、 ＯＸ １０ ”ｃ−
ｍ−３）イオン注入することにより、ソース拡散層５及
びドレイン拡散層６を形成する。この後、第３図（ｂ）
に示すように、眉間絶縁膜として例えばＣＶＤシリコン
酸化膜７を２０００八積層した後、フォトレジスト８を
マスクとしてソース拡散層領域５のコンタクトを形成す
る領域のＣＶＤシリコン酸化膜７及びゲート酸化膜３を
エツチング除去する。この後、第３図（Ｃ）に示すよう
に、第一の導電層膜として例えば多結晶ポリシリコン層
１５をソース領域５と電気的に接続して４０００人積層
し、しかる後、フォトレジスト１６をマスクとして多結
晶ポリシリコンＮ１５の容量部の下部電極となる以外の
部分を例えばリアクティブイオンエツチングで除去する
。この後、第３図（ｄ）に示すように、容量用絶縁膜と
して例えばＣＶＤシリコン窒化膜１０を２００人成長し
た後、第２の導電層膜として例えば多結晶シリコン層１
１を積層し、フォトレジスト１２をマスクとして容量部
の上部電極となる以外の部分を例えばリアクティブイオ
ンエツチングで除去することにより蓄積容量部を形成し
ていた。
上記のように従来構造の蓄積容量部では下部電極の角が
異方性エッチのためにとがっており、蓄積電極間の電界
が集中し、容量絶縁膜が薄くなるにつれてリーク電流が
増大し、電荷保持特性が劣化したり、角部から側壁部に
かけての容量用絶縁膜のカバレッジが悪くなって、その
部分でのリークが更に増えるという欠点があった。この
ような問題を解決するために下部電極を形成する際に等
方性エッチを行うと、角部の電界集中が僅かにおさまる
ものの、対向電極面積が減って容量値が減少するという
欠点があった。
異方性エッチのためにとがっており、蓄積電極間の電界
が集中し、容量絶縁膜が薄くなるにつれてリーク電流が
増大し、電荷保持特性が劣化したり、角部から側壁部に
かけての容量用絶縁膜のカバレッジが悪くなって、その
部分でのリークが更に増えるという欠点があった。この
ような問題を解決するために下部電極を形成する際に等
方性エッチを行うと、角部の電界集中が僅かにおさまる
ものの、対向電極面積が減って容量値が減少するという
欠点があった。
本発明は上記従来の事情に鑑みなされたもので、容量値
の減少を生じさせることなく、耐圧劣化やリークを有効
に防止した半導体装置及びその製造方法を提供すること
を目的とする。
の減少を生じさせることなく、耐圧劣化やリークを有効
に防止した半導体装置及びその製造方法を提供すること
を目的とする。
［発明の従来技術に対する相違点］
上述した従来の半導体装置に対し本発明の半導体装置は
、絶縁ゲート型電界効果トランジスタのソース領域と電
気的に接続された蓄積容量部の下部電極となっている第
１の電極の表面の断面形状が丸みをおびて形成されてい
るという相違点を有する。
、絶縁ゲート型電界効果トランジスタのソース領域と電
気的に接続された蓄積容量部の下部電極となっている第
１の電極の表面の断面形状が丸みをおびて形成されてい
るという相違点を有する。
［課題を解決するための手段及び作用コ本発明の半導体
装置は、情報蓄積部である容量と絶縁ゲート型電界効果
トランジスタを含む半導体装置において、前記情報蓄積
部が、前記絶縁ゲート型電界効果トランジスタのソース
領域と電気的に接続され、かつその表面の断面形状が丸
みを帯びて形成された第１の電極と、第１の電極の上に
形成された容量用絶縁膜と、容量用絶縁膜の上に形成さ
れた第２の電極とにより構成されていることを特徴とす
る。
装置は、情報蓄積部である容量と絶縁ゲート型電界効果
トランジスタを含む半導体装置において、前記情報蓄積
部が、前記絶縁ゲート型電界効果トランジスタのソース
領域と電気的に接続され、かつその表面の断面形状が丸
みを帯びて形成された第１の電極と、第１の電極の上に
形成された容量用絶縁膜と、容量用絶縁膜の上に形成さ
れた第２の電極とにより構成されていることを特徴とす
る。
すなわち、第１の電極の表面が丸みをおびて形成されて
いるため、電界集中が防止され、耐圧劣化やリークが防
止される。
いるため、電界集中が防止され、耐圧劣化やリークが防
止される。
また、本発明に係る半導体装置の製造方法は、シリコン
基板上に絶縁ゲート型電界効果トランジスタを形成する
工程と、前記トランジスタ上に絶縁膜を形成する工程と
、前記トランジスタのソース領域上の絶縁膜を一部間孔
する工程と、前記間孔部に選択的に第１の導電層となる
膜を前記絶縁膜上に拡がって成長させて第１の電極を形
成する工程と、前記第１の電極上に容量用絶縁膜を形成
する工程と、前記容量用絶縁膜上に第２の導電層を形成
しパターニングすることにより第２の電極を形成する工
程とを有することを特徴とする。
基板上に絶縁ゲート型電界効果トランジスタを形成する
工程と、前記トランジスタ上に絶縁膜を形成する工程と
、前記トランジスタのソース領域上の絶縁膜を一部間孔
する工程と、前記間孔部に選択的に第１の導電層となる
膜を前記絶縁膜上に拡がって成長させて第１の電極を形
成する工程と、前記第１の電極上に容量用絶縁膜を形成
する工程と、前記容量用絶縁膜上に第２の導電層を形成
しパターニングすることにより第２の電極を形成する工
程とを有することを特徴とする。
そして、本発明に係る半導体装置の製造方法における好
ましい態様としては、前記第１の導電層となる膜がシリ
コンあるいはタングステンであることを特徴とする。
ましい態様としては、前記第１の導電層となる膜がシリ
コンあるいはタングステンであることを特徴とする。
［実施例］
第１図は本発明の第１、実施例を示す縦断面図である。
第１図（ａ）に示すように、例えばＰ型シリコン基板１
上に通常のＬＯＣＯ９法によりフィールド酸化膜２及び
ゲート酸化膜３を形成した後、ゲートポリシリコン電極
４を形成し、しかる後、基板１と逆導電型の不純物をゲ
ートポリシリコン電極４に対して自己整合的に（例えば
Ａｓを７０ｋｅＶで１． ＯＸ １０′６ａｍ−３）
イオン注入することによりソース拡＆Ｍ５及びドレイン
拡散Ｎ６を形成する。この後、第１図（ｂ）に示すよう
に、眉間絶縁膜として例えばＣＶＤシリコン酸化膜７を
２０００人積層人積後、フォトレジスト８ををマスクと
してソース拡散層領域６のコンタクトを形成する領域の
ＣＶＤシリコン酸化膜７及びゲート酸化膜３をエツチン
グ除去する。この後、第１図（Ｃ）に示すように、前記
コンタクト部からソース拡散Ｎ５に電気的に接続したシ
リコン９を４０００人選択成長させてＣ，ＶＤシリコン
酸化膜７上に拡がらせ、その表面の断面形状が丸みをお
びた下部電極・を形成した後、このシリコン層９に例え
ばＰを１００ｋｅＶで５． ＯＸ １０Ｉ５ｃｍ−３
イオン注入することにより電気的導通を良くする。この
後、第１図（ｄ）に示すように、容量用絶縁膜として例
えばＣＶＤシリコン窒化膜１０を２００人成長した後、
第２の導電層膜として例えば多結晶シリコン層１１を３
０００人積層５、フォトレジスト１２をマスクとし°Ｃ
容量部の上部電極となる以外の部分を例えばリアクティ
ブイオンエツチングで除去することにより７Ｅ積積置量
を形成する。
上に通常のＬＯＣＯ９法によりフィールド酸化膜２及び
ゲート酸化膜３を形成した後、ゲートポリシリコン電極
４を形成し、しかる後、基板１と逆導電型の不純物をゲ
ートポリシリコン電極４に対して自己整合的に（例えば
Ａｓを７０ｋｅＶで１． ＯＸ １０′６ａｍ−３）
イオン注入することによりソース拡＆Ｍ５及びドレイン
拡散Ｎ６を形成する。この後、第１図（ｂ）に示すよう
に、眉間絶縁膜として例えばＣＶＤシリコン酸化膜７を
２０００人積層人積後、フォトレジスト８ををマスクと
してソース拡散層領域６のコンタクトを形成する領域の
ＣＶＤシリコン酸化膜７及びゲート酸化膜３をエツチン
グ除去する。この後、第１図（Ｃ）に示すように、前記
コンタクト部からソース拡散Ｎ５に電気的に接続したシ
リコン９を４０００人選択成長させてＣ，ＶＤシリコン
酸化膜７上に拡がらせ、その表面の断面形状が丸みをお
びた下部電極・を形成した後、このシリコン層９に例え
ばＰを１００ｋｅＶで５． ＯＸ １０Ｉ５ｃｍ−３
イオン注入することにより電気的導通を良くする。この
後、第１図（ｄ）に示すように、容量用絶縁膜として例
えばＣＶＤシリコン窒化膜１０を２００人成長した後、
第２の導電層膜として例えば多結晶シリコン層１１を３
０００人積層５、フォトレジスト１２をマスクとし°Ｃ
容量部の上部電極となる以外の部分を例えばリアクティ
ブイオンエツチングで除去することにより７Ｅ積積置量
を形成する。
第２図は本発明の第２実施例を示す縦断面図である。す
なわち、第２図（ａ）に示すように、絶縁ゲート型電界
効果トランジスタのソース領域５に形成されたコンタク
ト部からソース拡散層δに電気的に接続したタングステ
ン１３を４０００人選択成長させてＣＶＤシリコン酸化
膜７上にまで拡がらせ、その表面の断面形状が丸みをお
びた下部電極を形成する。この後、第２図（ｂ）に示す
ように、容量用絶縁膜として例えばＣＶＤシリコン酸化
膜１４を２００人成長した後、第２の導電、層膜として
例えば多結晶シリコンＰｉ１１を３０００人積層５、フ
ォトレジスト１２をマスクとして容量部の上部電極とな
る以外の部分を例えばリアクティブイオンエツチングで
除去することにより蓄積容量部を形成する。
なわち、第２図（ａ）に示すように、絶縁ゲート型電界
効果トランジスタのソース領域５に形成されたコンタク
ト部からソース拡散層δに電気的に接続したタングステ
ン１３を４０００人選択成長させてＣＶＤシリコン酸化
膜７上にまで拡がらせ、その表面の断面形状が丸みをお
びた下部電極を形成する。この後、第２図（ｂ）に示す
ように、容量用絶縁膜として例えばＣＶＤシリコン酸化
膜１４を２００人成長した後、第２の導電、層膜として
例えば多結晶シリコンＰｉ１１を３０００人積層５、フ
ォトレジスト１２をマスクとして容量部の上部電極とな
る以外の部分を例えばリアクティブイオンエツチングで
除去することにより蓄積容量部を形成する。
尚、前記２つの実施例において容量用絶縁膜をシリコン
を酸化して形成されるシリコン酸化膜や高誘電体膜（例
えばＴａ２０３）によって形成してもよいことはいうま
でもない。
を酸化して形成されるシリコン酸化膜や高誘電体膜（例
えばＴａ２０３）によって形成してもよいことはいうま
でもない。
［発明の効果コ
以上説明したように本発明は、絶縁ゲート型電界効果ト
ランジスタのソース領域と電気的に接続された蓄積容量
部の下部電極となる第１の電極の表面の断面形状を丸み
をおびて形成したため、従来問題になっていた容量用絶
縁膜が薄くなってきたときの蓄積容量部の下部電極の角
での耐圧劣化やリークが抑えられ、また、下部電極形成
の際のＰＲ工程をなくし、工程を短縮することも可能に
てきるという効果がある。
ランジスタのソース領域と電気的に接続された蓄積容量
部の下部電極となる第１の電極の表面の断面形状を丸み
をおびて形成したため、従来問題になっていた容量用絶
縁膜が薄くなってきたときの蓄積容量部の下部電極の角
での耐圧劣化やリークが抑えられ、また、下部電極形成
の際のＰＲ工程をなくし、工程を短縮することも可能に
てきるという効果がある。
第１図（ａ）〜（ｄ）はそれぞれ本発明の第１実施例の
縦断面図、第２図（ａ）、 （ｂ）はそれぞれ本発明
の第２実施例の縦断面図、第３図（ａ）〜（ｄ）はそれ
ぞれ従来の構造を示す縦断面図である。 １・・φ・・・・・・・Ｐ型シリコン基板、２・・・・
・・・・・・フィールド酸化膜、３・・・・・・・・・
・ゲート酸化膜、４・・・・・・・・・・ゲートポリシ
リコン電極、５・・・・・・・・・・ソース拡散層、６
・・・・・・・・・・トレイン拡散層、７．１４・・・
・・・・ＣＶＤシリコン酸化膜、８．１２．１６・・・
・・フォトレジスト、９・・・・・・・・・・・選択シ
リコン層、１０・・・・・・・・・・ＣＶＤシリコン窒
化膜、１１．１５・・・・・・・多結晶シリコン、１３
・・・・・・・・・・選択タングステン層。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第１図 第２図 第３図
縦断面図、第２図（ａ）、 （ｂ）はそれぞれ本発明
の第２実施例の縦断面図、第３図（ａ）〜（ｄ）はそれ
ぞれ従来の構造を示す縦断面図である。 １・・φ・・・・・・・Ｐ型シリコン基板、２・・・・
・・・・・・フィールド酸化膜、３・・・・・・・・・
・ゲート酸化膜、４・・・・・・・・・・ゲートポリシ
リコン電極、５・・・・・・・・・・ソース拡散層、６
・・・・・・・・・・トレイン拡散層、７．１４・・・
・・・・ＣＶＤシリコン酸化膜、８．１２．１６・・・
・・フォトレジスト、９・・・・・・・・・・・選択シ
リコン層、１０・・・・・・・・・・ＣＶＤシリコン窒
化膜、１１．１５・・・・・・・多結晶シリコン、１３
・・・・・・・・・・選択タングステン層。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第１図 第２図 第３図
Claims (3)
- （１）情報蓄積部である容量と絶縁ゲート型電界効果ト
ランジスタを含む半導体装置において、前記情報蓄積部
が、前記絶縁ゲート型電界効果トランジスタのソース領
域と電気的に接続され、かつその表面の断面形状が丸み
を帯びて形成された第１の電極と、第１の電極の上に形
成された容量用絶縁膜と、容量用絶縁膜の上に形成され
た第２の電極とにより構成されていることを特徴とする
半導体装置。 - （２）シリコン基板上に絶縁ゲート型電界効果トランジ
スタを形成する工程と、前記トランジスタ上に絶縁膜を
形成する工程と、前記トランジスタのソース領域上の絶
縁膜を一部開口する工程と、前記開口部に選択的に第１
の導電層となる膜を前記絶縁膜上に拡がって成長させて
第１の電極を形成する工程と、前記第１の電極上に容量
用絶縁膜を形成する工程と、前記容量用絶縁膜上に第２
の導電層を形成しパターニングすることにより第２の電
極を形成する工程とを有することを特徴とする半導体装
置の製造方法。 - （３）前記第１の導電層となる膜がシリコンあるいはタ
ングステンであることを特徴とする特許請求の範囲第２
項記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132105A JPH02310959A (ja) | 1989-05-25 | 1989-05-25 | 半導体装置及びその製造方法 |
| US07/527,974 US5124767A (en) | 1989-05-25 | 1990-05-24 | Dynamic random access memory cell with improved stacked capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132105A JPH02310959A (ja) | 1989-05-25 | 1989-05-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02310959A true JPH02310959A (ja) | 1990-12-26 |
Family
ID=15073568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1132105A Pending JPH02310959A (ja) | 1989-05-25 | 1989-05-25 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5124767A (ja) |
| JP (1) | JPH02310959A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691249A (en) * | 1990-03-20 | 1997-11-25 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| US5366917A (en) * | 1990-03-20 | 1994-11-22 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| JPH0697682B2 (ja) * | 1990-03-20 | 1994-11-30 | 株式会社東芝 | 半導体装置の製造方法 |
| EP0480411A1 (en) * | 1990-10-10 | 1992-04-15 | Micron Technology, Inc. | Stacked capacitor DRAM |
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