TWI571974B - 半導體電晶體與快閃記憶體及其製造方法 - Google Patents

半導體電晶體與快閃記憶體及其製造方法 Download PDF

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Description

半導體電晶體與快閃記憶體及其製造方法
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種半導體電晶體與快閃記憶體及其製造方法。
非揮發性記憶體由於具有可多次進行資料之存入、讀取、抹除等動作，且存入之資料在斷電後也不會消失之優點，所以已成為個人電腦和電子設備所廣泛採用的一種非揮發性記憶體。
在典型的非揮發性記憶體中包含記憶胞區與第二電路區。記憶胞區中設置有有多個記憶單元和作為開關電晶體的標準操作電壓電晶體。在第二電路區，根據實際需要則設置有各種具有不同操作電壓的半導體電晶體。一般而言，在周邊電路區中會設置多個標準操作電壓電晶體(核心電晶體)、多個中操作電壓電晶體或多個高操作電壓電晶體。這些具有不同操作電壓的半導體電晶體，依據其電性表現，而需要有不同的結構。
但在典型的非揮發性記憶體中，標準操作電壓電晶體及中操作電壓電晶體及/或高操作電壓電晶體會在同一個製造流程中一起形成。對於中操作電壓電晶體或高操作電壓電晶體而言，為了避免漏電流產生，而採用在源極/汲極區與閘極之間的基底中形成寬度大的淡摻雜區(Lightly Doped Drain,LDD)的結構。
以反及閘快閃記憶體(NAND Flash)為例，在製程上中操作電壓電晶體或高操作電壓電晶體不易得到寬的淡摻雜區，因而需要偏置間隙壁的重疊裕度(offset-spacer overlay margin)，亦即利用額外的微影蝕刻製程，使半導體電晶體具有寬的淡摻雜區。以嵌入式快閃記憶體(eFlash)為例，在製程上中操作電壓電晶體或高操作電壓電晶體的淡摻雜區的寬度可取決於其間隙壁的寬度，而間隙壁的寬度會受到閘極的高度所影響。在中操作電壓電晶體或高操作電壓電晶體的閘極低於記憶單元的堆疊閘極結構的高度或標準操作電壓電晶體的閘極的高度的情況下，將無法得到寬的淡摻雜區，進而影響半導體元件的特性。
本發明提供一種半導體電晶體及其製造方法，可增加半導體電晶體的淡摻雜區裕度，使半導體電晶體具有良好的電性表現，並可以與現有製程整合在一起。
本發明提供一種快閃記憶體及其製造方法，在同一個製造流程中一起形成記憶單元、第一半導體電晶體與第二半導體電 晶體，可增加第二半導體電晶體的淡摻雜區裕度，使第二半導體電晶體具有良好的電性表現，並可以與現有製程整合在一起。
本發明提供一種半導體電晶體，設置於基底上，此半導體電晶體具有堆疊閘極結構、淡摻雜區、源極/汲極區，其中堆疊閘極結構具有依序設置於基底上的閘介電層、第一導體層、介電層與第二導體層，其中介電層周圍有開口，使第一導體層電性連接第二導體層。淡摻雜區分別設置於堆疊閘極結構旁、且位於開口下方的基底中。源極/汲極區，設置於閘極堆疊結構旁的基底中。
在本發明的一實施例中，上述的半導體電晶體為中操作電壓電晶體或高操作電壓電晶體。
在本發明的一實施例中，上述的介電層為氧化矽/氮化矽/氧化矽。
本發明提供一種半導體電晶體的製造方法，包括下列步驟。首先，提供基底，於基底上依序形成閘介電層、第一導體層以及介電層。接著，移除部份介電層，以形成暴露第一導體層的開口。然後，於基底上形成第二導體層，其中第二導體層經由開口電性連接第一導體層。接著，圖案化第二導體層、第一導體層與閘介電層，以形成一堆疊閘極結構，其中介電層位於堆疊閘極結構中，且開口環繞介電層。然後，於堆疊閘極結構旁、且位於開口下方的基底中形成淡摻雜區，以及於堆疊閘極結構旁的基底中，形成源極/汲極區。
在本發明的一實施例中，上述的介電層為氧化矽/氮化矽/ 氧化矽。
在本發明的一實施例中，上述的堆疊閘極結構旁、且位於開口下方的基底中形成淡摻雜區的步驟包括以介電層作為罩幕，進行一頃斜角度的離子佈植摻雜。
在本發明的一實施例中，上述的移除部份介電層，以形成暴露第一導體層的開口的步驟，更包括移除一部分的第一導體層。
本發明提供一種快閃記憶體，設置於基底上，基底具有記憶胞區、第一電路區與第二電路區。快閃記憶體具有記憶單元、第一半導體電晶體、第二半導體電晶體。記憶單元設置於記憶胞區，記憶單元具有依序設置於基底上的穿隧介電層、浮置閘極、閘間介電層與控制閘極。第一半導體電晶體設置於第一電路區，第一半導體電晶體具有閘極結構、第一源極/汲極區，其中閘極結構具有依序設置於基底上的閘介電層與第一閘極。第一源極/汲極區設置於閘極結構旁的基底中。第二半導體電晶體設置於第二電路區，第二半導體電晶體具有堆疊閘極結構、第一淡摻雜區、第二源極/汲極區，其中堆疊閘極結構具有依序設置於基底上的第二閘介電層、第一導體層、介電層與第二導體層，其中介電層周圍有開口，使第一導體層電性連接第二導體層而構成第二閘極。第一淡摻雜區設置於堆疊閘極結構旁、且位於開口下方的基底中。第二源極/汲極區設置於堆疊閘極結構旁的基底中。
在本發明的一實施例中，上述的閘間介電層與介電層的 材質相同。
在本發明的一實施例中，上述的第二閘極的高度大於第一閘極的高度。
在本發明的一實施例中，上述的快閃記憶體，更包括間隙壁，分別設置於記憶單元、閘極結構和堆疊閘極結構的側壁。
在本發明的一實施例中，上述的快閃記憶體，其中第二半導體電晶體的間隙壁寬度大於第一半導體電晶體的間隙壁的寬度。
在本發明的一實施例中，上述的第一半導體電晶體為標準操作電壓電晶體。
在本發明的一實施例中，上述的第二半導體電晶體為中操作電壓電晶體或高操作電壓電晶體。
在本發明的一實施例中，上述的第一半導體電晶體更包括第二淡摻雜區，設置於閘極結構旁與源極/汲極區之間的基底中。
本發明提供一種快閃記憶體的製造方法，包括下列步驟。首先，提供基底，基底包括記憶胞區、第一電路區與第二電路區。接著，於第二電路區的基底上形成第一介電層，於記憶胞區的基底上形成第二介電層，於第一電路區的基底上形成第三介電層。然後，於基底上形成第一導體層，於第一導體層上形成介電層。接著，移除第一電路區中的介電層和第二電路區中的部份介電層，而於第二電路區的介電層周圍形成暴露第一導體層的開口。然後，移除第一電路區中的第一導體層。接著，於基底上形 成第二導體層，其中在第二電路區中，第二導體層經由開口電性連接第一導體層。然後，圖案化第二導體層、介電層、第一導體層，以於記憶胞區形成記憶單元，於第一電路區形成閘極結構，並於第二電路區形成堆疊閘極結構，在堆疊閘極結構的開口環繞介電層。接著，於堆疊閘極結構旁、且位於開口下方的基底中形成一淡摻雜區，以及於堆疊閘極結構旁的基底中，形成源極/汲極區。
在本發明的一實施例中，上述的介電層為氧化矽/氮化矽/氧化矽。
在本發明的一實施例中，上述的於堆疊閘極結構旁、且位於開口下方的基底中形成淡摻雜區的步驟包括：以介電層作為罩幕，進行一頃斜角度離子佈植摻雜。
在本發明的一實施例中，上述的移除部份介電層，以形成暴露第一導體層的開口的步驟，更包括移除一部分的第一導體層。
在本發明的半導體電晶體及其製造方法中，在半導體電晶體中設置了周圍具有開口的介電層。以此周圍具有開口的介電層為罩幕，進一步移除部分第一導體層，使得閘極中央的高度大於閘極周圍的高度。藉此，可以調整半導體電晶體的間隙壁的寬度，增加半導體電晶體的淡摻雜區裕度，使半導體電晶體具有良好的電性表現。
在本發明的半導體電晶體及其製造方法中，由於在半導 體電晶體中設置了周圍具有開口的介電層，在形成淡摻雜區時，此具有周圍具有開口的介電層作為植入罩幕，而可使淡摻雜區延伸至閘極下方。
在本發明的半導體電晶體及其製造方法中，由於半導體電晶體的閘極由兩層導體層所構成，因此第二半導體電晶體的閘極高度會高於第一半導體電晶體的閘極的高度。
本發明的快閃記憶體及其製造方法中，在同一個製造流程中一起形成記憶單元、第一半導體電晶體與第二半導體電晶體。在第二半導體電晶體中設置了周圍具有開口的介電層，以此周圍具有開口的介電層為罩幕，進一步移除部分第一導體層，使得閘極中央的高度大於閘極周圍的高度。藉此，可以調整第二半導體電晶體的間隙壁的寬度，增加第二半導體電晶體的淡摻雜區裕度，使第二半導體電晶體具有良好的電性表現。
本發明的快閃記憶體及其製造方法中，由於在第二半導體電晶體中設置了周圍具有開口的介電層，在形成淡摻雜區時，此具有周圍具有開口的介電層作為植入罩幕，而可使淡摻雜區延伸至閘極下方。
本發明的快閃記憶體及其製造方法中，由於第二半導體電晶體的閘極由兩層導體層所構成，因此第二半導體電晶體的閘極高度會大於第一半導體電晶體的閘極的高度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、200‧‧‧基底
102、202‧‧‧記憶胞區
104a、204a‧‧‧第一電路區
104b、204b‧‧‧第二電路區
106、106a、106b‧‧‧隔離結構
108、108a、108b‧‧‧主動區
110‧‧‧控制閘極(字元線)
110a、110b、118b‧‧‧閘極
112‧‧‧浮置閘極
112b、220、240‧‧‧導體層
114‧‧‧閘間介電層
114b、210a、210b、210c、230‧‧‧介電層
116‧‧‧穿隧介電層
116a、116b‧‧‧閘介電層
120、250‧‧‧記憶單元
122、252‧‧‧閘極結構
124、254‧‧‧堆疊閘極結構
126、236‧‧‧開口
130a、130b、260a、260b‧‧‧淡摻雜區
132、132a、132b、270a、270b、270c‧‧‧間隙壁
134a、134b、280a、280b‧‧‧源極/汲極區
138、284‧‧‧摻雜區
140、290‧‧‧第二半導體電晶體
142、292第一半導體電晶體
232、234、242、244‧‧‧光阻層
256‧‧‧頃斜角度離子植入製程
h1、h2‧‧‧高度
圖1A為依照本發明之實施例所繪示的一種快閃記憶體的上視圖。
圖1B為依照本發明之實施例所繪示的一種快閃記憶體的剖面示意圖。
圖2A到圖2H為依照本發明之實施例所繪示的一種快閃記憶體的製作流程的剖面示意圖。
圖1A為依照本發明之實施例所繪示的一種快閃記憶體的上視圖。圖1B為依照本發明之實施例所繪示的一種快閃記憶體的剖面示意圖。
如圖1A、圖1B所示，此快閃記憶體設置於基底100上。此基底100例如可區分為記憶胞區102、第一電路區104a與第二電路區104b。
在記憶胞區102的基底100中例如設置有隔離結構106，以於記憶胞區102定義出主動區108。此外，在第一電路區104a的基底100中例如設置有隔離結構106a，以於第一電路區104a定義出主動區108a。而在第二電路區104b的基底100中例如設置有隔離結構106b，以於第二電路區104b定義出主動區108b。隔離 結構106、隔離結構106a、隔離結構106b例如是分別平行設置於基底100中。隔離結構106、隔離結構106a、隔離結構106b例如是在X方向上延伸。隔離結構106、隔離結構106a、隔離結構106b例如是淺溝渠隔離結構。
記憶胞區102中具有記憶單元120，此記憶單元120從基底100起依序由穿隧介電層116、浮置閘極112、閘間介電層114、控制閘極(字元線)110構成。
控制閘極(字元線)110在Y方向上延伸。Y方向例如是與X方向交錯。控制閘極(字元線)110例如是由兩層導體層所構成，當然控制閘極(字元線)110也可以只由一層導體層所構成。控制閘極(字元線)110的材質例如是由一層摻雜多晶矽層與一層金屬層或金屬矽化物層所構成。
浮置閘極112例如是設置於控制閘極110下方，且位於相鄰兩隔離結構106之間的主動區108上。浮置閘極112的材質例如是摻雜多晶矽等導體材料。
閘間介電層114例如是設置於控制閘極110與浮置閘極112之間。閘間介電層114之材質包括介電材料，例如是氧化矽、氮化矽、氮氧化矽。閘間介電層114可以是單層結構，也可以是一層以上的多層結構，例如氧化矽/氮化矽或氧化矽/氮化矽/氧化矽層等。
穿隧介電層116例如是設置於浮置閘極112與基底100之間。穿隧介電層116之材質例如是氧化矽。
於記憶單元120的側壁設置有間隙壁132。間隙壁132的材質例如是氮化矽。
於記憶胞區102中，多個記憶單元120構成記憶胞列。於記憶單元120之間的基底100中分別設置摻雜區138，而在記憶胞列最外側的兩摻雜區作為源極/汲極區。
第一電路區104a中設置有第一半導體電晶體142。此第一半導體電晶體142例如是標準操作電壓電晶體。舉例來說，第一半導體電晶體142可以是記憶單元的開關電晶體或者周邊電路區的核心電晶體或輸入/輸出電晶體。第一半導體電晶體142包括閘極結構122、淡摻雜區130a、間隙壁132a、源極/汲極區134a，其中閘極結構122從基底100起依序由閘介電層116a、閘極110a構成。
在另一實施例中，第一半導體電晶體142也可不設置淡摻雜區130a，主要由閘極結構122、間隙壁132a、源極/汲極區134a構成。
閘極110a在Y方向上延伸。Y方向例如是與X方向交錯。在另一實施例，閘極110a在X方向上延伸，或者閘極110a可在任何方向上延伸。閘極110a例如由兩層導體層所構成，當然閘極110a也可以只由一層導體層所構成。閘極110a的材質例如是由一層摻雜多晶矽層與一層金屬層或金屬矽化物層所構成。
閘介電層116a例如是設置於閘極110a與基底100之間。閘介電層116a之材質例如是氧化矽。
淡摻雜區130a例如是設置閘極110a旁的基底100中。淡摻雜區130a例如是含有N型或P型的摻雜區，端視元件的設計而定。
間隙壁132a例如是設置於閘極110a與閘介電層116a的側壁。間隙壁132a的材質例如是氮化矽。
源極/汲極區134a設置於第一半導體電晶體142的間隙壁132a旁的基底中。源極/汲極區134a例如是N型或P型的摻雜區，端視元件的設計而定。
第二電路區104b中設置有第二半導體電晶體140。此第二半導體電晶體例如是中操作電壓電晶體或高操作電壓電晶體。 第二半導體電晶體140包括堆疊閘極結構124、淡摻雜區130b、間隙壁132b、源極/汲極區134b。
堆疊閘極結構124從基底100起依序由閘介電層116b、導體層112b、介電層114b與導體層110b構成。
閘介電層116b例如是設置於導體層112b與基底100之間。閘介電層116b之材質例如是氧化矽。
導體層112b的材質例如是摻雜多晶矽等導體材料。導體層110b的材質例如是由一層摻雜多晶矽層與一層金屬層或金屬矽化物層所構成。導體層110b和導體層112b構成閘極118b。
介電層114b例如是設置於導體層110b與導體層112b之間。其中，介電層114b周圍具有開口126使導體層110b電性連接導體層112b。介電層114b之材質包括介電材料，例如是氧化矽、 氮化矽、氮氧化矽。介電層114b可以是單層結構，也可以是一層以上的多層結構，例如氧化矽/氮化矽或氧化矽/氮化矽/氧化矽層等。
淡摻雜區130b設置於堆疊閘極結構124旁、且位於開口126下的基底100中。淡摻雜區130b例如是含有N型或P型的摻雜區，端視元件的設計而定。淡摻雜區130b可延伸至介電層114b下方的部份基底100內。
間隙壁132b設置於堆疊閘極結構124側壁，間隙壁132b的材質例如是氮化矽。源極/汲極區134b設置於具有間隙壁132b的堆疊閘極結構124旁的基底中。源極/汲極區134b例如是N型或P型的摻雜區，端視元件的設計而定。
本發明之快閃記憶體中，第二半導體電晶體140的閘極118b的高度大於第一半導體電晶體142的閘極110a的高度，使得第二半導體電晶體140的間隙壁132b的寬度大於第一半導體電晶體142的間隙壁132a的寬度。
而且，第二半導體電晶體140的間隙壁132b的寬度可藉由介電層114b的開口126下的導體層112b的高度作調整。由於第二半導體電晶體140具有寬的間隙壁132b，因而使第二半導體電晶體140具有寬的淡摻雜區130b，可增加第二半導體電晶體140的淡摻雜區裕度，使第二半導體電晶體140具有良好的電性表現。
此外，由於在第二半導體電晶體140中，設置了周圍具有開口的介電層114b，在形成淡摻雜區130b時，此具有周圍具有 開口的介電層114b作為植入罩幕。而可使淡摻雜區130b延伸至閘極118b下方，可增加第二半導體電晶體140的淡摻雜區130b裕度，使第二半導體電晶體140具有良好的電性表現。
在第二半導體電晶體140中設置了周圍具有開口126的介電層114b，藉由控制開口126所暴露的導體層112b的高度，而使閘極118b中央的高度h1大於閘極118b周圍的高度h2。藉此，可以調整第二半導體電晶體140的間隙壁132b的寬度，可增加第二半導體電晶體140的淡摻雜區130b裕度，使第二半導體電晶體140具有良好的電性表現。
圖2A到圖2H為依照本發明之實施例所繪示的一種快閃記憶體的製作流程的剖面示意圖。
請參照圖2A，首先提供基底200。此基底200例如可區分為記憶胞區202、第一電路區204a與第二電路區204b。
接著，於第二電路區204b的基底200上形成介電層210a。於記憶胞區202的基底200上形成介電層210b。於第一電路區204a的基底200上形成介電層210c。而且依照元件的特性，介電層210a、介電層210b、介電層210c之厚度可不相同，亦可相同。於記憶胞區202、第一電路區204a與第二電路區204b中形成厚度不同之介電層210a、介電層210b、介電層210c的方法，可採用任何習知的方法。舉例來說，先於基底200上形成介電層210a，然後移除記憶胞區202與第一電路區204a的介電層210a，留下第二電路區204b的介電層210a。接著，，於基底200上形成 介電層210c，然後移除記憶胞區202的介電層210c，留下第一電路區204a的介電層210c。之後，記憶胞區202形成介電層210b。在本發明的另一個實施例中，移除記憶胞區202的介電層210a後，可在同一道製程中形成介電層210b和介電層210c，其中介電層210b和介電層210c的厚度相同。介電層210a、介電層210b、介電層210c的材質例如是氧化矽。介電層210a、介電層210b、介電層210c的形成方法，例如是熱氧化法。
請參照圖2B，於整個基底200上形成一層導體材料層220，導體材料層220之材質例如是摻雜多晶矽等。當導體材料層220之材質為摻雜多晶矽時，其形成方法例如是利用化學氣相沈積法形成一層未摻雜多晶矽層後，進行離子植入步驟以形成之；或者也可採用臨場(in-situ)植入摻質的方式，利用化學氣相沈積法形成之。
接著，於整個基底200上形成一層介電層230。介電層230的材料例如是氧化矽/氮化矽/氧化矽，介電層230的形成方法例如是先以熱氧化法形成一層底氧化矽層，接著利用化學氣相沈積法形成一層氮化矽層，其後再於氮化矽層上形成頂氧化矽層。
然後，於基底200上形成一層圖案化光阻層232，圖案化光阻層232覆蓋住整個記憶胞區202和第二電路區204b。圖案化光阻層232的形成方法例如是先於整個基底200上形成一層光阻材料層，然後進行曝光、顯影而形成之。
請參照圖2C，以圖案化光阻層232為罩幕，移除第一電 路區204a的介電層230及導體材料層220。移除介電層230、導體材料層的方法例如是非等向性蝕刻製程。接著，移除圖案化光阻層232。移除圖案化光阻層232的方法例如是濕式去光阻法或乾式去光阻法。於基底200上形成一層圖案化光阻層234，圖案化光阻層234覆蓋住整個記憶胞區202、整個第一電路區204a和部分第二電路區204b。圖案化光阻層234的形成方法例如是先於整個基底200上形成一層光阻材料層，然後進行曝光、顯影而形成之。
請參照圖2D，以圖案化光阻層234為罩幕，移除部份第二電路區204b的介電層230，使第二電路區204b的介電層230周圍形成暴露導體層220的一開口236。接著，移除部份第二電路區204b的一部分導體層220或全部導體層220。移除部份第二電路區204b的介電層230、導體層220可以在同一道製程，也可分開進行。移除介電層230、導體層220的方法例如是非等向性蝕刻製程。接著，移除圖案化光阻層234。移除圖案化光阻層234的方法例如是濕式去光阻法或乾式去光阻法。
請參照圖2E，於整個基底200上形成一層導體材料層240，導體材料層240之材質例如是摻雜多晶矽或多晶矽化金屬等。當導體材料層240之材質為摻雜多晶矽時，其形成方法例如是利用化學氣相沈積法形成一層未摻雜多晶矽層後，進行離子植入步驟以形成之；或者也可採用臨場(in-situ)植入摻質的方式，利用化學氣相沈積法形成之。
接著，於基底200上形成另一層圖案化光阻層242，圖案 化光阻層242覆蓋住部分的記憶胞區202、全部的第一電路區204a和全部的第二電路區204b。圖案化光阻層242的形成方法例如是先於整個基底200上形成一層光阻材料層，然後進行曝光、顯影而形成之。
請參照圖2F，以圖案化光阻層242為罩幕，移除記憶胞區202的部份導體層240、介電層230、導體層220、介電層210b。移除導體層240、介電層230、導體層220、介電層210b的方法例如是濕式蝕刻法或乾式蝕刻法。
接著，移除圖案化光阻層242。移除圖案化光阻層242之方法例如是濕式去光阻法或乾式去光阻法。此時，於記憶胞區202形成記憶單元250。
記憶單元250由導體層240、介電層230、導體層220和介電層210b構成。導體層240作為控制閘極；介電層230作為閘間介電層；導體層220作為浮置閘極；介電層210b作為穿隧介電層。
接著，於基底200上形成另一層圖案化光阻層244，圖案化光阻層244覆蓋住全部的記憶胞區202、部份的第一電路區204a和部份的第二電路區204b。圖案化光阻層244的形成方法例如是先於整個基底200上形成一層光阻材料層，然後進行曝光、顯影而形成之。
請參照圖2G，以圖案化光阻層244為罩幕，移除第一電路區204a和第二電路區204b的部份導體層240、導體層220、介 電層210a、介電層210c。移除導體層240、、導體層220、介電層210a、介電層210c的方法例如是濕式蝕刻法或乾式蝕刻法。
接著，移除圖案化光阻層244。移除圖案化光阻層244之方法例如是濕式去光阻法或乾式去光阻法。此時，於第一電路區204a形成閘極結構252以及於第二電路區204b形成堆疊閘極結構254。
閘極結構252由導體層240和介電層210c構成。導體層240作為閘極；介電層210c作為閘介電層。
堆疊閘極結構254由導體層240、介電層230、導體層220和介電層210a構成。堆疊閘極結構254的介電層230周圍有開口236，使導體層240和導體層220電性連通。導體層240、介電層230、導體層220作為閘極；介電層210a作為閘介電層。
本實施例是以記憶單元250先在一道圖案化製程中形成，接著閘極結構252與堆疊閘極結構254在同一道圖案化製程中形成為例子作說明，當然記憶單元250、閘極結構252與堆疊閘極結構254也可以在同一道圖案化製程或分別在不同的圖案化製程中形成。
接著，於閘極結構252旁的基底200中形成淡摻雜區260a，並於堆疊閘極結構254旁且位於開口236下方的基底200中形成淡摻雜區260b。淡摻雜區260a、淡摻雜區260b的形成方法例如是在第一電路區204a中以閘極結構252為罩幕，而在第二電路區204b中以介電層230為罩幕，進行一頃斜角度離子植入製 程256。植入的摻質可以是N型或P型摻質，其端視元件的設計而定。藉此，在第二電路區204b淡摻雜區260b的一部分延伸至介電層230下方的部份基底200內。淡摻雜區260a、淡摻雜區260b可以在同一道離子植入製程或分別在不同的離子植入製程中形成。在另一實施例中，也可只在第二電路區204b中形成淡摻雜區260b。
請參照圖2H，於記憶單元250側壁上形成間隙壁270a，於閘極結構252側壁上形成間隙壁270b，且於堆疊閘極結構254側壁上形成間隙壁270c。間隙壁270a、間隙壁270b、間隙壁270c的形成方法例如是先於基底200上形成絕緣層(未繪示)，此絕緣層覆蓋記憶單元250、閘極結構252以及堆疊閘極結構254。絕緣層的材料例如是氮化矽。形成絕緣層的方法例如是化學氣相沉積法。然後，進行非等向性蝕刻製程，移除部分絕緣層而形成間隙壁270a、間隙壁270b、間隙壁270c。
接著，於閘極結構252旁的基底200中形成源極/汲極區280a，並於堆疊閘極結構254旁的基底200中形成源極/汲極區280b。形成源極/汲極區280a、源極/汲極區280b的方法例如是在第一電路區204a中以具有間隙壁270b的閘極結構252為罩幕，而在第二電路區204b中以具有間隙壁270c的堆疊閘極結構254為罩幕，進行離子植入製程。植入的摻質可以是N型或P型摻質，其端視元件的設計而定。源極/汲極區280a、源極/汲極區280b可以在同一道離子植入製程或分別在不同的離子植入製程中形成。
此時，於第一電路區204a中形成第一半導體電晶體292，並且於第二電路區204b中形成第二半導體電晶體290。第一半導體電晶體292由閘極結構252、淡摻雜區260a、間隙壁270b、源極/汲極區280a構成。第二半導體電晶體290由堆疊閘極結構254、淡摻雜區260b、間隙壁270c、源極/汲極區280b構成。此第一半導體電晶體292例如為標準操作電壓電晶體，而此第二半導體電晶體290例如為中操作電壓電晶體或高操作電壓電晶體。
在第二電路區204b中所形成的淡摻雜區260b的寬度是由延伸於堆疊閘極結構254下方的部分寬度與間隙壁270c的寬度來決定。而間隙壁270c的寬度與堆疊閘極結構254的周圍的高度有關。因此藉由控制開口236所暴露的導體層220的高度，而使堆疊閘極結構254中央的高度h1大於周圍的高度h2，藉此而可以調整第二半導體電晶體的間隙壁270c的寬度，可增加第二半導體電晶體290的淡摻雜區260b裕度，使第二半導體電晶體290具有良好的電性表現。
接著，於記憶單元250旁的基底200中，形成摻雜區284。摻雜區284的形成方法例如是以具有間隙壁270a的記憶單元250為罩幕，進行離子植入製程。植入的摻質可以是N型或P型摻質，其端視元件的設計而定。其中，也可以在同一離子植入製程中形成源極/汲極區280a、源極/汲極區280b以及摻雜區284。
本發明之快閃記憶體的製造方法中，第二半導體電晶體290的閘極的高度大於第一半導體電晶體292的閘極的高度，使得 第二半導體電晶體290的間隙壁270c的寬度大於第一半導體電晶體292的間隙壁270b的寬度。其中，第二半導體電晶體290的間隙壁270c的寬度可藉由開口236下的導體層220的高度作調整。第二半導體電晶體290具有寬的間隙壁270c，進一步使得第二半導體電晶體290具有寬的淡摻雜區260b，且以介電層230為罩幕形成淡摻雜區260b，在製造流程中不需要額外的微影蝕刻製程，而可以增加淡摻雜區260b的裕度。此外，在形成第二半導體電晶體290的淡摻雜區260b時，利用周圍具有開口的介電層230作為罩幕層，進行一頃斜角度的離子植入製程，使淡摻雜區260b延伸至閘極下方，同樣也可以增加淡摻雜區260b裕度。
綜上所述，在本發明的半導體電晶體及其製造方法中，由於在半導體電晶體中，設置了周圍具有開口的介電層，以此周圍具有開口的介電層為罩幕，進一步移除開口所暴露的部分導體層，使得閘極中央的高度大於閘極周圍的高度，藉此而可以調整半導體電晶體的間隙壁的寬度，可增加半導體電晶體的淡摻雜區裕度，使半導體電晶體具有良好的電性表現。
在本發明的半導體電晶體及其製造方法中，由於在半導體電晶體中，設置了周圍具有開口的介電層，在形成淡摻雜區時，此具有周圍具有開口的介電層作為植入罩幕，使淡摻雜區延伸至閘極下方。
在本發明的半導體電晶體及其製造方法中，由於半導體電晶體的閘極由兩層導體層所構成，因此閘極高度會高於其他核 心電晶體或輸入/輸出電晶體的閘極的高度。
本發明的快閃記憶體及其製造方法中，在同一個製造流程中一起形成記憶單元、第一半導體電晶體與第二半導體電晶體。由於在第二半導體電晶體中，設置了周圍具有開口的介電層，以此周圍具有開口的介電層為罩幕，進一步移除開口所暴露的部分導體層，使得閘極中央的高度大於周圍的高度，藉此而可以調整第二半導體電晶體的間隙壁的寬度，可增加第二半導體電晶體的淡摻雜區裕度，使第二半導體電晶體具有良好的電性表現。
本發明的快閃記憶體及其製造方法中，由於在第二半導體電晶體中，設置了周圍具有開口的介電層，在形成淡摻雜區時，此具有周圍具有開口的介電層作為植入罩幕。而可使淡摻雜區延伸至閘極下方。
本發明的快閃記憶體及其製造方法中，由於第二半導體電晶體的閘極由兩層導體層所構成，因此第二半導體電晶體的閘極高度會大於第一半導體電晶體的閘極的高度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧基底
102‧‧‧記憶胞區
104a‧‧‧第一電路區
104b‧‧‧第二電路區
110‧‧‧控制閘極(字元線)
110a‧‧‧閘極
110b‧‧‧導體層
112‧‧‧浮置閘極
112b‧‧‧導體層
114‧‧‧閘間介電層
114b‧‧‧介電層
116‧‧‧穿隧介電層
116a、116b‧‧‧閘介電層
118b‧‧‧閘極
120‧‧‧記憶單元
122‧‧‧閘極結構
124‧‧‧堆疊閘極結構
126‧‧‧開口
130a、130b‧‧‧淡摻雜區
132、132a、132b‧‧‧間隙壁
134a、134b‧‧‧源極/汲極區
138‧‧‧摻雜區
140‧‧‧第二半導體電晶體
142‧‧‧第一半導體電晶體
h1、h2‧‧‧高度

Claims (19)

  1. 一種半導體電晶體，包括：一堆疊閘極結構，設置於一基底上，包括：依序設置於該基底上的一閘介電層、一第一導體層、一介電層與一第二導體層，其中該介電層周圍有開口，使該第一導體層電性連接該第二導體層；一淡摻雜區，分別設置於該堆疊閘極結構旁、且位於該開口下方的該基底中；以及一源極/汲極區，設置於該閘極堆疊閘極結構旁的該基底中。
  2. 如申請專利範圍第1項所述的半導體電晶體，其中該半導體電晶體為中操作電壓電晶體或高操作電壓電晶體。
  3. 如申請專利範圍第1項所述的半導體電晶體，其中該介電層為氧化矽/氮化矽/氧化矽。
  4. 一種半導體電晶體的製造方法，包括：提供一基底；於該基底上依序形成一閘介電層、一第一導體層以及一介電層；移除部份該介電層，以形成暴露該第一導體層的一開口；於該基底上形成一第二導體層，其中該第二導體層經由該開口電性連接該第一導體層；圖案化該第二導體層、該第一導體層與該閘介電層，以形成一堆疊閘極結構，其中該介電層位於該堆疊閘極結構中，且該開 口環繞該介電層；於該堆疊閘極結構旁、且位於該開口下方的該基底中形成一淡摻雜區；以及於該閘極堆疊閘極結構旁的該基底中，形成一源極/汲極區。
  5. 如申請專利範圍第4項所述的半導體電晶體的製造方法，其中該介電層為氧化矽/氮化矽/氧化矽。
  6. 如申請專利範圍第4項所述的半導體電晶體的製造方法，其中於該堆疊閘極結構旁、且位於該開口下方的該基底中形成該淡摻雜區的步驟包括：以該介電層作為罩幕，進行一頃斜角度的離子佈植摻雜。
  7. 如申請專利範圍第4項所述的半導體電晶體的製造方法，其中於移除部份該介電層，以形成暴露該第一導體層的該開口的步驟，更包括移除一部分的該第一導體層。
  8. 一種快閃記憶體，設置於一基底上，該基底包括一記憶胞區、一第一電路區與一第二電路區，包括：一記憶單元，設置於該記憶胞區，包括依序設置於基底上的一穿隧介電層、一浮置閘極、一閘間介電層與一控制閘極；一第一半導體電晶體，設置於該第一電路區，包括：一閘極結構，設置於該基底上，包括：依序設置於該基底上的一第一閘介電層、一第一閘極一第一源極/汲極區，設置於該閘極結構旁的該基底中；以及 一第二半導體電晶體，設置於該第二電路區，包括：一堆疊閘極結構，設置於該基底上，包括：依序設置於該基底上的一第二閘介電層、一第一導體層、一介電層與一第二導體層，其中該介電層周圍有開口，使該第一導體層電性連接該第二導體層而構成一第二閘極；一第一淡摻雜區，分別設置於該堆疊閘極結構旁、該開口下方的該基底中；一第二源極/汲極區，設置於該閘極堆疊閘極結構旁的該基底中。
  9. 如申請專利範圍第8項所述的快閃記憶體，其中該閘間介電層與該介電層的材質相同。
  10. 如申請專利範圍第8項所述的快閃記憶體，其中該第二閘極的高度大於該第一閘極的高度。
  11. 如申請專利範圍第8項所述的快閃記憶體，更包括間隙壁，分別設置於該記憶單元、該閘極結構和該堆疊閘極結構的側壁。
  12. 如申請專利範圍第11項所述的快閃記憶體，其中該第二半導體電晶體的間隙壁寬度大於該第一半導體電晶體的間隙壁的寬度。
  13. 如申請專利範圍第8項所述的快閃記憶體，其中該第一半導體電晶體為標準操作電壓電晶體。
  14. 如申請專利範圍第8項所述的快閃記憶體，其中該第二半 導體電晶體為中操作電壓電晶體或高操作電壓電晶體。
  15. 如申請專利範圍第8項所述的快閃記憶體，其中該第一半導體電晶體更包括一第二淡摻雜區，設置於該閘極結構旁與該源極/汲極區之間的該基底中。
  16. 一種快閃記憶體的製造方法，包括：提供一基底，該基底包括一記憶胞區、一第一電路區與一第二電路區；於該第二電路區的該基底上形成一第一介電層；於該記憶胞區的該基底上形成一第二介電層；於該第一電路區的該基底上形成一第三介電層；於該基底上形成一第一導體層；於該第一導體層上形成一介電層；移除該第一電路區中的該介電層和第二電路區中的部份該介電層，而於該第二電路區的該介電層周圍形成暴露該第一導體層的一開口；移除該第一電路區中的該第一導體層；於該基底上形成一第二導體層，其中在該第二電路區中，該第二導體層經由該開口電性連接該第一導體層；圖案化該第二導體層、該介電層、該第一導體層，以於該記憶胞區形成一記憶單元，於該第一電路區形成一閘極結構，並於第二電路區形成一堆疊閘極結構，在該堆疊閘極結構中該開口環繞該介電層； 於該堆疊閘極結構旁、且位於該開口下方的該基底中形成一淡摻雜區；以及於該堆疊閘極結構旁的該基底中，形成一源極/汲極區。
  17. 如申請專利範圍第16項所述的快閃記憶體的製造方法，其中該介電層為氧化矽/氮化矽/氧化矽。
  18. 如申請專利範圍第16項所述的快閃記憶體的製造方法，其中於該堆疊閘極結構旁、且位於該開口下方的該基底中形成一淡摻雜區的步驟包括：以該介電層作為罩幕，進行一頃斜角度離子佈植摻雜。
  19. 如申請專利範圍第16項所述的快閃記憶體的製造方法，其中於移除部份該介電層，以形成暴露該第一導體層的該開口的步驟，更包括移除一部分的該第一導體層。
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