KR100424185B1 - 트랜지스터 형성 방법 - Google Patents

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Abstract

본 발명은 셀 트랜지스터의 마진을 확보할 수 있는 트랜지스터 형성 방법에 관해 개시한다.
개시된 본 발명의 반도체장치의 제조 방법은 반도체기판에 제 1도전형의 불순물을 도핑하여 웰을 형성하는 단계와, 웰을 포함한 반도체기판의 일부분을 식각하여 소자의 활성영역을 정의하는 샬로우 트렌치를 형성하는 단계와, 샬로우 트렌치를 매립시키는 소자격리막을 형성하는 단계와, 소자격리막의 측면 및 상면 일부를 노출시키는 단계와, 노출된 소자격리막의 측면에 도전 스페이서를 형성하는 단계와, 도전 스페이서를 포함한 소자격리막 사이에 잔류되도록 실리콘 질화막을 형성하는 단계와, 결과물 상에 제 1도전형의 불순물을 도핑하여 도전 스페이서 하부에 제 1도전형 불순물 확산영역을 형성하는 단계와, 잔류된 실리콘 질화막을 제거하는 단계와, 결과의 기판 상에 게이트 절연막 및 게이트 전극 형성용 도전막을 차례로 증착하는 단계와, 게이트 전극 형성용 도전막 상에 제 2도전형 불순물을 도핑하여 제 2도전형 소오스/드레인 확산영역을 형성하는 단계를 포함한다.

Description

트랜지스터 형성 방법{method for fabricating transistor}
본 발명은 반도체장치의 제조 방법에 관한 것으로, 보다 상세하게는 셀 트랜지스터의 마진을 확보할 수 있는 트랜지스터 형성 방법에 관한 것이다.
도 1은 종래 기술에 따른 트랜지스터 형성 방법을 설명하기 위한 공정단면도이다.
종래 기술에 따른 트랜지스터 형성 방법은, 도 1에 도시된 바와 같이, 먼저 반도체기판의 격리영역을 식각하여 샬로우 트렌치(104)를 형성하고 나서, 상기 샬로우 트렌치(104)를 매립시키는 소자 분리막(106)을 형성한다.
이어, 상기 소자 분리막을 포함한 기판 전면에 게이트 절연막(117) 및 게이트 형성용 도전막(118)을 차례로 증착하고 나서, 상기 게이트 전극 형성용 도전막을 패터닝하여 게이트 전극(118)을 형성한다.
그 다음, 이온주입 공정을 진행하여 소오스/드레인 전극(미도시)을 각각 형성하여 트랜지스터 형성 공정을 완료한다.
도 2는 종래 기술에 따른 문제점을 설명하기 위한 공정단면도이다.
그러나, 종래 기술에서는 샬로우 트렌치 형성 시, 도 2에 도시된 바와 같이, 샬로우 트렌치 가장자리 부분(A부분)이 움푹 패이는 모우트(moat) 현상이 발생되거나 디자인 룰 감소에 따른 INWE(Inverse Narrow Width Effect)로 인한 채널 형성 영역에 게이트의 전기장 영향이 중첩되어 전기장 증가를 야기시킨다.
이로 인하여 셀 트랜지스터의 경우 리플레쉬 특성이 저하되고 문턱 전압 저하를 유발시키고, 문턱 전압 보상을 위한 추가적인 이온 주입을 실시하나 이로 인한 전기장 증가 현상이 가속화되며, 르플래쉬 타임 특성을 감소시키는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 셀 트랜지스터의 마진을 확보할 수 있는 트랜지스터 형성 방법을 제공함에 그 목적이 있다.
도 1은 종래 기술에 따른 트랜지스터 형성 방법을 설명하기 위한 공정단면도.
도 2는 종래 기술에 따른 문제점을 설명하기 위한 공정단면도.
도 3a 내지 도 3f는 본 발명에 따른 트랜지스터 형성 방법을 설명하기 위한 공정단면도.
상기 목적을 달성하기 위한 본 발명의 트랜지스터 형성 방법은 반도체기판에 제 1도전형의 불순물을 도핑하여 웰을 형성하는 단계와, 웰을 포함한 반도체기판의일부분을 식각하여 소자의 활성영역을 정의하는 샬로우 트렌치를 형성하는 단계와, 샬로우 트렌치를 매립시키는 소자격리막을 형성하는 단계와, 소자격리막의 측면 및 상면 일부를 노출시키는 단계와, 노출된 소자격리막의 측면에 도전 스페이서를 형성하는 단계와, 도전 스페이서를 포함한 소자격리막 사이에 잔류되도록 실리콘 질화막을 형성하는 단계와, 결과물 상에 제 1도전형의 불순물을 도핑하여 도전 스페이서 하부에 제 1도전형 불순물 확산영역을 형성하는 단계와, 잔류된 실리콘 질화막을 제거하는 단계와, 결과의 기판 상에 게이트 절연막 및 게이트 전극 형성용 도전막을 차례로 증착하는 단계와, 게이트 전극 형성용 도전막 상에 제 2도전형 불순물을 도핑하여 제 2도전형 소오스/드레인 확산영역을 형성하는 단계를 포함한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3f는 본 발명에 따른 트랜지스터 형성 방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 트랜지스터 형성 방법은, 도 3a에 도시된 바와 같이, 먼저 반도체기판(200) 상에 이온주입 공정을 통해 제 1도전형의 웰(well)(202)을 형성한 후, 기판의 일부분을 식각하여 소자의 활성영역(미도시)을 정의하는 샬로우 트렌치(204)를 형성한다.
이어서, 상기 샬로우 트렌치(204)를 포함한 기판 상에 화학기상증착법에 의해 실리콘 산화막을 증착한 후, 상기 실리콘 산화막을 에치백하여 소자격리막(206)을 형성한다. 그 다음, 기판을 일정 두께로 식각하여 상기 소자격리막(206)의 상면 및 측면의 일부를 노출시킨다. 이때, 상기 식각 공정에 의해 샬로우 트렌치(204)보다도 소자의 활성영역이 낮게 형성된다.
이 후, 상기 소자격리막(206)을 포함한 기판 상에 다시 화학기상증착법에 의해 불순물이 도핑되지 않은 다결정실리콘층(210)을 형성한다.
이어서, 도 3b에 도시된 바와 같이, 상기 불순물이 도핑되지 않은 다결정실리콘층을 에치백 (etch back) 또는 화학적-기계적 연마(Chemical Mechnical Polisihing)하여 노출된 소자격리막(206) 측면에 도전 스페이서(211)를 형성한다.
그런 다음, 상기 도전 스페이서(211)를 포함한 기판 상에 화학기상증착법에 의해 실리콘 질화막(214)을 증착한다.
이 후, 도 3c에 도시된 바와 같이, 상기 실리콘 질화막을 에치백 또는 화학적-기계적 연마하여 상기 도전 스페이서(211)를 포함한 소자격리막(206) 사이에 잔류되도록 한다.
이어서, 도 3d에 도시된 바와 같이, 상기 결과물 상에 웰(202)과 동일한 제 1도전형 불순물 도핑 공정을 실시하여 도전 스페이서(211) 하부 기판에 제 1도전형 불순물 확산영역(점선 처리된 부분)을 형성한다. 이때, 제 1도전형 불순물 도핑된 다결정 실리콘인 도전 스페이서(211)에 의해 활성영역에 제 1도전형 불순물 확산영역이 발생하게 되는데, 이 영역은 이 후의 공정을 거쳐서 게이트 전극을 형성한 후에 샬로우 트렌치에 너비(width)방향으로 국부적인 불순물 도핑을 증가시킨다.
그 다음, 잔류된 실리콘 질화막을 제거한다.
이 후, 도 3e에 도시된 바와 같이, 상기 결과의 기판 상에 상면 및 측면의 일부가 노출된 소자격리막(206) 및 도전 스페이서(211)을 덮도록 화학기상증착법에 의해 실리콘 산화막(217)을 증착하고 나서, 상기 실리콘 산화막(217) 상에 게이트 전극 형성용 도전막(218)을 증착한다. 이때, 상기 게이트 전극 형성용 도전막(218)은, 도면에 도시되어 있지 않지만, 다결정 실리콘층, 텅스텐 실리사이드층 및 하드마스크인 실리콘 질화막으로 구성된다.
이어서, 도 3f에 도시된 바와 같이, 상기 게이트 전극 형성용 도전막(218) 상에 제 2도전형 불순물 주입 공정(242)을 진행하여 제 2도전형 소오스/드레인 불순물영역(220)을 형성한다.
이상에서 설명한 바와 같이, 본 발명에서는 샬로우 트렌치 가장자리 부분(트랜지스터의 너비방향)에 다결정실리콘 도전 스페이서의 도핑과 이로 인한 불순물 확산영역을 형성함으로써, INWE 또는 샬로우 트렌치의 모우트 현상으로 인한 전기장 중첩 효과를 방지할 수 있어 문턱 전압 저하로 인한 오프 리키지(off leakage) 감소 효과가 있다.
또한, 샬로우 트렌치 가장자리 부분에 다결정 실리콘 도전 스페이서에 불순물을 도핑함으로써, 트랜지스터의 턴 오프(turn off) 시(게이트 전극의 전압이 문턱 전압보다 작은 경우)에는 INWE 또는 샬로우 트렌치의 모우트 현상으로 인한 전기장 중첩 효과 및 문턱 전압 저하로 인한 오프 리키지 감소 효과가 있고, 턴 오프 시(게이트 전극의 전압이 문턱 전압보다 큰 경우) 트랜지스터 전기적너비(electrical width) 증가 효과가 있다.
그리고 주변영역의 트랜지스터의 경우에는 샬로우 트렌치 모우트로 인한 흄(hump) 방지 효과가 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (1)

  1. 반도체기판에 제 1도전형의 불순물을 도핑하여 웰을 형성하는 단계와,
    상기 웰을 포함한 반도체기판의 일부분을 식각하여 소자의 활성영역을 정의하는 샬로우 트렌치를 형성하는 단계와,
    상기 샬로우 트렌치를 매립시키는 소자격리막을 형성하는 단계와,
    상기 소자격리막의 측면 및 상면 일부를 노출시키는 단계와,
    상기 노출된 소자격리막의 측면에 도전 스페이서를 형성하는 단계와,
    상기 도전 스페이서를 포함한 소자격리막 사이에 잔류되도록 실리콘 질화막을 형성하는 단계와,
    상기 결과물 상에 제 1도전형의 불순물을 도핑하여 상기 도전 스페이서 하부에 제 1도전형 불순물 확산영역을 형성하는 단계와,
    상기 잔류된 실리콘 질화막을 제거하는 단계와,
    상기 결과의 기판 상에 게이트 절연막 및 게이트 전극 형성용 도전막을 차례로 증착하는 단계와,
    상기 게이트 전극 형성용 도전막 상에 제 2도전형 불순물을 도핑하여 제 2도전형 소오스/드레인 확산영역을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
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