KR970004772B1 - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR970004772B1
KR970004772B1 KR1019930012790A KR930012790A KR970004772B1 KR 970004772 B1 KR970004772 B1 KR 970004772B1 KR 1019930012790 A KR1019930012790 A KR 1019930012790A KR 930012790 A KR930012790 A KR 930012790A KR 970004772 B1 KR970004772 B1 KR 970004772B1
Authority
KR
South Korea
Prior art keywords
film
side wall
gate electrode
wall material
insulating film
Prior art date
Application number
KR1019930012790A
Other languages
English (en)
Other versions
KR940003055A (ko
Inventor
구니요시 요시가와
Original Assignee
가부시키가이샤 도시바
사토 후미오
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 도시바, 사토 후미오 filed Critical 가부시키가이샤 도시바
Publication of KR940003055A publication Critical patent/KR940003055A/ko
Application granted granted Critical
Publication of KR970004772B1 publication Critical patent/KR970004772B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

내용없음.

Description

반도체 장치 및 그 제조방법
제1도는 본 발명의 실시예에 따른 반도체장치의 제조방법을 나타낸 것으로, 제어게이트전극으로서의 제2게이트전극(42)을 형성하는 공정을 나타낸 단면도.
제2도는 본 발명의 실시예에 따른 반도체장치의 제조방법을 나타낸 것으로, 제3산화막과, 제1실리콘질화막, 제2산화막 및, 제1다결정실리콘막을 이방성 에칭에 의해 패터닝하는 공정을 나타낸 단면도.
제3도는 본 발명의 실시예에 따른 반도체장치의 제조방법을 나타낸 것으로, 소자분리영역을 형성하는 공정을 나타낸 단면도.
제4도는 본 발명의 실시예에 따른 반도체장치의 제조방법을 나타낸 것으로, 부유게이트전극으로서의 제1게이트전극 및 제2게이트절연막을 형성하는 공정을 나타낸 단면도.
제5도는 본 발명의 실시예에 따른 반도체장치의 제조방법을 나타낸 것으로, 제1게이트전극의 측면에 제2측벽재(側壁材)를 형성하고, 제1 및 제3산화막과 제1실리콘질화막에 제1 및 제2접촉구멍을 설치하는 공정을 나타낸 단면도.
제6도는 제1반도체장치를 나타낸 패턴평면도.
제7도는 종래의 PROM 메모리셀을 나타낸 단면도.
제8도는 제7도의 메모리셀의 2층게이트 전극부를 채널길이 방향으로 절단한 단면도.
제9도는 PROM 메모리셀의 기록시 전기적인 회로를 도시적으로 나타낸 개략도이다.
* 도면의 주요부분에 대한 부호의 설명
21 : P형 실리콘기판 22 : 제1산화막
23 : 제1다결정실리콘판 24 : 제2산화막
25 : 제1실리콘질화막 26 : 제3산화막
27 : 소자분리영역 28 : 제4산화막
29 : 제1측벽재(側壁材) 30 : 제1게이트절연막
31 : 제2다결정실리콘막 32 : 제5산화막
33 : 제2실리콘질화막 34 : 제6산화막
35 : 제3다결정실리콘막 36 : 제1게이트전극
37 : 제7산화막 38 : 제2측벽재
39 : 제1접촉구멍 40 : 제2접촉구멍
41 : 제4다결정실리콘막 42 : 제2게이트전극
43 : 제2게이트절연막 45 : 소오스확산층
46 : 드레인확산층 47 : 제3접촉구멍
48 : 배선
[산업상의 이용분야]
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 불휘발성 반도체 기억장치 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
불휘발성 반도체기억장치, 예컨대 PROM(Programable Read Only Memory)으로서 종래 제7도 및 제8도에 나타낸 메모리셀 구조를 갖춘 것이 알려져 있다. 즉, 도면중 참조부호 1은 P형 반도체기판으로, 이 기판(1)의 표면상에는 소자영역(2)을 분리하기 위한 소자분리영역으로서의 필드산화막(3)이 설치되어 있다. 상기 소자영역(2)에는 상호 전기적으로 분리된 n+형 소오스·드레인영역(4,5)이 설치되어 있고, 이들 소오스·드레인영역(4,5)간의 채널영역을 포함하는 소자영역(2) 부분상에는 제1게이트절연막(6)을 매개로, 예컨대 불순물이 도프된 다결정 실리콘으로 이루어진 부유게이트전극으로서의 제1게이트전극(7)이 설치되어 있다.
또한, 상기 제1게이트전극(7)상에는 제2게이트절연막(8)을 매개로, 예컨대 불순물이 도프된 다결정실리콘으로 이루어진 제어게이트전극으로서의 제2게이트전극(9)이 적층되어 있다. 또, 제1도에 나타낸 바와 같이 상기 제1게이트전극(7)은 양단이 채널폭 방향으로 뻗쳐있고, 이들 양단의 일부가 필드산화막(3)상에 오버랩되어 있다. 또한, 상기 제1게이트전극(7)의 노출된 측면 및 제2게이트전극(9) 주위에는 절연막(10)이 형성되어 있다.
이와 같은 PROM에 있어서, 제2게이트전극(9) 및 n+형 드레인영역(5)에 고전압을 인가하여 채널영역 중에서 생성된 핫캐리어를 제1게이트절연막(6)을 통해 제1게이트전극(7)에 주입, 축적시키고, 임계치전압(Vth)을 변화시키는 것에 의해 소정 메모리셀에 기억능력을 유지시키는 것이다.
그러나, 상기한 제7도 및 제8도의 PROM이 기록시의 전기적인 회로를 도식적으로 나타내면, 제9도와 같이 되고, 부유게이트전극(7)의 전압(VFG)과 제어게이트전극(9)의 전압(VCG)간에는 다음식으로 나타낸 바와 같은 관계가 있다.
VFG=C2·VCG/Cr+C3·VD/Cr……………………………………………… (1)
Cr=C1+C2+C3……………………………………………………………… (2)
여기서, C1은 기판(1)과 부유게이트전극(7)간의 용량, C2는 부유게이트전극(7)과 제어게이트전극(9)간의 용량, C3는 드레인영역(5)과 부유게이트전극(7)의 오버랩된 부분의 용량, VD는 드레인전압을 나타낸다.
상기 PROM의 기록이 부유게이트전극(7)의 전압(VFG)에 의해 결정되는 바, VFG를 실제적으로 제어하는 것을 제어게이트전극(9)의 전압(VCG)이다. 즉, VFG와 VCG간의 비례계수가 C2/Cr에 의해 저전압으로 기록되도록 하는데에는 간단히 부유게이트전극(7)과 제어게이트전극(9)간의 용량(C2)을 크게 할 수 있으면 된다.
그러나, 종래 기술에서는 1Mbit의 ERPOM 디바이스 등에서도 제어게이트전극에 인가되는, 소위 기록전압은 12.5V로 고전압을 필요로 한다. 특히, 장래 소자의 미세화와 더불어 기록전압은 저전압화가 요구된다. 여기서, 상기 게이트전극간의 용량(C2)을 크게 하는 하나의 방법으로서, 제7도에 나타낸 제2게이트절연막(8)을 박막화하는 것이 고려되지만, 유지특성 등의 신뢰성에서 현재의 상황 이상으로 박막화하는 것은 곤란하다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 소자특성의 열화를 초래하지 않고서 제1 및 제2게이트 전극간의 용량을 크게 할 수 있고, 더욱이 기록전압의 절감화를 달성할 수 있도록 된 반도체장치 및 그 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 반도체기판과, 이 반도체기판의 표면상에 설치된 소자분리막, 이 소자분리막상에 설치된 도전막, 이 도전막상에 설치된 절연막, 상기 소자분리막과 상기 도전막 및 상기 절연막의 측면에 설치된 제1측벽재, 상기 반도체기판의 표면상에 설치된 제1게이트절연막, 상기 절연막과 제1측벽재 및 상기 제1게이트절연막상에 설치된 제1게이트전극, 이 제1게이트전극상에 설치된 제2게이트절연막, 이 제2게이트절연막 및 상기 제1게이트전극의 측면에 설치된 제2측벽재, 상기 절연막에 상기 제2측벽재에 의해 자기정합적으로 형성된 접촉구멍 및, 이 접촉구멍내와 상기 제2측벽재 및 상기 제2게이트 절연막상에 설치된 상기 도전막과 접속되는 제2게이트전극을 구비하여 이루어진 것을 특징으로 하고 있다.
또한, 반도체기판의 표면상에 소자분리영역을 설치하고, 이 소자분리막상에 도전막을 설치하며, 이 도전막상에 절연막을 설치하는 공정과, 상기 소자분리막과 상기 도전막 및 상기 절연막의 측면에 제1측벽재를 설치하는 공정, 상기 반도체기판의 표면상에 제1게이트절연막을 설치하는 공정, 상기 절연막과 상기 제1측벽재 및 제1게이트절연막상에 제1게이트전극을 설치하는 공정, 상기 제1게이트전극상에 제2게이트절연막을 설치하는 공정, 상기 제2게이트절연막 및 상기 제1게이트전극의 측면에 제2측벽재를 설치하는 공정, 상기 절연막에 상기 제2측벽재에 의해 자기정합적으로 접촉구멍을 형성하는 공정 및, 상기 접촉구멍내와 상기 제2측벽재 및 상기 제2게이트절연막상에 상기 도전막과 접속되는 제2게이트전극을 설치하는 공정으로 이루어진 것을 특징으로 하고 있다.
또한, 제1절연막과, 이 제1절연막상에 설치된 제1도전층, 이 제1도전층상에 설치된 제2절연막, 상기 제1 및 제2절연막과 상기 제1도전층의 측면에 설치된 제1측벽재, 이 제1측벽재 및 상기 제2절연막상에 일단이 설치된 제2도전층, 이 제2도전층상에 설치된 제3절연막, 상기 제2도전층 및 상기 제3절연막의 측면에 설치된 제2측벽재, 상기 제2절연막에 상기 제2측벽재에 의해 자기정합적으로 형성된 접촉 구멍 및, 이 접촉구멍 내와 상기 제2측벽재 및 상기 제3절연막상에 설치된 상기 제1도전층과 접속되는 제3도전층을 구비하여 이루어진 것을 특징으로 하고 있다.
또한, 제1절연막상에 제1도전층을 설치하고, 이 제1도전층상에 제2절연막을 설치하는 공정과, 상기 제1 및 제2절연막과 상기 제1도전층의 측면에 제1측벽재를 설치하는 공정, 상기 제1측벽재 및 상기 제2측벽재상에 제2도전층의 일단을 설치하는 공정, 상기 제2도전층상에 제3절연막을 설치하는 공정, 상기 제2도전층 및 상기 제3절연막의 측면에 제2측벽재를 설치하는 공정, 상기 제2절연막에 상기 제2측벽재에 의해 자기정합적으로 접촉구멍을 형성하는 공정 및, 상기 접촉구멍 내와 상기 제2측벽재 및 상기 제3절연막상에 상기 제1도전층과 접속되는 제3도전층을 설치하는 공정으로 이루어진 것을 특징으로 하고 있다.
또한, 상기 도전막이 다결정실리콘, 비결정실리콘 또는 실리사이드로 이루어진 것을 특징으로 하고 있다.
또한, 상기 제1게이트전극이 다결정실리콘, 비결정실리콘 또는 실리사이드로 이루어진 것을 특징으로 하고 있다.
또한 상기 제2게이트전극이 다결정실리콘, 비결정실리콘 또는 실리사이드로 이루어진 것을 특징으로 하고 있다.
(작용)
상기와 같이 구성된 본 발명은, 절연막과 제1측벽재 및 제1게이트절연막상에 제1게이트전극을 설치하고, 이 제1게이트전극상에 제2게이트절연막을 설치하며, 이 제2게이트절연막 및 제1게이트전극의 측면에 제2측벽재를 설치하고, 상기 절연막에 접촉구멍을 설치하며, 이 접촉구멍내와 제2측벽재 및 제2게이트절연막상에 도전막과 접속되는 제2게이트전극을 설치하고 있다. 이 때문에, 종래의 반도체장치에 비해 제1게이트전극에 대해 제2게이트전극의 표면적을 크게 할 수 있다. 이 결과, 제1 및 제2게이트전극간의 용량을 종래의 것보다 크게 할 수 있게 된다.
(실시예)
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제1도 내지 제5도는 본 발명의 실시예에 따른 반도체장치, 예컨대 불휘발성 반도체 기억장치인 PROM메모리셀의 제조방법을 나타낸 단면도로서, 먼저 제2도에 나타낸 바와 같이 P형 실리콘기판(21)상에는 두께가 약 1000Å인 제1산화막(22)이 형성되고, 이 제1산화막(22)상에는 두께가 약 2000Å인 P가 도프된 제1다결정실리콘막(23)이 퇴적된다. 이 제1다결정실리콘막(23)상에는 두께가 약 100Å인 제2산화막(24)이 형성되고, 이 제2산화막(24)상에는 두께가 약 150Å인 제1실리콘질화막(25)이 퇴적되며, 이 제1실리콘질화막(25)상에는 두께가 약 1000Å인 제3산화막(26)이 퇴적된다. 이후, 상기 제3산화막(26)과, 제1실리콘질화막(25), 제2산화막(24) 및, 제1다결정실리콘막(23)이 이방성 에칭에 의해 패터닝된다.
다음에, 제3도에 나타낸 바와 같이 상기 제1산화막(22)이 패터닝되는 것에 의해 소자분리영역(27)이 형성되고, 그후 상기 P형 실리콘기판(21) 및 제3산화막(26)상에는 CVD법에 의해 두께가 약 2000Å인 제4산화막(28)이 퇴적된다. 다음에, 상기 제4산화막(28)이 이방성 에칭기술 및 이방성 에칭기술에 의해 에칭되는 것에 의해 상기 제1다결정실리콘막(23)의 측면에는 제1측벽재(29)가 형성된다. 다음에, 상기 P형 실리콘기판(21)상에는 열산화에 의해 두께가 약 100Å인 제1게이트산화막(30)이 형성된다.
이후, 제4도에 나타낸 바와 같이 상기 제1게이트절연막(30)과 제1측벽재(29) 및 제3산화막(26)상에는 두께가 약 1000Å인 P가 도프된 제2다결정실리콘막(31)이 퇴적되고, 이 제2다결정실리콘막(31)상에는, 예컨대 열산화에 의해 두께가 약 100Å인 제5산화막(32)이 형성되며, 이 제2산화막(32)상에는 두께가 약 150Å인 제2실리콘질화막(33)이 퇴적된다. 이 제2실리콘질화막(33)상에는 두께가 약 50Å인 제6산화막(34)이 퇴적되고, 이 제6산화막(34)상에는 두께가 약 500Å인 제3다결정실리콘막(35)이 퇴적된다. 다음에, 상기 제3다결정실리콘막(35)과, 제6산화막(34), 제2실리콘질화막(33), 제5산화막(32) 및, 제2다결정실리콘막(31)은 사진식각법(寫眞蝕刻法)에 의해 패터닝된다. 이에 따라, 제2다결정실리콘막(31)으로 이루어진 부유게이트전극으로서의 제1게이트전극(36)이 형성되고, 제5 및 제6산화막(32,34)과 제2실리콘질화막(33)으로 이루어진 제2게이트절연막(43)이 형성된다.
다음에, 제5도에 나타낸 바와 같이 상기 제3다결정실리콘막(35) 및 제3산화막(26)상에는 CVD법에 의해 두께가 약 2000Å인 제7산화막(37)이 퇴적된 후, 상기 제7산화막(37)이 이방성 에칭됨으로써 상기 제1게이트전극(36)의 측면에는 제2측벽재(38)가 형성된다. 이와 더불어 상기 제3산화막(26)과 제1실리콘질화막(25) 및 제2산화막(24)이 상기 제2측벽재(38)에 의해 자기정합적으로 에칭되어 제1 및 제2접촉구멍(39,40)이 형성된다.
이후, 제1도에 나타낸 바와 같이 상기 제1 및 제2접촉구멍(39,40)내와 제3다결정실리콘막(35) 및 제2측벽재(38)상에는 두께가 약 2000Å인 제4다결정실리콘막(41)이 퇴적된다. 이에 따라, 제4다결정실리콘막(41)이 제1다결정실리콘막(23)과 전기적으로 접속된다. 다음에, 상기 제4다결정실리콘막(41)이 이 사진식각법에 의해 패터닝되고, 제1, 제3 및 제4다결정실리콘막(23,35,41)으로 이루어진 제어게이트전극으로서의 제2게이트전극(42)이 형성된다. 이후, 상기 제2게이트전극(42) 및 제1측벽재(29)를 마스크로 이용하여, 예컨대 N형 불순물인 비소가 이온주입되어 활성화 확산이 수행된다. 이에 따라, P형 실리콘기판(21)에는 소오스·드레인확산층(도시되지 않았음)이 형성된다.
제6도는 제1도의 반도체장치를 나타내는 패턴평면도로서, 제2게이트전극(42)은 제1 및 제4다결정실리콘(23,41)으로 구성되고, 상기 제1다결정실리콘막(23)은 제1 및 제2접촉구멍(39,40)에 의해 제4다결정실리콘막(41)과 전기적으로 접속되어 있다. 그리고, 제1게이트전극(36)은 그 양단이 상기 제1 및 제4다결정실리콘막(23,41)에 의해 에워싸이도록 형성되어 있고, N형 소오스·드레인확산층(45,46)은 상기 제2게이트전극(42)에 의해 자기정합적으로 형성되며, 상기 드레인확산층(46)은 제3접촉구멍(47)에 의해 배선(48)과 전기적으로 접속되어 있다.
상기 실시예에 의하면, 본 발명의 PROM 메모리셀은 제1도에 나타낸 바와 같이 제1게이트전극(36)을 제2게이트전극(42)으로 에워싼 것과 같은 구조로 되어 있다. 이 때문에, 종래의 반도체장치에 비해 제1게이트전극(36)에 대해 제2게이트전극(42)의 표면적을 크게 할 수 있게 된다. 이 결과, 제1 및 제2게이트전극(36,42)간의 용량(C12)을 종래의 제1 및 제2게이트전극간의 용량(C2)보다 크게 할 수 있게 됨에 따라 제2게이트전극(42)에 인가되는 기록전압을 절감시킬 수 있게 된다.
또한, 제1 및 제2게이트전극(36,42)간의 용량(C12)을 종래의 상기 C2와 동일한 반도체장치를 형성하는 경우, 제1 및 제2게이트전극(36,42) 각각의 표면적을 축소시킬 수 있기 때문에 소자를 미세활할 수 있게 된다.
또한, 제2게이트절연막(43)을 박막화하는 것 없이 제1 및 제2게이트전극(36,42)간의 용량을 증가시킬 수 있기 때문에 내압 저하를 방지할 수 있어 소자특성의 열화를 초래하지 않게 된다.
또한, 제1 및 제2접촉구멍(39,40)이 제1게이트전극(36)에 의해 자기정합적으로 형성되어 있기 때문에 소자를 미세화할 수 있게 된다.
또한, 상기 용량(C12)과 용량(C2)을 구체적으로 비교하면, 용량(C12)은 용량(C2)의 17배 정도로 증가되어 있다. 이 계산방법에 대해 다음에 나타낸다.
제7도에 나타낸 종래의 PROM에 있어서, 제1게이트전극(7)에 대한 소자영역(2)상에 위치하는 부분의 폭을 W, 제1게이트전극(7)에 대한 소자영역(2)상에 위치하는 부분의 길이를 L, 제1게이트전극(7)에 대한 필드산화막(3)상에 위치하는 부분의 길이를 W1, 제1게이트절연막(6)의 두께를 t, 제2게이트절연막(8)의 두께를 t2, 제1게이트전극(7)과 P형 실리콘기판(1)간의 용량을 C1, 제1게이트전극(7)과 제2게이트전극(9)간의 용량을 C2로 하면, 다음의 관계가 성립한다.
C2/C1=(W+2W1)·L·t2-1/W·L·t1-1………………………………… (1)
이 경우 W=W1으로 하면,
C2/C1=3t1/t2…………………………………………………………………… (2)
제1도에 나타낸 본 발명의 PROM에 있어서, 제1게이트전극(36)에 대한 소자영역상에 위치하는 부분의 폭을 W, 제1게이트전극(36)에 대한 소자영역상에 위치하는 부분의 길이를 L, 제1게이트전극(36)에 대한 제1측벽재(29) 및 제3산화막(26)상에 위치하는 부분의 길이를 W1, 제1게이트절연막(30)의 두께를 t1, 제2게이트절연막(43)의 두께를 t2, 제1게이트전극(36)과 P형 실리콘기판(21)간의 용량을 C1, 제1게이트전극(36)과 제2게이트전극(43)간의 용량을 C12로 하면, 다음 관계가 성립한다.
C12/C1=(W+2W1+2W1)·L·t2-1/W·L·t1-1………………………… (3)
이 경우 W=W1으로 하면,
C12/C1=5t1/t2………………………………………………………………… (4)
상기 식 (2) 및 (4)로부터
C12/C2=1.67
한편, 상기 실시예에서는 불휘발성 반도체기억장치에 대해 제1게이트전극(36)과 제2게이트전극(42)간의 용량을 증가시키고 있지만, 제1게이트전극(36)을 P형 실리콘기판(21)과 동전위로 한 반도체장치, 즉 제1게이트전극(36)을 P형 실리콘기판(21)에 접속한 반도체장치에 대해서도 동일한 효과를 얻을 수 있다.
또한, 제5도에 나타낸 바와 같이 제1다결정실리콘막(23)에 대한 채널길이 방향의 길이를 제4다결정실리콘막(41)의 것보다 길게 하고 있지만, 제1다결정실리콘막(23)을 제4다결정실리콘막(41)에 의해 자기정합적으로 에칭하는 것에 의해 제1다결정실리콘막(23)에 대한 채널길이 방향의 길이를 제4다결정실리콘막(41)의 것과 동일하게 할 수도 있다.
또한, 소자분리영역(27)은 제1산화막(22)을 패터닝하는 것에 의해 형성되어 있지만, 소자분리영역(27)은 LOCOS(Local Oxidation of Silicon)법에 의해 형성될 수 있게 된다.
또한, 제1 및 제2게이트전극(30,43)은 다결정실리콘에 의해 형성되어 있지만, 제1 및 제2게이트전극(30,43)은 비결정 실리콘 또는 실리사이드에 의해 형성될 수도 있다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적인 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와같이 본 발명에 의하면, 절연막과 제1측벽재 및 제1게이트절연막상에 제1게이트전극을 설치하고, 이 제1게이트전극상에 제2게이트절연막을 설치하며, 이 제2게이트절연막상에 도전막과 접속되는 제2게이트전극을 설치하고 있다. 따라서, 소자특성의 열화를 초래하지 않고서 제1 및 제2게이트전극간의 용량을 크게 할 수 있어 더욱 기록전압의 절감화를 달성할 수 있게 된다.

Claims (7)

  1. 반도체기판(21)과, 이 반도체기판(21)의 표면상에 설치된 소자분리막(22), 이 소자분리막(22)상에 설치된 도전막(23), 이 도전막(23)상에 설치된 절연막(24∼26), 상기 소자분리막(22)과 상기 도전막(23) 및 상기 절연막(24∼26)의 측면에 설치된 제1측벽재(29), 상기 반도체기판(21)의 표면상에 설치된 제1게이트절연막(30), 상기 절연막(24∼26)과 제1측벽재(29) 및 상기 제1게이트절연막(30)상에 설치된 제1게이트전극(36), 이 제1게이트전극(36)상에 설치된 제2게이트절연막(43), 이 제2게이트절연막(43) 및 상기 제1게이트전극(36)의 측면에 설치된 제2측벽재(38), 상기 절연막(24∼26)에 상기 제2측벽재(38)에 의해 자기정합적으로 형성된 접촉구멍(39) 및, 이 접촉구멍(39)내와 상기 제2측벽재(38) 및 상기 제2게이트 절연막(43)상에 설치된 상기 도전막(23)과 접속되는 제2게이트전극(42)을 구비하여 이루어진 것을 특징으로 하는 반도체장치.
  2. 반도체기판(21)의 표면상에 소자분리막(22)을 설치하고, 이 소자분리막(22)상에 도전막(23)을 설치하며, 이 도전막(23)상에 절연막(24∼26)을 설치하는 공정과, 상기 소자분리막(22)과 상기 도전막(23) 및 상기 절연막(24∼26)의 측면에 제1측벽재(29)를 설치하는 공정, 상기 반도체기판(21)의 표면상에 제1게이트절연막(30)을 설치하는 공정, 상기 절연막(24∼26)과 상기 제1측벽재(29) 및 제1게이트절연막(30)상에 제1게이트전극(36)을 설치하는 공정, 상기 제1게이트전극(36)상에 제2게이트절연막(43)을 설치하는 공정, 상기 제2게이트절연막(43) 및 상기 제1게이트전극(36)의 측면에 제2측벽재(38)를 설치하는 공정, 상기 절연막(24∼26)에 상기 제2측벽재(38)에 의해 자기정합적으로 접촉구멍(39)을 형성하는 공정 및, 상기 접촉구멍(39)내와 상기 제2측벽재(38) 및 상기 제2게이트절연막(43)상에 상기 도전막(23)과 접속되는 제2게이트전극(42)을 설치하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1절연막(22)과, 이 제1절연막(22)상에 설치된 제1도전층(23), 이 제1도전층(23)상에 설치된 제2절연막(24∼26), 상기 제1 및 제2절연막(22,24∼26)과 상기 제1도전층(23)의 측면에 설치된 제1측벽재(29), 이 제1측벽재(29) 및 상기 제2절연막(24∼26)상에 일단이 설치된 제2도전층(31), 이 제2도전층(31)상에 설치된 제3절연막(32∼34), 상기 제2도전층(31) 및 상기 제3절연막(32∼34)의 측면에 설치된 제2측벽재(38), 상기 제2절연막(24∼26)에 상기 제2측벽재(38)에 의해 자기정합적으로 형성된 접촉 구멍(39) 및, 이 접촉구멍(39)내와 상기 제2측벽재(38) 및 상기 제3절연막(32∼34)상에 설치된 상기 제1도전층(23)과 접속되는 제3도전층(41)을 구비하여 이루어진 것을 특징으로 하는 반도체장치.
  4. 제1절연막(22)상에 제1도전층(23)을 설치하고, 이 제1도전층(23)상에 제2절연막(24∼26)을 설치하는 공정과, 상기 제1 및 제2절연막(22,24∼26)과 상기 제1도전층(23)의 측면에 제1측벽재(29)를 설치하는 공정, 상기 제1측벽재(29) 및 상기 제2측벽재(38)상에 제2도전층(31)의 일단을 설치하는 공정, 상기 제2도전층(31)상에 제3절연막(32∼34)을 설치하는 공정, 상기 제2도전층(31) 및 상기 제3절연막(32∼34)의 측면에 제2측벽재(38)를 설치하는 공정, 상기 제2절연막(24∼26)에 상기 제2측벽재(38)에 의해 자기정합적으로 접촉구멍(39)을 형성하는 공정 및, 상기 접촉구멍(39)내와 상기 제2측벽재(38) 및 상기 제3절연막(32∼34)상에 상기 제1도전층(23)과 접속되는 제3도전층(41)을 설치하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1항에 있어서, 상기 도전막(23)이 다결정실리콘, 비결정실리콘 또는 실리사이드로 이루어진 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서, 상기 제1게이트전극(36)이 다결정실리콘, 비결정실리콘 또는 실리사이드로 이루어진 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서, 상기 제2게이트전극(42)이 다결정실리콘, 비결정실리콘 또는 실리사이드로 이루어진 것을 특징으로 하는 반도체장치.
KR1019930012790A 1992-07-08 1993-07-08 반도체 장치 및 그 제조방법 KR970004772B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP92-180922 1992-07-08
JP04180922A JP3113075B2 (ja) 1992-07-08 1992-07-08 半導体装置およびその製造方法
JP92-182260 1992-07-09

Publications (2)

Publication Number Publication Date
KR940003055A KR940003055A (ko) 1994-02-19
KR970004772B1 true KR970004772B1 (ko) 1997-04-03

Family

ID=16091632

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930012790A KR970004772B1 (ko) 1992-07-08 1993-07-08 반도체 장치 및 그 제조방법

Country Status (3)

Country Link
US (1) US5378910A (ko)
JP (1) JP3113075B2 (ko)
KR (1) KR970004772B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5640032A (en) * 1994-09-09 1997-06-17 Nippon Steel Corporation Non-volatile semiconductor memory device with improved rewrite speed
JPH0913955A (ja) * 1995-06-27 1997-01-14 Komatsu Ltd ディーゼルエンジンの排気ガス浄化装置
KR100243284B1 (ko) * 1997-02-27 2000-03-02 윤종용 반도체장치의 콘택홀 형성방법
KR100253295B1 (ko) * 1997-05-24 2000-04-15 김영환 반도체 소자의 제조방법
US5886382A (en) * 1997-07-18 1999-03-23 Motorola, Inc. Trench transistor structure comprising at least two vertical transistors
TW351852B (en) * 1997-10-20 1999-02-01 United Semicondutor Corp Process for manufacturing flash memory cell structure
US6369423B2 (en) * 1998-03-03 2002-04-09 Kabushiki Kaisha Toshiba Semiconductor device with a thin gate stack having a plurality of insulating layers
JP3973819B2 (ja) * 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
US6440850B1 (en) * 1999-08-27 2002-08-27 Micron Technology, Inc. Structure for an electrical contact to a thin film in a semiconductor structure and method for making the same
KR102056449B1 (ko) 2018-10-16 2019-12-16 주식회사 세라트 착용 패턴에 따라 향 발산량의 자동 조절이 가능한 장신구

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5759388A (en) * 1980-09-27 1982-04-09 Fujitsu Ltd Semiconductor storage device
US4618876A (en) * 1984-07-23 1986-10-21 Rca Corporation Electrically alterable, nonvolatile floating gate memory device

Also Published As

Publication number Publication date
JP3113075B2 (ja) 2000-11-27
US5378910A (en) 1995-01-03
JPH0629547A (ja) 1994-02-04
KR940003055A (ko) 1994-02-19

Similar Documents

Publication Publication Date Title
US5270240A (en) Four poly EPROM process and structure comprising a conductive source line structure and self-aligned polycrystalline silicon digit lines
US20020130314A1 (en) Non-volatile memory device having a metal-oxide-nitride-oxide-semiconductor gate structure and fabrication method thereof
US5149665A (en) Conductive source line for high density programmable read-only memory applications
JPH0621469A (ja) 多結晶シリコンスペーサトンネル領域を使用した非揮発性メモリセル
JPS61102782A (ja) Ｄｍｏｓ半導体素子製作方法
JPH0685281A (ja) Ｅｅｐｒｏｍメモリ・セル構造及びその製造方法
US6261903B1 (en) Floating gate method and device
US5930614A (en) Method for forming MOS device having field shield isolation
US6656781B2 (en) Method of manufacturing a semiconductor device, having first and second semiconductor regions with field shield isolation structures and a field oxide film covering a junction between semiconductor regions
JP2675572B2 (ja) 半導体集積回路の製造方法
KR970004772B1 (ko) 반도체 장치 및 그 제조방법
KR100510541B1 (ko) 고전압 트랜지스터 및 그 제조 방법
JPH04348072A (ja) 不揮発性半導体記憶装置の製造方法
US6380584B1 (en) Semiconductor memory device with single and double sidewall spacers
JPH10107230A (ja) 半導体装置およびその製造方法
KR20050035876A (ko) 자기정렬형 비휘발성 메모리 셀의 제조 방법
JP3502509B2 (ja) Ｃｍｏｓ構造を備えた集積回路及びその製造方法
JPH02130872A (ja) ポリシリコントランジスタの製造方法
US6534364B1 (en) Tunnel diode layout for an EEPROM cell for protecting the tunnel diode region
KR900007904B1 (ko) 상보형 반도체장치의 제조방법
KR100197656B1 (ko) 반도체 에스.오.아이.소자의 제조방법
KR100309139B1 (ko) 비휘발성 메모리 소자 제조방법
JP3535542B2 (ja) 半導体メモリ装置及びその製造方法
KR960011472B1 (ko) 반도체 기억장치 제조방법
KR100205611B1 (ko) 반도체 장치 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110811

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee