TW561617B

TW561617B - Non-volatile semiconductor memory device and its manufacturing method

Info

Publication number: TW561617B
Application number: TW091122024A
Authority: TW
Inventors: Ichiro Fujiwara; Hiromi Nobukata
Original assignee: Sony Corp
Priority date: 2001-09-25
Filing date: 2002-09-25
Publication date: 2003-11-11
Also published as: US7088622B2; US20050201189A1; JP4114607B2; DE10295303T5; US7102931B2; DE10295303B4; JPWO2003028111A1; US20050152187A1; US20050185499A1; US20040042295A1; US6903977B2; US7142451B2; US7145808B2; US20050169085A1; WO2003028111A1

Description

⑴ 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明）〔發明之所屬技術領域〕 · 本發明係有關於具有於記憶體電晶體的通道形成區域和 v 問極電極之間具有電荷蓄積能力的電荷蓄積膜之非揮發性半導體記憶體裝置，及其製造方法。〔技術背景〕非揮發性半導體記憶體電晶體係大致區分為： Φ 保持電荷之電荷蓄積機構（浮游閘極）係平面且連續之 FG(FloatingGate)型；以及電荷蓄積機構（電荷摻雜等）係平面且離散化之例如 MONOS(Metal-〇xide-Nitride-Oxide Semiconductor)型〇在FG型之非揮發性記憶體電晶體當中，於半導體基板或阱上依次積層有第1電介質膜、由多晶矽等所構成之浮動閘極？0、由例如〇]^0(0乂丨(16->1]^1：丨(^-0义丨(16)膜所構成之第2電介質膜、以及控制閘極。在MONOS型非揮發性記憶體電晶體當中，於半導體基板或阱上依次積層有第1電介質膜、以電荷蓄積為主體之氮化 ® 膜〔SixNr(0<x< 1、0<y< υ〕、第2電介質膜、以及閘極電極。在MONOS型非揮發性記憶體電晶體當中，於氮化膜中或 · 第2電介質膜和氮化膜之界面近傍，作為電荷蓄積機構之載體摻雜係空間性地（亦即，於平面方向和膜厚方向）離散化並逐漸擴大。因此，電荷保持特性除了第1電介質的膜厚之外’係依存於在化膜中之載體捧雜所取得之電荷之a日 -6- 561617

(2) 和空間性之分佈。於第1電介質膜因缺陷等而產生局部性的漏電電流路徑時’在FG型記憶體電晶體當中，多數已蓄積的電荷係通過漏電路徑而漏洩至基板側，且易於降低其電荷保持特性。 “ 相對於此，在MONOS型記憶體電晶體當中，電荷蓄積機構、因係空間性地離散化，故漏電路徑週邊之局部性蓄積電荷係通過漏電路徑而不致過於產生局部性漏電，故記憶體電晶體全體之電荷保持特性亦難以下降。因此，在M〇N〇S型記憶體電晶體當中，因第1電介質膜的薄膜化，其電荷保持 · 特性下降之問題，係不如FG型記憶體電晶體之深刻。非揮發性冗憶體裝置，在習知上係大致區分為獨立操作型和邏輯電路混載型^獨立操作型係使用非揮發性記憶體電晶體而作為專用記憶體IC之記憶體元件。邏輯電路混載型中，係具有$己憶體區塊和邏輯電路區塊以作為系統啟動晶片的核心，且使用非揮發性記憶體電晶體而作為在記憶體區塊内非揮發性地保持資料之記憶體元件。夕數的邏輯電路混載型之非揮發性記憶體裝置，係使用^ 記憶體電晶體型之記憶體單元。 · 作為FG型之1 έ己憶體電晶體單元之代表例，已習知有英特爾公司之ΕΤΟΧ單元。於陣列配置ΕΤ〇χ單元之際，係採用共有源極之共通源極型之記憶體單元陣列方式。、 MONOS型之1記憶體電晶體單元，在能使單元面積縮小化，及易於低電壓化方面，係頗受矚目。作為該代表例，、已習知有德州半導體公司之稱為NR〇M之高密度記憶體單 (3) = nROM單元因係制離散化之載體摻雜而作為積機構，故依據分別於單元内相異之2區域進行電荷措施’而能進行2位元/單元之資料記憶。其係於陣列配置 NROM單元之際，㈣接於列方向之單元之間共同呈質擴散層，並於記憶或讀出2位元資料時，採用源極^及極以代替雜質擴散層的功能而使用之虛擬接地陣列方式。在ETOX單元和NR0M單元之資料寫入#中，係採用較fn 通道注入更易純電壓化之通道熱電子(che)注入之方式。在CHE注人寫人之際，係將電場施加於源極和及極，自源極側而在通道之汲極側端賦予能量而激發供應於通道之電子’並產生熱電子。纟已產生之熱電子當中，超過P 電介質膜之第丨電介質膜之能量障壁高度（二氧化矽膜之情形時係3.2 eV)之熱電子，係注入於電荷蓄積機構（浮動型閘極或載體摻雜）。然而，在FG型記憶體單元的CHE注入寫入當中，激發超過3.2 eV之高能量障壁高度程度之電子，係必須施加ι〇ν以上之電壓於閘極❶該寫入閘極電壓相較於必須為18V以上之FN通道寫入時更低，，但遠高過於電源電壓25v〜5〇v。 MONOS型記憶體單元之CHE注入寫入時之閘極施加電壓係較FG型έ己憶體單元之CHE注入寫入時之閘極施加電壓更低’而較電源電壓為更局。例如NR〇m之情形時，於資料寫入時所必須之閘極施加電壓係9 ν。因此，不論是FG型或MONOS型，在記憶體週邊電路内之昇壓電路當中，均必須將電源電壓予以昇壓而產生寫入問 561617

(4) 極電壓。在記憶體週邊電路内之昇壓電路和施加昇壓後的寫入閑極電壓之電路當中’係需要高耐壓電晶體。高耐壓電晶體和記憶體週邊電路内的電源電壓形態之其他之電晶體、邏 ‘ 輯電路區塊之邏輯電晶體之處理共通性係較低。因此，需，要有而耐壓電晶體專用之步驟’而該情形則妨礙到邏輯電路混載型記憶體1C在製造成本的降低0 〔發明之揭示〕本發明之第1目的，在於提供高電荷注入效率、能有效地 β 以較低電壓注入熱電子，且適合於邏輯電路混載之非揮發性半導體記憶體裝置及其動作方法。發明之第2目的，在於提供於寫入或消除資料時所產生之電壓的絕對值係得以較低，且記憶體週邊電路内電晶體之所需最大耐壓較低，且適合於邏輯電路混載之非揮發性半導體記憶體裝置。本發明之第3目的，在於提供記憶體區塊和邏輯電路區塊之處理共通性為較高之邏輯電路混載型之非揮發記憶體裝置之及其製造方法。 · 本發明之第1觀點之非揮發性半導體記憶體裝置，係為了達成上述之第1目的而創作，具有控制前述記憶體電晶體 ()的動作之5己憶體週邊電路（2a〜9),前述記憶體電晶體 · (M)係具有：第1導電型之半導體基板（sub , w);及第又導電型之通道形成區域（CH)，其係被規定於前述半導體基板 (UB W)之表面區域；及第1源極·沒極區域（s，SSL)，

561617 其係形成於前述半導體基板（SUB，W)之表面區域之前述通道形成區域（CH)的一方之側面，且電氣性連接於前述記憶體週邊電路（2a〜9);及第2源極·汲極區域（D , sbL)，其係形成於前述半導體基板（SUB，W)之表面區域之前述通道形成區域（CH)的他方之側面，且電氣性連接於前述記憶體週邊電路（2a〜9);及電荷蓄積膜（GD)，其係至少形成於前述通道形成區域 (CH)之上’且具有電荷蓄積能力；以及閘極電極（WL)，其係形成於前述電荷蓄積膜（CD)之上，且電氣性連接於前述記憶體週邊電路（2a〜9);前述記憶體週邊電路（2a〜9)係於資料之寫入時’產生第1電壓（Vd)和第2電壓（Vg-Vwell)，以前述第1源極·汲極區域（S，SSL)之電位為基準而將已產生之前述第1電壓（Vd)施加於前述第2源極·汲極區域⑺，SBL) ，而且將已產生之前述第2電壓（Vg-Vwell)施加於前述閘極電極，依電離衝撞而在前述第2源極·汲極區域（d，s B L) 側產生熱電子（HE)，且自前述第2源極·汲極區域（D , SBL) 側將已產生之前述熱電子（HE)注入於前述電荷蓄積膜 (GD) 〇在第1觀點之非揮發性半導體記憶體裝置當中，於寫入時利用電離衝撞現象而產生熱電子（HE)。由第1源極·汲極區域（S，SSL)所供應並游動於通道之電子（e)，係依據施加第1 電壓（Vd)所產生之水平方向的電場而加速。已加速之電子 ⑷係在第2源極·極極區域（d，SBL)側，對半導體格子產生電離衝撞。據此而產生高能量之電洞（HH)和電子（HE)對 -10-

561617 。其中’熱電/同（HH)更在空乏層中產生熱電子（he)，其中之一部份係朝向閘極電極（WL)側，且藉由施加第2電壓 (Vg-Vwell)所產生之垂直方向之電場而更形加速。因垂直方向之加速進而取得能量之熱電子（HE)，係超越電荷蓄積膜（GD)之能量障壁，且有效地由第2源極·汲極區域（D， SBL)側注入於電荷蓄積膜（gd)内，並蓄積於電荷蓄積膜 (GD)内。本發明之第2觀點之非揮發性半導體記憶體裝置，係為了達成前述之第2目的而創作，具有記憶體電晶體（M)、和控制前述記憶體電晶體（M)的動作之記憶體週邊電路（2a〜9) ，前述記憶體電晶體（Μ)係具有·：第1導電型之半導體基板（SUB，W);及第1導電型之通道形成區域（CH)，其係被規定於前述半導體基板（SUB，W)之表面區域；及第1源極·汲極區域（S , SSL),其係形成於前述半導體基板（SUB’ W)之表面區域之前述通道形成區域（CH)的一方之側面，且電氣性連接於前述記憶體週邊電路（2a〜9);及第2源極·汲極區域（〇，SBL),其係形成於前述半導體基板（SUB，W)之表面區域之前述通道形成區域（CH)的他方之側面，且電氣性連接於前述記憶體週邊電路（2a〜9);及電荷蓄積膜（GD),其係形成於至少前述通道形成區域（CH)之上，且具有電荷蓄積能力；以及閘極電極（WL),其係形成於前述電荷蓄積膜（CD)之上，且電氣性連接於前述記憶體週邊電路（2a〜9);前述通道形成區域,係於至少前述 -11 ·

'561617 第2源極·汲極區域（D，SB L)側之端部，具有較前述通道形成區域（CH)之其他區域更高濃度之第1導電型之高濃度通道區域（HR)，前述記憶體週邊電路（2 a〜9)係於資料之寫入時，產生第1電壓（Vd)和第2電壓（Vg-Vwell)，以前述第 1源極·汲極區域（S，SSL)之電位為基準而將已產生之前述第1電壓（Vd)施加於前述第2源極·汲極區域（D，SBL)，而且將已產生之前述第2電壓（Vg-Vwell)施加於前述閘極電極（WL)，將通道方向之電場集中於前述高濃度通道區域 (HR) ’且在前述第2源極·沒極區域（d，SBL)側產生熱電子（HE) ’並由前述第2源極·没極區域（d，SBL)側將已產生之前述熱電子（HE)注入於前述電荷蓄積膜（GD)。在第2觀點之非揮發性半導體記憶體裝置當中，因係設置有高濃度通道區域（HR)，故鄰接於高濃度通道區域（HR)之通道部份’其電壓下降係變高。其結果，施加第1電壓（vd) 所產生之水平方向的電場集中性則極優異，游動於通道的電子（e)係在電場之集中處所快速且激發出能量，其高能量電子係一齊衝撞於半導體格子。藉由衝撞而產生熱電子 (HE)和熱電洞⑴⑴對。其中，熱電子（HE)係依據第2電壓 (Vg-Vwell)所產生之垂直方向電場而更形加速，並注入於電荷蓄積膜（GD)内。本發明之第3觀點之非揮發性半導體記憶體裝置，係為了達成前述之第2目的而創作，具有記憶體電晶體、和控制前述記憶體電晶體（M)的動作之記憶體週邊電路（2a〜9) ’前述記憶體電晶體（Μ)係具有：第1導電型之半導體基板 -12- 561617

(SUB , W);及第}導電型之通道形成區域（CH),其係被規定於前述半導體基板（SUB，w)之表面區域；及第】源極· 汲極區域（S，SSL),其係形成於前述半導體基板（SUB , w) 之表面區域之前述通道區域（CH)的一方之側面，且電氣性連接於前述記憶體週邊電路（2a〜9);及第2源極·汲極區域 (D , SBL)，其係形成於前述半導體基板（SUB，w)之表面區域之前述通道區域（CH)的他方之側面，且電氣性連接於前述記憶體週邊電路（2a〜9);及電荷蓄積膜（GD)，其係至少形成於前述通道形成區域（CH)上，且具有電荷蓄積能力；以及閘極電極（WL),其係形成於前述電荷蓄積膜（GD)上，且電氣性連接於前述記憶體週邊電路（2a〜9);前述記憶體週邊電路（2a〜9)，係於資料之寫入時產生第i電壓（Vd)，以刖述第1源極·汲極區域（S，SSL)之電位為基準而將已產生之前述第1電壓（Vd)施加於前述第2源極·汲極區域（D，sbl) ，相互之間的電位差係產生構成第2電壓（Vg_Vwell)2第工極性電壓（Vg)和第2極性電壓（Vwell)，將已產生之前述第^ 極性電壓（vg)施加於前述閘極電極（WL),且將已產生之前述第2極性電壓（Vwell)施加於前述半導體基板（SUB , w)，並將熱電子（HE)注入於前述電荷蓄積膜（gd)。本發明之第4觀點之非揮發性半導體記憶體裝置，係為了達成前述之第2目的而創作，具有記憶電晶體（M)、和控制前述記憶體電晶體（M)的動作之記憶體週邊電路（2a〜9)，前述記憶體電晶體（M)係具有··第1導電型之半導體基板（SUB ，W);及第1導電型之通道形成區域（CH)，其係被規定於 -13· [561617 (9)

麵麵痕J 前述半導體基板（SUB，W)之表面區域；及第1源極·汲極區域（S ’ SSL)，其係形成於前述半導體基板（SuB，w)之表面區域之前述通道形成區域（CH)之一方之側面，且電氣性連接於前述記憶體週邊電路（2a〜9);及第2源極.汲極區域 (D，SBL)，其係形成於前述半導體基板（SUB，％之表面區域之前述通道形成區域（CH)之他方之側面，且電氣性連接於前述記憶體週邊電路（2a〜9);及電荷蓄積膜（GD)，其係至少形成於前述通道形成區域（CH)上，且具有電荷蓄積能力；以及閘極電極（WL)，其係形成於前述電荷蓄積膜（gd) 上’且電氣性連接於前述記憶體週邊電路（2a〜9);前述記憶體週邊電路（2a〜9)，係於資料之消除時，其相互之電位差係產生和第3電壓（Vd-Vg)相等之第1極性電壓（Vd)和第2 極性電壓（vg)，將已產生之該第㈠虽性電壓（Vd)施加於前述第2源極·汲極區域（D，sBL)，將已產生之該第2極性電壓 (vg)施加於前述閘極電極（WL)，並於前述第2源極·汲極區域（D，SBL)側產生熱電洞（HH)，且將已產生之前述熱電洞 (HH)注入於前述電荷蓄積膜（GD)。在第3觀點之非揮發性半導體記憶體裝置當中，記憶體週邊電路（2a〜9)係於資料寫入時，將應施加於閘極電極（WL) 之電壓（第2電壓（Vg-Vwell))減低成較低之第i極性電壓 (Vg)，而施加於閘極電極（WL)，且將具有由第2電壓 (Vg-Vwell)抽出第1極性電壓（vg)的電壓值之反極性電壓（第2極性之電壓（Vwell))施加於半導體基板（SUB，W)。在第4觀點之非揮發性半導體記憶體裝置當中，記憶體週 -14-

561617 邊電路（2a〜9)係於資料消除時，將應施加於閘極電極（WL) 和第2源極·沒極區域（d , SBL)之間的電麼（第3電塵 (Vd-Vg))減低成較低之第1極性電壓（Vd)，而施加於第2源極·汲極區域（D，SBL)，且將具有由第3電壓vg)抽出第1極性電壓（Vd)的電壓值之反極性電壓（第2極性電壓 (Vg))施加於閘極電極（WL)。第1極性電壓和第2極性電壓，係分別在記憶體週邊電路 (2a〜9)内所產生。產生記憶體週邊電路（2a〜9)内之第1極性電壓之部份（WLD ’ BLD)、產生第2極性電壓之部份（WLD ’9)’並非使用第2電壓（Vg-Vwell)或第3電壓（Vd-Vg)之所謂的高電壓，而係使用最大為減·低至一半程度之第i極性電壓或第2極性電壓。本發明之第5觀點之非揮發性半導體記憶體裝置，係為了達成前述第3目的而創作，具有記憶體區塊和邏輯電路區塊，前述記憶體區塊係具有控制配置有複數的含有記憶體電晶體（M)的記憶體單元而形成之記憶體單元陣列（1)的動作之記憶體週邊電路（2a〜9)，前述邏輯電路區塊係具有邏輯電晶體和輸出入電晶體，前述記憶體週邊電路（2a〜9)内之電晶體、前述邏輯電路區塊内之前述邏輯電晶體和前述輸出入電晶體，係分別具備：閘極絕緣膜（17),其係形成於半導體基板（SUB，12 , 13)上；及閘極電極（18，19)，其係形成於閘極絕緣膜（17)上；及第丨導電型之通道形成區域，其係被規定於前述半導體基板（SUB，12 , 13)的表面區域 •，及第1源極·汲極區域（2〇，21),其係形成於前述半導 •15· 561617

(π) 體基板（SUB，12, 13)的表面區域之前述通道形成區域的一 :之側面；以及第2極·汲極區域（2〇 , 21)，其係形成於月’J述半V體基板（SUB，W)的表面區域之前述通道形成·區域的他方之侧面；前述記憶體週邊電路〜幻内之電晶體之最厚的閘極絕緣膜之膜厚，係設定成和前述邏輯電路區塊内之前述輸出入電晶體之閘極絕緣膜之膜厚相同。在第5觀點之非揮發性半導體記憶體裝置當中，記憶體週邊電路内之電晶體之最厚的閘極絕緣膜，係設定成和邏輯電路區塊内之輸出入電晶體之閘極絕緣膜相同。在邏輯電路區塊内，因其閘極絕緣膜被要求為最高耐壓之電晶體係作為輸出入電晶體，故記憶體區塊和邏輯電路區塊，其閘極絕緣膜之最大膜厚係相同。本發明之第6觀點之非揮發性半導體記憶體裝置之動作方法，係為了達成前述之第丨目的而創作，該非揮發性半導體Z憶體裝置之動作方法係具有：第丨導電型之半導體基板 (SUB，W);及第1導電型之通道形成區域（CH)，其係被規定於前述半導體基板（SUB，W)之表面區域；及第丨源極· /及極區域（s , SSL)，其係形成於前述半導體基板（SUB，w) 之表面區域之前述通導形成區域（CH)的一方之側面；及第2 源極·汲極區域（D，SBL)，其係形成於前述半導體基板（SUB ，w)之表面區域之前述通道形成區域（CH)的他方之側面；及電荷蓄積膜（GD),其係至少形成於前述通道形成區域 (CH)上，並具有電荷蓄積能力；以及閘極電極（WL)，其係形成於前述電荷蓄積膜（GD)上；其係於資料之寫入時，產 -16-

561617 生第1電壓（Vd)和第2電壓（Vg-Vwell)，以前述第1源極·汲極區域（S，SSL)之電位為基準而將已產生之前述第1電壓 (Vd)施加於前述第2源極·汲極區域（D，sbL)，而且將已產生之別述第2電壓（Vg-Vwell)施加於前述閘極電極（wi),依電離衝撞而在前述第2源極·汲極區域（D，SBl)側產生熱電子（HE) ’然後由前述第2源極·汲極區域（d，SBL)側將已產生之前述熱電子（HE)注入於前述電荷蓄積膜（gD)，於資料之消除時，產生第3電壓（Vd-Vg)，並將已產生之前述第3電壓（Vd-Vg)施加於前述第2源極.汲極區域（D，SBL) 和前述閘極電極（WL)之間，在前述第2源極·汲極區域（D SBL)側產生熱電洞（hh)，並將已產生之前述熱電洞（hh) 注入於前述電荷蓄積膜（GD)之前述熱電子（HE)之注入區域。本發明之第7觀點之非揮發性半導體記憶體裝置之製造方法，係為了達成前述之第3目的而創作，該非揮發性半導體記憶體裝置之製造方法係具有記憶體區塊和邏輯區塊，前述記憶體區塊係具有控制配置有複數的含有前述記憶體電晶體（M)的記憶體單元而形成之記憶體單元陣列（1)的動作之記憶體週邊電路（2a〜9)，前述邏輯電路區塊係具有邏輯電晶體和輸出入電晶體，前述記憶體週邊電路（2a〜9)内之電晶體，且前述邏輯電路區塊内之前述邏輯電晶體和前述輸出入電晶體，係分別具備：閘極絕緣膜（17),其係形成於半導體基板（SUB，12，13)上；及閘極電極（18 , 19)，其係形成於閘極絕緣膜（17)上；及第丨導電型之通道形成區域，其係被規定於前述半導體基板（SUB , 12 , 13)的表面區 -17- (13) (13)561617

域；及第1源極.汲極區域(20 ’ 21)，其係形成於前述半導體基板（SUB，12’刚表面區域之前料道形成區域的一方之側面；以及第2極.汲極區域（2〇 , 21)，其係形成於前述半導體基板（SUB，W)的表®區域之前述通道^成區域的他方之側面；其係以相同之步驟而同時形成前述記憶體週邊電路（2a〜9)内之前述電晶社最厚的前述閘極絕緣膜、和前述邏輯電路區塊内之前述輸出入電晶體之前述閘極絕緣膜。在第7觀點之非揮發性半導體記憶體裝置之製造方法當中，記憶體週邊電路内之電晶體之最厚的閘極絕緣膜、和邏輯電路區塊内之輸出入電晶體之閘極絕緣膜，係以相同的步驟而同時形成。〔圖式之簡單說明〕圖1係本發明之第1實施形態之非揮發性半導體記憶體裝置之記憶體區塊圖。圖2係表示記憶體單元陣列的基本構成之電路圖。圖3係記憶體單元陣列之平面圖。圖4係由圖3的B-B’線之截面側所觀測記憶體單元陣列之上視圖。圖5係記憶體電晶體之列方向之截面圖。圖6係表示記憶體單元陣列的連接方式的變形例之等值電路圖。圖7A係表示記憶體電晶體的寫入動作和偏壓條件之說明圖’圖7B係模式性地表示電子的加速電場強度之圖示。 -18 - (14)561617

曲Γ:。表示以'電壓作為參數時之電晶體的寫入特性之特性圖9係表示以汲極電壓作為參之曲線圖。了之電日日體的寫入圖1 〇係表示汲極干擾特性之曲線圖。圖η係表示記憶體電晶體的消除動作和偏麼條 _ 圖12係表示消除特性之曲線圖。 θ不。圖13係表示記憶體電晶體向路圖 Π則°貝出時的偏壓條件之電之電圖14係表不記憶體電晶體之倒退讀出時的偏路圖。卞圖15係表示有關於非揮發性記憶體的動作方法之吃憶脚週邊電路部份和記憶體單元陣列的連接關係之區塊圖；^ 圖16Α係表示構成主列解碼器之解碼單元的構成例之電路圖，圖16Β係具有補償機能之中耐壓電晶體之電路記號圖。圖16C係表示有關於圖〗6Α所示之電路動作之各種訊號和電壓等之設定值之圖表。圖17 Α係表示位元線驅動電路和感測放大器的構成例之鲁電路圖。圖17B係表示有關於圖17A所示之電路動作之各種訊號和電壓等之設定值之圖表。圖18A係表示阱充放電電路的構成例之電路圖。圖18B係表示源極線驅動電路的基本構成例之電路圖。圖丨8 c係表示有關於圖18A、圖18B所示之電路動作之各種訊號和電壓等之設定值之圖表。 -19- 561617

〇5) 圖19A〜圖19H係表示消除時的各種訊號和供應電壓等的變化之時序圖。圖20A係輸入高準位的控制訊號時之感測放大器之等值電路圖。圖20B係位元線訊號變化的放大用之反相器之輸出入特性圖。圖2 1係在記憶體單元陣列的形成區域，和週邊電路或邏輯電路區塊的形成區域當中，表示第1實施形態之非揮發性記憶體裝置的構造之截面圖。

圖22係有關於第i實施形態之非揮發性半導體記憶體裝置的製造當中，P阱形成後之截面圖。圖23係繼之於圖22，為N阱形成後之截面圖。圖24如繼之於圖23，為去除ΟΝΟ膜的一部份之後的戴面圖。圖25係繼之於圖24，為副源極線和副位元線形成後之面圖。圖26係繼之於圖25，為字組線和問極電極形成後之截面

圖27係表示在非揮發性半導體記憶體裝置的製造當中使用之光罩的一覽表。、圖28係作為^實施形態之比較例，表示以習知之製造法所製作之非揮發性半導體記憶體裝置的構造之戴面圖圖29係本發明之第2實施形態的記憶體單元陣列之等電路圖。圖3〇係記憶體單元陣列之平面圖 -20- (16)561617

之戴面所觀測之上視圖3 1係由記憶體單元陣列的行方向圖0 圖32係表示圖31的截面之部份擴大圖。圖33係本發明之第3實施形態的記憶體單元陣列之等值電路圖。圖34係本發明之第4實施形態之記憶體單元陣列之等值電路圖。圖35係本發明之第5實施形態之記憶體單元陣列之等值電路圖® 圖36係表示本發明之第6實施形態之資料的寫入動作和偏壓條件之圖示β . 圖37係記憶體電晶體的通道方向之擴大戴面圖。圖38係表示本發明之第7實施形態之資料的消除動作偏壓條件之圖示。圖3 9係表示消除特性之曲線圖。圖40係表示第丨〜第7實施形態之記憶體電晶體構造的第！變形例之載面圖。圖41係表示第丨〜第7實施形態之記憶體電晶體構造的第2 變形例之截面圖。〔發明之最佳實施形態〕以下，以具有MONOS型記憶體電晶體之非揮發性記恨體裝置為例，說明本發明之實施形態。〔第1實施形態〕第1實施形態之非揮發性記憶體裝置，係具有記憶體區塊 -21 -

561617 和邏輯電路區塊。圖1係表示記憶體區塊之概略構成。圖1中所圖解之記憶體區塊，係由記憶體單元陣列 (MCA)l和控制記憶體單元陣列的動作之週邊電路（以下稱 · 為記憶體週邊電路）所構成。記憶體週邊電路係具有行緩衝器2a、列緩衝器2b、前置列解碼器（PR.DEC)3、主列解碼器（MR.DEC)4、行解石馬哭 (C.DEC)5、輸出入電路（i/〇)6、行閘極陣列（C SEL)7、源極線驅動電路（SLD)8、以及阱充放電電路（W C/DC)9。記憶體 · 週邊電路雖無特別圖解，但因應於需要而將電源電壓進行若干昇壓’且含有將該昇壓後之電壓供應至主列解碼器4 、源極線驅動電路8、以及阱充放電電路9之電源電路，以及控制電源供應之控制電路。又，當由外部所供應之電源電壓為2·5〜3.3V時，即必須進行上述之昇壓動作，而電源電壓為5V時，則不需昇壓。主列解碼器4係包含有施加既定電壓於依據前置列解碼器3所指定的字組線之字組線驅動電路（wld)。輸出入電路6具有除了程式和讀出資料的緩衝器（BUF)之 · 外，亦含有於寫入或消除資料時等，施加既定電壓於位元線BL之位元線驅動電路（BLD)、感測放大器（SA)。在寫入和消除當中，若簡單敘述記憶體週邊電路的功能 · ’則舉例如下。首先，未圖示之晶片致能訊號係在，，高（H)”之狀態下，輸入於位址端子之位址訊號A1〜Am+n係中介位址緩衝器（行 -22-

561617 緩衝器2a和列緩衝器2b)而輸入於前置列解碼器3和行解碼器5 〇已輸入之位址訊號的一部份，係藉由前置列解碼器3而進行解碼，並選擇依據位址訊號所指定之既定字組線W]L，然 - 後依據主列解碼器4内之字組線驅動電路（WLD)而施加既 - 定電壓於已選擇之字組線WLsel.。於寫入時，係由字組線驅動電路施加既定高準位的正電壓，例如5V於已選擇之字組線WLsel·，非選擇之字組線 WLunsel·係保持於例如〇v。於消除時，係施加和寫入時為 · 相反極性之既定電壓例如-5 V於已選擇之字組線wlse 1 ·，非選擇之字組線WLunsel.係保持於·既定正電壓或〇v。剩餘之位址訊號係藉由行解碼器5而進行解碼，並選擇依據位址訊號所指定之選擇行的行選擇線YL ,且對此施加既定電壓。依據施加既定電壓於行選擇線YL之措施，行閘極陣列7 内之既定位元線選擇電晶體係轉移至導通狀態，且因應於此，而已選擇之位元線BLsel·係連接於輸出入電路6。藉由依據控制訊號CS所控制之源極線驅動電路8，於寫入 · 時係施加接地電位GND於源極線SL，於消除時，其源極線係呈現例如電氣性地浮動狀態（以下亦稱為開路）。此外，藉由依據控制訊號CS，所控制之阱充放電電路9, 於寫入記憶體單元陣列之阱時（以及消除時），充電於將既定PN接合進行反偏壓之反偏壓電壓（例如負電壓）。該牌之 - 偏壓亦稱為反向偏壓。 -23-

561617 據此’於寫入時，輸出入緩衝器内之寫入資料係施加於已選擇之位元線BLsel•並寫入至已選擇之位元線BLsei•和已選擇且已被激發之字組線WLsel•之交叉點的記憶體單& ( ，-體而口 ’因應於寫人資料而施加3 ·3 v〜4·程度的正電 [或ον於已選擇之位疋線BLsel•，並於施加此類的電壓之，上述記憶體單元，注入有因電離衝撞（例如2次離衝撞）而產生之熱電子。快閃記憶體通常係整批地進行記憶體單元陣列或既定區，之消除動作。整批消除區塊時，因應於行位址訊號而$ i 王k擇區塊内之位元線B L，並施加既定正電壓，例如5 v於已選擇之位元線BLsel.。又，源極線係於寫入和消除時，恒常保持於基準電位〇v 即可。此外，亦可採用如上述之僅於消除時進行導通之方法，或由源極側進行消除之方法。如後述，以平行於位元線之長邊方向之線條狀地分割阱時，圖1之構成，係可依據行位址而將阱予以選擇。依2次電離衝撞而進行之熱電子注入寫入時，係使阱偏壓成負值為佳。此時，係施加例如-15V〜-3V程度於已選擇之阱。 · 圖2係表示記憶高體單元陣列1之電路構成之一例汶陣列構成係具有已階層化之位元線和源極線，稱為所遺的 SSL(Separated Source Line)型。 . 圖3係表示該記憶體單元陣列之平面圖。圖4係表示由沿著圖3之B_B，線之截面圖所觀測之上視圖。 · 該記憶體單元陣列中，位元線係於主位元線和副位元線 •24·

561617 進行階層化，源極線係於主源極線和副源極線進行階層化。如圖2所示，副位元線SBL1係中介選擇電晶體S11而連接於主位元線MBL1，副位元線SBL2係中介選擇電晶體S21而連接於主位元線MBL2 ^此外，副源極線SSL 1係中介選擇電晶體S12而連接於主源極線MSL1，副源極線SSL2係中介選擇電晶體S22而連接於主源極線MSL2。汜憶體電晶體Ml 1〜Mln(例如，n=64)係並列連接於副位疋線SBL1和副源極線SSL1之間，記憶體電晶體M21〜M2n 係亚列連接於副位元線SBL2和副源極線SSL2之間。依據該互相之間並列連接之η個記憶體電晶體、和2個選擇電晶體 (S11和S12、或S21和S22)，而構成有構成記憶體單元陣列的單位之區塊。鄰接於字組方向之記憶體電晶體Mu , M21，…之各閘極係連接於字組線WL1。相同地，記憶體電晶體, M22 ，…之各閘極係連接於字組線WL2，此外，記憶體電晶體 Min，M2n，…之各閘極係連接於字組線WLn。鄰接於字組方向之選擇電晶體su，…係由選擇閘極線 SG11所控制，選擇電晶體S21，…係由選擇閘極線3〇21所控制。相同地，鄰接於字組方向之選擇電晶體S12，…係由選擇閘極線SG12所控制，選擇電晶體S22 ,…係由選擇閘極線SG22所控制。在記憶體單元陣列當中，如圖4之圖解所示，於半導體基板SUB的表面形成有mw，w係藉由填埋絕緣物於例如溝槽中而形成之平行線條的圖案形狀之元件分離絕緣層 -25- 561617 (21) · ISO而絕緣且分離於列方向。又，亦可採用後述之醉中啡 (WIW)構造。依據元件分離絕緣層ISO而分離之各P阱部份，係成為記憶體電晶體之能動區域。在能動區域内之寬幅方向的兩側，於相互隔開距離之平行線條的阱部份導入有高濃度之N 型雜質’據此而形成有作為第2源極·汲極區域之副位元線 SBL1，SBL2(以下，以SBL表記之）、以及作為第丨源極汲極區域之副源極線SSL1，SSL2(以下，以SSL表記之）。具有垂直於曰彳位元線S B L和副源極線§ S L上之平行線條的圖案狀，並於内部形成有含有電荷蓄積機構之電介質膜 (電荷蓄積膜）。於電荷蓄積膜之.上，形成有兼用閘極電極之各字組線WL1，WL2, WL3, WL4, ···（以下，以wl表兮己之）。 “

副位7L線SBL和副源極線SSL之間的？阱w的部份當中，和各字組線WL交又之部份係記憶體電晶體的通道形成區域。連接於通道形成區域之副位元線（第2源極·汲極區域）的部份，其連接於汲極、通道形成區域之副源極線（第礴極·沒極區域）的部份係具有源極之功能。字組線WL的上面和側壁，係由補償絕緣層和石夕化壁絕層（本例中，亦可為通常之層間絕緣層）所覆蓋。此類絕緣層係形成有以既定間隔而達於副位元線飢位讀.點·插栓BC、和達於副源極線ssl之源極接點· ^ 此類之接點·插栓Bc，sc係由例如多晶石夕或高融·, 金屬核構成之導電體，例如係插栓，且各設置有6衡 -26· 561617

元方向之記憶體電晶體β 於浥緣層上，係交互形成有連接於位元接點·插栓上之主位元線MBL1 , MBL2，…（以下，以MBL表記之）、和連接於源極接點·插栓sc上之主源極線MSLl , MSL2，... (以下，以MSL表記之主位元線和主源極線係具有延伸於行方向之平行線條的圖案。圖解之記憶體單元陣列中，位元線和源極線係進行階層化，且無須於各記憶體單元形成位元接點·插栓BC、.和源極接點·插栓SC。因此，接點電阻之單元之間，基本上無不均之現象。位元接點·插栓BC和源極接點·插栓sc，係各設置有例如64個之記憶體單元。無法自我整合性地進行位元接點·插栓BC和源極接點·插栓3(：之形成時，則無需補償絕緣層和矽化壁絕緣層。該情形時，使通常之層間絕緣膜變厚且予以堆積且於填埋記憶體電晶體之後，藉由通常之微影和蝕刻之方式使接點形成開口，並將導電材料填埋於接點内。將副位元線（第2源極·没極區域）g b L，副源極線（第1源極·汲極區域）SSL形成為在雜質區域所構成之類似未接觸構造。因此，幾乎無浪費之空間存在，故於以晶圓處理界限之最小尺寸F進行各層之形成時，即能實施接近8F2之極小的單元面積。位元線和源極線係進行階層化，選擇電晶體S1丨或S21係在非選擇的單位區塊當中，將並列連接之記憶體電晶體群自主位7〇線Μ B L予以切離。因此’主位儿線μ b l之電容量 •27-

561617 係明顯減低，且具有高速化、低消費電力化之優點。利用選擇電晶體S12或S22之作動，而將副源極線SSL自主源極線MSL予以切離，而能達成低電容量化。為了達成更尚速化’係在貼黏有石夕化物之雜質區域，形 ‘ 成副位元線SBL和副源極線SSL，並將主位元線mBL和主源 . 極線MSL作成金屬配線既可。圖5係表示記憶體電晶體的列方向（以下，稱為通道方向）之擴大截面圖。在圖5當中’挾在副位元線（第2源極·汲極區域）Sbl和副鲁源極線（第1源極·汲極區域）SSL之間，且和字組線WL交叉之部份係該記憶體電晶體之通道.形成區域CH。於通道形成區域CH，形成有連接於副位元線SBL之高濃度通道區域HR。高濃度通道區域HR係成為較其他的通道形成區域CH的部份更高濃度之P型。如後述，高濃度通道區域HR係具有提高鄰接的通道形成區域部份之通道方向的電場集中性之功能。於含有高濃度通道區域HR之通道形成區域CH之上，形成有電荷蓄積膜GD，且於電荷蓄積膜GD之上形成有記憶體 · 電晶體的閘極電極（字組線WL)。字組線WL係由導入有高濃度的P型或N型雜質且經導電化之摻雜多結晶矽、高融點金屬石夕化物、或摻雜多結晶矽和高融點金屬矽化物的積層膜 . 所構成。字組線WL之實效部份，亦即相當於源極·汲極間距離之通道方向的長度（閘極長度）係0.13/z m以下，例如 1 00 nm程度。 -28- 561617

第1實施形態之電荷蓄積膜GD，由下層依順序，係由底部側之第1電介值膜BTM，主電荷蓄積臈CHS，頂部側之第 2電介質膜TOP所構成。例如，形成氧化膜，並對此進行氮化處理而形成第1電介質膜BTM。第1電介質膜BTM之膜厚係可在例如2511111至6()11111 之摩(L圍内而決定。此處係設定於3.5#m〜

主電荷蓄積膜CHS係由例如6.0 nm之氮化矽（SixNy(〇 < χ < 1，0< y< 1))膜所構成。主電荷蓄積膜CHS係依據例如減壓CVD(LP-CVD)而製作，且於膜中含有多數的載體摻雜。主電荷蓄積膜CHS係表示折曲型（FP型）之電氣傳導特性。第2電介質膜TOP，係必須於和主電荷蓄積膜CHS之界面近傍，高密度地形成深度之載體摻雜。因此，第2電介質膜 TOP係例如將成膜後之氮化膜（主電荷蓄積膜CHS)進行熱氧化而形成。亦可將第2電介質膜TOP作為高溫度CVD氧化 (HTO)膜。第2電介質膜TOP若以CVD法而形成時，係經由熱處理而形成該摻雜。第2電介質膜TOP之膜厚，為了有效阻止來自閘極電極（字組線WL)的電洞之注入，且防止降低

了資料改寫的次數’係必須最低為3 ·〇 nm，理想上必須為 3.5 nm以上。在如此構成之記憶體電晶體的製造當中，係對所使用之半導體基板SUB形成元件分離絕緣層bo和p阱依據離子注入法而形成構成副位元線SBL和副源極線SSL之雜質區域（第1和第2源極·汲極區域）。依據傾斜離子注入法等 ’形成高濃度通道區域HR。因應於需要而進行臨界值電壓 -29-

561617 調整用之離子注入。繼之’於形成有p阱w和元件分離絕緣層IS〇之半導體基板SUB上，形成電荷蓄積膜gd。例如’依據短時間南溫熱處理法（RT〇法）進行秒之熱處理，而形成氧化矽膜（第i電介質膜BTM)。 · 依據LP-CVD法而將氮化矽膜（主電荷蓄積膜CHS)較最終膜厚為6nm更厚地堆積於第丨電介質膜3丁“上。該€¥1)方式係使用例如將二氣矽烷（DCS)和氨予以混合之氣體，在基板溫度730°C之情形下進行。鲁依據熱氧化法使已形成之氮化矽膜表面氧化，形成例如 3·5 χπη之氧化矽膜（第2電介質膜τ〇ρ)。該熱氧化係在例如 to環境氧息、爐溫度95(rc之狀態下進行4〇分程度。據此，摻=準位（來自氮化矽膜的傳導帶之能量差）係以大約卜2 X 10 /cm的畨度形成2·〇 ev以下的程度之深度的載體摻雜。此外，氮化石夕膜（主電荷蓄積膜CHS)係對i nm形成有1 5咖之熱氧化石夕膜（第2電介質膜T0P)，㈣比率而使基材之氮化石夕膜厚減少，且氮切膜之最終膜厚係成為6 將構成閘極電極（字組線WL)之導電臈和補償絕緣層（未 φ 圖示）之積層膜進行積層，且使用相同圖案而將該積層膜整批地加工。、、繼之’為了作成圖4之記憶體單元陣列構造，而形成有矽，壁絕緣層和自我整合接點部，在依據自我整合接點部而 ‘，•貝不之副位it線SBL和副源極線SSL上，形成有構成位元接點·插栓BC和源極接點·插栓3(：之插栓。 -30- 561617

(26) 以層間絕緣膜填埋此類插栓周圍，並於層間絕緣膜上形成主位元線MBL和主源極線MSL之後，因應於需要而進行層間絕緣層之堆積、接點形成、上層配線之形成。最後，經由覆蓋之成膜和連接襯片之開口步驟等，而完成該非揮發性記憶體單元陣列。圖6係在圖2當中，將源極線作成共通時之記憶體單元陣列之等值電路圖。

該記憶體單元陣列在列方向的記憶體區塊之間，其主源極線iT、成為共通之情形。亦即，鄰接於列方向之選擇電晶 teS12 S22，…之源極係連接於共通之主源極線，此類之閘極係連接於選擇閘極線SG12。其他之構成係和圖2 相同。亦可在2列的記憶體區塊之間共有主源極線M s 如此之共有主源極線之構成’料別適合於如後述之源極線驅動方法，將相同的電壓施加於記憶體單元陣列内，或整批進 :寫入消除動作之區塊内之全部的源極線之情形。該情形

時，主源極線數4因係較圖2之情形時為少，故具有無浪費面積之優點。繼之，說明圖2所圖解之SLL型之非揮發性記憶體單元陣列^壓設定例和動作。又，在圖6所圖解之記憶體單元陣列當中：以：所述之動作方法之基本上係相同。第1實施形態係依據表示=貝料的寫入動作和偏壓條件之圖示，圖7B係表示通道方向的電子加速電場E之圖示。因電離衝撞現象的一種2次離衝撞所 -31 -

561617 產生之熱電子的注入而進行資料之寫入。如圖7A所示，以源極（副源極線SSL)之電壓〇v為基準，施加5〜6V於閘極（子組線WL)，施加Vd=3.3〜4V於汲極（副位元線SBL)。此外，以反向偏壓而將使p@w和副源極線（第^原 . 極·汲極區域）SSL或副位元線（第2源極·汲極區域）SBI^之 · 間的PN接合作成反偏壓方向之阱電壓VweU，例如予以施加於P阱W。此時施加於第2源極·汲極區域和阱之間的電壓，係擇自較第2源極·沒極區域和阱之間之耐壓更小之電壓值。 Φ 該偏壓條件下，由副源極線SSL所供應且游動於通道之電子e係在汲極側的副位元線SBL.側之空乏層内衝撞於矽格子’或受到衝散，並產生高能量之電洞HH和電子he對。其中，熱電洞HH係於PN接合的空乏層中更為加速，並產生電子和電洞對，其中，電子係成為熱電子HE且產生漂移，而其中一部份係依據朝向於字組線WL側之垂直方向的電場而更為加速。取得高能量之熱電子He係超越第1電介質膜 BTM的電位障壁，而於主電荷蓄積膜CHS中的載體摻雜中被捕獲。該電荷捕獲區域（記憶部）係限定於汲極側的一部 · 份。圖8係表示閘極長度為〇i3#rn之MONOS電晶體之寫入特性。 ”

圖8之縱軸係表示臨界值電壓〔V〕，橫軸係表示寫入時間〔sec〕，並作成改變反向偏壓電壓，亦即阱電壓VweU之彖數。閘極電壓Vg係固定為5V，汲極電壓Vd係固定為3 5V •32- (28)

561617 ，、閘極電壓Vg為。時，即使將寫入時間作成⑺職。，亦無 =進1寫入。當施加閘極電壓Vg=5V,阱電壓Vweii_2〇v 私度t則可觀測出寫入時間1 msec以上之3 V以上的充分 :臨界值電壓之變化情形。將阱電壓Vwell作成-2·5ν以上牯，即使寫入時間為1〇〇#“(：，亦能獲得3v以上之充分的臨界值電壓變化。圖9係表示改變汲極電壓之參數時之寫入特性。問極電壓Vg係固定為5V，阱電壓Vweim固定為_3v。依據圖9而判定因增加寫入時的汲極電壓vd，使寫入可進行门速化為忐在# sec以下的短時間内寫入3V以上之臨界值電壓變化，係判定出沒極電壓Vd係必須為3V以上。圖1 〇係表不及極干擾特性。及極干擾係指汲極為共通地連接之非選擇單元和已選擇早π中，在閘極電壓Vg係ov之非選擇單元當中，因相鄰之已k擇單元之寫入的影響而使得臨界值電壓產生變化之情形。圖10中，已選擇之單元的寫入時間lsec為止，非選擇單元的Saa界值電壓之變化係抑制為極小。已選擇單元之寫入時間若假定為100 V sec時，則干擾界限係成為4數位，且能獲得充分之寫入干擾耐性。

由以上之檢討而得知，因2次電離衝撞而產生之熱電子HE ，係依據單純地使通道内加速且高能量化之CHE注入方式而產生較低電場。此外，第1實施形態，因設置有高濃度通道區域HR，如圖7B所示，較無設置以虛線所示之高濃度通道區域hr之情 -33-

561617 形時通道方向的界場集中性更高，其結果，通道游動電子€ 衝撞於矽格子之能量係變高。或則，用以獲得相同能量的源極·汲極區域間之施加電壓Vd係變低。第丨實施形態當中’雖無須形成高濃度通道區域hr，但基於上述理由，形 · 成高濃度通道區域HR則更理想。 k 此外，依據反向偏壓而使得1>阱貿和成為副位元線的矿雜質區域之間的PN接合進行反偏壓，且易於以較低之汲極電壓而擴大空乏層。此外，閘極電極之施加電壓即使較無反向偏壓之情形更低，亦能輕易地獲得必要之熱電子的注入 · 效率。如上述，本實施形態之動作電壓係較習知技術更為減低。例如，習知之通道熱電子注入方式，在相同程度的時間内用以將同量的電荷注入於主電荷蓄積膜CHS之偏壓條件，係必須為汲極電壓4.5V、閘極電壓9V程度。相對於此，本實施形態，汲極電壓係3 3〜4V，閘極電壓係5〜6V ’係具有能以較習知技術之汲極電壓更低〇.5〜ι 2ν ’閘極電壓更低3〜4V程度之電壓而作動之優點。其結果，閘極長度之定標係較習知技術有所改善。而且，寫入速度 · 係達成20/zsec以下。圖Π係表示資料的消除動作和偏壓條件之圖示。資料之消除係依據注入因能帶和能帶之間的通道電流而 ‘ 產生的熱電洞而進行。亦即，如圖U所示，以P.w之電壓 0V為基準，施加_5V於閘極（字組線WL)，施加5VK汲極 (副位元線SBL)。此時，源極（副源極線SSL)係開路狀態。 -34- (30) (30)561617 發明讎賴該條件下，依據施加於字組線WL*副元線sbl之間的電㈣ν’而構成副位元線飢之心質區域的表面係呈現較深之空乏狀態’且能帶之彎曲情形係變得急劇。依據能帶之間的通道效冑，電子e係由價電子帶通向於導電帶，並流入至π雜質區域側’其結果即產。所產生之電洞h 係於通道形成區域的中央部側產生若干漂移，因此，造成電場加速’且-部份係成為熱電洞即。矿雜質區域端所產生之高能*電荷（熱電洞HH)，係'維持其運動量（方向和大小），且幾乎無散失運動能量’其效率極佳，而且能高速地注入於主電荷蓄積膜CHS内之載體摻雜。經由熱電洞HH之注入，使得寫入時所注入之熱電子he 之電荷消失，且該記憶體電晶體係轉移至消除狀態。圖11所圖解之消除方法，因電荷的電場加速方二和注入方向係幾乎一致’㈣荷之注入效率較高。此外，因通道 ^身未形成而進行電荷注入’故電流消費係變少。電洞電流本身雖微小’但，資料消除對象之記憶部因係局部性，故用以取得必需之臨界值電壓變化㈣除時間，較因叫通道全面注入之消除方式係更減低2〜3位數程度。圖12係表示消除特性。圖12之縱㈣表示臨界值㈣ίν〕，橫㈣表示消除時間〔sec〕’作成反向偏壓電壓，亦即改變阱電壓州之泉數。問極電壓vg係固定為巧v，汲極電麼Vd係固定為^。由該曲線圖可判定出作為_電壓Vwell而施加負數之電壓之程度，則消除速度係提高。乂 -35-

561617 以上係敘述有關於自汲極側之消除。閘極長度係0.1 8 # m 以下較短之情形時’則未導通源極側，而亦由源極側注入熱電洞為佳。資料之項出係可於各位元進行，亦可進行列讀出（以下，稱為頁讀出）。此外，亦可採用源極和汲極間之電壓的施加方向係和寫入時相同之向前讀出方法，以及相反之倒退讀出方法之任意一種。圖13和圖14係有關於頁讀出第丨行之情形的向前讀出時和倒退頊出時，分別表示其偏壓條件之電路圖。立向前讀出方法和倒退讀出方法，係對蓄積有電荷之記憶部反轉其源極和汲極之位置關係，但並無改變偏壓電壓值之必要性。因此，說明其中任何一方即可。倒退讀出方法，其感度一般係較高。但是，寫入後之驗证讀出，則得以使位元線之電位變化變小之向前讀出方法係較為理想。此外，當進行閘極長度之定標時，向前讀出方法亦較易於獲得充分之感度。在向前讀出方法當中，係如圖13所示，將既定汲極電壓，例如1·〇ν施加於主位元線MBL1，MBL2，…。此外，將既定之讀出禁止電壓，例如0V(或-〇.3V程度之負電壓）施加於非選擇之字組線WL2, WL3,…，將〇¥施加於主源極線 MSU，MSL2,以及Ρ阱W。此外，使全部的選擇閘極線3〇}11 ，SG21，SG12, SG22保持於電源電壓Vcc。該狀態丁，係將既定閘極電壓，例如3·3 V施加於讀出對象之字組線wu。據此，連接於字組線WL1之記憶體電晶體乂丨丨，M21 ,… •36- 561617

(32) 係因應於寫入狀態而導通或關閉’且僅於導通之情形時，主位元線電壓係產生變化。以圖1之感測放大器（SA)等將該電壓變化予以放大並讀出。在倒退讀出方法當中，如圖14所示，將既定沒極電壓，例如1.0V施加於主源極線MSL1，MSL2，…，將〇v施加於主位元線MBL1，MBL12，…。其他之偏壓施加條件係和上述之向前讀出方法相同。據此，連接於字組線WL1之記憶體電晶體Mil，Μ21，... 係因應於寫入狀態而導通或關閉，且僅於導通之情形時，主源極線電壓係產生變化。以感測放大器（SA)等將該電壓變化予以放大並讀出。然而，所謂的FG型之記憶體單元，因其電荷蓄積機構（浮動閘極FG)之全體係由導電性的薄膜所構成，故於注入需要量以上之電洞時，則存在有已注入之電洞會使記憶體單元的臨界值電壓下降至必要以上之過剩消除的問題。另一方面’在第1實施形態之MONOS型之電晶體當中，係於資料之寫入時，熱電子HE係局部性地注入於汲極端的上方之電荷蓄積膜GD之一部份（記憶體），並蓄積。在消除 ^中’亦為了電乱性地抵消已畜積之電子，熱電洞Η η係注入於上述記憶部。因此，電荷蓄積膜GD係存在有均無注入電子和電洞之區域。該無注入電荷之區域的臨界值電壓 Vthc係維持固定值。在MONOS型當中產生過剩消除之情形時，亦即，即使在蓄積有電子之記憶部注入需要以上之多量的熱電洞，且記 -37· 561617 • 孽ll靈ll皇& 憶部之臨界值電壓Vthd係較無注入電荷的區域之臨界值電壓Vthc更低時，兄憶體單元全體之臨界值電壓精亦幾乎未降低:此係記憶體單元全體的臨界值電壓她主要係以無注入電何之區域’特別是源極端部之臨界值電壓而決定之故。其結果，MONOS型等之堆疊型的丨電晶體單元，則無過 =/肖除之P4題。因此’第i實施形態之m〇n〇s型的記憶體單7L ’對FG型5己憶體單元，係具有過剩消除對記憶體單元之動作影響較小之極大的優越性。記憶體單㈣列之各動作上所需要之諸電壓，係由記憶體週邊電路之各種驅動器等所供應。。己隐體週邊電路係於資料寫入時，互相之電位差係應施加於閘極和基板之間，且分別產生構成第2電壓（8〜9V)之第 1極性電壓（5〜6V)和第2極性電壓（_3V)。將第}極性電壓 (5〜6 V)施加於閘極電極，例如字組線WL，並將第2極性電壓（-3 V)施加於半導體基板，例如p阱w。此外，於資料消除時，互相之電位差係應施加於閘極和基板之間，且分別產生構成第3電壓（丨〇v)之第1極性電壓 (5V)和第2極性電壓（_5V)。將第1極性電壓（5V)施加於第2 源極·沒極區域’例如副位元線Sbl，並將第2極性電壓（-5 V) 方匕加於半導體基板，例如p啡W。以下，參閱圖式而說明產生第1極性電壓和第2極性電壓之記憶體週邊電路之一構成例。圖1 5係表示有關於非揮發記憶體的動作方法之週邊電路部份和記憶體單元陣列之連接關係之區塊圖。圖丨5所圖解 -38- (34)561617

之記憶體單元陣列i的單元之間之連㈣和圖2和圖6所示之記憶體單元陣列之單元之間的連接相異，而記憶體單元的連接關係為NOR型之點，則兩者係共通。圖15所圖解之行閘極陣列7，係由行選擇訊號γ〇〜γ3所控制，其各個源極係由連接於4條位元線6]1之任意一條的行選擇電晶體YG0〜YG3所構成。行選擇電路體YG〇〜YG3之各汲極係共通連接，其連接中點係連接於位元線驅動電路 (BLD)6a之輸出和感測放大器（SA)6b之輸入。

依據行閘極陣列7，於寫入和讀出時，4個記憶體單元行 (或位元線）之任意一項係作為動作對象而被選擇。又，亦可為將感測放大器和驅動電路設置於各位元線或每4線以外之複數條之構成。主列解碼器4係由連接於各字組線之複數的解碼器單元 4a所構成。 έ己憶體單元陣列1之源極線，其全部係連接於各動作區塊 ’共通之源極線SL係連接於源極線驅動電路（SLd)8之輸出。阱充放電電路（W.C/DC)9係連接於記憶體單元陣列之p阱 W。又’ p啡w係可如前述，於各行施以分離，此外，亦可如圖1 5所示，以記憶體單元陣列或動作區塊單位在複數的行中作共通設計而構成。圖16 A係表示構成主列解碼器之解碼器單元的電路例。解碼器單元4a係由2個P型通道MOS電晶體PI，P2、6個N 型通道MOS電晶體N1〜N6、2個反相器INI，IN2、2個轉換閘極TGI，TG2、反及閘NAND1、以及反或閘N0R1所構成。 -39- (35)561617

電晶體P1和N1係串聯連接，電晶體P2和N2係串聯連接，此類係連接於高準位的字組線驅動電壓VH之供應端子和低準位之字組線驅動電壓VL之供應端子之間。形成有電晶體N1 ’ N2之P阱係電氣性連接於電壓VL之供應端子。

電晶體P1和P2之兩閘極係相連接，其連接中點係連接於電晶體P2和N2之連接中點。相同地，電晶體p2和N2之兩閘極係相連接，其連接中點係分別連接於電晶體p丨和N丨之連接中點。字組線WL係連接於電晶體”和…之連接中點，此外，於該連接中點和接地電位GND之供應線（以下，稱為接地線）之間，係串聯連接有2個電晶體N3，N4。另一方面，於電晶體P2和N2之連接中點和接地線之間，係串聯連接有2個電晶體N5，N6。於電晶體N3*N5之閘極係輸入著控制訊號XERSM，且作成可於形成有電晶體N3*N52p阱，施加P阱驅動訊號WIWP之構成。該P阱係具有形成於一圓周大的N阱内之阱中阱之構造，且作成可於其外側之N阱，施加N阱驅動訊號WIWN之構成。又，有關於阱中阱構造容於後述。

另一方面，反及閘NAND1之輸入，係輸入由圖1的前置列解碼器3所輸出之前置解碼訊號。該反及閘n and 1之輸出係中介有轉換閘極TG1而連接於電晶體N6之閘極。轉換閘極TG1之輸出係中介有反相器in 1而連接於電晶體N4之閘極0 反及閘NAND 1之輸出係連接於反或閘n〇ri之一方的輸入，其另一方之輸入係於待機時輸入用以將全部字組線作 -40- 561617

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成非選擇用之控制訊號XCE。轉換閘極TG2係連接於反或閘N0R1之輸出和轉換閘極TG1的輸出之間。此類2個轉換閘極之NMOS閘極和PMOS閘極係相互連接。控制訊號ERS 係輸入於轉換閘極TG1的NMOS閘極和轉換閘極TG2的 PMOS閘極之連接中點。控制訊號ERS之反相訊號係中介有反相器IN2而輸入至其他的轉換閘極之閘極之間之連接中點。藉由此類之控制訊號而控制字組線驅動電路之節點A ，B之放電，亦即字組線之接地。圖17 A係表示位元線驅動電路和感測放大器之電路例。位元線驅動電路6a，係由3個PMOS電晶體P3〜P5、3個 NMOS電晶體N7〜N9、轉換閘極TG3、以及反或閘NAND2 所構成。電晶體P3和N7係串聯連接，電晶體P4和N8係串聯連接，此類係連接於高準位的位元線驅動電壓VEW之供應端子和接地線之間。形成有電晶體N7，N8之P阱係成為接地之狀

電晶體P3和N7之兩閘極係互相連接，電晶體P5係連接於該連接中點和位元線驅動電壓VEW之供應端子之間。此外，對該連接中點，電晶體N9和兩輸入的反或閘NAND2係串聯連接。電晶體N9之閘極係連接於電源電壓Vcc之供應線 (以下，稱為電源線）。反或閘NAND2之一方的輸入係輸入有程式資料，他方之輸入係輸入有控制程式資料的輸入且用以切換位元線的設定電壓之訊號XERS。 -41 - 561617

(37) 另一方面，電晶體P4和N8之兩閘極係互相連接，其連接中點係分別連接於電晶體P 3和N 7的連接中點和電晶體p 5 的閘極’電晶體P4和N8之連接中點係連接於轉換閘極TG3 之輸入。轉換閘極TG3之輸出係連接於感測放大器6b之輸入和行閘極陣列7。訊號XEWH係輸入至轉換閘極TG3之PMOS閘極，訊號 EWH係輸入至該NMOS閘極。於寫入和消除時，訊號EWH 係成為高準位，反之，則訊號xewh係成為低準位。因此 ’該轉換閘極於寫入和消除時係成為導通之狀態，其他之模式（讀出和待機）係關閉之狀態。感測放大器6b係由3個PMOS電晶體P6〜P8、5個NMOS電晶體N10〜N14、以及作為放大用的放大器之反相器IN3所構成。電晶體N10和N11，其源極之間係互相連接且接地，此外 ’其〉及極之間係互相連接。於電源線和電晶體N1 〇，n 11之共通沒極之間，電晶體P6和N7係串聯連接。電晶體P6和N10 之閘極係互相連接。讀出之控制訊號XRD係輸入至該共通之閘極。電晶體Nil，P7之閘極係共通地連接著。其連接中點係中介電晶體N14而連接於位元線驅動電路6 a之輸出和行閘極陣列。電晶體N14之閘極係輸入有控制該導通和關閉之訊號XEW。該控制訊號XEW於待機和讀出時係成為高準位’於寫入和消除時則成為低準位，並控制著感測放大器6b之位元線側的連接與非連接。圖1 8B係表示源極線驅動電路的基本構成例之電路圖。 -42·

561617 源極線驅動電路8係由1個放電用之NMOS電晶體N1 6所構成。電晶體N1 6之汲極係連接於共通化之源極線sL(電位 • VSL) ’電晶體N1 6之源極係成為接地之狀態。形成有電晶體N16之P阱係成為接地之狀態。控制訊號xers係輸入 - 至電晶體N1 6之閘極。 - 圖1 8 A係表示阱充放電電路的構成例之電路圖。阱充分電電路9係由3個PMOS電晶體P12〜P14、4個NMOS 電晶體N18〜N21、2個反相器IN5，IN6以及高壓電路9a所構成。高壓電路9a係僅於寫入時，輸出第2極性電壓，例如-3 v ^ ，其他的動作模式（待機時，消除時和讀出時）中，高壓電路9a係停止動作，且其輸出係成.為高阻抗之狀態（Hi-Z)。電晶體P 1 2和N1 8、電晶體P1 3和N19、電晶體p 14和N20 係分別串聯連接，此類係連接於高壓電路9a之輸出端子，亦即啡電壓Vwell之供應端子和電源線之間。電晶體N2 1係連接於醉電壓Vwell的供應端子和接地線之間。於形成有電晶體N1 8，N19，N20和N21之P阱上，係作成能供應著阱電壓Vwell之構成。程式許可訊號PGM係中介2個之反相器IN5，IN6，而輸入 · 至電晶體P12。反相器IN5和IN6之連接中點係連接於電晶體 P13之閘極。電晶體p 13和N19之連接中點係連接於電晶體 N18之閘極，電晶體N19之閘極係連接於電晶體P12和N18 _ 之連接中點。電晶體P14和N20之兩閘極係互相連接，該連接中點係連接於電晶體P13和N19的連接中點。電晶體P14 和N20之連接中點係連接於電晶體N21之閘極。 -43- (39)

561617 繼之’說明記憶體週邊電路的動作。圖16c ’圖17B，和圖18C係表示有關於電路動作之各種 Λ號和電壓等之設定值之圖表。以下之說明中，係令電源電壓Vec為2.5V。說明待機時之電路狀態。在解碼裔單元（圖16 A)當中，於待機時，晶片許可訊號ce 之反相訊號XCE係因電源電壓vcc之高準位，,H”（以下，無特別表示時’高準位”H”係指電源電壓Vcc)，故反或閘n〇r1 之輸出係成為接地電位GND(低準位"L”）。控制訊號ERS因係為”L’’ ’故轉探閘極TG2係導通，且轉換閘極TG1係關閉狀態。因此，不論前置解碼訊號.如何，而電晶體N6之閘極電位係成為”L，，，電晶體N4之閘極電位係成為”H”。雖未特別表示於圖表中，但，此時控制訊號XERSM係成為”H，，，電晶體N3，N5係成為可導通之狀態。其結果，節點b係強制性地成為"L”，待機時之字組線電位係全部成為”L”，亦即非選擇之狀態。由電晶體PI，P2，Nl，N2所構成之栓鎖電路之其他之節點A係強制性地成為"H"，但，因電晶體N6 係導通狀態，故該電壓係未放電。在圖17A所示之位元線驅動電路6a當中，轉換閘極TG3之控制訊號EWH係”Ln，反相訊號，故該轉換閘極TG3關閉狀態，位元線驅動電路6a係自記憶體單元陣列側切離。感測放大器6b側之控制訊號XEW係"H"，電晶體N14係可導通之狀態，因另1個控制訊號XRD係"H”，故電晶體N10 •44- (40) 係‘通狀悲，因此，電晶體N12，N1 3係成為關閉之狀態。此時，即使啟動行閘極陣列7，而感測放大器6b亦無法驅動 ’節點C之電位VBL係成為浮動之狀態。在待機時，行閘極陣列7通常係關閉狀態。在圖18A所示之阱充放電電路9當中，因程式許可訊號 PGM係取得”L”，故電晶體p 12之閘極電位係成為，,L，，，電曰^ 體P13之閘極電位係成為”H'因此，電晶體pi2和Ni9係導通，電晶體P1 3和N1 8則關閉。此時，反相器之臨界值因係 «又定成能使由電晶體P14和N20所構成之反相器的輸出形成為高準位狀態，故電晶體N21係導通，？阱w係進行放電 ’牌電位Vwell係成為接地電位gnD。在圖18B所示之源極線驅動電路8當中，因控制訊號xers 係取得”H”，故電晶體n16係導通狀態。其結果，共通源極線電位VSL係維持於，，l，，。說明資料消除時之電路動作。圖19係表示消除時的各種訊號和供應電壓等之變化的時序圖。記憶體單元陣列内之消除動作對象的範圍係丨列的記憶體單元、記憶體區塊、記憶體單元陣列全體等任意之一項。〜在圖16A所示之解碼器單元4a當中，於消除時，因應於列位址之前置編碼訊號而反及閘NAND1之輸出，係在消除動作對象j範圍内之解碼單元成為"L”。據此而選擇相對應於該解碼早7G之單一或複數的記憶體單元列。在非選擇列之情形時，在該非選擇列的解碼單元内之反及閘NAND1之輸 -45-

561617 出係成為”Η，，。於資料之消除時，如圖19Β所示，控制訊號ERS係改變成 ’轉換閘極TG2係關閉，且轉換閘極TG1係導通。因此 ’在消除對象所選擇之列當中，由反及閘NAND 1所輸出之 ”L1’準位的訊號係施加於電晶體N6之閘極，反相訊號係施加於電晶體N4之閘極。此時之控制訊號XERSM係仍然維持 ”H(VCC)”，電晶體N3，N5係成為可導通之狀態。其結果，節點B係強制性地成為” L，，，其結果，則於已選擇之字組線 WLsel·能設定接地電位GND。在非選擇列之解碼單元當中，因反及閘NAND1之輸出係成為f’H”，故和已選擇列相反，.節點a係強制性地成為，，L，, ，栓鎖電路之其他的節點B係被電壓VH(Vee)所充電。其結果’係於非選擇之字組線Wlunsel·能設定電源電壓vcc。經過即定時間之後，如圖19D所示，控制訊號xersm之電位係由電源電壓Vce下降至接地電位Gnd，且電晶體1^3 ，N5係關閉狀態。如圖19D和圖19F所示，控制訊號xErsm、低準位之字組線驅動電壓VL、以及P阱驅動訊號WIWp之電位係緩慢地減低至-5V。電壓VL係維持原狀且中介導通狀態之電晶體]^1 而傳達至已選擇之字組線WLsei,。連動於低準位之字組線驅動電壓VL而選擇之字組線WLsel•之電位係緩慢地下降。該電位之減低係在省略圖示之負值昇壓電路中進行，但，係以未圖示之電壓檢測電路監控負值昇壓電路之輸出。當該監控由（VCC-5V)下降時，藉由未圖示之邏輯電路的控制 -46- 561617

(42) ，而將高準位之字組線驅動電壓VH之電位由電源電壓Vcc 強制性地減低至接地電位GND為止。據此，如圖1 9H所示，非選擇之字組線WLunsel.之電位即下降至接地電位GND 。此後，將連動於低準位之字組線驅動電壓VL而選擇之字組線WLsel.之電位減低至-5 V為止。據此而能設定用以消除之字組線電壓（-5V)。

又，控制訊號XERSM亦連動而下降，係由於即使P阱電位WIWP為下降，亦恒常使電晶體N3，N5關閉，以防止栓鎖電路的節點因位址訊號而放電之故。在中途降低非選擇之字組線WLunsel·的電位，係為了使非選擇之記憶體電晶體進行導通，以防止由位元線流出浪費之電流之故。N阱電位WIWN在消除動作中係保持於電源電壓Vcc。於資料之消除時，因應於圖15所示之行選擇訊號Y0〜Y3 ，而導通行選擇電晶體GO〜YG3之任意一項或全部，並選擇消除對象行之位元線。

在圖17A所示之位元線驅動電路6a當中，轉換閘極TG3之控制訊號EWH係”H(5V)n，反相訊號XEWH係”Ln。該轉換閘極TG3係導通狀態，位元線驅動電路BLD係和已選擇之位元線BLsel.相連接。控制訊號XERS係成為"L"準位。此時，雖未特別圖示，但，程式資料之輸入端子係保持為"H”準位之電壓。因此，反及閘NAND1之輸出（節點D1)係成為nH(Vcc)n，電晶體之輸出側的節點D2係成為該Vth下降之電壓（Vcc-Vth)。電晶體之閘極因係保持為電源電壓Vcc，故節點D 1係無施加高電壓 -47· (43) (43)561617

VEW 〇由電晶體P3和N7所構成之反相器的臨界值，因係設計成能將（Vcc-Vth)辨識為”H”，故該反相器之輸出（節點D3)之電位係下降，藉此而電晶體？1係轉移於導通之方向，且節點 . D2之電位係更加上昇（> vcc_vth)。據此，節點D3之電位即 . 更為下降，電晶體P1係進而轉移於導通之方向，且節點〇2 · 之電位係更為上昇。依據該反饋動作，最後，節點〇2之電位係成為高準位之位元線驅動電壓VEw，電晶體Ni係成為截止狀態。節點D3係形成接地電位GND，節點〇4係和高準 · 位之位元線驅動電壓VEW相同，成為5V。實際上，控制訊號XERS成為，，L”且即使成為消除模式，而未圖式之昇壓電路之輸出產生變化為止，亦需花費時間，故列解碼器係於確定為Vee準位之後，依據昇壓電路的輸出變化，而其輸出，亦即高準位之位元線驅動電壓VEw係由電源電壓Vcc轉移至5V。於資料之消除時，圖17A所示之感測放大器6b側之控制訊號XEW係’’L’’，且電晶體N14係可導通之狀態，但，另“固控制訊號XRD因係”Η”，故電晶體Nio係導通，因此，電晶 · 體Ν12，Ν13係關閉狀態。此時，即使啟動行閘極陣列7 , 則感測放大器6b亦無法驅動，且節點之電位vbl係成為浮動之狀態。在圖18A所示之阱充放電電路9當中，程式許可訊號pGM ^ 因係成為nL"，故和待機時相同，p阱w係維持為連接於接，· 地線之狀悲’且解電位Vwell係成為接地電位gnd。 -48- 561617 (44) 在圖18B所示之源極線驅動電路8當中，控制訊號XERS 因係’’L’’準位，故電晶體N16係關閉狀態。其結果，共通的源極線電位VSL係成為高阻抗之” Hi-Z(〇pen)，，。 ί進行以上之電壓设定時’如前述，能帶之間隧道之熱電洞注入係相對於選擇範圍之單元而實施。說明資料寫入時之電路動作。在圖16Α所示之解碼單元4a當中，於寫入時，因應於列位址之前置解碼訊號而反及閘NAND1之輸出係僅全部的解碼器單元的1個係成為”L”，並選擇相對應於該解碼單元之記憶體單元列^對應於其他之解碼單元之記憶體單元的列係形成非選擇狀態。 · ;於資料寫入時，晶片許可訊號⑶之反相訊號xce和控制訊號ERS因係改變成接地電位GND(低準位”L")，故在已選擇之列當中，反或閘N0R1之輸出係成為"H"。控制訊號删因係"L"準位，故轉換閘極TG2係導通，且轉換閘極τ〇ι係關閉狀態。因此’電晶體TG6之閘極電位係成為"H,,，電晶體N4之開極電位係成為，，L"。此時控制訊號灯汉⑽係成為 "H"’且電晶體N3，N5係成為可導通之狀態。其結果，節點A係強制性地成為"L"，栓鎖電路之其他的節點㈣強制性地成為”H’’。此時’節點Bi]係充電至栓鎖電路之高準位的驅=壓VH(5〜6V)為止，其結果，⑽之寫入字組線電壓係&又疋成已選擇之字組線WLsel. 〇在對應於非選擇的列之解瑪器單元當中，反及閉na则之輸出係成為，，H"’反或閘N〇R1之輸出係成為"L"。轉換閉 -49 - 561617

(45) 極TG1係關閉，且轉換閘極TG2係導通狀態。因此，和前述之待機時相同，栓鎖電路之節點B的電位係進行放電，且全部的非選擇之字組線WLunsel.係成為接地電位GND。於資料之寫入時，因應於圖15所示之行選擇訊號Y0〜Y3 ，而導通行選擇電晶體YGO〜YG3b之任意一項，並選擇位元線。

在圖17A所示之位元線驅動電路6a當中，轉換閘極TG3之控制訊號WIHSnH(4V)"，反相訊號XEWIHn11，故該轉換閘極TG3係導通狀態，位元線驅動電路6a係和已選擇之位元線B L s e 1.相連接。

施加於反及閘NAND2之一方之輸入的控制訊號XERS係取得nH(Vcc)n準位。此時，施加於他方之輸入的程式資料為”1”時，節點Dl，D2係成為nL(GND)n準位，節點D3係成為高準位之位元線驅動電壓VEW，’’Ln準位之電壓係由節點 D4所輸出。程式資料為"0"時，依據上述之消除時之反饋而造成之準位轉移動作，和高準位之位元線驅動電壓VEW相同地，自節點D4輸出準位（4V)之電壓。圖17A所示之感測放大器6b側的控制訊號XEW係’’L’’，另1 個控制訊號XRD係”H”，故和上述之消除時相同，感測放大器6b係未驅動，且節點C的電位VBL係成為浮動狀態。以上之結果，係因應於程式資料而於已選擇之位元線 BLsel.施加寫入汲極電壓4V或0V。於資料之寫入時，在圖18 A所示之阱充放電電路9當中，程式許可訊號PGM係成為ΠΗΠ。因此，和待機時或消除時相 -50- 561617

反，電晶體P13和N18係導通，由電晶體P14和N2〇所構成之反相器之輸入係成為"H”，放電用之電晶體係關閉狀態。其結果，進入動作狀態之高壓電路9a之輸出電壓_3V係保持原狀’並作為醉電位Vwell而供應至p醉w。貫際上，當進入於寫入動作時，程式許可訊號pGM係成為”H”，但，由高壓電路9a之輸出所供應之電壓係無法立即成為-3V。高壓電路9a之輸出電壓係緩慢地下降，經過固定時間而輸出電壓，亦即阱電位Vwell係達於最後的到達電壓之-3V 〇在圖1 8B所示之源極線驅動電路8當中，和待機時相同，電晶體N16係導通狀態，且寫入·時之共通源極線電位vsl 係固定為接地電位GND。依據如此之電壓設定，程式資料係僅於，，丨”之寫入汲極電 C為4V %，對已選擇之單元，進行如前述之依電離衝撞所產生之熱電子注入。說明資料讀出時之電路動作。在圖16A所示之解碼器單元牦當中，於資料讀出時，因應於列位址的前置解碼訊號，而反及閘NAND 1之輸出係僅1 個解碼單元成為"L"，並選擇對應於該解碼單元之記憶體單疋列。對應於其他的解碼單元之記憶體單元列，係成為非選擇狀態。晶片許可訊號CE之反相訊號XCE和控制訊號ERS因係接地電位GND(低準位” L")，故在已選擇之列當中，反或閘 N〇R1之輸出係成為’’H"。控制訊號ERS因係，，L"，故轉換閘 • 51 - 561617 極TG2係導通，且轉換閘極丁⑴係關閉狀態。因此，電晶體 TG6之閘極電位係成為”H"，電晶體则之閘極電位係成為 ”L”。此時，控制訊號xERSM係成為”H”，電晶體N3，N5 系成為可導通之狀態。其結果，節點A係強制性地成為”L” ，栓鎖電路之其他的節點B係強制性地成為”η”。節點B係充電至栓鎖電路的高準位之驅動電壓VH(電源電壓U為止。其結果，電壓Vcc之讀出字組線電壓係設定於已選擇之字組線WLsel.。

•在對應於非選擇之列之解碼單元當中，反及閘Nand丨之輸出係成為”H”，反或閘極N0R1之輸出係成為，,L,，，而且，轉換閘極TG1係關閉，轉換閘極TG2係導通狀態。因此，與刖述之待機時和寫入時相同，栓鎖電路之節點B的電位係進行放電，全部之非選擇的字組線WLunsel·係成為接地電位 GND 〇圖15所圖解之構成中，因應於行選擇訊號γ〇〜γ3，而導通行選擇電晶體YGO〜YG3之任意一項，並選擇4條中的1條位元線。如前述，於進行頁讀出時，係必須於各位元線設置感測放大器等之電路的變更。 · 在圖17Α所示之位元線驅動電路6a當中，轉換閘極το)之控制訊號EWH係"L”，反相訊號XEWH係”H”，和待機時相同’ δ亥轉換閘極TG3係關閉狀態’且位元線驅動電路bld · 係自記憶體單元陣列側切離。在圖18Α所示之醉充放電電路9當中，程式許可訊號pGM ·

因係為nL’’，故和前述之待機或消除時相同，阱電位VweU -52- 561617

(48) 係成為接地電位GND ° 在圖18B所示之源極線驅動電路8當中，電晶體N16因係導通狀態，故讀出時之共通源極線電位VSL係固定於接地電位GND 〇圖17A之感測放大器6b側之控制訊號XEW係，Ή，，，且電晶體N14係可導通之狀態。另1個控制訊號XRD因係改變成”Ln ，故電晶體P6係導通，電晶體N10係關閉狀態。

圖20A係此時之感測放大器的等值電路圖。圖20B係位元線訊號變化放大用之反相器的輸出入特性圖。在圖20A當中，由電晶體P7和Nil所構成之反相器in4，係監控資料讀出時之位元線電位，當位元線電位上昇至需要量以上時，電晶體Nl 1即轉移於導通方向，並將位元線進行放電。此外，反相器IN4係將充電用的電晶體n 1 3(圖2 1A) 轉移於關閉之方向，並抑制充電或予以停止。

令放大用反相器IN3之輸入節點為”NDSAf，，且該電位為 "VSA”。電位VSA係可利用電晶體P8之飽和區域的源極· 沒極之間的電阻值Rp和記憶體單元的電流Icell，並以下式 (1)表示之。 VSA=Vcc-Icellx Rp......(l) 因為無注入電子於記憶體單元或不夠充分而導致電流 Icell流通時，反相器IN4之輸出即上昇且將電晶體N12轉移於導通方向，節點NDSA之電位VSA亦下降。其結果，如圖 20B所示，放大用反相器IN3之輸出係上昇至電源電壓ν“。 •53- 561617

(49)

當充分注入電子於記憶體單元時，因為記憶體單元之臨界值提高且無單元電流^…流通，故節點NDSA之電位VSA 係高準位且無變化。因此，放大用反相器之輸出係取得電源電壓Vee之準位。因應於已選擇之單元的寫入狀態之電源電壓之振幅的訊號，係自放大用的反相器IN3輸出至外部之1/〇排線。在a己憶體週邊電路當中，如圖16B所示，於汲極側設置補償機能，而需要較通常之電源電壓Vcc系電晶體或邏輯電路電晶體更少而耐壓性較高之電晶體（以下，為了方便而稱為中耐壓電晶體）。此係因昇壓電路而產生較電源電壓的電壓2·5〜3·3 V更高4〜6V程度之電壓而使用之故。本實施形態之非揮發性記憶體，於資料寫入時其電荷注入效率係較習知之源極矽化物CHE注入更高，並利用依2次電離衝撞之熱電子注入。此外，以字組線驅動電路和位元線驅動電路而產生消除時所需要之閘極和汲極之間的電壓 1 0V和電位差相等之第J極性電壓和第2極性電壓。因此，可將記憶體週邊電路的電晶體之耐壓抑制於4〜6V程度。習知之非揮發性記憶體，依據情形而需要由被稱為所謂的VPP系之10數V至超過20V之高耐壓的電晶體。如此之電晶體的形成係能降低和Vcc系電晶體或邏輯電路電晶體之處理的共通性，但其所產生之昇壓電路的規模則變大，且電力消費亦龐大。關於此類諸點，則本實施形態之非揮發性記憶體係極優異。 " 然而，即使係一般的Vcc系電路亦需要4〜6程度之耐壓性 -54- (50)561617

。亦即，使用於vcc系的電路之輸出入（1/〇)段，且受到來自 ::的訊號的影響之1/0電晶體，其通常之使用電壓係即使為_壓1，普通亦依據設置若干補償等之電路圖案的技巧，設計成較其他的電晶體更高的耐壓。或纟，亦有將閘極絕緣膜厚等之處理參數改變成其他的高速邏輯電晶體之情形。而S，I/O電晶體之老化電壓係6V程度.，故多強調其在數秒間之施加而不受破壞之信賴性。此外，1/0電晶體之耐壓係較老化電壓更高。㈤

本實施形態係不論補償之有無、補償量等之電路圖案上之差異情形’而將I/O電晶體作成至少其處理係和記憶體週邊電路的具有補償之中耐壓電晶.體相同。1/0電晶體:處理係具有和其他的邏輯電晶體相同之情形，或若干差異之情形。但，無論如何，其形成記憶體週邊電路之處理和形成邏輯部之處理之至少一部份，更理想則為全

此情形係可-併採用上述之寫入方法。亦即成二:述寫入方法而得以進行lOpsec之高速寫入，當考量快閃記憶體之實用上所必需之改寫次數105次時，其累計之施加時間係lseC(實際上，依據程式資料之邏輯理論，其概率係其一半之程度），此係較I/O電晶體之老化電壓之條件更緩和之使用環境。另一方面，在消除當中，欲充分取得其界限時，可增加電路圖案上之補償量並予以對應，該情形時，其處理係能和I/O電晶體或通常之邏輯電路電晶體共通。進而欲取得界限之情形時，本實施形態係至少閘極絕緣膜形態係作成共 -55-

561617 通’並依據對沒極側的雜質分佈之輪廓賦予差異性等而處理。以下，使用圖式而說明非揮發性記憶體裝置之製造例。圖21係表示記憶體單元陣列的形成區域和記憶體週邊電路或邏輯電路區塊之形成區域的非揮發性記憶體裝置之截面圖。在圖解之構造當中，記憶體單元陣列和記憶體週邊電路或遨輯電路區塊的形成區域，均採取阱中阱（WIW)構造而予以分離。於形成有記憶體電晶體之p阱w之周圍，形成有由深達基板内部之N+雜質區域10a和達於基板表面之^^型雜負區域11所構成之N拼N Wa。相同地，在記憶體週邊電路或邏輯電路區塊的形成區域當中，亦於？阱12之周圍，形成有由深達基板内部的N+雜質區域10b和達於基板表面的N 型雜質區域13所構成之N阱NWb。在P阱12上，係中介有例如由數11111〜1〇數11111程度的熱氧化石夕所構成之閘極絕緣膜17，而形成有由摻雜多結晶矽所構成之閘極電極18。在N阱13上，係中介有相同的閘極絕緣膜17而形成有由添加具有例如相反的導電型之雜質的摻雜多結晶矽所構成之閘極電極19。 ’ 於閘極電極18兩側的P阱12表面，形成有！^型之源極·汲極雜質區域20。於閘極電極19兩側的N阱13表面，形成有p 型之源極.汲極雜質區域21。於兩閘極電極18，19和閘極絕緣膜17之積層圖案的兩側面，形成有由氧化矽系的絕緣膜所構成之矽化壁絕緣層U ^ -56 - 561617 (52) 驟羅琴於電晶體之閘極電極18，19之上，雖無特別圖解，但，因應於需要而設置之補償絕緣層，依據全面形成之層間絕緣膜而閘極電極1 8，19之周圍係以絕緣層覆蓋之。此外，形成有連接於源極·汲極雜質區域20，2 1之接點。配線層係連接於接點上’且由和記憶體電晶體的位元線等相同之鋁配線層所形成。圖22〜圖26係非揮發性記憶體裝置的製造途中之截面圖。圖27係非揮發性記憶體裝置的製造所使用之光罩的一覽表。使用Ρ型矽晶圓等之半導體基板SUB，並依據例如溝槽絕緣法’因應於需要而於半導體墓板S UB形成元件分離絕緣層ISO。元件分離絕緣層IS0之形成，係於基板上形成蝕刻光罩層’並藉由異向性钱刻法而將基板挖掘既定深度且以絕緣物填埋於溝槽内。藉由例如以抗蝕劑作為光罩之蝕刻方式而將溝槽之間的基板表面之絕緣物去除一部份之後，進行 CMP(Chemical Mechanical Polishing)處理。絕緣物之一部份的去除處理，係由於在進行CMP處理之際，其研磨夏‘依存於絕緣膜的凸部之面積，或因為在大面積的凸部易於產生凹陷（dishing)等之研磨不均一之情形，故為了修正因面積的大小之不適合情形，係於進行CMP處理之前，僅殘留凸部的緣部而在溝槽之間預先去除其突出的絕緣膜之大部份。在圖27所示之一覽表當中，第i光罩，，T]ER”係溝槽蝕刻光罩層的形成用之光罩，第2光罩” AIM”係填埋絕緣膜的一部 -57-

561617 份去除用之光罩。如圖22所示，使用第3光罩”DNW”而於半導體基板SUB上形成抗蝕劑圖案。以該抗蝕劑圖案作為光罩而進行離子注入，並形成深達其開口部下方的基板内部之矿雜質區域丨⑹ ，10b 〇於去除抗蝕劑圖案之後，進行相異的圖案和條件之抗蝕劑形成和離子注入，並進行p阱之形成。該抗蝕劑之圖案成型係使用第4光罩”pWL”。據此，記憶體電晶體用之p_w 和週邊電路與邏輯電路用之!>阱12,係同時形成於晶圓之不同的區域。於去除抗蝕劑之後，如圖23所.示，以相同之順序而進行相異之圖案和條件之抗蝕劑形成和離子注入，且進行N拼之形成。該抗蝕劑之圖案成型係使用第5光罩”NWL"。據此，記憶體電晶體用之N阱NWa係形成於p_W之周圍，週邊電路和邏輯電路用之N阱NWb係同時形成於晶圓之不同的區域。於去除抗姓劑之後，重覆進行2次相異的圖案和條件的抗钱劑形成和離子注入。藉此而分別進行記憶體電晶體和選擇電晶體的臨界值電壓之調整動作。作為記憶體電晶體的臨界值電壓調整用，係使用第6光罩”MVA"，而作為選擇電晶體的臨界值電壓調整用，則使用第7光罩”SEL-VA”。在圖24之步驟當中’依據熱氧化法而形成由氧化矽所構成之第1電介質膜BTM，並使用LP-CVD法等堆積氮化膜（主電荷蓄積膜CHS)於其上。藉由使主電荷蓄積膜chs表面 -58-

561617 熱氧化等之方法，而於主電荷蓄積膜CHS之上形成第2電介質膜TOP。於已形成之第2電介質膜TOP之上，使用第8光罩” GTET (ONO-ET)”而形成具有覆蓋記憶體電晶體區域的圖案之抗 · 姓劑。以抗钱劑作為光罩，並藉由蝕刻法而去除週邊電路：和邏輯電路側之0N0膜。於去除抗蝕劑之後，如圖25所示，將露出之基板和阱w 的表面進行數nm〜10數程度之熱氧化處理，並於週邊電路和邏輯電路形成共通之閘極絕緣膜丨7a。 · 於被記憶體電晶體之元件分離絕緣層SI〇所包挾之？畔的能動區域，使用第9光罩"BN，，而形成已圖案成型之抗蝕劑，並進行離子注入。據此而形成有例如由平行於位元線之長邊方向之線條狀之N+雜質區域所構成之副位元線SBL和副源極線SSL。依據使用第10光罩”BN2’’（N+II)"而進行之已圖案成型之杬蝕劑的形成和離子注入，而對副位元線SBL和副源極線 SSL的一部份，例如形成有位元接點之側其一半的長度，更進行雜質之追加注入。據此，即使並列連接於選擇電晶 · 體之間的記憶體電晶體數量係多達128時，亦能抑制因雜質區域的配線電阻而導致電晶體特性的變動情形。於去除抗蝕劑之後，對應於圖26之步驟，係全面性地將 · 由摻雜多結晶矽所構成之閘極導電膜進行成膜處理。使用第11光罩nlPS"而於閘極導電膜上形成已圖案成型之抗蝕 _ 劑，並進行異向性蝕刻處理，而形成字組線WL和閘極電極 -59- (55)561617

18，19。於去除抗钱劑之後，使用筮说彳之用弟12先罩Ch-stp”而形成僅體電晶體區域作成開口之h #添丨f ^ _ 重口己憶々丨p w闭u之抗蝕劑。於光罩上淺層P型雜質之雜；λ ^ ^ ^ 成θ ^雜貝之離子注入。此時，字組線慨緣層⑽係成為自我整合光罩，並於字組線WL之間的面形成有通道中止用之Ρ型雜質區域。、於去除抗蝕劑之後，使用第13光罩” HV_NLD”而形成使

邊電路和邏輯電路的NM0S側的閘極電極周圍開:之抗蝕劑，並進行離子注人。據此，如圖21所示，形成有記=體週邊電路和邏輯電路的NM0S電晶體用之N+型源極·汲極雜質區域2 0。 +相同之處理，使用第14光罩”HV_PLD”而形成pM〇s側之 P +型源極·汲極雜質區域21。

使用第15光罩”NSD”和第16光罩"PSD”，而將更高濃度之源極·汲極雜質區域分別形成於週邊電路和邏輯電路的 NMOS側和PMOS側。其中於導入高濃度的N型雜質之際，係對形成有記憶體電晶體的接點之部份，為了減低接點電阻而追加注入雜質。此後，進行使用第17光罩"1AC”之位元接點和源極接點之同時形成，使用第18光罩"1A1”之主位元線MBL和主源極線 MSL以及其他的配線之形成、覆蓋膜之成膜，使用第19光罩nPAD1’而作成電極襯片之開口’藉此而完成該非揮發性記憶體裝置。圖28係表示作為比較例而使用習知之製造方法所製作的 -60- (56)561617

邏輯電路混載型非揮發性記憶體裝置的構造之截面圖。在非揮發性記憶體裝置100當中，記憶體電晶體“丁係啡中阱構造，基本上係和本實施形態相同，但，其必須在全域對字組線WL寫入電壓Vpp或消除電壓Vp〆之用之高耐壓電晶體HT。

圖28所示之高耐壓電晶體HT，其間極絕緣獏ι〇ι之膜厚必須係20 nm以上，且閘極長度亦使用超過。由於必須使接合耐壓增大，故必須以緩和之傾斜的濃度比例而將源極.汲極雜質區域卿成至基板深處。因此，用以形成具有深度的雜質區域之加熱條件係和其他的雜質區域形成時差異極大’且和其他的電晶體之源極·汲極雜質區域之同時形成係極為困難。邏輯電路用之低耐壓.高速電晶體係和NM0S電晶體NL, 以及PMOS電晶體PLT,均分別形成於最佳滚度之味胸 104。源極.汲極雜質區域1〇5, 1〇6係進行高濃度，薄層价至極限之處理。閘極絕緣膜厚係«至3〜8 nm，閘極長肩係定標至0·25 y m程度。

在有關於本實施形態之非揮發性記憶體當中，採用高售荷注入效率之寫入方法，並使用分別具有反極性 ΐ之第1極性電壓和第2極性電壓，而施加電壓至消除時之字，·且線和及極因此，無需Ά之高耐壓電晶體，該部伤 ’即能將閘極絕緣膜厚和閘極長度施以定標。本實施形態之非揮發性記憶體裝置，與習知技術相較之下，其製造步驟係能大幅簡化。 -61 · 561617 (57) _麵賴: 於圖27所圖示之光罩一覽表的右端攔位，附記有習知的製造方法中所需要之專用光罩。作為第4個和第5個之光罩，係需要p阱i 〇3形成用之 ’’LV-PWL”和N阱104形成用之”LV-NWL”，此時亦大多必須各進行2次抗姓劑圖案之形成和離子注入。於高耐壓電晶體HT的閘極絕緣膜101之成膜後，係需要在邏輯電路區塊側將該絕緣膜去除用之第2丨個光罩"2gtet

(HV-OX-ET),此時，亦必須各追加丨次抗蝕劑圖案之形成和異向性蝕刻處理。為了提高邏輯電㈣電晶體之性能，則必須將閘極電極分成NMOS型之N型和PM0S型之·ρ型。因此，作為第15個和第16個光罩係需要用以交互地保護單側之，，ngt”和” ，此時，必須各追加2次抗蝕劑圖案之形成和離子注入。必；個別形成專用之源極·汲極雜質區域丨〇5，工％。因，此，作^第20個和第21個之光罩係需要"，，和 ’LV-PLD"，此時，必須各追加2次抗姓劑圖案之形成和離子注入。

制1上述在有關於本實施形態之非揮發性記憶體裝3 衣以方法田中，以相同的尺寸而同時形成記憶體週邊霉和邏輯電路的記憶體電晶體，據此而因其製造步驟之杂。極、冋it具有製造步驟簡單且易於提升製造良率之，. :述例中’光罩之數量係7個、抗蝕劑圖案之形成步塌步驟、離子注入步驟係6個步驟、異向性個步驟係不需要。 -62- 561617 實際計算成本的結果，經確認後，較以習知的製造方法所製造之MNOS型半導體記憶體裝置，更能減低晶片成 25%程度。圖27係耐壓為i〇V程度，且採用其界限為極大之系的電晶體時之處理-覽表。如前述，可採用耐壓為6二程度之邏輯電路的卯電晶體。該情形時，在圖27所示之圖表當中，亦不需要有關於雜質濃度的最佳化之第13光罩和第 14光罩，且可削減抗蝕刻圖案的形成和離子注入之各步驟 ’其結果’更能達成降低成本之目的。在依據上述之製造方法而形成之記憶體單元陣列當中，檢討有關於寫入狀態、消除狀態之記憶體電晶體的電流一電壓特性。其結果，來自汲極電壓1·ον之非選擇的單元之偏漏電流值，於讀出時將非選擇之字組線偏壓成-0·3v程度時，大約小至InA。此時之讀出電流因係為i # Α以上，故無產生非選擇的單元之誤讀出之情形。因此，可知在閘極長度丨〇〇之MONOS型記憶體電晶體當中，讀出時其打穿耐壓的界限係極大。此外，亦評估閘極電壓2.5V之讀出干擾特性，而確知即使經過3x 108sec以上之時間之後，亦能進行讀出。調查記憶體電晶體之資料改寫特性、及資料保持特性。其結果’可確知充分之臨界值電壓差係可維持至改寫次數1 0 0萬次為止。此外，資料保持特性係在1 χ 1 〇 5次之資料改寫之後，能滿足85°c，10年。 •63- 561617 • 依據各項之檢討，亦可確知為了抑制寫人時之沒極電壓 2·5〜3.3V之打穿情形，係必須將通道雜質濃度作為& l〇17cm·3 以上。依據上述，則可確知即使閘極長度係較130 nm更短，而：作為MONOS型非揮發性記憶體電晶體亦能獲得充分之 · 性。 · 在本實施形態當中，當注入電荷之保持區域的下方之通道形成區域的一部份之中存在著夾止點時，則能更有效地進行向前讀出，故極為理想。拳因此+二例如調整寫入時所施加之電壓值和施加時間，且對電何畜積膜GD，由汲極側之N型雜質區域（副位元線sbl) 和高濃度通道區域HR之境界，將熱電子注入至通道中央側至少20 nm以上為止即可。預先將該情形時之中性臨界值電壓，亦即將未存在有僅依存於通道摻雜之注入電荷的區域下方之臨界值電壓，設定其平均值為15V以下為佳。進仃如此之處理時，則由於注入電荷之保持區域的下方之通道形成區域係全無夾止狀態，而且中性臨界值電壓係極低，故能輕易地依據向前讀出之動作而檢測因電荷注& · 之臨界值電壓的變化。為能減低來自非選擇單元的偏漏電流，係可如圖13、圖 14,於讀出時以負電壓將非選擇之字組線進行若干偏壓處，理。或者，亦呵將源極線進行若干偏壓於正方向。例如施 _ ’ 加0V於非選擇之字組線，理想上亦可施加較〇v更大之〇·5ν - 以下的電壓，例如0.3V於全部之源極線。 -64- 561617

將寫入作成因能帶之間通道電流之熱電洞注入，亦可將消除動作作成CHE注入或因2次電離衝撞之熱電子注入。以1個LSI而實現1個系統或副系統作為目的之系統，其多數係搭載有非揮發性記憶體。該系統LSI用途之非揮發性記憶體，係被要求具備以和CMOS處理之共通性和高速性為基板之各種高性能。

本實施形態之非揮發性記憶體裝置，係能實現不需要Fg 型的浮動閘極或源極矽化物注入方式的MONOS型等所必須具備的特殊之閘極構造之高速動作。因此，能減少處理步驟數及光罩之數量，提高和CMOS處理之共通性，並作為系統LSI等之混載用途之非揮發性記憶體而具備具有高綜合性能之優點。〔第2實施形態〕圖29係有關於第2實施形態之源極分離NOR型之非揮發性半導體記憶體之等值電路圖。構成記憶體單元之記憶體電晶體Ml 1〜M33係行列狀地配置’此類電晶體之間係藉由字組線、位元線及分離型源極線而予以配線。鄰接於行（COLUMN)方向的記憶體電晶體Mil、M12和 Μ 13的各汲極係連接於位元線BL1，各源極係連接於源極線 SL1。鄰接於行方向的記憶體電晶體Μ21、Μ22和Μ23的各汲極係連接於位元線BL2，各源極係連接於源極線SL2。鄰接於行方向之記憶體電晶體Μ31、Μ32和Μ33的各汲極係連接於位元線BL3，各源極係連接於源極線SL3。 -65-

561617 鄰接於列⑺0…）方向的記憶體電晶體Mil、M2 1和M3 1的各閘極係連接於字組線WL1。鄰接於列方向之記憶體電晶體M12、M22和M32的各閘極係連接於字組線WL2。鄰接於列方向的5己憶體電晶體M13、M23和M33的各閘極係連接於字組線WL3。 ' 記憶體單元陣列全體係於圖29所圖示之單元配置和單元之間重覆連接。抑圖30係第2實施形態之使用自我整合技術之微細n〇r型早疋陣列之概略平面圖。圖31係由沿著圖3〇的八—八，線之截面側所觀測之側視圖。圖32係圖31的截面之一部份擴大圖。在Μ細NOR型單元陣列當中，如圖3丨所示，於p型半導體基板SUB或P拼的表面區域，由溝槽或L〇c〇s等形成有元件分離絕緣層ISO。元件分離絕緣層IS0係如圖3〇所示，具有延伸於行（COLUMN)方向之平行線形狀。字組線wu，WL2 ,WL3 , WL4，…係等間隔地形成，各字組線係大致分別垂直於元件分離絕緣層IS〇。和第1實施形態相同，於字組線和半導體基板SUB之間，形成有由第1電介質膜、主電荷蓄積膜、由第j電介質膜所構成之3層的積層膜（電荷蓄積膜）。閘極線之寬幅（閘極長度）係細微化至0.18/z m以下，例如〇.13以m。在位於元件分離絕緣層IS〇的間隔内之半導體基板Sub 之表面區域當中，導入有高濃度之N型雜質，並交互地形成有第1源極·汲極區域（以下，稱為源極區域）§和第2源極 /及極區域（以下，稱為汲極區域）D ^源極區域s和汲極區 -66- 561617

(62) 域D之列（ROW)方向的尺寸，係依據元件分離絕緣層IS〇之間隔而界定。源極區域S和汲極區域〇之行（COLUMN)方向之尺寸，係依據字組線WL1〜WL4之間隔而界定。源極區域 S和沒極區域D係幾乎無導入該尺寸和配置之不均勻所相關之光罩配合之誤差情形，故能極均一地形成。在圖32當中，字組線WL1〜WL4之上部和側壁係覆蓋著絕緣層。以相同的圖案而於字組線WL1，WL2，…之上部形成有補償絕緣層OF。於補償絕緣層OF、其下之閘極電極（字組線WL3或WL4) 以及由電荷蓄積膜GD所構成之積層圖案的兩側壁，形成有矽化壁絕緣層SW。在圖3 1當中，在鄰接的2條字組線之間，沿著字組線且細長之自我整合接點部SAC係開口狀態。在自我整合接點部 SAC内，係由補償絕緣層〇F和矽化壁絕緣層SW覆蓋著字組線。填埋相異的導電性材料於自我整合接點部SAC内，以使部份重疊於源極區域S或汲極區域D，據此而形成有位元接點·插栓BC和源極接點·插栓SC。位元接點·插栓BC係對汲極區域D重疊於列（ROW)方向之一方端部。源極接點· 插检SC係對源極區域S重疊於列（R〇 W)方向之他方端部。其結果，如圖30所示，相異地形成位元接點·插栓BC和源極接點·插栓SC。此係位元接點·插栓BC和位元線連接，源極接點·插栓SC和源極線連接之故。位元接點·插栓BC和源極接點·插栓SC之形成，係堆積 -67- 561617 (63) 導電材料以填埋自我整合接點部SAc全域，並於導電材料上形成蝕刻光罩用之抗蝕劑。此時，將抗蝕劑作成較自我整合接點部的寬幅更大一圈，此外，使抗蝕劑的一部份重豐於疋件分離絕緣層。將抗蝕劑作為光罩並藉由蝕刻法而去除抗姓劑周圍之導電材料。據此而同時形成有位元接點 •插栓BC和源極接點·插栓sc。以未圖示之絕緣膜填埋接點周圍之凹部。使該絕緣膜上交互地形成有接觸於位元接點·插栓BC上之位元線BL1， LB2，…和接觸於源極接點·插栓BC上之源極線乩。位元線和源極線係具有延伸於行（column)方向之平行線的形狀。 . 微細NOR型單元陣列，其相對於位元線或源極線之接點形成，係依據自我整合接點部SAC之形成和插栓BC，SC之形成而達成。因自我整合接點部SAC之形成而達成和字組線之絕緣分離。於自我整合接點部SAC之形成時，均一地形成源極區域S或汲極區域d之表面。位元接點·插栓BC 和源極接點·插栓SC之形成，係對自我整合接點部接點sac 内之源極區域S或汲極區域d之表面而實施。和各插栓之基板的接觸面，其行（COLUMN)方向之尺寸係決定於自我整合接點部SAC之形成時，且接點面積之不均現象係極小。位元接點·插栓BC或源極接點·插栓SC係易於和字組線絕緣分離。於字組線形成時，一次形成補償絕緣層〇F，此後，僅進行絕緣膜之成膜和全面蝕刻（全域蝕刻）而形成有矽化壁絕緣層SW。位元接點·插栓bc和源極接點·插栓 -68- 561617

(64) SC，位元線和源極線，係分別使同一階層之導電層圖案成型而作成。因此，配線構造係極為簡單，梦驊數亦少’且對降低製造成本之抑制上，形成優異之構造。電荷蓄積膜GD之構造和形成方法，因係能與第1只加*形態相同，故此處係省略其說明。圖1所示之記憶體週邊電路的構成係和第1實施形態相同。此外，有關於資料之寫入、消除和讀出，可採用和第1 實施形態相同之方法。依據利用電離衝撞之熱電子注入而進行寫入動作，依據注入依據能帶之間的通道電流之熱電洞而進行消除動作。資料之讀出係可實施倒退讀出方法和向前讀出方法《此外，為能更提升熱電子注入之效率，亦可和第1實施形態相同地形成p型之高濃度通道區域。在第2實施形態當中，可於資料之寫入或消除時使用fn 注入°例如，可於資料之寫入時使用電子的改良式FN注入 ’於資料消除時可使用電洞之直接通道注入。但，和第1 實施形態相同，產生第1極性電壓和第2極性電壓而作為資料寫入所需要之電壓，並分別施加。此外，和第1實施形態相同’形成第1極性電壓和第2極性電壓而作為資料消除所為要之電壓’並分別施加。產生此類寫入用的第1極性電壓和第2極性電壓，及消除用的第1極性電壓和第2極性電壓之電路，係可使用和第1實施形態類似之電路。 (第3實施形態）圖33係於鄰接的2個記憶體電晶體行共有源極線之記憶體單元陣列的等值電路圖。 -69- (65)

561617 共有位元線BL1之第1行的記憶體電晶體ΜΠ , M12, Mn ’ ’和共有位元線BL2之第2行的記憶體電晶體M21，M22 M23，···，係共有源極線SL1。相同地，共有位元線之第3行的記憶體電晶體M31，M32，mm，…，和共有位元線BL4之第4行的記憶體電晶體M41，M42，M43，係共有源極線SL2。位元線BL2和位元線BL3之間，位元線BL4和相鄰之位元線BL5(未圖示）之間，係經由絕緣層等而進行元件分離，並防止電氣性干涉。在構造上無產生鄰接的單元之間之電晶體的動作時，則不需要該元件分離。含有電荷蓄積膜GD的構造之記憶體電晶體的構造和形成方法，係和第1實施形態相同。·記憶體週邊電路之構成係和圖1所示之第1貫施形態之構成相同。此外，有關於資料之寫入、消除、讀出，可採用和第1實施形態相同之方法。依據利用電離衝撞之熱電子注入而進行資料寫入，注入依據能帶之間之通道電流之熱電洞而進行資料消除。亦可進行依第2實施形態所說明之FN通道效應之電荷注入。在圖 3 3所圖示之記憶體單元陣列當中，於資料之寫入或消除時 ’可因應於是否設定既定汲極電壓於位元線而將同一列之記憶體單元並列地寫入，因此，能進行頁單位之一次寫入動作。和第1實施形態相同，於資料之寫入和消除時，分別個別地產生第1極性電壓和第2極性電壓而作為資料寫入所需要之電壓，並分別施加。此外，和第1實施形態相同，分別個別地產生第1極性電壓和第2極性電壓而作為資料消除所需 •70· 561617

(66) 要之電壓，並分別施加。產生此類寫入用的第1極性電壓和第2極性電壓及消除用的第丨極性電壓和第2極性電壓之電路，可使用和第1實施形態相類似之電路。資料之讀出係可實施倒退讀出方法和向前讀出方法。此外，為了能更提升CHE注入之效率，亦可和第1實施形態相同地形成P型之高濃度通道區域。 (第4實施形態）圖34係省略源極線而在鄰接的記憶體電晶體行間共有位元線之VG型記憶體單元陣列之等值電路圖。位元線BL2係被第1列的記憶體電晶體μ 11，Μ12，Μ13 ，…和第2列之記憶體電晶體Μ 2 1，Μ 2 2，Μ 2 3，…所共有。位元線BL3係被第2列之記憶體電晶體Μ21，Μ22，Μ23 ，…和第3列之記憶體電晶體Μ 3 1，Μ 3 2，Μ 3 3，…所共有。位元線BL1，BL2，BL3，BL4，…係由雜質區域所形成。含有電荷蓄積膜GD之構造的記憶體電晶體的構造和形成方法，係和第1實施形態相同。記憶體週邊電路之構成係和圖1所示之苐1實施形態之構成相同。此外，有關於資料之寫入、消除、讀出’可採用和第1實施形態相同之方法。依據利用電離衝撞之CHE注入而進行資料寫入，注入依能帶之間的通道電流之熱電洞而進行資料消除。亦可進行依第2實施形態所說明之FN通道效應之電荷注入。在圖34所圖示之記憶體單元陣列當中，無法一次寫入頁單位，而通常係進行各位元之寫入。圖34所圖示之記憶體單元陣列之單元之間的連接方式’係每單元之占有面積較小且製造方 -71 - 561617

法亦簡單，此點即優於其他的方式。

和第1實施形態相同，於資料之寫入和消除時，分別個別地產生第1極性電壓和第2極性電壓而作為資料寫入所需要之電壓，並分別施加。此外，和第丨實施形態相同，分別個別地產生第1極性電壓和第2極性電壓而作為資料消除所需要之電壓，並分別施加。產生此類寫入用之第1極性電壓和第2極性電壓以及消除用之第丨極性電壓和第2極性電壓之電路，可採用和第1實施形態相類似之電路。資料之讀出係可實施倒退讀出方法、及向前讀出方法。此外，為能更提升CHE注入之效率，亦可和第丨實施形態相同地，形成P型之高濃度通道區域。 (第5實施形態）圖 35係 AMG(Alternate Metal Vertual Ground)型之記憶體單元陣列之等值電路圖。

圖35所示之記憶體單元陣列，係行列狀地配置有ηχ爪個構成各記憶體單元之記憶體電晶體。排列於列（R〇w)方向之δ己憶體電晶體的閘極係連接於字組線wl 1 , WL2，…， WLn之中之任何一條。雜質擴散層DR1，DR2，…DR5，…係延伸於行方向，並以固疋間隔重覆於列（R〇w)方向而形成。雜質擴散層 ’ DR2 ’…’ DR5，…係和圖34所圖解之VG型記憶體單元陣列相同，具有源極·汲極區域之功能，且為鄰接之2個記憶體電晶體行所共有。第奇數個雜質擴散層DR1，DR3，DR5，…係中介有選擇 -72- (68)561617

電aa體ST〇而連接於配置在其上層之位元線bli,bl2,bL3 ^擇電晶體STO係由位元線之選擇訊號blsEL所控制。位元線係由金屬層，例如鋁層所構成。第偶數個雜質擴散層DR2, DR4,…係大致形成於位元線之間的中央，且能選擇性地連接於兩側之任何的位元線之構成。第偶數個雜質擴散層DR2，DR4，…係中介有由選擇訊號SEL所控制之選擇電晶體ST1而連接於一方之位元線

BL2 ’ BL3 ’ ···。此外，第偶數個雜質擴散層DR2，DR4 , 係中；I有由選擇訊號之反相訊號SEL一所控制之選擇電晶體ST2而連接於他方之位元線bli，BL2，…。基本單位（副陣列）係由nx m個之記憶體電晶體群和3種類之選擇電晶體ST0，ST1，ST2所構成。副陣列係重覆配置而構成全體之記憶體單元陣列。

含有電荷蓄積膜GD之構造的記憶體電晶體之構造和形成方法係和第1實施形態相同。記憶體週邊電路之構成係和圖1所示之第1貫施形態之構成相同。此外，有關於資料之寫入、消除、讀出，可採用和第丨實施形態相同之方法。依據利用電離衝撞之熱電子注入而進行資料寫入，注入依能帶之間之通道電流之熱電洞而進行資料消除。亦可進行依第2實施形態所說明之FN通道效應之電荷注入。和第1實施形態相同，於資料之寫入和消除時，分別個別地產生第1極性電壓和第2極性電壓而作為資料寫入所需要之電壓，並分別施加。此外，和第丨實施形態相同，分別個別地產生第1極性電壓和第2極性電壓而作為資料消除所需 -73- (69)

561617 要之電壓，亚分別施加。產生此類寫入用之第1極性電壓和第2極性電壓以及消除用之第1極性電壓和第2極性電壓之電路，係可採用和第丨實施形態相類似之電路。資料之讀出係可★施倒退讀出方法和向前讀出方法。此外，為旎更提升熱電子注入之效率，亦可和第丨實施形態相同地形成P型之高濃度通道區域。在AMG型記憶體單元陣列當中，只能每隔所使用之記憶體單元陣列的1行而選擇記憶體單元。但是，例如將副陣列之單元行數設定成所需要之資料位元數的倍數，並於奇數行和偶數行之間切換可動作之記憶體單元行，則實質上全部之記憶體單元係能有效地使用·於資料記憶。此外，依據該可進行切換之構成而能進行和通常的VG型記憶體單元陣列不同的頁單位之動作。而且’位元線之間隔因係較為緩和，故即使記憶體電〶體進彳于細微化’而位7C線之配線間距亦難以受到記情體單元陣列面積縮小之限制。 (第6實施形態）第6實施形態係有關於將2位元的資料寫入至1個記憶體單元之方法。圖36係表示第6實施形態之資料的寫入動作和偏壓條件之圖示。在圖36當中，依據第1實施形態所記載之寫入方法，第i 位元資料係寫入至沒極側之δ己憶部1。在該狀態下，將第2 位元資料寫入至源極（副源極線SSL)側之記憶部2。該寫入 -74· 561617

(70) 動作係依據在第1實施形態所敘述之寫入方法當中，切換源極和汲極的電壓而達成。其他之偏壓條件係和第1實施形態所示者相同。在如此之往源極側的電荷注入當中，為了能更提升效率，係和汲極側相同，亦預先設置高濃度通道區*HR於源極側為佳。圖37係記憶體電晶體的通道方向之擴大截面圖。為了進行2位元寫入，係在圖1當中，關於週邊電路的源極線驅動電路SLD和位元線驅動電路bld ,雙方均變更成能施加汲極電壓Vd和接地位GND之兩者的構成。而且，控制成旎於源極線驅動電路SLD施加汲極電壓Vd時，位元線驅動電路BLD係施加接地電位GND，相反地，於源極線驅動電路SLB施加接地電位GND時，則位元線驅動電路bld 係施加汲極電壓Vd之狀態。本實施形態係具有能減低位元成本之優點。又，2位元資料之記憶係可適用於第i、第2、第4和第5實施形態。資料之消除方法係可適用第丨實施形態所敘述之方法、及其次之第7實施形態所示之方法之任意一項。資料之讀出方法係能適用第1實施形態所敘述之方法。 (第7實施形態）第7實施形態係有關於注入有熱電子的區域(記憶區域)係對電晶體尺寸而相斜性龄士、季乂大之情形’或適合於一次消除2 位元5己憶資料之消除方法。採用2次電離衝撞之宜罵入槟式，係依據僅由汲極端注入埶電洞而進行消除時，在杳 …、 ^ 在貝枓改寫特性當中，具有能增加資 -75- 561617

(71) 料改寫次數和緩慢地增大消除狀態之臨界值電壓的可能性。因此’本實施形態係不僅由汲極側，亦由源極側注入熱電洞’據此而抑制資料改寫特性之臨界值電壓變大之情形。圖38係表示第7實施形態之資料的消除動作和偏壓條件之圖示。

在該消除方法當中，不僅汲極側之副位元線SBL ,亦於源極側之副源極線SSL施加5 V。據此，依能帶之間的通道電机所產生之熱電洞HH，係由源極側和汲極側之兩方注入至主電:畜積膜CHS並蓄積。此處，令由汲極側之熱電洞的 /主二區域為消除區域丨，由源極側之熱電洞的注入區域為消除區域2時，消除區域1和消除區域2係於通道方向，至少一部份合為_體為佳。消除區域之合為—體，係產生於電洞的產生效率和注人效率為較高時，或縮短問極長度時。此外，該消除方法係可於記憶2位元的資料時，作料的一次消除方法而使用。 .，、、疋貝圖39係表示消除特性。 π之縱軸係表示臨界值電壓

，，一 & ^，丨六干μ'丁、衣不消除時電壓V。的Γ極電壓％係固定為-5V，汲極電壓Vd和源極電堡VS均固定為5Ve將該曲線圖和^

Vwell = -3.5V之曲娩从L 土电全 ^ Λ w 較時，即可判定由源極和㈣的兩 /…電洞之消除方法係能提升消除速度。圖12之曲@ 圖當中’為能取得3V的臨界值電輕化，·時間传= 1〇0麗。，但，圖39之曲線圖當中，為能取得3V的臨界信電壓變化，其消降拄& 竹的界值示夺間係大約10 msec，顯現消除時間已縮 -76-

561617 短1位數之改善情形。如此’本貫施形態係藉由來自源極和沒極兩方的消除動作而k升消除速度’此外，亦具有即使進行重覆改寫而消除狀態之臨界值電壓亦難以產生變化之優點。在上述之第1〜第7實施形態當中，亦具有如下述之各種變形例。 (變形例）在上述之第1〜第7實施形態當中，有關於記憶體電晶體構造’亦具有各種變形之可能。以下，說明此類之變形例。記憶體電晶體係非必需形成於半導體基板。本發明之，，通道形成區域係界定於表面區域之半導體基板，，係除了基板容積之外，亦含有如第1實施形態之阱。SOI型基板構造之 If形日^ ,係於基板上形成有絕緣膜，且於絕緣膜上形成有 SOI半導體層。可將該情形時之S0I半導體層作為本發明的 π通道形成區域係界定於表面區域之半導體基板，，而使用。圖40係表示記憶體電晶體構造之第1變形例的截面圖。該圖係和圖5相同方向的截面圖。在圖40所圖示之記憶體電晶體當中，在由Ν型雜質區域所構成之副位元線SBL和副源極線SSL的内側端（亦可僅於副位元線SBL側），具有更低濃度型低濃度雜質區域lDD 。高濃度通道區域HR，係例如連接於副位元線SB]L側之低濃度雜質區域LDD的通道中央側端而形成。低濃度雜質區域LDD之形成，係例如在圖3所示之記憶體單元陣列當中，可經由以平行線形狀而將副位元線SBL和 -77· 561617

(73) 副源極線SSL形成於阱内之過程而、狂向形成。亦即，將平行線形狀之光罩層形成於解上，並於今朵置爲田、，、°豕尤罩層周圍之阱表面，首先將低濃度之N型雜質進行雜早、、t 、貝运仃離子左入而形成低濃度雜質區域LDD。繼之，在光罩層的寬幅方向之以固側面，形成矽化壁形狀之空間層，並於該空間層周圍的醉表面，將更高濃度之N型雜質進行離子注人而形成副位元線肌和副源極線SSL。高濃度通道區域HR，係於光罩層的形成正後或低濃度雜 φ 質區域LDD形成時之離子注入後，依據傾斜離子注入法而將P型雜質導入至光罩層的一方端部下方而形成。本貫施形悲係無須具有高濃度·通道區域HR。但，形成高濃度通道區域HR之情形時，較無具備該區域的元件構造，其電子之注入效率係更高。形成咼濃度通道區域HR和低濃度雜質區域1^1)〇的兩方之情形時，則更理想。該情形時，對於游動於通道之載體 (電子），因低濃度雜質區域LDD為具備有低電阻區域之功月匕，故鄰接之南》辰度通道區域η R之相對性的電阻比係變高 ’而在高濃度通道區域HR即易於產生更大的電壓下降。因此，在高濃度通道區域HR中，通道方向之電場之急劇性係更為k南。該部份之電子注入效率係變高。因此，更能進行南速寫入之動作。、亦可使用在έ己憶體電晶體的電荷蓄積機構所進行之離散化之導電體。此處係說明作為該電荷蓄積機構，其所使用 - 填埋於閘極電介質膜中，且具有例如1 〇 nm以下的粒徑之多 -78- (74)561617

數互相絕緣之導電體（以下電晶體。孝冉為小粒徑導電體）之記憶體小粒徑導電體之記圖41係表示作為電荷蓄積機構之使用憶體電晶體的構造之截面圖。在圖41所圖示之記恃辦雷曰雜a 雷人” I中，閘極電介質膜GD係由第1電"貝膜BTM、形成於並上方 M ^ ^ f , 之作為電荷蓄積機構之離散化的小粒徑導電體MC、以芬费_，乂及覆盍小粒徑導電體MC之第2電介質膜DF所構成。

其他之構成，亦即P^W、通道形成區域CH、（高濃度通運區域HR)、第2源極.沒極區域（副位元線）SBL、第⑽極 .没極區域（副源極線）S S L、以及閘極電極（字組線w l )係和圖5相同。小粒徑導電體MC ,係由例如細微之非晶質SixGe^(〇g χ $ 1)或多結晶SixGeNX(〇$ 1)等之導電體所構成。小粒徑導電體MC之尺寸（直徑），理想上係1〇 nm以下，例如4 〇程度。各個小粒徑導電體之間係以第2電介質膜d f作空間性的隔開例如4 nm程度的間隔而予以分離。本例之第1電介質膜BTM，係能因應於使用用途而在由 2.6 nm至5.0 nm為止之範圍内作適當選擇。此處係作成4〇 nm 程度之膜厚。說明有關於圖41所圖示之記憶體電晶體的製造方法。於形成P阱W，副位元線SBL，副源極線SSL(以及高濃度通道區域HR)之後，依據和第1實施形態所敘述之相同的方法，使第1電介質膜BTM成膜。 -79- 561617 例如，將於使用LP-CVD法之SixGei_x成膜的初期過程中所產生之SixGe|_x的小粒徑導電體河(：係將矽烷（^^。或_ 氯矽烷（DCS)和鍺烷（GeH4)和氫氣作為原料氣體而使4/，: 在500°C〜900°C程度的成膜溫度中形成。小粒徑導電體：之密度和大小，可藉由調整錢或二氣料和氫氣的分$ ；或流量比而予以控制。氫氣分壓較大者係能提高以小粒徑導電體MC為基本之核心的密度。或者，將非化學量的組成的SiO,之矽烷或二氯矽烷和一氧化二氮（N2〇)作為原料氣體’且在5GG°C〜8GG°C程度的成膜溫度中形成，此後，於9⑼。c 〜ll〇〇°C之高溫中進行退火處理，Si〇2和小粒徑導電體相係分離，並形成有填埋於Si〇2之小粒徑導電體^1(：的集合體。將第2電介質膜DF依據LP-C VD法而成膜例如7 度，俾能填埋小粒徑導電體MC。該LP-CVD法中，令原料^體為二氣矽烷（DCS)和一氧化二氮（N2〇)之混合氣體，基板溫度為例如700°C。此時，小粒徑導電體％〇係填埋於電介質膜DF。貝此後，使構成字組線WL之導電膜成膜，且經由將該導電膜一次圖案成型之步驟而完成該記憶體電晶體。 · 如此所形成之小粒徑導電體M c，係具有作為於平面方向離政化之載體摻雜的功能。各個小粒徑導電體係能保持數個之注入電子。又，亦可使小粒徑導電體Mc更小而保持，單一電子。 ^、記憶體電晶體之閘極電介質膜GD的構造，係不限定於實 ·, 施形態中主要說明之M0N0S型所使用之3層電介質膜和上 -80 - 561617

，小^導電體型。閘極電介質膜所擔任之要項，係使電何摻雜等之電荷蓄積機構離散化，並可採用達成該要項2 各種的其他的構成。、 1如+如所謂型等，亦可為由二氧化矽等所構成：〇第1包’丨貝膜，和由形成於其上之氮化矽等所構成之具有 : 電荷保持能力之膜CHS之2層構成。 &此外，由氧化鋁A12〇3、氧化鈕丁^〇5、氧化鍅等之金屬氧匕物等所構成之電介質膜亦含有多數的摻雜，此為習知技術，在和MONOS型或MNOS型相同形態之膜構造當中，可採用具有電荷保持能力之主電荷蓄積膜CHS。此外，作為主電荷蓄積膜CHS之材料，列舉其他之金屬乳化物時，亦可採用由鈦、鈷、鑭之氧化物所構成之膜，或由叙、鈦、锆、飴、鑭之矽酸鹽所構成之膜。作為主電荷蓄積膜CHS之材料而選擇氧化鋁（八丨2〇3)時 ’係使用例如將氧化鋁（A1C13)和二氧化碳（c〇2)和氫氣 (Hz)作為氣體的原料之cvd法，或醇酸（A1(C2H50) 3， A1(C3H70)3，之熱分解。籲作為主電荷蓄積膜CHS之材料而選擇氧化鈕（Ta205)時，係使用例如以氣化鈕（TaCl5)和二氧化碳（C02)和氫氣（H2) 為氣體的原料之CVD法，或TaCl2 (〇C2H5) 2C5H702、或 Ta(OC2H5) 5之熱分解。作為主電荷蓄積膜CHS之材料而選擇氧化鍅（ZrOx)時，係 ·- 使用在氧氣環境氣息中將錯進行濺鍍之方法。相同地，第1電介質膜BTM和第2電介質膜TOP係不限定 -81 - (77) (77)%1617 發明說明續1 :二氧切、氮切、氧化氮切，亦可擇自例如氧化铭 Al2〇3、氧化叙Ta2〇5、氧化錯吨之其中之任意的材料。又，有關於此類金屬氧化物之形成方法係如上述。而且，第1電介質膜BTM和第2電介質膜丁〇p，豆作 :…氧化膜，可採用由鈦、㉟、鋼之氧化物所構成： :’或者’亦可採用由组m鋼之成之膜。再 μ根據本發明非揮發性半導體記憶裝置之熱電子之產生咬 :提高，可降低為獲得所期望之電荷注入效率而有必要二依據有關⑨本發明之非揮發性半導體記憶體裝置之製造方法，則記憶體週邊電路和邏輯電路之處理共通性係=高 ’亦能降低成本。因此’可提供廉價之邏輯電路混載型：非揮發性記憶體裝置。〔產業上之利用可能性〕本發明之非揮發性半導體裝置係可作為各種電子裝置之記憶體而使用。〔元件符號之說明〕鲁 1 ···記憶體單元陣列 2心··行緩衝器、2b…列緩衝器 3a·••前置列解碼器 4 ·主列解碼器、4 a…解碼器單元 5···行解碼器 \ 6a···位元線驅動電路、化…感測放大器、6···輸出入電路 -82 - 561617 (78) 7···行閘極陣列 8···源極線驅動電路 9···阱充放電電路、9a···昇壓電路 10a，10b…N+雜質區域 11…N型雜質區域 12…P阱 13…N阱

17a，17···閘極絕緣膜 1 8，1 9…閘極電極 20，21···源極·汲極雜質區域 22…矽化壁絕緣層 BC，SC···接點·插栓 BL1等…位元線 BLD···位元線驅動電路 BTM···第1電介質膜 CH…通道形成區域

CHS···主電荷蓄積膜 DF···第2電介質膜 DR1等…雜質擴散層 GD…電荷蓄積膜 HR···高濃度通道區域 I/O…輸出入電路 ISO…元件分離絕緣層 LDD…低濃度雜質區域 -83· 561617 (79)

Mil等…記憶體電晶體 MBL1等…主位元線 MC…小粒徑導電體 MSL1等…主源極線 MT…記憶體電晶體 N1等·_·Ν通道型電晶體 NAND1等…反及閘

N0R1等…反或閘 NWa，NWb"-N阱 P1等…P通道型電晶體

Rp"_p型電晶體之源極·汲極間電阻值 S11等…選擇電晶體 SA…感測放大器 SAC···自我整合接點部 SBL1等…副位元線 SG11等…選擇閘極線

SL1等…源極線 SLD…源極線驅動電路 SSL1···副源極線 SUB···半導體基板 TG1等…轉換閘極 TOP···第2電介質膜 W…P阱 WL1等…字組線 -84- 561617 (80) YG0等…行選擇電晶體 YL···行選擇線

-85-

Claims

561617 拾、申請專利範圍一種非揮發性半導體記憶體裝置，其特徵在於·· 具有：記憶體電晶體（M)，以及、 5己憶體週邊電路（2a〜9)，JL传和制‘、+、八係控制則述記憶體電晶體 (M)的動作；前述記憶體電晶體（M)具有：第1導電型之半導體基板，w)

第1導電型之通道形成區域（CH)，其係界定於前述半導體基板（SUB，W)的表面區域，第1源極.沒極區域（S，SSL)，其係形成於前述半導體基板（SUB，W)的表面區域之前述通道形成區域㈣的-方之侧，且電氣性連接於前述記憶體週邊電路 (2a〜9)，第2源極.沒極區域（D，SBL)，其係形成於前述半導體基板（SUB，W)的表面區域之前述通道形成區域（ch)

的他方之側，且電氣性連接於前述記憶體週邊電路 (2a〜9)，電荷蓄積膜（GD)，其係至少形成於前述通道形成區域 (CH)上並具有電荷蓄積能力，及閘極電極（WL)，其係形成於前述電荷蓄積膜（gd)上，且電氣性連接於前述記憶體週邊電路（2a〜9); 刖述d憶體週邊電路（2a〜9)，係於資料之寫入時，產生第1電壓（Vd)和第2電壓（Vg-Vwell)，並以前述第i源極 •汲極區域（S，SSL)之電位為基準而將產生之前述第} 561617 電壓（vd)施加於前述第2源極·汲極區域（D，sbl),且將產生之前述第2電壓（Vg-Vwell)施加於前述閘極電極 (WL),在前述第2源極·汲極區域（D，sbl)側，依電離衝撞而產生熱電子（HE)，並由前述第2源極.汲極區域 (D，SBL)側將產生之前述熱電子（HE)注入至前述電荷蓄積膜（GD)。 2·如申請專利範圍第1項之非揮發性半導體記憶體裝置，其中前述通道形成區域（CH)，係至少於前述第2源極·汲極區域（D，SBL)側的端部具有較前述通道形成區域（CH) 之其他區域更高濃度之第1導電型高濃度通道區域（hr)。 3·如申請專利範圍第1項之非揮發性半導體記憶體裝置，其中月il述半導體基板（SUB，W)係電氣性連接於前述記憶體週邊電路（2a〜9), 月'J述έ己憶體週邊電路（2a〜9)係於資料之寫入時之前述熱電子（HE)之注入時，產生將形成於前述半導體基板 (SUB ’ W)和前述第2源極·汲極區域（D，SBL)之間的PN 接合，予以產生反偏壓之電壓（V wen),且將產生之前述電壓（Vwell)施加於前述半導體基板（sub，w)。 4.如申請專利範圍第1項之非揮發性半導體記憶體裝置，其中前述半導體基板（SUB，W)係電氣性連接於前述記憶體週邊電路（2a〜9)，

兩述u己憶體週邊電路（2a〜9)係於資料之寫入時，產生互相之电位差和前述第2電壓（Vg-V well)相等之第1極性電壓（Vg)與第2極性電壓（Vwell)，且將產生之前述第1 極性電壓（vg)施加於前述閘極電極（WL)，將產生之前述第2極性電壓（Vwell)施加於前述半導體基板（sub , w)。如申請專利範圍第4項之非揮發性半導體記憶體裝置，其中具有··記憶體區塊，以及邏輯電路區塊；前述記憶體區塊係具備：記憶體單元陣列（1)，其係.配置複數個含有前述記憶體電晶體（M)的記憶體單元而形成，以及前述記憶體週邊電路（2a〜9); 月il述記憶體週邊電路（2a〜9)内之電晶體的最厚閘極絕緣膜之膜厚’係設定成和前述邏輯電路區塊内的輸出入電晶體的閘極絕緣膜的膜厚相同；刖述記憶體週邊電路（2a〜9)於資料之寫入時所產生之前述第1極性電壓的絕對值和前述第2極性電壓 (Vwell)之絕對值，係分別設定為前述輸出入電晶體之耐壓及/或老化電壓之絕對值以下。如申請專利範圍第1項之非揮發性半導體記憶體裝置，其中前述記憶體週邊電路（2a〜9)係於將和前述資料相異之位元的資料寫入至相同的前述記憶體電晶體（M)時，

以前述第2源極·汲極區域（d , SBL)之電位為基準，將產生之別述第1電壓（Vd)施加於前述第2源極·；;及極區域 (D ’ SBL) ’將產生之第2電壓（Vg-Vwell)施加於前述閘極電極（WL)，且在前述第i源極·汲極區域（s，SSL)側，依電離衝撞而產生熱電子（HE)，並由前述第i源極· 汲極區域（S，SSL)側，將產生之前述熱電子（HE)注入至前述電荷蓄積膜（GD)。如申請專利範圍第1項之非揮發性半導體記憶體裝置，其中前述記憶體週邊電路（2a〜9)係於資料之消除時，產生第3電壓（Vd-Vg)，並將產生之前述第3電壓（Vd-Vg)施加於前述第2源極·汲極區域（D，SBL)和前述閘極電極（WL) 之間，在前述第2源極·汲極區域（d，SBL)側產生熱電洞（HH)，並將產生之前述熱電洞（HH)注入至前述電荷蓄積膜（GD)之前述熱電子（HE)之注入區域。如申請專利範圍第7項之非揮發性半導體記憶體裝置，其中前述記憶體週邊電路（2a〜9)係於前述熱電洞（HH)之注入時，產生互相之電位差和前述第3電壓（v扣Vg)相等之第1極性電壓（Vd)與第2極性電壓（Vg)，並將產生之前述第1極性電壓（Vd)施加於前述第2源極·汲極區域， SBL) ’將產生之前述第2極性電壓（Vg)施加於前述閘極電極（WL)。如申請專利範圍第8項之非揮發性半導體記憶體裝置，月;1述第1極性電壓（Vg)和前述通道形成區域（CH)之電位的電位差，係具有較前述第2源極·汲極區域（D , SBL) 之接合耐壓更低之值。如申請專利範圍第8項之非揮發性半導體記憶體裝置，其中具有：記憶體區塊，以及邏輯電路區塊；前述記憶體區塊具備： 5己憶體單元陣列（1 )，其係配置複數個含有前述記憶體電晶體（M)的記憶體單元而.形成，以及前述記憶體週邊電路（2a〜9); 前述記憶體週邊電路（2a〜9)之電晶體的最厚閘極絕緣膜的膜厚，係設定成和前述邏輯電路區塊内之輸出入電晶體的閘極之閘極絕緣膜的膜厚相同；刖述圯憶體週邊電路（2a〜9)於資料之消除時所產生之刖述第1極性電壓（Vd)的絕對值和前述第2極性電壓 (Vg)的絶對值，係分別設定為前述輸出入電晶體的耐壓及/或鉗入電壓的絕對值以下。如申請專利範圍第7項之非揮發性半導體記憶體裝置，其中月述5己憶體週邊電路（2a〜9)係於資料之前述消除時，將產生之前述第3電壓（Vd-Vg)同時施加於前述第1源極·汲極區域（S , SSL)和前述閘極電極（WL)之間，以及 561617

前述第2源極·汲極區域（D，SBL)和前述閘極電壓（WL) 之間，在前述第1源極·汲極區域，SSL)側和前述第2 源極·汲極區域（D，SBL)側產生熱電洞（HH)，並由兩側將已產生之前述熱電洞（HH)注入至前述電荷蓄積膜 (GD)的前述熱電子（he)的注入區域。 12. 如申請專利範圍第1項之非揮發性半導體記憶體裝置，其中，前述記憶體週邊電路（2 a〜9)，係於資料之讀出時產生第4電壓和第5電壓，且以前述第丨源極·汲極區域（s， SSL)的電位為基準，將產生之前述第4電壓施加於前述第2源極·汲極區域（d，SBL).，且將產生之前述第5電壓施加於前述閘極電極（WL)，因應於注入至前述電荷蓄積膜（GD)的前述熱電子（he)之有無或電荷量而讀出在前述第1源極·汲極區域（S，SSL)或前述第2源極·汲極區域（D，SBL)所顯現之電位變化。 13. 如申請專利範圍第12項之非揮發性半導體記憶體裝置，其中具有於前述電荷蓄積膜（GD)内經離散化之電荷蓄積機構，前述記憶體週邊電路（2a〜9)係於資料之寫入時，控制前述第i電壓（Vd)和前述第2電壓（Vg-Vwell)之各電壓值，並界定經注入前述熱電子 (HE)之電荷注入區域的前述電荷蓄積膜（GD)内之範圍，於資料之讀出時，因應於注入至前述電荷注入區域的

前述熱電子（HE)之有無或電荷量而於前述通道形成區域（CH)形成有通道時，係控制前述第*電壓和前述第5電壓之各電壓值，以使該通道之夾止點在前述通道形成區域（CH)内，能存在位於前述電荷注入區域的下方之通道方向的途中，並因應於前述熱電子（HE)的有無或電荷量而讀出前述第1源極·汲極區域（S，SSL)或前述第2源極 •及極區域（D，SBL)所顯現之電位變化。一種非揮發性半導體記憶體裝置，其特徵在於·· 具有：記憶體電晶體（M)，以及記憶體週邊電路（2a〜9)，其係控制前述記憶體電晶體 (M)之動作；前述記憶體電晶體（M)具有：第1導電型之半導體基板（SIJB , w); 第1導電型之通道形成區域，其係界定於前述半導體基板（SUB，W)的表面區域，第1源極·汲極區域（S，SSL),其係形成於前述半導祖基板（SUB，W)的表面區域之前述通道形成區域（CH) 的方之側，且電氣性連接於前述記憶體週邊電路 (2a〜9)，第2源極·汲極區域⑴，SBL)，其係形成於前述半導體基板（SUB ’ W)的表面區域之前述通道形成區域（cH) 的他方之側’且電氣性連接於前述記憶體週邊電路 (2a〜9)，電荷结積膜（GD)，其係形成於至少前述通道形成區域

(CH)之上’且具有電荷蓄積能力；以及閘極電極（WL),其係形成於前述電荷蓄積膜（gd)之上，且電氣性連接於前述記憶體週邊電路（2卜9); 前述通道形成區域（CH)係於至少前述第2源極·汲極區域（D，SBL)側的端部，具有較前述通道之其他區域更高濃度之第丨導電型之高滚度通：(區： (HR); 前述記憶體週邊電路（2a〜9)係於資料之寫入時產生第1電壓（Vd)和第2電壓（Vg-Vwell),並以前述第丨源極· 汲極區域（S , SSL)之電位為基準，將產生之前述第1電壓（Vd)施加於前述第2源極·汲極區域（D，SBL),且將產生之前述第2電壓（Vg-Vwell)施加於前述閘極電極 (WL),將通道方向的電場集中於前述高濃度通道區域 (HR)，並於前述第2源極·汲極區域（D , SBL)側產生熱電子（HE)，且將產生之前述熱電子（HE)由前述第2源極 /及極區域（D，SBL)側注入至前述電荷蓄積膜（gd)。如申請專利範圍第14項之非揮發性半導體記憶體裝置，其中前述半導體基板（SUB，W)係電氣性連接於前述記憶體週邊電路（2a〜9)，前述記憶體週邊電路（2a〜9)係於資料之寫入時的前述熱電子（HE)之注入時，產生將形成於前述半導體基板 (SUB，W)和前述第2源極·汲極區域（D，SBL)之間的pn 接合，予以反偏壓之電壓（Vwell)，並將產生之前述電壓 561617 (Vwell)施加於前述半導體基板（31；]5，W)。 16. 如申請專利範圍第14項之非揮發性半導體記憶體裝置，其中前述半導體基板（SUB，W)係電氣性連接於前述記憶體週邊電路（2a〜9); 前述記憶體週邊電路（2a〜9)係於資料之寫入時，產生互相的電位差和前述第2電壓（Vg-Vwell)相等之第1極性電壓（Vg)與第2極性電壓（Vwell)，並將產生之前述第1 極性電壓（Vg)施加於前述閘極電極（WL)，且將產生之前述第2極性電壓（Vwell)施加於前述半導體基板（SuB，w)。 17. 如申請專利範圍第16項之非.揮發性半導體記憶體裝置，其中具有：記憶體區塊，以及邏輯電路區塊；前述記憶體區塊具備：記憶體單元陣列（1 )，其係配置複數個含有前述記憶體電晶體（M)的記憶體單元而形成，以及前述記憶體週邊電路（2a〜9); 前述記憶體週邊電路（2a〜9)内之電晶體的最厚閘極絕緣膜之膜厚，係設定成和前述邏輯電路區塊内之輸出入電晶體的閘極絕緣膜的膜厚相同，前述記憶體週邊電路（2a〜9)於資料之寫入時所產生之前述第1極性電壓（Vg)的絕對值，以及前述第2極性電壓（V w e 11)的絕對值’係分別設定為前述輸出入電晶體之 561617 耐壓及/或钳入電磨的絕對值以下。 18. 如申請專利範圍第14項之非揮發性半導體記憶體裝置，其中前述記憶體週邊電路（2a〜9)係於資料之消除時產生第3電壓（Vd-Vg)，並將產生之前述第3電壓（Vd-Vg)施加於前述第2源極·沒極區域（D，SBL)和前述閘極電極（wl) 之間，且於前述第2源極·汲極區域（D , SBL)側，產生熱電洞（HH)，並將產生之前述熱電洞（HH)注入至前述電荷蓄積膜（GD)之前述熱電子（HE)的注入區域。 19. 如申凊專利範圍第1 8項之非揮發性半導體記憶體裝置，其中月’i述記憶體週邊電路（2a〜9)係於資料消除之前述熱電洞（HH)之注入時，分別產生互相的電位差和前述第3 電壓（Vd-Vg)相等之第1極性電壓（Vd)與第2極性電壓 (Vg),並將產生之前述第！極性電壓（Vd)施加於前述第2 源極·汲極區域（D，SBL),且將產生之前述第2極性電壓（Vg)施加於前述閘極電極（wl)。 20. 如申請專利範圍第19項之非揮發性半導體記憶體裝置，其中前述第1極性電壓（Vd)，其和前述通道形成區域（CH) 之電位的電位差，係具有較前述第2源極汲極區域（D ，SBL)之接合耐壓更低之值。如申請專利範圍第19項之非揮發性半導體記憶體裝置，其中 -10· 21.

561617 具有：記憶體區塊，以及邏輯電路區塊；前述記憶體區塊具備：記憶體單元陣列（1)，其係配置複數個含有前述記憶體電晶體（M)的記憶體單元而形成，以及前述記憶體週邊電路（2a〜9); 月！I述記憶體週邊電路（2a〜9)内之電晶體的最厚閘極絕緣膜之膜厚，係設定成和前述邏輯電路區塊内之輸出入電晶體的閘極絕緣膜的膜厚相同；刖述έ己憶體週邊電路（2a〜9)於資料消除時所產生之則述第1極性電壓（Vd)的絕對.值和前述第2極性電壓（Vg) 的絕對值’係分別設定為前述輸出入電晶體之耐壓及/ 或鉗入電壓的絕對值以下。 22·如申請專利範圍第14項之非揮發性半導體記憶體裝置，其中前述第1和第2源極.汲極區域（D，SBL)之至少一方係連接於前述高濃度通道區域（HR)，且具有較該源極· 汲極區域的其他區域更低濃度之第2導電型之低濃度雜質區域（LDD)。 23. —種非揮發性半導體記憶體裝置，其特徵在於：具有· δ己憶體電晶體（M)，以及記憶體週邊電路（2a〜9)，其係控制前述記憶體電晶體 (M)之動作；前述記憶體電晶體（M)具有：

561617 第1導電型之半導體基板（SUB , w)，第1導電型之通道形成區域（CH),其係界定於前述導體基板（SUB，W)的表面區域，第1源極·汲極區域（s S , SSL)，其係形成於前述半導體基板(SUB，W)的表面區域之前述通道形成區域 (CH)的方之側，且電氣性連接於前述記憶體週邊電路 (2a〜9);及第2源極·汲極區域（D，SBL),其係形成於前述半導體基板（SUB，W)的表面區域之前述通道形成區域（ch) 的他方之側，且電氣性連接於前述記憶體週邊電路 (2a〜9)，電荷蓄積膜（GD)，其係至少形成於前述通道形成區域 (CH)之上’並具有電荷蓄積能力；以及閘極電極（WL)，其係形成於前述電荷蓄積膜（GD)之上，且電氣性連接於前述記憶體週邊電路（2a〜9); 前述記憶體週邊電路（2a〜9)係於資料之寫入時，產生第1電壓（Vd)，並以前述第！源極·汲極區域（s，SSL)之電位為基準，將產生之前述第i電壓（Vd)施加於前述第2 源極·沒極區域（D，SBL)，且產生互相之電位成為第2 電壓（Vg-Vwell)之第1極性電壓（Vg)與第2極性電壓 (Vwell) ’將產生之前述第1極性電壓（Vg)施加於前述閘極電極（WL)，將產生之前述第2極性電壓（Vwell)施加於前述半導體基板（SUB，W)，並將熱電子（HE)注入至前述電荷蓄積膜（GD)。 -12- 561617 親麵興隨· .如申α專利範圍第23項之非揮發性半導體記憶體裝置，其中具有：記憶體區塊，以及邏輯電路區塊；前述記憶體區塊具備：記憶體單元陣列（1)，其係配置複數個含有前述記憶體電晶體（Μ)的記憶體單元而形成，以及前述記憶體週邊電路（2a〜9), 前述記憶體週邊電路（2a〜9)内之電晶體的最厚閘極絶緣膜之膜厚，係設定成和前述邏輯電路區塊内之輸出入電晶體的閘極絕緣膜的膜厚相同；觔述5己憶體週邊電路（2a〜9)於資料之消除時所產生之前述第1極性電壓（Vd)的絕對值和前述第2極性電壓 (Vg)的絕對值，係分別設定為前述輸出入電晶體之耐壓及/或老化電壓的絕對值以下。 25·如申請專利範圍第23項之非揮發性半導體記憶體裝置，其中前述記憶體週邊電路（2a〜9)係於資料之消除時，產生第3電壓（Vd-Vg)，並將產生之前述第3電壓（vd-vg)施加於前述第2源極·汲極區域（D，SBL)和前述閘極電極（WL) 之間，在前述第2源極·汲極區域（D，SBL)側，產生熱電洞（HH)，並將產生之前述熱電洞（HH)注入至前述電荷蓄積膜（GD)之前述熱電子（HE)的注入區域。 26·如申請專利範圍第25項之非揮發性半導體記憶體裝置 -13- 561617 申諳專利麵臟 *:ΜΛ·；.·Λι J ，其中前述記憶體週邊電路（2a〜9)係於前述熱電洞（HH)之注入時，產生互相的電位差和前述第3電壓（Vd_Vg)相等之第1極性電壓（Vd)與第2極性電壓（Vg)，並將產生之觔述第1極性電壓（Vd)施加於前述第2源極·沒極區域（D ’ SBL)，且將產生之該第2極性電壓（Vg)施加於前述閘極電極（WL)。 27. 如申請專利範圍第26項之非揮發性半導體記憶體裝置，其中前述第1極性電壓（Vd)和前述通道形成區域（CH)之電位的電位差，係具有較前述第.2源極·汲極區域（D , SBL) 之接合耐壓更低之值。 28. 如申請專利範圍第26項之非揮發性半導體記憶體裝置，其中具有：記憶體區塊，以及邏輯電路區塊；前述記憶體區塊具備： έ己憶體單元陣列（1 )，其係配置複數個含有前述記憶體電晶體（Μ)的記憶體單元而形成，以及前述記憶體週邊電路（2a〜9); 刚述记憶體週邊電路（2a〜9)之電晶體的最厚閘極絕緣膜之膜厚，係設定成和前述邏輯電路區塊内之輸出入電晶體的閘極絕緣膜之膜厚相同；則述έ己憶體週邊電路（2a〜9)於資料之消除時所產生 -14- 561617

之前述第i極性電壓（vd)的絕 (Vg)的絕對值，係分別設定為及/或艇入電壓的絕對值以下。 29. 對值和前述第2極性電壓前述輸出入電晶體之耐壓種非揮發性半導體記㈣裝置，其特徵在於具有：記憶體電晶體（M)，以及記憶體週邊電路（2a〜9)，其係控制前述記憶體電晶體 (M)之動作；

前述記憶體電晶體（M)具有：第1導電型之半導體基板（SUB，W)，第IV電型之通道形成區域（CH),其係界定於前述半導體基板（SUB，W)的表面區域，第1源極·汲極區域（s , SSL)，其係形成於前述半導體基板（SUB，W)的表面區域之前述通道形成區域（CH) 的方之側’且電氣拄連接於前述記憶體週邊電路 (2a〜9)，第2源極·汲極區域（D，SBL)，其係形成於前述半導

體基板（SUB，W)的表面區域之前述通道形成區域（CH) 的他方之側，且電氣性連接於前述記憶體週邊電路 (2a〜9)，電荷蓄積膜（GD)，其係至少形成於前述通道形成區域 (CH)之上，且具有電荷蓄積能力，以及閘極電極（WL)，其係形成於前述電荷蓄積膜（GD)之上’且電氣性連接於前述記憶體週邊電路（2a〜9); 前述記憶體週邊電路（2a〜9)係於資料之消除時，產生 -15-

561617 互相的電位差和前述第3電壓（vd-Vg)相等之第1極性電壓（Vd)與第2極性電壓（Vg)，並將產生之該第1極性電壓 (Vd)施加於前述第2源極·汲極區域（D，sbL)，將產生之該第2極性電壓（vg)施加於前述閘極電極（wl)，且在鈾述第2源極· j；及極區域（d，SBL)側，產生熱電洞（HH) ，並將產生之前述熱電洞（HH)注入至前述電荷蓄積膜 (GD卜 3〇·如申請專利範圍第29項之非揮發性半導體記憶體裝置，其中前述半導體基板（SUB，W)係電氣性連接於前述記憶體週邊電路（2a〜9), 前述記憶體週邊電路（2a〜9)係於資料之消除時之前述熱電洞（HH)之注入時，產生將形成於前述半導體基板 (SUB，W)和前述第2源極·汲極區域（D，SBL)之間的PN 接合’予以反偏壓之電壓（Vwell)，並將產生之前述電壓 (Vwell)施加於前述半導體基板（SU]B，w)。 3 1 ·如申請專利範圍第29項之非揮發性半導體記憶體裝置，其中前述記憶體週邊電路（2a〜9)係於資料之消除時，將產生之4述第3電壓同時施加於前述第1源極·汲極區域（s ，SSL)和前述閘極電極（WL)之間，以及前述第2源極· 汲極區域（D，SBL和前述閘極電極（WL)之間，且在前述第1源極·沒極區域（S，SSL)側和前述第2源極·汲極區域（D ’ SBL)側，產生熱電洞（HH)，並由兩側將已產生之

2述熱電洞（HH)注入至前述電荷蓄積膜（GD)之前述熱電子（HE)的注入區域。 °2.〜種非揮發性半導體記憶體裝置，其特徵在於具有：記憶體區塊，以及邏輯電路區塊；前述記憶體區塊具有記憶體週邊電路（2a〜9),其係控制配置複數個含有前述記憶體電晶體的記憶體單元而形成之記憶體單元陣列（1)之動作；前^述邏輯電路區塊具有邏輯電晶體和輸出入電晶體；則述圮憶體週邊電路（2a〜9)内之電晶體、前述邏輯電路區塊内之前述邏輯電晶體.和前述輸入電晶體係分別具備：閘極絕緣膜（17)，其係形成於半導體基板（SUB, 12 ，U)之上，閘極電極（18，19)，其係形成於閘極絕緣膜（17)之上，第1導電型之通道形成區域，其係界定於前述半導體基板（SUB，12，13)的表面區域，第1源極.汲極區域（20, 21)，其係形成於前述半導體基板（SUB，12, 13)的表面區域之前述通道形成區域的一方之側，且電連接於前述記憶體週邊電路（2a〜9)，及第2源極.汲極區域（2〇，21)，其係形成於前述半導體基板（SUB，W)的表面區域之前述通道形成區域的他方之側； -17· 561617

前述記憶體週邊電路(2a，内之電晶體的、·.巴緣膜之膜厚，係設定成和前述邏輯電路區塊内之前述輸出入電晶體的閘極絕緣膜的膜厚相同。 a 33. 如申請專利範圍第32項之非揮發性半導體記憶體裝置，其中、义前述記憶體週邊電路（2a〜9)内之閘極絕緣膜最厚的前述電晶體之前述閘極絕緣膜的膜厚、前述第丨和第2源極·、汲極區域（20,21)之雜質濃度、以及前述通道形成' 區域之雜質漠度，係、分別$定成和前述邏輯電路區塊内之前述輸出入電晶體之閘極絕緣膜的膜厚、第丨和第2源極·汲極區域（20,21)之雜質濃度、以及通道形成區域的前述雜質濃度相同。 34. 一種非揮發性半導體記憶體裝置之動作方法，其特徵在於：此裝置具有：第1導電型之半導體基板（SUB，w)，第 1導電型之通道形成區域（CH),其係界定於前述半導體基板（SUB, W)的表面區域，第}源極·汲極區域（s，SSL) ,其係形成於前述半導體基板（SUB , w)的表面區域之前述通道形成區域（CH)的一方之側，第2源極·汲極區域（D , SBL),其係形成於前述半導體基板（SUB , W)的表面區域之前述通道形成區域（CH) 的他方之側，電荷蓄積膜（GD)，其係至少形成於前述通道形成區域（CH)之上，且具有電荷蓄積能力，以及閘極電極（WL) ’其係形成於前述電荷蓄積膜（GD)之上； -18- 561617

於資料之寫入時，產生第1電壓（Vd)和第2電壓 (Vg-Vwell)，以前述第i源極·汲極區域（s , SSL)之電位為基準’將產生之前述第1電壓（Vd)施加於前述第2源極 •汲極區域（D，SBL)，並將產生之前述第2電壓 (Vg-Vwell)施加於前述閘極電極（WL),在前述第2源極 .汲極區域（D，SBL)側，依據電離衝撞而產生熱電子（HE) ，且將產生之前述熱電子（HE)由前述第2源極·汲極區域（D，SBL)側注入至前述電荷蓄積膜（GD)，於資料之消除時，產生第3電壓（Vd-Vg),且將產生之則述第3電壓（Vd-Vg)施加於前述第2源極·汲極區域（d ’ SBL)和前述閘極電極（WL)·之間，在前述第2源極·汲極區域（D，SBL)側，產生熱電洞（HH)，並將已產生之前述熱電洞（HH)注入至前述電荷蓄積膜（GD)之前述熱電子（HE)的注入區域。 35. 一種非揮發性半導體記憶體裝置之製造方法，其特徵在於：此裝置具有：記憶體區塊，以及邏輯電路區塊；前述記憶體區塊具有記憶體週邊電路 (2a〜9)，其係控制配置複數個含有前述記憶體電晶體（M) 的記憶體單元而形成之記憶體單元陣列（丨）之動作；前述邏輯電路區塊係具有邏輯電晶體和輸入電晶體；前述記憶體週邊電路（2a〜9)内之電晶體、前述邏輯電路區塊内之前述邏輯電晶體以及前述輸出入電晶體，係分別具備 •閘極絕緣膜（17)，其係形成於半導體基板（SUB，12， -19- 561617 _ 宇譆專纖爵麟3 13)上，閘極電極（1 8，19)，其係形成於閘極絕緣膜（】7) 上，第1導電型之通道形成區域，其係界定於前述半導體基板（SUB，12，13)的表面區域，第i源極·汲極區域 (20 , 21)，其係形成於前述半導體基板（SUB，12 , 13) 的表面區域之前述通道形成區域的一方之側，及第2源極.汲極區域（20,21)，其係形成於前述半導體基板（sub 12, 13)的表面區域之前述通道形成區域的他方之侧之前述電晶體之最輯電路區塊内之前在相同的步驟中同

將前述記憶體週邊電路（2a〜9)内厚前述閘極絕緣膜之膜厚和前述邏述輸出入電晶體的前述閘極絕緣膜，時形成。 Λ 36. 如申請專利範圍第35項之製造方法，其中之非揮發性半導體記憶體裝置體週邊電邮步财同時形成上述京體和前述邏輯電路區：·二極絕緣膜最厚的前述1 3 7 ·如申請專利範圍第3/之則述輸出入電晶體。

之製造方法，其中 '之非揮發性半導體記憶體i 前述輸出入電晶體 a、、述邏輯電路區塊述閘極絕緣膜㈣厚，係. 成。之則述閑極絕緣膜的膜厚更厚 «20.