DE10295303T5 - Nichtflüchtige Halbleiterspeichervorrichtung und Verfahren zu deren Herstellung - Google Patents
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Abstract
Nichtflüchtige Halbleiterspeichervorrichtung, umfassend:
einen Speichertransistor (M) und Speicherperipherieschaltungen (2a bis 9) zur Steuerung eines Betriebs des genannten Speichertransistors (M),
wobei der genannten Speichertransistor (M) umfasst:
ein Halbleitersubstrat (SUB, W) eines ersten Leitfähigkeitstyps,
einen Kanalbildungsbereich (CH) des ersten Leitfähigkeitstyps, der in einem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) geregelt ist,
einen ersten Source-/Drainbereich (S, SSL), der auf einer Seite des genannten Kanalbildungsbereichs (CH) in dem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis 9) elektrisch verbunden ist,
einen zweiten Source-/Drainbereich (D, SBL), der auf der anderen Seite des genannten Kanalbildungsbereichs (CH) in dem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis 9) elektrisch verbunden ist,
einen Speicherladungsfilm (GD), der zumindest auf dem Kanalbildungsbereich (CH) gebildet ist und über ein Ladungsspeichervermögen verfügt,
und eine Gateelektrode (WL), die auf dem genannten Ladungsspeicherfilm (GD) gebildet und mit...
einen Speichertransistor (M) und Speicherperipherieschaltungen (2a bis 9) zur Steuerung eines Betriebs des genannten Speichertransistors (M),
wobei der genannten Speichertransistor (M) umfasst:
ein Halbleitersubstrat (SUB, W) eines ersten Leitfähigkeitstyps,
einen Kanalbildungsbereich (CH) des ersten Leitfähigkeitstyps, der in einem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) geregelt ist,
einen ersten Source-/Drainbereich (S, SSL), der auf einer Seite des genannten Kanalbildungsbereichs (CH) in dem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis 9) elektrisch verbunden ist,
einen zweiten Source-/Drainbereich (D, SBL), der auf der anderen Seite des genannten Kanalbildungsbereichs (CH) in dem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis 9) elektrisch verbunden ist,
einen Speicherladungsfilm (GD), der zumindest auf dem Kanalbildungsbereich (CH) gebildet ist und über ein Ladungsspeichervermögen verfügt,
und eine Gateelektrode (WL), die auf dem genannten Ladungsspeicherfilm (GD) gebildet und mit...
Description
- Technisches Gebiet
- Die vorliegende Erfindung bezieht sich auf eine nichtflüchtige Halbleiterspeichervorrichtung, umfassend einen Ladungsspeicherfilm mit einem Ladungsspeichervermögen zwischen einem einen Kanal bildenden Bereich und einer Gateelektrode eines Speichertransistors, sowie auf ein Verfahren zu deren Herstellung.
- Hintergrund-Technik
- Nichtflüchtige Halbleiterspeichertransistoren werden grob in den FG-(Floating Gate)-Type, bei dem eine Ladungsspeichereinrichtung (floating gate bzw. schwebendes Gate) zum Festhalten von Ladungen rundweg fortfährt, und beispielsweise den NOMOS(Metalloxid-Nitrid-Oxid-Halbleiter)-Typ unterteilt, bei dem die Ladungsspeichermittel (eine Ladungsfalle, etc.) rundweg verteilt sind.
- Beim nichtflüchtigen Speichertransistor vom FG-Typ sind ein erster dielektrischer Film, ein schwebendes bzw. floatendes Gate FG, das aus Polysilizium, etc. besteht, ein zweiter dielektrischer Film, der beispielsweise aus einem ONO-(Oxid-Nitrid-Oxid)-Film besteht, und ein Steuergate auf einem Halbleitersubstrat oder einer Mulde aufeinander folgend gestapelt.
- Bei einem nichtflüchtigen Speichertransistor vom MONOS-Typ sind ein erster dielektrischer Film, ein Nitridfilm [SixNy (0<x<1.0<y<1)], der hauptsächlich als Ladungsspeicher arbeitet, ein zweiter dielektrischer Film und eine Gateelektrode auf einem Halbleitersubstrat oder einer Mulde aufeinander folgend gestapelt.
- Bei einem nichtflüchtigen Speichertransistor vom MONOS-Typ sind Trägerfallen als Ladungsspeichereinrichtungen bzw. -mittel räumlich (nämlich in der ebenen Richtung und in der Richtung der Filmdicke) verteilt und im Nitridfilm oder nahe einer Grenze des zweiten dielektrischen Films und des Nitridfilms verteilt. Mit Rücksicht hierauf hängt die Ladungsrückhalte- bzw. Ladungsverweileigenschaft neben der Filmdicke des ersten dielektrischen Films von der energetischen oder räumlichen Verteilung der Ladungen ab, die durch die Trägerfallen im Nitridfilm eingefangen sind.
- Wenn in dem ersten dielektrischen Film ein partieller Leckstrompfad entsteht, der durch einen Defekt, etc. hervorgerufen wird, dann entweicht eine große Menge an gespeicherten Ladungen über den Leckweg zur Substratseite, und die Ladungsrückhalteeigenschaft nimmt im Speichertransistor des FG-Typs mühelos ab. Andererseits entweicht beim Speichertransistor vom MONOS-Typ lediglich ein Teil der gespeicherten Ladung um den Leckpfad partiell durch den Leckpfad, da die Ladungsspeichereinrichtung bzw. -mittel räumlich verteilt sind, und die Ladungsrückhalteeigenschaft des Speichertransistors als Ganzes ist schwer abzunehmen. Deshalb ist das Problem der abnehmenden Ladungsrückhalteeigenschaft dadurch, dass der erste dielektrische Film dünner wird, nicht so schwerwiegend beim Speichertransistor vom MONOS-Typ wie beim Speichertransistor vom FG-Typ.
- Nichtflüchtige Speichervorrichtungen werden grob in den bekannten selbständigen Typ und in den Typ eingebetteter Logikschaltung unterteilt. Beim selbständigen Typ wird ein nichtflüchtiger Speichertransistor als Speicherelement eines zweckbestimmten Speicher-ICs verwendet. Beim Typ der eingebetteten Logikschaltung sind ein Speicherblock und ein Verknüpfungsschaltungsblock als Kern eines Systems-auf-einem-Chip vorgesehen, und ein nichtflüchtiger Speichertransistor wird als Speicherelement zur Speicherung von Daten in einer nichtflüchtigen Weise im Speicherblock verwendet.
- In vielen nichtflüchtigen Speichervorrichtungen des eingebetteten Logikschaltungs-Typ wird eine Speicherzelle vom 1-Speichertransistor-Typ verwendet.
- Als ein typisches Beispiel einer 1-Speichertransistor-Zelle des FG-Typs ist eine ETOX-Zelle der Intel Corporation bekannt. Ein Speicherzellen-Matrixsystem bzw. -Arraysystem vom gemeinsamen Quelle- bzw. Sourcetyp, bei dem Quelle- bzw. Sourceelektroden gemeinsam genutzt werden, wird zur Zeit einer Arrayanordnung der ETOX-Zelle angenommen.
- Eine 1-Speichertransistor-Zelle des MONOS-Typs hat Aufmerksamkeit unter dem Gesichtspunkt gesammelt, dass ein Zellbereich bzw. eine Zellfläche verringert werden kann und dass eine niedrige Spannung ohne weiteres erzielt wird. Als ein typisches Beispiel hiervon ist eine hochdichte Speicherzelle, die NROM der Saifun Semiconductors Ltd. genannt wird, bekannt. Die NROM-Zelle verwendet verteilte Träger- bzw. Ladungsträgerfangstellen als Ladungsspeichermittel bzw. -einrichtung, so dass eine Datenspeicherung von zwei Bit/Zelle durch Vornahme einer Ladungsinjektion in zwei verschiedenen Bereichen in einer Zelle möglich ist. Wenn die Auslegung einer Arrayanordnung der NROM-Zellen erfolgt, dann wird eine Verunreinigungs- bzw. Störstellen-Diffusionsschicht von benachbarten Zellen in der Zeilenrichtung gemeinsam genutzt, und wenn 2-Bit-Daten gespeichert oder gelesen werden, wird ein Arraysystem mit virtueller Erde, bei dem eine Funktion der Störstellen-Diffusionsschicht durch eine Quelle bzw. Source oder eine Drain für eine Anwendung geschaltet wird, angenommen.
- Wenn Daten in eine ETOX-Zelle und eine MROM-Zelle geschrieben werden, dann wird die Kanalinjektion mit heißem Elektron (CHE) angewandt, durch die eine niedrige Spannung im Vergleich zu der FN-Tunnelinjektion leicht erzielt wird. Beim CHE-Injektionsschreiben wird ein elektrisches Feld zwischen der Source und der Drain angelegt; von der Sourceseite zu dem Kanal hin abgegebenen Elektronen werden bzw. sind energetisch auf einem Drainseitenende des Kanals erregt, und heiße Elektronen werden erzeugt. Heiße Elektronen jenseits einer Höhe einer Energiebarriere (3,2eV im Falle eines Siliziumdioxidfilms) des ersten dielektrischen Films werden in die Ladungsspeichereinrichtung (floating gate oder Ladungsträgerfangstelle) injiziert.
- Beim CHE-Injektionsschreiben der Speicherzelle vom FG-Typ ist jedoch eine Spannung von 10V oder höher an das Gate anzulegen, um Elektronen in einem Ausmaß über der hohen Energiebarriere bzw. -schranke von 3,2eV zu erregen. Obwohl die Schreib-Gatespannung niedriger ist im Vergleich zum Fall eines FN-Tunnel-Schreibens, das eine Spannung von 18V oder mehr benötigt, ist sie ziemlich hoch im Vergleich zu einer Versorgungsquellenspannung von 2,5V bis 5,0V. Eine Gate-Anlegespannung zur Zeit des CHE-Injektions-Schreibens einer Speicherzelle vom MONOS-Typ ist niedriger als die Gate-Anlegespannung zur Zeit des CHE-Injektions-Schreibens der Speicherzelle vom FG-Typ, jedoch ist sie höher als die Versorgungsquellenspannung. Im Falle eines NROM beträgt eine Gate-Anlegespannung, die zur Zeit eine Daten-Schreibens erforderlich ist, 9V.
- Deshalb ist es unabhängig davon, ob der FG-Typ oder der MONOS-Typ vorliegt, notwendig, eine Schreib-Gatespannung dadurch zu erzeugen, dass die Versorgungsquellenspannung mittels einer Verstärkungs- bzw. Booster-Schaltung in den Speicher-Peripherieschaltungen angehoben bzw. erhöht wird.
- In einer Booster- bzw. Verstärkungs-Schaltung und einer Schaltung zur Abgabe einer Schreib-Gatespannung nach der Anhebung bzw. Verstärkung in den Speicherperipherieschaltungen ist ein Transistor mit hoher Stehspannung erforderlich. Der Transistor mit hoher Stehspannung weist eine geringe Gemeinsamkeit mit anderen Transistoren für eine Versorgungsquellenspannung in den Speicherperipherieschaltungen und einem Verknüpfungstransistor in dem Verknüpfungsschaltungsblock auf. Deshalb ist ein Prozess ausschließlich für den Transistor hoher Stehspannung notwendig, was eine Verringerung von Produktionskosten einer Verknüpfungsschaltung eines Speicher-ICs vom eingebetteten Typ behindert.
- Offenbarung der Erfindung
- Eine erste Aufgabe der vorliegenden Erfindung besteht darin, eine nichtflüchtige Halbleiterspeichervorrichtung, die über einen guten Ladungsinjektionswirkungsgrad verfügt, die imstande ist, heiße Elektronen bei niedriger Spannung effizient zu injizieren, und die geeignet ist für eine eingebettete Verknüpfungsschaltung, sowie das Betriebsverfahren bereitzustellen.
- Eine zweite Aufgabe der vorliegenden Erfindung besteht darin, eine nichtflüchtige Halbleiterspeichervorrichtung bereitzustellen, die geeignet ist für eine Verknüpfungsschaltungseinbettung, wobei ein niedriger Absolutwert in einer bzw. für eine zur Zeit eines Schreibens oder Löschens von Daten zu erzeugende(n) Spannung erforderlich ist und wobei eine benötigte maximale Stehspannung eines Transistors in der Speicherperipherieschaltung niedrig ist.
- Eine dritte Aufgabe der vorliegenden Erfindung besteht darin, eine nichtflüchtige Halbleiterspeichervorrichtung einer Verknüpfungsschaltung vom eingebetteten Typ, wobei viele Prozesse eines Verknüpfungsschaltungsblocks gemeinsam mit einem Speicherblock vorhanden sind, und ein Verfahren zu deren Herstellung bereitzustellen.
- Eine nichtflüchtige Halbleiterspeichervorrichtung eines ersten Aspekts der vorliegenden Erfindung dient zur Erreichung des obigen ersten Zieles bzw. zur Lösung der obigen ersten Aufgabe, umfassend einen Speichertransistor (M) und Speicherperipherieschaltungen (
2a bis9 ) zur Steuerung einer Operation bzw. eines Betriebs des genannten Speichertransistors (M), wobei der genannte Speichertransistor (M) umfasst: ein Halbleitersubstrat (SUB, W) eines ersten Leitfähigkeitstyps; einen in einem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) regulierten bzw. gesteuerten Kanalbildungsbereich (CH) eines ersten Leitfähigkeitstyps; einen ersten Source-Drainbereich (S, SSL), der auf einer Seite des genannten Kanalbildungsbereiches (CH) in dem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis9 ) elektrisch verbunden ist; einen zweiten Source-/Drainbereich (D, SBL), der auf der anderen Seite des genannten Kanalbildungsbereiches (CH) in dem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis9 ) elektrisch verbunden ist; einen Ladungsspeicherfilm (GD), der zumindest an bzw. in dem genannten Kanalbildungsbereich (CH) gebildet ist und der über ein Ladungsspeichervermögen verfügt; und eine Gateelektrode (WL), die an bzw. in dem genannten Ladungsspeicherfilm (GD) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis9 ) elektrisch verbunden ist; und die genannten Speicherperipherieschaltungen (2a bis9 ) erzeugen eine erste Spannung (Vd) und eine zweite Spannung (Vg-Vwell), geben die betreffende erzeugte erste Spannung (Vd) an den genannten zweiten Source-/ Drainbereich (D, SBL) durch Ausnutzung des Potentials des genannten ersten Source-/Drainbereichs (S, SSL) als eine Referenz ab, geben die genannte zweite erzeugte Spannung (Vg-Vwell) an die genannte Gateelektrode (WL) ab, erzeugen heiße Elektronen (HE) durch Ionisationskollision auf der Seite des genannten zweiten Source-/Drainbereichs (D, SBL) und injizieren die betreffenden erzeugten heißen Elektronen (HE) in den genannten Ladungsspeicherfilm (GD) von der Seite des genannten zweiten Source-/Drainbereichs (D, SBL) zur Zeit des Schreibens von Daten. - In der nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem ersten Aspekt werden heiße Elektronen (HE) erzeugt, indem eine Ionisationskollisionserscheinung zur Zeit des Schreibens ausgenutzt wird. Elektroden (e), die von dem ersten Source-/ Drainbereich (S, SSL) geliefert werden und die im Kanal entlanglaufen, werden durch ein elektrisches Feld in der horizontalen Richtung beschleunigt, welches durch ein Anlegen der ersten Spannung (Vd) erzeugt wird. Die beschleunigten Elektronen (e) werden zur Ionisationskollision mit einem Halbleitergitter auf der Seite des zweiten Source-/Drainbereichs (D, SBL) gebracht. Als Ergebnis werden Paare von Hochenergielöchern (HH) und -elektronen (HE) erzeugt. Unter diesen erzeugen die heißen Löcher (HH) überdies heiße Elektronen (HE) in einer Verarmungsschicht, wobei sich ein Teil davon zur Seite der Gateelektrode (WL) hin bewegt und überdies durch ein elektrisches Feld in der vertikalen Richtung beschleunigt wird, das durch eine Anlegung der zweiten Spannung (Vg-Vwell) erzeugt wird. Die heißen Elektronen (HE), die durch eine Beschleunigung in der vertikalen Richtung mehr Energie erhielten, bewegen sich über eine Energieschranke des Ladungsspeicherfilms (GD) und werden von der Seite des zweiten Source-/Drainbereichs (D, SBL) effektiv in den Ladungsspeicherfilm (GD) injiziert.
- Eine nichtflüchtige Halbleiterspeichervorrichtung gemäß einem zweiten Aspekt der vorliegenden Erfindung dient zur Erreichung des obigen ersten Zieles bzw. zur Lösung der obigen ersten Aufgabe und umfasst einen Speichertransistor (M) und Speicherperipherieschaltungen (
2a bis9 ) zur Steuerung einer Operation bzw. eines Betriebs des genannten Speichertransistors (M), wobei der genannte Speichertransistor (M) umfasst: ein Halbleitersubstrat (SUB, W) eines ersten Leitfähigkeitstyps; einen Kanalbildungsbereich (CH) des ersten Leitfähigkeitstyps, der in einem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) geregelt bzw. gesteuert ist; einen ersten Source-/ Drainbereich (S, SSL), der auf einer Seite des genannten Kanalbildungsbereichs (CH) in dem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis9 ) elektrisch verbunden ist; einen zweiten Source-/Drainbereich (D, SBL), der auf der anderen Seite des genannten Kanalbildungsbereichs (CH) in dem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis9 ) elektrisch verbunden ist; einen Ladungsspeicherfilm (GD), der zumindest auf dem genannten Kanalbildungsbereich (CH) gebildet ist und der über ein Ladungsspeichervermögen verfügt; und eine Gateelektrode (WL), die auf bzw. in dem genannten Ladungsspeicherfilm (GD) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis9 ) elektrisch verbunden ist; der genannte Kanalbildungsbereich (CH) umfasst einen Kanalbereich (HR) hoher Konzentration eines ersten Leitfähigkeitstyps mit einer höheren Konzentration als jener in anderen Bereichen des genannten Kanalbildungsbereiches (CH) zumindest in einem Endbereich auf der Seite des genannten zweiten Source-/Drainbereichs (D, SEL); und die ge nannten Speicherperipherieschaltungen (2a bis9 ) erzeugen eine erste Spannung (Vd) und eine zweite Spannung (Vg-Vwell), geben die genannte erste erzeugte Spannung (Vd) an den zweiten Source-/Drainbereich (D, SBL) unter Ausnutzung des Potentials des genannten ersten Source-/Drainbereichs (S, SSL) als Referenz ab, geben die genannte zweite erzeugte Spannung (Vg-Vwell) an die genannte Gateelektrode (WL) ab, erzeugen auf der Seite des zweiten Source-/Drainbereichs (D, SBL) heiße Elektronen (HE) durch Intensivierung eines elektrischen Feldes in der Kanalrichtung zu dem genannten Kanalbereich (HR) hoher Konzentration, und injizieren die erzeugten heißen Elektronen (HE) in den genannten Ladungsspeicherfilm (GD) von der Seite des genannten zweiten Source-/Drainbereichs (D, SBL) zur Zeit des Schreibens von Daten. - In der nichtflüchtigen Halbleiterspeichervorrichtung des zweiten Aspekts sinkt eine Spannung am bzw. im Kanalbereich neben dem Kanalbereich (HR) hoher Konzentration stark ab, da der Kanalbereich (HR) hoher Konzentration vorgesehen ist. Infolgedessen ist die Verstärkung des elektrischen Feldes in der horizontalen Richtung, welches durch Anlegen der ersten Spannung (Vd) erzeugt wird, überlegen bzw. ausgezeichnet; die den Kanal entlanglaufenden Elektroden (e) werden hinsichtlich der Energie in dem verstärkten Bereich des elektrischen Feldes schnell erregt, und sämtliche Elektronen hoher Energie kollidieren zusammen mit dem Halbleitergitter. Paare von heißen Elektronen (HE) und heißen Löchern (HH) werden durch die Kollision erzeugt. Unter ihnen werden die heißen Elektronen (HE) durch ein elektrisches Feld in der vertikalen Richtung weiter verstärkt, das durch die zweite Spannung (Vg-Vwell) erzeugt wird, und sie werden in den Ladungsspeicherfilm (Gd) injiziert.
- Eine nichtflüchtige Halbleiterspeichervorrichtung gemäß einem dritten Aspekt der vorliegenden Erfindung dient der Erreichung des obigen zweiten Aspekts und umfasst einen Speichertransis tor (M) und Speicherperipherieschaltungen (
2a bis9 ) zur Steuerung eines Betriebs bzw. einer Operation des genannten Speichertransistors (M), wobei der genannte Speichertransistor (M) umfasst: ein Halbleitersubstrat (SUB, W) eines ersten Leitfähigkeitstyps; einen Kanal des ersten Leitfähigkeitstyps, der einen Bereich (CH) bildet, welcher in einem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gesteuert bzw. geregelt wird; einen ersten Source-/Drainbereich (S, SSL), der auf einer Seite des den genannten Kanal bildenden Bereichs (CH) in dem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis9 ) elektrisch verbunden ist; einen zweiten Source-/Drainbereich (D, SBL), der auf der anderen Seite des den genannten Kanal bildenden Bereichs (CH) in dem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis9 ) elektrisch verbunden ist; einen Ladungsspeicherfilm (GD), der zumindest in dem den genannten Kanal bildenden Bereich (CH) gebildet ist und der über eine Ladungsspeicherfähigkeit verfügt; und eine Gateelektrode (WL), die auf bzw. in dem genannten Ladungsspeicherfilm (GD) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis9 ) elektrisch verbunden ist; und die genannten Speicherperipherieschaltungen (2a bis9 ) erzeugen eine erste Spannung, geben die genannte erzeugte erste Spannung (Vd) an den genannten zweiten Source-/ Drainbereich (D, SBL) unter Ausnutzung des Potentials des genannten ersten Source-/Drainbereichs (S, SSL) als Referenz ab, erzeugen eine erste Polaritätsspannung (Vd) und eine zweite Polaritätsspannung (Vg), wobei eine Potentialdifferenz dieser Spannungen gleich einer zweiten Spannung (Vg-Vwell) ist, geben die genannte erzeugte erste Polaritätsspannung (Vg) an die genannte Gateelektrode (WL) ab, geben die genannte erzeugte zweite Polaritätsspannung (Vwell) an das genannte Halbleitersubstrat (SUB, W) ab und injizierten heiße Elektronen (HE) in den genannten Ladungsspeicherfilm (GD). - Eine nichtflüchtige Halbleiterspeichervorrichtung gemäß einem vierten Aspekt der vorliegenden Erfindung dient der Erreichung des obigen zweiten Aspekts und umfasst einen Speichertransistor (M) sowie Speicherperipherieschaltungen (
2a bis9 ) zur Steuerung eines Betriebs bzw. einer Operation des genannten Speichertransistors (M), wobei der genannte Speichertransistor (M) umfasst: ein Halbleitersubstrat (SUB, W) eines erste Leitfähigkeitstyps; ein einen Kanal bildenden Bereich (CH) eines ersten Leitfähigkeitstyps, der in einem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gesteuert bzw. geregelt wird; einen ersten Source-/Drainbereich (S, SSL), der auf einer Seite des den genannten Kanalbildungsbereichs (CH) in dem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis9 ) elektrisch verbunden ist; einen zweiten Source-/ Drainbereich (D, SBL), der auf der anderen Seite des den genannten Kanalbildungsbereichs (CH) in dem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis9 ) elektrisch verbunden ist; einen Ladungsspeicherfilm (GD), der zumindest in bzw. an dem genannten Kanalbildungsbereich (CH) gebildet ist und der über ein Ladungsspeichervermögen verfügt; und eine Gateelektrode (WL), die an bzw. in dem genannten Ladungsspeicherfilm (GD) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis9 ) elektrisch verbunden ist; und die betreffende Speicherperipherieschaltung (2a bis9 ) erzeugt eine erste Polaritätsspannung (Vg) und eine zweite Polaritätsspannung (Vwell), wobei die Potentialdifferenz der betreffenden Spannung gleich einer dritten Spannung (Vd-Vg) ist, die betreffende erzeugte erste Polaritätsspannung (Vd) an den genannten zweiten Source-/Drainbereich (D, SBL) anlegt, die genannte erzeugte zweite Polaritätsspannung (Vg) an die genannte Gateelektrode (WL) anlegt, heiße Löcher (HH) auf der Seite des genannten zweiten Source-/Drainbereichs (D, SBL) er zeugt und die genannten heißen Löcher (HH) in den genannten Ladungsspeicherfilm (GD) zur Zeit des Löschens von Daten injiziert. - In der nichtflüchtigen Halbleiterspeichervorrichtung des dritten Aspekts senken die Speicherperipherieschaltungen (
2a bis9 ) eine Spannung (die zweite Spannung (Vg-Vwehl)) zur Abgabe an die Gateelektrode (WL) auf die untere erste Polaritätsspannung (Vg) ab und legen sie an die Gateelektrode (WL) an und geben eine Spannung entgegengesetzter Polarität (die zweite Polaritätsspannung (Vwell)) mit einem Spannungswert, der durch Subtrahieren der ersten Polaritätsspannung (Vg) von der zweiten Polaritätsspannung (Vg-Vwell) erhalten wird, an das Halbleitersubstrat (SUB, W) zur Zeit des Schreibens von Daten ab. - In der nichtflüchtigen Halbleiterspeichervorrichtung des vierten Aspekts senken die Speicherperipherieschaltungen (
2a bis9 ) eine Spannung (die dritte Spannung (Vd-Vg)), die zwischen die Gateelektrode (WL) und den zweiten Source-/Drainbereich (D, SBL) abzugeben ist, auf die niedrigere erste Polaritätsspannung (Vd) ab, um sie an den zweiten Source-/Drainbereich (D, SBL) abzugeben, und sie geben eine Spannung entgegengesetzter Polarität mit einem Spannungswert, der durch Subtrahieren der ersten Polaritätsspannung (Vd) von der dritten Spannung (Vd-Vg) erhalten wird, an die Gateelektrode (WL) zur Zeit des Löschens von Daten ab. - Die erste Polaritätsspannung und die zweite Polaritätsspannung werden in den Speicherperipherieschaltungen (
2a bis9 ) erzeugt. Ein Teil (WLD, BLD) zur Erzeugung der ersten Polaritätsspannung und ein Teil (WL D, 9) zur Erzeugung der zweiten Polaritätsspannung in den Speicherperipherieschaltungen (2a bis9 ) verarbeitet nicht hohe Spannungen, wie die zweite Spannung (Vg-Vwell) oder die dritte Spannung (Vd-Vg), und er bzw. sie verarbeitet bzw. verarbeiten die erste Polaritätsspannung, die auf höchstens die Hälfte abgesenkt ist, oder die zweite Polaritätsspannung. - Eine nichtflüchtige Halbleiterspeichervorrichtung gemäß einem fünften Aspekt der vorliegenden Erfindung dient zur Erreichung des obigen dritten Zieles bzw. zur Lösung der obigen dritten Aufgabe, umfassend einen Speicherblock und einen Verknüpfungsschaltungsblock, wobei der genannte Speicherblock umfasst Speicherperipherieschaltungen (
2a bis9 ) zur Steuerung eines Betriebs bzw. einer Operation eines Speicherzellenarrays (1 ), die durch Anordnen einer Vielzahl von Speicherzellen gebildet sind, welche einen Speichertransistor (M) enthalten; der genannte Verknüpfungsschaltungsblock umfasst einen Verknüpfungstransistor bzw. Logik-Transistor und einen Eingangs-/Ausgangstransistor; ein Transistor in den genannten Speicherperipherieschaltungen (2a bis9 ), der betreffende Verknüpfungstransistor und der genannte Eingangs-/Ausgangstransistor in dem genannten Verknüpfungsschaltungsblock umfassen einen auf einem Substrat (SUB,12 ,13 ) gebildeten Gate-Isolationsfilm (17 ); eine Gateelektrode bzw. Gateelektroden (18 ,19 ), die auf einem Gate-Isolationsfilm (17 ) gebildet ist bzw. sind; einen Kanalbildungsbereich eines ersten Leitfähigkeitstyps, der auf bzw. in einem Oberflächenbereich des genannten Halbleitersubstrats (SUB,12 ,13 ) gesteuert bzw. geregelt wird; einen ersten Source-/Drainbereich (20 ,21 ), der auf einer Seite des den genannten Kanalbildungsbereichs des Oberflächenbereichs des Halbleitersubstrats (SUB,12 ,13 ) gebildet ist; und zweite Source-/ Drainbereiche (20 ,21 ), die auf der anderen Seite des den genannten Kanalbildungsbereichs des Oberflächenbereichs des Halbleitersubstrats (SUB, W) gebildet sind; und eine Filmdicke eines dicksten Gate-Isolationsfilms eines Transistors in den genannten Speicherperipherieschaltungen (2a bis9 ) ist so festgelegt, dass sie dieselbe ist wie eine Filmdicke eines Gate-Isolationsfilms des genannten Eingangs-/Ausgangstransistors in dem genannten Verknüpfungsschaltungsblock. - In einer nichtflüchtigen Halbleiterspeichervorrichtung des fünften Aspekts ist eine Filmdicke eines dicksten Gate-Isolationsfilms eines Transistors in einer Speicherperipherieschaltung bzw. in Speicherperipherieschaltungen so festgelegt, dass sie dieselbe ist wie eine Filmdicke eines Gate-Isolationsfilms eines Eingangs-/Ausgangstransistors in einem Verknüpfungsschaltungsblock. Da ein Transistor, der über einen Gate-Isolationsfilm verfügt, bezüglich dessen es erforderlich ist, dass er die höchste Stehspannung besitzt, der Eingangs-/ Ausgangstransistor in dem Verknüpfungsschaltungsblock ist, ist die maximale Filmdicke eines Gate-Isolationsfilms dieselbe in dem Speicherblock und dem Verknüpfungsschaltungsblock.
- Ein Verfahren zum Betreiben einer nichtflüchtigen Halbleiterspeichervorrichtung gemäß einem sechsten Aspekt der vorliegenden Erfindung dient zur Erreichung des obigen ersten Zieles bzw, zur Lösung der obigen ersten Aufgabe und stellt ein Verfahren zum Betreiben einer nichtflüchtigen Halbleiterspeichervorrichtung dar, umfassend ein Halbleitersubstrat (SUB, W) eines ersten Leitfähigkeitstyps, einen Kanalbildungsbereich (CH) eines ersten Leitfähigkeitstyps, der in einem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gesteuert bzw. geregelt wird, einen auf einer Seite des genannten Kanalbildungsbereichs (CH) gebildeten ersten Source-/Drainbereich (S, SSL), einen auf der anderen Seite des den genannten Kanalbildungsbereichs (CH) gebildeten zweiten Source-/Drainbereich (D, SBL) in dem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W), einen Ladungsspeicherfilm (GD), der über eine Ladungsspeicherfähigkeit verfügt und zumindest auf dem genannten einen Kanalbildungsbereich (CH) gebildet ist, und eine Gateelektrode (WL), die auf dem genannten Ladungsspeicherfilm (GD) gebildet ist, enthaltend die Schritte: Erzeugen einer ersten Spannung (Vd) und einer zweiten Spannung (Vg-Vwell), Anlegen bzw. Abgabe der genannten erzeugten er zeugten ersten Spannung (Vd) an den genannten zweiten Source-/ Drainbereich (D, SBL) durch Ausnutzung des Potentials des genannten ersten Source-/Drainbereichs (S, SSL) als Referenz, Anlegen bzw. Abgabe der genannten erzeugten zweiten Spannung (Vg-Vwell) an die genannte Gateelektrode (WL), Erzeugen von heißen Elektronen (HE) durch Ionisationskollision in dem genannten zweiten Source-/Drainbereich (D, SBL) und Injizieren der betreffenden erzeugten heißen Elektronen (HE) in den genannten Ladungsspeicherfilm (GD) von der Seite des genannten zweiten Source-/Drainbereichs (D, SBL) zur Zeit des Schreibens von Daten; und Erzeugen einer dritten Spannung (Vd-Vg), Anlegen bzw. Abgeben der betreffenden erzeugten dritten Spannung (Vd-Vg) zwischen den genannten zweiten Source-/Drainbereich (D, SBL) und die genannte Gateelektrode (WL), Erzeugen von heißen Löchern (HH) auf der Seite des genannten zweiten Source-/Drainbereichs (D, SBL) und Injizieren der betreffenden erzeugten heißen Löcher (HH) in einen Injektionsbereich für die genannten heißen Elektronen (HE) des genannten Ladungsspeicherfilms (GD) zur Zeit des Löschens von Daten.
- Ein Verfahren zum Betreiben einer nichtflüchtigen Halbleiterspeichervorrichtung gemäß einem siebten Aspekt der vorliegenden Erfindung dient zur Erreichung des obigen dritten Zieles bzw. zur Lösung der obigen dritten Aufgabe und stellt ein Verfahren zum Betreiben einer nichtflüchtigen Halbleiterspeichervorrichtung dar, umfassend einen Speicherblock und einen Verknüpfungsschaltungsblock, wobei der betreffende Speicherblock Speicherperipherieschaltungen (
2a bis9 ) zur Steuerung eines Betriebs eines Speicherzellenarrays (1 ) umfasst, die durch Anordnen einer Vielzahl von Speicherzellen gebildet sind, welche den genannten Speichertransistor (M) enthalten, wobei der genannte Verknüpfungsschaltungsblock einen Verknüpfungstransistor und einen Eingangs-/Ausgangstransistor und einen Transistor in den genannten Speicherperipherieschaltungen (2a bis9 ) umfasst; wobei der genannte Verknüpfungstransistor und der ge nannte Eingangs-/Ausgangstransistor in dem genannten Verknüpfungsschaltungsblock jeweils einen Gate-Isolationsfilm (17 ), der auf einem Halbleitersubstrat (SUB,12 ,13 ) gebildet ist, Gateelektroden (18 ,19 ) die auf einem Gate-Isolationsfilm (17 ) gebildet sind, ein einen Kanalbildungsbereich eines ersten Leitfähigkeitstyps, der auf einem Oberflächenbereich des genannten Halbleitersubstrats (SUB,12 ,13 ) gesteuert bzw. geregelt wird, einen ersten Source-/Drainbereich (20 ,21 ), der auf einer Seite des den genannten Kanalbildungsbereichs gebildet ist, und zweite Source-/Drainbereiche (20 ,21 ) umfassen, die auf der anderen Seite des genannten einen Kanalbildungsbereichs gebildet sind, umfassend die Schritte: gleichzeitiges Bilden des genannten dicksten Gate-Isolationsfilms des genannten Transistors in den genannten Speicherperipherieschaltungen (2a bis9 ) und eines Gate-Isolationsfilms des genannten Eingangs-/Ausgangstransistors in dem genannten Verknüpfungsschaltungsblock. - Bei dem Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung des siebten Aspekts werden der dickste Daten-Isolationsfilm eines Transistors in der Speicherperipherieschaltung und der Gate-Isolationsfilm des Eingangs-/Ausgangstransistors in dem Verknüpfungsschaltungsblock beim selben Prozess gleichzeitig gebildet.
- Kurze Beschreibung der Zeichnungen
-
1 ist eine Ansicht eines Speicherblocks einer nichtflüchtigen Halbleiterspeichervorrichtung bei einer ersten Ausführungsform der vorliegenden Erfindung. -
2 ist ein Schaltungsdiagramm, welches den grundsätzlichen Aufbau eines Speicherzellenarrays zeigt. -
3 ist eine Draufsicht auf ein Speicherzellenarray. -
4 ist eine Vogelperspektive eines Speicherzellenarrays von einer Seite eines Schnitts längs der Linie B-B' in3 gesehen. -
5 ist eine Schnittansicht in der Zeilenrichtung eines Speichertransistors. -
6 ist ein Ersatzschaltungsdiagramm, welches ein Beispiel eines modifizierten Verbindungsverfahrens eines Speicherzellenarrays veranschaulicht. -
7A ist eine Ansicht zur Erläuterung einer Schreiboperation eines Speichertransistors zusammen mit Vorspannungsbedingungen. -
7B ist eine schematische Ansicht der Stärke eines elektrischen Feldes zur Beschleunigung von Elektronen. -
8 ist ein Diagramm von Schreibkennlinien, wenn eine Muldenspannung als ein Parameter verwendet wird. -
9 ist ein Diagramm von Schreibkennlinien eines Transistors, wenn eine Drainspannung als Parameter verwendet wird. -
10 ist ein Diagramm von Drain-Störkennlinien bzw. -Störcharakteristiken. -
11 ist eine Ansicht, die eine Löschoperation eines Speichers zusammen mit Vorspannungsbedingungen veranschaulicht. -
12 ist ein Diagramm, welches Löschkennlinien veranschaulicht. -
13 ist ein Schaltungsdiagramm von Vorspannungsbedingungen eines Speichertransistors zur Zeit eines Vorwärts-Lesens. -
14 ist ein Schaltungsdiagramm von Vorspannungsbedingungen eines Speichertransistors zur Zeit eines Rückwärts-Lesens. -
15 ist ein Blockdiagramm einer Verbindungsbeziehung eines Speicherperipherieschaltungsteiles und eines Speicherzellenarrays in Bezug auf ein Betriebsverfahren eines nichtflüchtigen Speichers. -
16A ist ein Schaltungsdiagramm, welches ein Konfigurationsbeispiel einer Decodereinheit veranschaulicht, die aus einem Haupt-Zeilendecoder besteht. -
16B ist ein Schaltungsdiagramm eines Zwischen-Stehspannungs-Transistors mit einem Offset bzw. einer Versetzung. -
16C ist eine Tabelle, die festgelegte Werte von verschiedenen Signalen in Bezug auf einen Betrieb einer in16A gezeigten Schaltung und einer Spannung, etc. veranschaulicht. -
17A ist ein Schaltungsdiagramm, welches ein Konfigurationsbeispiel einer Bitzeilen-Treiberschaltung und einen Leseverstärker veranschaulicht. -
17B ist eine Tabelle, die festgelegte Werte von verschiedenen Signalen und einer Spannung, etc. in Bezug auf einen Betrieb einer in17A dargestellten Schaltung veranschaulicht. -
18A ist ein Schaltungsdiagramm eines Konfigurationsbeispiels einer Muldenladungs-/-entladungsschaltung. -
18B ist ein Schaltungsdiagramm, welches ein Beispiel des grundsätzlichen Aufbaus einer Muldenladungs-/ -entladungsschaltung veranschaulicht. -
18B ist ein Schaltungsdiagramm, welches ein grundsätzliches Konfigurationsbeispiel einer Sourcezeilen-Treiberschaltung veranschaulicht. -
18C ist eine Tabelle, die festgelegte Werte von verschiedenen Signalen und eine Spannung, etc. in Bezug auf einen Betrieb der in18A und18B gezeigten Schaltung veranschaulicht. -
19A bis19H sind Zeitdiagramme, die Veränderungen von verschiedenen Signalen und von Speisespannungen, etc. zur Zeit eines Löschens veranschaulichen. -
20A ist ein Ersatzschaltungsdiagramm eines Leseverstärkers, wenn ein Steuersignal bei einem hohen Pegel eingegeben wird. -
20B ist eine Ansicht der Kennlinie des Eingangs/Ausgangs eines Inverters zur Verstärkung einer Bitzeilen-Signaländerung. -
21 ist eine Schnittansicht des Aufbaus einer nichtflüchtigen Speichervorrichtung bei der ersten Ausführungsform in einem Ausbildungsbereich des Speicherzellenarrays und in einem Bildungsbereich der peripheren Schaltung oder des Verknüpfungsschaltungsblocks. -
22 ist eine Schnittansicht nach der Bildung einer P-Mulde in der Mitte der Erzeugung einer nichtflüchtigen Halbleitervorrichtung gemäß einer ersten Ausführungsform. -
23 ist eine Schnittansicht nach der Bildung einer N-Mulde in Fortsetzung von22 . -
24 ist eine Schnittansicht eines ONO-Films nach Entfernen eines Teiles davon in Fortsetzung von23. -
25 ist eine Schnittansicht nach der Bildung einer Sub-Sourceleitung und einer Sub-Bitleitung in Fortsetzung von24 . -
26 ist eine Schnittansicht nach der Bildung einer Wortleitung und einer Gateelektrode in Fortsetzung von25 . -
27 ist eine Tabelle, die eine Liste von Fotomasken veranschaulicht, welche bei der Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung verwendet werden. -
28 ist eine Schnittansicht des Aufbaus einer nichtflüchtigen Halbleiterspeichervorrichtung, die durch ein konventionelles Herstellungsverfahren hergestellt ist, als ein Vergleichsbeispiel in bzw. mit der ersten Ausführungsform. -
29 ist ein Ersatzschaltungsdiagramm eines Speicherzellenarrays in bzw. bei einer zweiten Ausführungsform der vorliegenden Erfindung. -
30 ist eine Draufsicht eines Speicherzellenarrays. -
31 ist eine Vogelperspektive eines Speicherzellenarrays von einem Querschnitt in der Spaltenrichtung aus gesehen. -
32 ist eine teilweise vergrößerte Ansicht eines Querschnitts in31 . -
33 ist ein Ersatzschaltungsdiagramm eines Speicherzellenarrays in bzw. bei einer vierten Ausführungsform der vorliegenden Erfindung. -
34 ist ein Ersatzschaltbild eines Speicherzellenarrays in bzw. bei einer vierten Ausführungsform der vorliegenden Erfindung. -
35 ist ein Ersatzschaltbild eines Speicherzellenarrays in bzw. bei einer fünften Ausführungsform der vorliegenden Erfindung. -
36 ist eine Ansicht einer Daten-Schreiboperation in bzw. bei einer sechsten Ausführungsform der vorliegenden Erfindung zusammen mit Vorspannungsbedingungen. -
37 ist eine vergrößerte Schnittansicht in der Kanalrichtung eines Speichertransistors. -
38 ist eine Ansicht einer Daten-Löschoperation in bzw. bei einer siebten Ausführungsform der vorliegenden Erfindung zusammen mit Vorspannungsbedingungen. -
39 ist ein Diagramm einer Löschkennlinie bzw. von Löschcharakteristiken. -
40 ist eine Schnittansicht, die ein erstes modifiziertes Beispiel des Speichertransistoraufbaus in bzw. bei den ersten bis siebten Ausführungsformen veranschaulicht. -
41 ist eine Schnittansicht, die ein zweites modifiziertes Beispiel des Speichertransistoraufbaus bei den ersten bis siebten Ausführungsformen veranschaulicht. - Beste Ausführungsformen zur Ausführung der Erfindung
- Nachstehend werden Ausführungsbeispiele der vorliegenden Erfindung unter Heranziehung eines Beispiels einer nichtflüchtigen Speichervorrichtung mit einem Speichertransistor vom MONOS-Typ erläutert.
- Erstes Ausführungsbeispiel
- Eine nichtflüchtige Speichervorrichtung bei einem ersten Ausführungsbeispiel umfasst einen Speicherblock und einen Verknüpfungsschaltungsblock.
-
1 zeigt eine Skizze des Aufbaus eines Speicherblocks. - Der in
1 dargestellte Speicherblock umfasst eine Speicherzellenanordnung oder -matrix bzw, ein Speicherzellenarray (MCA)1 und periphere Schaltungen zur Steuerung einer Operation bzw. eines Betriebs des Speicherzellenarrays (hier nachstehend als Speicherperipherieschaltungen bezeichnet). - Die Speicherperipherieschaltung umfasst einen Spaltenpuffer
2a , einen Zeilenpuffer2b , einen Vor-Zeilendecoder (PR.DEC)3 , einen Haupt-Zeilendecoder (MR.DEC)4 , einen Spalten-Decoder (C.DEC)5 , eine Eingangs-/Ausgangsschaltung (I/O)6 , ein Spalten-Gatearray (C.SEL)7 , eine Sourceleitungs-Treiberschaltung (SLD)8 und eine Muldenladungs-/-entladungsschaltung (W.C/DC)9 . Obwohl nicht besonders dargestellt, umfassen die Speicherperipherieschaltungen eine Versorgungs- bzw. Spannungsquellenschaltung zur geringfügigen Verstärkung einer Spannungsquellenspannung entsprechend dem Bedarf und zur Abgabe der verstärkten Spannung an den Haupt-Zeilendecoder4 , die Sourceleitungs-Treiberschaltung8 und die Muldenladungs-/-entladungsschaltung 9, sowie eine Steuerschaltung zur Steuerung einer Spannungsquellenabgabe. Es sei darauf hingewiesen, dass die obige Verstärkung notwendig ist, wenn eine Spannungsquellenspannung, die von der Außenseite geliefert wird, 2,5 bis 3,3V beträgt, wenn jedoch die Spannungsquellenspannung 5V beträgt, dann ist eine Verstärkung unnötig. - Der Haupt-Zeilendecoder
4 enthält eine Wortleitungs-Treiberschaltung (WLD) zur Abgabe einer bestimmten Spannung an eine durch den Vor-Zeilendecoder3 spezifizierte Wortleitung. - Die Eingangs-/Ausgangsschaltung 6 enthält eine Bitleitungs-Treiberschaltung (BLD) zur Abgabe einer bestimmten Spannung an eine Bitleitung BL zur Zeit eines Schreibens oder Löschens, etc. sowie einen Leseverstärker (SA) neben einem Puffer (BUF) eines Programms und zu lesender Daten.
- Um Funktionen der Speicherperipherieschaltungen beim Schreiben und Löschen deutlich zu erläutern, ist es beispielsweise so, wie unten angegeben.
- Zunächst werden, während ein nicht dargestelltes Chip-Freigabesignal sich im Zustand "hoch (H)" befindet, Adressensignale A1 bis Am+n, die einem Adressenanschluss eingangsseitig zugeführt sind, dem Vor-Zeilendecoder
3 und dem Spaltendecoder5 über Adressenpuffer (Spaltenpuffer2a und Zeilenpuffer2b ) eingangsseitig zugeführt. - Ein Teil der eingangsseitigen Adressensignale wird durch den Vor-Zeilendecoder
3 decodiert, eine bestimmte Wortleitung WL, die durch das Adressensignal spezifiziert ist, wird ausgewählt, und dann wird eine bestimmte Spannung an die ausgewählte Wortleitung WLsel durch die Wortleitungs-Treiberschaltung (WLD) in dem Haupt-Zeilendecoder4 abgegeben. - Zur Zeit eines Schreibens wird eine bestimmte positive Spannung bei einem hohen Pegel von beispielsweise 5V von der Wortleitungs-Treiberschaltung an die ausgewählte Wortleitung WLsel abgegeben, während die nicht ausgewählte Wortleitung WLunsel beispielsweise auf 0V gehalten wird. Zur Zeit des Löschens wird eine bestimmte Spannung mit einer von der Spannung beim Schreiben entgegengesetzten Polarität von beispielsweise –5V an die ausgewählte Wortleitung WLsel abgegeben, während die nicht ausgewählte Wortleitung WLunsel auf einer bestimmten positiven Spannung oder 0V gehalten wird.
- Der Rest der Adressensignale wird durch den Spaltendecoder decodiert, eine Spalten-Auswahlleitung YL einer ausgewählten Spalte, die durch das Adressensignal spezifiziert ist, wird ausgewählt, und eine bestimmte Spannung wird daran angelegt.
- Als Ergebnis davon, dass eine bestimmte Spannung an die Spalten-Auswahlleitung YL angelegt ist, wechselt ein bestimmter Bitleitungs-Auswahltransistor in dem Spalten-Gatearray
7 in einen leitenden Zustand, und in Übereinstimmung damit wird bzw. ist die ausgewählte Bitleitung BLsel mit der Eingangs-/ Ausgangsschaltung6 verbunden. - Ein Erd- bzw. Massepotential GND wird an eine Quelle- bzw. Sourceleitung SL zur Zeit eines Schreibens durch die Sourceleitungs-Treiberschaltung
8 angelegt, die durch ein Steuersignal CS gesteuert wird, während zur Zeit eines Löschens die Sourceleitung beispielsweise einen elektrisch schwebenden bzw. - floatenden Zustand erhält (nachstehend auch als "offen" bezeichnet).
- Außerdem wird eine Mulde in einem Speicherzellenarray geladen, um eine Sperrvorspannung (beispielsweise eine negative Spannung) zur Sperrvorspannung eines bestimmten PN-Übergangs zur Zeit eines Schreibens (und Löschens) durch die Muldenladungs-/ -entladungsschaltung
9 zu führen, die durch ein Steuersignal CS' gesteuert wird. Die Vorspannung der Mulde wird auch eine Sperrvorspannung genannt. - Infolgedessen werden zur Zeit des Schreibens in den Eingangs-/ Ausgangspuffer zu schreibende Daten an eine ausgewählte Bitleitung BLsel abgegeben und in eine Speicherzelle an einer Schnittstelle der ausgewählten Bitleitung BLsel und der ausgewählten und erregten Wortleitung WLsel geschrieben. Genauer gesagt wird eine positive Spannung von etwa 3,3V bis 4,0V oder 0V an die ausgewählte Bitleitung BLsel in Übereinstimmung mit den zu schreibenden Daten abgegeben, und heiße Elektronen durch Ionisationskollision (beispielsweise sekundäre Ionisationskollision) werden in die obige Speicherzelle injiziert, an die die Spannung angelegt ist.
- In einem Flash-Speicher wird ein Löschen normalerweise kollektiv in einem Speicherzellenarray oder kollektiv in einem bestimmten Block ausgeführt. Wenn ein Block kollektiv bzw. insgesamt gelöscht wird, dann werden sämtliche Bitleitungen BL in dem Block entsprechend einem Spaltenadressensignal ausgewählt, und eine bestimmte positive Spannung von beispielsweise 5V wird an die ausgewählte Bitleitung BLsel angelegt.
- Es sei darauf hingewiesen, dass Sourceleitungen stets auf dem Referenzpotential von 0V beim Schreiben und Löschen gehalten werden können. Außerdem kann auch ein Verfahren, welches sie lediglich während der Zeit des Löschens offen macht, wie oben erläutert, oder ein Verfahren zum Löschen auch von der Sourceseite her angenommen werden.
- Wie später erläutert wird, wird eine Auswahl einer Mulde vorzugsweise auf der Grundlage einer Spaltenadresse bei dem in
1 dargestellten Aufbau vorgenommen, wenn eine Mulde aufgeteilt ist, um lange parallele Streifen längs der Bitleitungsrichtung zu sein. Bei dem bzw. in dem Injektionsschreiben mit heißem Elektron durch sekundäre Ionisationskollision ist eine Mulde vorzugsweise negativ vorgespannt. Zu dieser Zeit werden beispielsweise –1,5V bis –3V oder so an die ausgewählte Mulde angelegt. -
2 zeigt ein Beispiel des Schaltungsaufbaus einer Speicherzellenmatrix bzw. eines Speicherzellenarrays (MCR)1 . Die Arraykonfiguration umfasst hierarchische Bitleitungen und Sourceleitungen, das ist die sogenannte SSL (gesonderte Sourceleitung). -
3 ist eine Draufsicht des Speicherzellenarrays. -
4 ist eine Vogelperspektivansicht von einer Querschnittsseite längs der Linie B-B' in3 her betrachtet. - In diesem Speicherzellenarray sind die Bitleitungen in Haupt-Bitleitungen und Sub-Bitleitungen klassifiziert, und die Sourceleitungen sind in Haupt-Sourceleitungen und in Sub-Sourceleitungen klassifiziert.
- Wie in
2 veranschaulicht, ist eine Haupt-Bitleitung MBL1 mit einer Sub-Bitleitung SBL1 über einen Auswahltransistor S11 verbunden, und eine Haupt-Bitleitung MBL2 ist mit einer Sub-Bitleitung SBL2 über einen Auswahltransistor S21 verbunden. Außerdem ist eine Haupt-Sourceleitung MSL1 mit einer Sub-Sourceleitung SSL1 über einen Auswahltransistor S12 verbunden, und eine Haupt-Sourceleitung MSL2 ist mit einer Sub-Sourceleitung SSL2 über einen Auswahltransistor S22 verbunden. - Zwischen der Sub-Bitleitung SBL1 und der Sub-Sourceleitung SSL1 sind Speichertransistoren M11 bis M1N (für beispielsweise n=64) vorgesehen, die parallelgeschaltet sind, und zwischen der Sub-Bitleitung SBL2 und der Sub-Sourceleitung SSL2 sind Speichertransistoren M21 bis M2n parallelgeschaltet vorgesehen. Die n-Anzahl von gegenseitig parallelgeschalteten Speichertransistoren und zwei der Auswahltransistoren (S11 und S12 oder S21 und S22) bilden einen Block, eine Einheit, bestehend aus einem Speicherzellenarray.
- Die jeweilige Gates von Speichertransistor M11, M21, ..., die in der Wortrichtung nebeneinander liegen, sind mit einer Wortleitung WL1 verbunden. In derselben Weise sind die jeweiligen Gates von Speichertransistoren von M12, M22, ... mit einer Wortleitung WL2 verbunden, und die jeweiligen Gates von Speichertransistoren M1n, M2n, ... sind mit einer Wortleitung WLn verbunden.
- Auswahltransistoren S11, ...., die in der Wortrichtung nebeneinander liegen, werden von einer Auswahl-Gateleitung SG11 gesteuert, und Auswahltransistoren S21, .... werden von einer Auswahl-Gateleitung SG21 gesteuert. In derselben Weise werden Auswahltransistoren S12, ... die in der Wortleitungsrichtung nebeneinander liegen, von einer Auswahl-Gateleitung SG12 gesteuert, und Auswahltransistoren S22, ... werden von einer Auswahl-Gateleitung SG22 gesteuert.
- In dem Speicherzellenarray, wie in
4 veranschaulicht, ist eine P-Mulde W auf einer Oberfläche des Halbleitersubstrats SUB gebildet. Die P-Mulde W ist in der Zeilenrichtung durch eine Elementisolations-Isolationsschicht ISO dielektrisch isoliert, welche ein paralleles Streifenmuster aufweist, das bei spielsweise durch eine vergrabene Isolationsschicht in einem Graben gebildet ist. Es sei darauf hingewiesen, dass die später erläuterte Mulden-in-Mulden-(WIW)-Struktur ebenfalls angenommen werden kann. - Jeder durch eine Elementisolations-Isolationsschicht ISO abgetrennte P-Muldenteil wird ein aktiver Bereich des Speichertransistors. Zu beiden Seiten in Richtung der Breite des aktiven Bereichs wird bzw. ist eine Verunreinigung bzw. Störstelle vom N-Typ bei hoher Konzentration in dem Muldenteil in parallelen Streifen eingeführt, die voneinander beabstandet sind, und dadurch werden bzw. sind Sub-Bitleitungen SBL1 und SBL2 (nachstehend als SBL bezeichnet) als ein zweiter Source-/ Drainbereich sowie Sub-Sourceleitungen SSL1 und SSL2 (nachstehend als SSL bezeichnet) als ein erster Source-/Drainbereich gebildet.
- Ein dielektrischer Film, der eine Ladungsspeichereinrichtung bzw. ein Ladungsspeichermittel (Ladungsspeicherfilm) mit einem parallelen Streifenmuster senkrecht zu den Sub-Bitleitungen SBL und den Sub-Sourceleitungen SSL enthält, wird bzw. ist gebildet. Auf dem Ladungsspeicherfilm wird bzw. sind jeweils Wortleitungen WL1, WL2, WL3, WL4, ... (nachstehend als WL bezeichnet) gebildet, die auch als Gate-Elektroden dienen.
- Ein Teil, der sich mit den jeweiligen Wortleitungen WL bei dem P-Mulden-W-Teil zwischen den Sub-Bitleitungen SBL und den Sub-Sourceleitungen SSL kreuzt, ist ein Kanalbildungsbereich des Speichertransistors. Ein Teil der Sub-Bitleitungen, der mit dem Kanalbildungsbereich (zweiter Source-/Drainbereich) in Kontakt gelangt, dient als eine Drain, und ein Teil der Sub-Sourceleitungen, der mit dem Kanalbildungsbereich (erster Source-/Drainbereich in Kontakt gelangt, dient als Source.
- Eine obere Fläche und Seitenwände der Wortleitungen WL sind mit einer Offset-Isolierschicht und einer Seitenwand-Isolierschicht überzogen (eine normale Zwischenschicht-Isolierschicht kann beim vorliegenden Beispiel verwendet werden.
- Diese Isolierschichten sind bzw. haben in bestimmten Intervallen eine Bitkontaktmenge bzw. -Platte BC, die zu den Sub-Bitleitungen SBL reicht, und eine Source-Kontaktmenge bzw. -platte SC gebildet, die zu den Sub-Sourceleitungen SSL reicht. Die Kontaktmenge bzw. -platte BC und SC sind elektrische Leiter, beispielsweise besteht eine Menge bzw. Platte aus Polysilizium oder hitzebeständigen Metallen und sind für alle 64 Speichertransistoren in der Bitrichtung vorgesehen.
- Auf der Isolierschicht sind die Hauptbitleitungen MBL1, MBL2, ... (nachstehend als MBL bezeichnet), welche die Bitkontaktmenge bzw. -platte BC kontaktieren, und die Haupt-Sourceleitungen MSL1, MSL2, ... (nachstehend als MSL bezeichnet), die die Source-Kontaktmenge bzw. -platte SC berühren, abwechselnd gebildet. Die Haupt-Bitleitungen und die Haupt-Sourceleitungen weisen ein langes paralleles Streifenmuster längs der Spaltenrichtung auf.
- Das dargestellte Speicherzellenarray weist hierarchische Bitleitungen und Sourceleitungen auf, weshalb es nicht notwendig ist, die Bitkontaktmenge bzw. -platte BC und die Sourcekontaktmenge bzw. -platte SC für jede Speicherzelle zu bilden. Somit besteht grundsätzlich nicht irgendeine Ungleichheit des Kontaktwiderstands zwischen Zellen. Die Bitkontaktmenge bzw. -platte BC und die Sourcekontaktmenge bzw. -platte SC sind beispielsweise für alle 64 Speicherzellen vorgesehen. Wenn die Bitkontaktplatte BC und die Sourcekontaktplatte SC nicht in einer Selbstausrichtungsweise gebildet sind, sind die Versetzungs-Isolierschicht und die Seitenwand-Isolierschicht nicht notwendig. In diesem Falle wird nach einem Stapeln bzw.
- Schichten einer normalen Zwischenschicht-Isolierfilmdicke und Vergraben eines Speichertransistors ein Kontakt durch normale Fotolithografie und Ätzen geöffnet, und ein leitendes Material wird in dem Kontakt vergraben.
- Aufgrund der pseudo-kontaktlosen Struktur, bestehend aus den Sub-Bitleitungen (zweiter Source-/Drainbereich) SBL und den Sub-Sourceleitungen (erster Source-/Drainbereich) SSL gibt es einen kleinen Leerraum, so dass dann, wenn jede Schicht in einer minimalen Größe F als einer Grenze eines Wafer-Prozesses gebildet ist, ein extrem kleiner Zellenbereich von nahezu 8F2 realisiert werden kann.
- Die Bitleitungen und die Source-Leitungen sind hierarchisch hergestellt, und der Auswahltransistor S11 oder S21 trennt eine Gruppe von Speichertransistoren, die parallel in einem Einheitsblock verbunden sind, der von der Haupt-Bitleitung MBL nicht ausgewählt ist. Infolgedessen ist eine Kapazität der Haupt-Bitleitung MBL stark reduziert, was zur Erzielung einer höheren Geschwindigkeit und eines geringeren Leistungsverbrauchs von Vorteil ist. Mittels der Wirkung des Auswahltransistors S12 oder S22 können die Sub-Sourceleitungen SSL von den Haupt-Sourceleitungen MSL getrennt werden, und eine geringere Kapazität kann erreicht werden.
- Zur Erreichung einer noch höheren Geschwindigkeit wird es bevorzugt, dass die Sub-Bitleitungen SBL und die Sub-Sourceleitungen SSL durch einen Verunreinigungs- bzw. Störstellenbereich gebildet sind, der mit Silicid aufgebracht wird, und die Haupt-Bitleitungen MBL und die Haupt-Sourceleitungen MSL sind metallverdrahtet.
-
5 ist eine vergrößerte Schnittansicht eines Speichertransistors in der Zeilenrichtung (nachstehend als eine Kanalrichtung bezeichnet). - In
5 ist ein Teil zwischen der Sub-Bitleitung (zweiter Source-/Drainbereich) SBL und der Sub-Sourceleitung (erster Source-/Drainbereich) SSL und mit der Wortleitung WL kreuzend der Kanalbildungsbereich CH. - Der Kanalbildungsbereich CH ist durch einen Kanalbereich HR hoher Konzentration gebildet, der die Sub-Bitleitung SBL berührt. Der Kanalbereich HR hoher Konzentration ist vom P-Typ mit höherer Konzentration als der Konzentration in anderen Teilen des Kanalbildungsbereichs CH. Wie später erläutert wird, spielt der Kanalbereich HR hoher Konzentration eine Rolle zur Erhöhung einer Intensität eines elektrischen Feldes in der Kanalrichtung im benachbarten Kanalbildungsbereich CH.
- Ein Ladungsspeicherfilm GD ist auf dem Kanalbildungsbereich CH gebildet, enthaltend den Kanalbereich HR hoher Konzentration, und eine Gateelektrode (Wortleitung WL) eines Speichertransistors ist auf dem Ladungsspeicherfilm GD gebildet. Die Wortleitung WL besteht aus dotiertem polykristallinen Silizium, das dadurch leitend gemacht ist, dass eine Verunreinigung bzw. Störstelle vom P-Typ oder N-Typ hoher Konzentration eingeführt ist, aus hitzebeständigem Metallsilizid oder einem gestapelten Film aus dotiertem polykristallinen Silizium und hitzebeständigem Metallsilizid. Eine Länge des effektiven Bereiches der Wortleitung WL, das ist die Länge (Gatelänge) in der Kanalrichtung entsprechend einem Abstand zwischen der Quelle bzw. Source und der Senke bzw. Drain beträgt 0,13μm oder weniger, beispielsweise 100nm oder so.
- Der Ladungsspeicherfilm GD bei der ersten Ausführungsform besteht aus einer unteren Schicht, einem ersten dielektrischen Film MTM auf bzw. an der Unterseite, einem Haupt-Ladungsspeicherfilm CHS, einem zweiten dielektrischen Film TOP auf der Oberseite.
- Der erste dielektrische Film BTM ist beispielsweise durch Bildung eines Oxidfilms und durch Vornahme einer Nitrierungsbehandlung darauf gebildet. Eine Schicht- bzw. Filmdicke des ersten dielektrischen Films BTM wird in einem Bereich von beispielsweise 2,5nm bis 6,0nm bestimmt und ist hier auf 3,5μm bis 5,5μm festgelegt.
- Der Haupt-Ladungsspeicherfilm CHS besteht beispielsweise aus einem 6,0nm-Nitridsilizium-(SixNy-(0<x<1, 0<y<1))-Film. Der Haupt-Ladungsspeicherfilm CHS wird beispielsweise durch das Niederdruck-CVD (LP-CVD) hergestellt und enthält darin eine große Menge von Ladungsträgerfangstellen. Der Haupt-Ladungsspeicherfilm CHS zeigt eine elektrische Leitfähigkeit vom Frenkel-Poole-(FP)-Typ.
- Der zweite dielektrische Film TOP ist so zu bilden, dass er tiefe Ladungsträgerfangstellen bei hoher Konzentration nahe einer Grenze mit bzw. zu dem Haupt-Ladungsspeicherfilm CHS einschließt. Deshalb wird bzw. ist der zweite dielektrische Film TOP beispielsweise durch Ausführen einer thermischen Oxidation auf einem gebildeten Nitridfilm (Haupt-Ladungsspeicherfilm CHS) gebildet. Der zweite dielektrische Film TOP kann ein Hochtemperatur-CVD-Oxidations-(HTO)-Film sein. Wenn der zweite dielektrische Film TOP durch CVD gebildet ist, werden bzw. sind die Fangstellen durch Wärmebehandlung gebildet. Eine Filmdicke des zweiten dielektrischen Films TOP beträgt zumindest 3,0nm, vorzugsweise 3,5nm oder mehr, um effektiv die Injektion von Löchern von der Gateelektrode (Wortleitung WL) zu verhindern und um eine Abnahme der Anzahl der Daten-Wiederbeschreibbarkeitshäufigkeit zu verhindern.
- Bei der Herstellung eines Speichertransistors, der so aufgebaut ist wie oben werden eine Elementisolations-Isolierschicht ISO und eine P-Mulde W in einem erstellten Halbleitersubstrat SUB gebildet. Verunreinigungs- bzw. Störstellenbereiche (erste und zweite Source-/Drainbereiche), um die Sub-Bitleitungen SBL und die Sub-Sourceleitungen SSL zu sein, werden durch das Ionenimplantationsverfahren gebildet. Ein Kanalbereich HR hoher Konzentration wird bzw. ist durch das Schräg-Ionenplantationsverfahren, etc. gebildet. Entsprechend dem Bedarf wird eine Ionenimplantation zur Einstellung einer Schwellwertspannung ausgeführt.
- Anschließend wird ein Ladungsspeicherfilm GD auf dem Halbleitersubstrat SUB gebildet, in welchem die P-Mulde W und die Elementisolations-Isolierschicht ISO gebildet sind.
- Es wird beispielsweise eine Wärmebehandlung von 1000°C während 10 Sekunden durch das schnelle thermische Hochtemperatur-Behandlungsverfahren (das RTO-Verfahren) ausgeführt, um einen Siliziumoxidfilm (erster dielektrischer Film BTM) zu bilden.
- Ein Siliziumnitridfilm (Haupt-Ladungsspeicherfilm CHS) wird auf dem ersten dielektrischen Film BTM durch das LP-CVD-Verfahren niedergeschlagen, bis er ein bisschen dicker ist als 6nm, so dass die End-Filmdicke 6nm wird. Das CVD wird beispielsweise unter Verwendung eines Mischgases aus Dichlorosi-lan (DCS) und Ammonium mit bzw. bei der Substrattemperatur von 730°C ausgeführt.
- Eine Oberfläche des gebildeten Siliziumnitridfilms wird durch das thermische Oxidationsverfahren oxydiert, um einen Siliziumoxidfilm (zweiter dielektrischer Film TOP) von beispielsweise 3,5nm zu bilden. Die thermische Oxidation wird beispielsweise in einer H2O-Atmosphäre mit bzw. bei der Ofentemperatur von 950°C während 40 Minuten oder so ausgeführt. Als Ergebnis werden tiefe Ladungsträgerfangstellen mit einem Fangstellenpegel (einer Energiedifferenz von einem leitenden Band des Siliziumnitridfilms) von etwa 2,0eV oder weniger bei einer Dichte von etwa 1 bis 2 × 1013/cm2 gebildet. Außerdem wird 1,5nm eines thermisch oxydierten Siliziumfilms (zweiter dielektrischer Film TOP) in Bezug auf 1nm des Siliziumnitridfilms (Haupt-Ladungsspeicherfilm CHS) gebildet, und die Filmdicke des Siliziumnitridfilms nimmt bei diesem Verhältnis ab, so dass die Endfilmdicke des Siliziumnitridfilms 6nm wird.
- Ein gestapelter Schichtfilm aus einem leitenden Film, der eine Gateelektrode (Wortleitung WL) ist, und einer Offset-Isolierschicht (nicht dargestellt) wird gestapelt, und der gestapelte Schichtfilm wird durch ein gleiches bzw. dasselbe Muster gleichzeitig verarbeitet.
- Um den Speicherzellenarrayaufbau in
4 zu erhalten, werden sodann ein selbstausgerichteter Kontaktbereich sowie die Seitenwand-Isolierschicht gebildet, und Platten werden, um eine Bitkontaktplatte BC und eine Sourcekontaktplatte SC zu sein, auf den Sub-Bitleitungen SBL und den Sub-Sourceleitungen SSL gebildet, um von dem selbstausgerichteten Kontaktbereich freigelegt zu werden bzw. zu sein. - Rundherum werden bzw. sind die Platten durch einen Zwischenschicht-Isolierfilm vergraben, und die Haupt-Bitleitungen MBL und die Haupt-Sourceleitungen MSL sind auf dem Zwischenschicht-Isolierfilm gebildet; sodann wird entsprechend dem Bedarf eine Zwischenschicht-Isolierschicht gestapelt, ein Kontakt wird gebildet, und die obere Schichtverdrahtung wird gebildet. Nach den Prozessen der Bildung eines Überziehfilms, von Öffnungsplatten bzw. -kissen, etc. ist schließlich das nichtflüchtige Speicherzellenarray fertig gestellt.
-
6 zeigt ein Ersatzschaltungsdiagramm eines Speicherzellenarrays in dem Fall, dass die Sourceleitungen in2 gemeinsam genutzt werden. - Bei diesem Speicherzellenarray wird die Haupt-Sourceleitung bei den Speicherblöcken in der Zeilenrichtung gemeinsam genutzt. Die Sourceelektroden der Auswahltransistoren S12, S22, ..., die in der Zeilenrichtung benachbart sind, sind nämlich mit der gemeinsamen Haupt-Sourceleitung MSL verbunden, und deren Gates sind mit einer Auswahl-Gateleitung SG12 verbunden. Der übrige als dieser Aufbau ist derselbe wie jener in
2 . - Die Haupt-Sourceleitung MSL kann von zwei Reihen bzw. Zeilen von Speicherblöcken gemeinsam genutzt werden. Die Konfiguration, bei der eine Haupt-Sourceleitung gemeinsam genutzt wird, ist besonders geeignet für den Fall der Abgabe ein und derselben Spannung an sämtliche Sourceleitungen in einem Speicherzellenarray oder in einem Block zur Ausführung einer kollektiven Schreib- oder Löschoperation, wie in einem später erläuterten Sourceleitungs-Treiberverfahren. In diesem Falle gibt es einen Vorteil, dass ein Bereich nicht vergeudet ist, da die Anzahl der Haupt-Sourceleitungen klein ist im Vergleich zu jener im Falle der
2 . - Anschließend werden ein Vorspannungseinstellbeispiel eines in
2 dargestellten nichtflüchtigen Speicherzellenarrays vom SSL-Typ und dessen Arbeitsweise erläutert. Es sei darauf hingewiesen, dass die Grundsätze eines Betriebsverfahrens, das unten erläutert wird, auch dieselben in bzw. bei dem in6 dargestellten Speicherzellenarray sind. -
7A ist eine Ansicht, die eine Arbeitsweise des Schreibens von Daten zusammen mit Vorspannungsbedingungen veranschaulicht;7B ist eine Ansicht eines elektrischen Feldes E zur Beschleunigung von Elektronen in der Kanalrichtung. - Bei dem ersten Ausführungsbeispiel wird das Schreiben von Daten durch Injizieren von heißen Elektronen ausgeführt, die durch sekundäre Ionisationskollision als einer Art einer Ionisationskollisationserscheinung erzeugt werden.
- Wie in
7A gezeigt, wird unter Heranziehung einer Spannung der Sourceelektroden (Sub-Sourceleitungen SSL) von 0V als einer Referenz eine Spannung von 5 bis 6V an die Gates (Wortleitungen WL) angelegt, und Vd = 3,3 bis 4V wird an die Senken bzw. Drainelektroden (Sub-Bitleitungen SBL) abgegeben. Außerdem wird als eine Sperrvorspannung eine Muldenspannung Vwell von beispielsweise –3V in der Richtung der Sperrvorspannung eines PN-Übergangs zwischen der P-Mulde W und der Sub-Sourceleitung (erster Source-/Drainbereich) SSL oder den Sub-Bitleitungen (zweiter Source-/Drainbereich) SBL an die P-Mulde W abgegeben. Zu dieser Zeit wird eine Spannung, die zwischen dem zweiten Source-/Drainbereich und der Mulde angelegt ist, ausgewählt, um ein kleinerer Spannungswert als ein Wert der Stehspannung zwischen dem zweiten Source-/Drainbereich und der Mulde zu sein. - Unter den Vorspannungsbedingungen werden Elektronen e von der Sub-Sourceleitung SSL abgegeben, und sie laufen in dem Kanal, kollidieren mit dem Siliziumgitter oder werden in eine Verarmungsschicht auf der Seite der Sub-Bitleitungen SBL auf der Senke- bzw. Drainseite gestreut und erzeugen Paare von Löchern HH hoher Energie und Elektronen HE hoher Energie. Darunter werden die heißen Löcher HH in der Verarmungsschicht des PN-Übergangs weiter beschleunigt, um Paar von Elektronen und Löchern zu erzeugen. Die Elektronen darunter werden heiße Elektronen HE und driften ab, während ein Teil von ihnen sich zur Seite der Wortleitung WL hin bewegt, um durch das elektrisch Feld in der vertikalen Richtung weiter beschleunigt zu werden. Die mit hoher Energie erhaltenen heißen Elektronen HE gehen über eine Barrierenhöhe des ersten dielektrischen Films BTM und werden durch die Ladungsträgerfangstellen in dem Hauptladungsspeicherfilm CHS eingefangen. Der Ladungseinfangbereich (Speicherbereich) ist auf einen Teil auf der Senke- bzw. Drainseite beschränkt.
-
8 zeigt Schreibkennlinien für einen MONOS-Transistor mit einer Gatelänge von 0,13μm. - Die Ordinate in
8 gibt eine Schwellwertspannung [V] an, und die Abszisse gibt eine Schreibzeit [sec] an, und eine Sperrvorspannung, das ist eine Muldenspannung Vwell, wird als zu ändernder Parameter verwendet. Die Gatespannung beträgt 5V, und die Senke- bzw. Drainspannung Vd ist mit 3,5V konstant gemacht. Wenn die Gatespannung Vg gegeben ist mit 0V, wird ein Schreiben gerade nicht ausgeführt, und zwar auch dann nicht, wenn die Schreibzeit auf 10ms festgelegt ist. Wenn die Gatespannung Vg von 5V angelegt wird und wenn die Muldenspannung Vwell von –2,0V oder so angelegt wird, dann wird eine hinreichende Änderung einer Schwellwertspannung vom 3V oder mehr für eine Schreibzeit von 1ms oder mehr beobachtet. Wenn die Muldenspannung Vwell auf –2,5V oder mehr festgelegt ist, dann wird eine hinreichende Änderung der Schwellwertspannung von 3V oder mehr sogar dann beobachtet, wenn die Schreibzeit 100μs beträgt. -
9 zeigt Schreibkennlinien, wenn eine Drainspannung als ein zu ändernder Parameter verwendet wird. - Die Gatespannung beträgt 5V, und die Drainspannung Vd ist mit -3V konstant gemacht. Aus
9 wird verstanden, dass das Schreiben mit hoher Geschwindigkeit erfolgt, wenn die Drainspannung Vd zur Zeit des Schreibens höher wird. Um eine Schwellwertspannungsänderung um 3V oder mehr während einer kurzen Schreibzeit von 100μs oder weniger zu erzielen, wird verstanden, dass die Drainspannung Vd 3V oder mehr zu sein hat. -
10 zeigt Drainstörkennlinien bzw. -charakteristiken. - Eine Drainstörung bedeutet die Tatsache, dass sich bei nicht ausgewählten Zellen und ausgewählten Zellen, die mit einer gemeinsamen Drainelektrode verbunden sind, eine Schwellwertspannung in nicht ausgewählten Zellen ändert, die über eine Gatespannung von 0V verfügen, und zwar aufgrund eines Schreibeffekts in einer benachbarten ausgewählten Zelle. In
10 wird eine Änderung einer Schwellwertspannung einer nicht ausgewählten Zelle bis zu der Schreibzeit von bis zu 1s einer ausgewählten Zelle hinreichend klein heruntergedrückt. Es wurde nachgewiesen, dass dann, wenn angenommen wird, dass die Schreibzeit für die ausgewählte Zelle 100μs beträgt, ein Störrand vier Ziffern bzw. Stellen betrug und ein hinreichender Schreibstörwiderstand erzielt wurde. - Wie aus der obigen Überlegung klar ist, werden die durch die sekundäre Ionisationskollision erzeugten heißen Elektronen HE unter einem geringeren elektrischen Feld durch das CHE Injektionsverfahren einer einfachen Beschleunigung in einem Kanal zur Erzielung einer hohen Energie erzeugt.
- Außerdem ist bei dem ersten Ausführungsbeispiel mit Rücksicht darauf, dass ein Kanalbereich HR hoher Konzentration vorgesehen ist, wie in
7B veranschaulicht, die Verstärkung des elektrischen Feldes in der Kanalrichtung höher als im Falle des Nichtvorhandenseins des Kanalbereichs HR hoher Konzentration, wie dies durch eine unterbrochene Linie angedeutet ist; folglich wird die Kollisionsenergie durch die den Kanal entlanglaufenden Elektronen e mit dem Siliziumgitter hoch. Mit anderen Worten kann eine Abgabespannung Vd zwischen dem Source-/Drainbereich zur Erzielung derselben Energie niedrig sein. Bei dem ersten Ausführungsbeispiel ist die Bildung des eine hohe Konzentration aufweisenden Kanalbereichs HR nicht essentiell bzw. unbedingt erforderlich, jedoch wird bevorzugt, dass der Kanalbereich HR hoher Konzentration aus dem obigen Grunde gebildet wird bzw. ist. - Ferner ist der PN-Übergang zwischen der P-Mulde W und einem N+-Störstellenbereich, der die Sub-Bitleitungen bildet, durch eine Sperrvorspannung in Sperrrichtung vorgespannt, und die Verarmungsschicht wird bei einer niedrigeren Drainspannung leicht ausgebreitet. Falls eine Abgabe- bzw. Anlegungsspannung der Gate-Elektroden niedriger festgelegt ist im Vergleich zu dem Fall der Nichtausführung der Sperrvorspannung, wird außerdem der Wirkungsgrad des Injizierens notwendiger heißer Elektronen leicht erreicht.
- Wie oben erläutert, wird bzw. ist bei dem vorliegenden Ausführungsbeispiel eine Betriebsspannung im Vergleich zu konventionellen Fällen verringert.
- Bei dem konventionellen Injektionsverfahren zur Kanalinjektion von heißen Elektronen erfordern beispielsweise Vorspannungsbedingungen zum Injizieren ein und derselben Menge von Ladungen in den Hauptladungsspeicherfilm CHS über nahezu dieselbe Zeitspanne eine Drainspannung von 4,5V und eine Gatespannung von 9V.
- Andererseits beträgt bei dem vorliegenden Ausführungsbeispiel die Drainspannung 3,3 bis 4V, die Gatespannung beträgt 5 bis 6V, so dass ein Vorteil vorliegt, dass man imstande ist, bei einer um 0,5 bis 1,2V niedrigeren Drainspannung und bei einer um 3 bis 4V oder so niedrigeren Gatespannung im Vergleich zu den konventionellen Fällen zu arbeiten. Infolgedessen war das Skalieren einer Gatelänge verbessert im Vergleich zu den konventionellen Fällen. Außerdem wurde die Schreibgeschwindigkeit von 20μs oder weniger erzielt.
-
11 ist eine Ansicht, die eine Datenlöschoperation zusammen mit Vorspannungsbedingungen veranschaulicht. - Das Löschen von Daten wird durch Injizieren von heißen Löchern vorgenommen, die durch einen Band-zu-Band-Tunnelungsstrom hervorgerufen werden. Wie in
11 dargestellt, wird nämlich durch Heranziehen einer Spannung von 0V der P-Mulde W als Referenz an die Gates (Wortleitungen WL) –5V angelegt, und 5V wird an die Senken bzw. Drainelektroden (Sub-Bitleitungen SBL) angelegt. Zu diesem Zeitpunkt sind die Sourceelektroden in einen offenen Zustand gebracht. - Unter den Vorspannungsbedingungen ist eine Oberfläche des N+-Dotierungsbereichs, der die Sub-Bitleitungen SBL bildet, in einen tief verarmten Zustand gebracht, und zwar aufgrund einer Spannung von 10V, die zwischen die Wortleitungen WL und die Sub-Bitleitungen SBL angelegt ist, und eine Kurve des Energiebandes wird steil. Die Elektronen e tunneln von einem Valenzband zu einem Leitfähigkeitsband aufgrund des Band-zu-Band-Tunnelungseffekts, fließen dann in den N+-Dotierungsbereich, und folglich werden Löcher h erzeugt. Die erzeugten Löcher h driften ein wenig zur Seite des Mittenbereiches des Kanalbildungsbereiches, wo die elektrische Feldbeschleunigung hervorgerufen wird, und ein Teil der Löcher wird zu heißen Löchern HH. Ladungen hoher Energie (heiße Löcher HH), die an einem Ende des N+-Störstellenbereichs erzeugt werden, werden effektiv und schnell in die Ladungsträgerfangstellen im Hauptladungsspeicherfilm CHS injiziert, während ein Bewegungsmaß (die Richtung und Größe) ohne Verlust der Bewegungsenergie beibehalten wird.
- Aufgrund der Injektion der heißen Löcher HH werden Ladungen der zur Schreibzeit injizierten heißen Elektronen HE aufgehoben, und der Speichertransistor wechselt in einen Löschzustand.
- Bei dem in
11 dargestellten Löschverfahren ist der Wirkungsgrad des Injizierens von Ladungen hoch, da die Beschleunigungsrichtung des elektrischen Feldes und die Injektionsrichtung von Ladungen nahezu dieselben sind. Da die Ladungsinjektion ohne Bildung eines Kanals selbst ausgeführt wird, kann außerdem der Stromverbrauch niedrig gemacht bzw. heruntergebracht werden. Obwohl ein Lochstrom selbst gering ist, ist eine Datenlöschangelegenheit gerade ein Teil des Speichers, weshalb eine Löschzeit zur Erzielung einer notwendigen Schwellwertspannungsänderung um zwei oder drei Ziffern bzw. Dezimalstellen im Vergleich zum Fall des Löschens durch die FN-Tunnel-Gesamtinjektion verringert wird bzw. ist. -
12 zeigt Löschcharakteristiken bzw. -kennlinien. - Die Ordinate gibt in
12 eine Schwellwertspannung [V] an, und die Abszisse gibt eine Löschzeit (sec) an, und eine Sperrvorspannung, das ist eine Muldenspannung Vwell ist ein zu ändernder Parameter. Die Gatespannung Vg beträgt –5V, und die Drainspannung Vd ist mit 5V konstant gemacht. Aus dem Diagramm wird verstanden, dass die Löschgeschwindigkeit umso mehr verbessert ist, je negativer die negative Spannung als Muldenspannung Vwell angelegt ist. - Die obige Erläuterung wurde hinsichtlich des Löschens von der Drainseite her gegeben. Wenn die Gatelänge kurz ist, wie 0,18μm oder weniger, wird es bevorzugt, dass die Sourceseite nicht offen gemacht wird und dass heiße Löcher auch von der Sourceseite her injiziert werden.
- Das Lesen von Daten kann für jedes Bit oder jede Zeile (nachstehend als Seitenlesen bezeichnet) ausgeführt werden. Außerdem kann entweder das Vorwärts-Leseverfahren, bei dem die Richtung der Anlegung einer Spannung zwischen den Source- und Drainelektroden dieselbe ist wie jene beim Schreiben, und das Rückwärts-Leseverfahren angenommen werden, bei dem die Richtungen umgekehrt sind.
-
13 und14 sind Schaltungsdiagramme, welche die jeweiligen Vorspannungsbedingungen beim Vorwärts-Lesen und Rückwärts-Lesen zur Zeit der Ausführung eines Seitenlesens in der ersten einen Zeile veranschaulichen. - Bei dem Vorwärts-Leseverfahren und dem Rückwärts-Leseverfahren sind die Positionsbeziehungen der Source- und Drainelektroden entgegengesetzt in Bezug auf den Speicherbereich, wo Ladungen akkumuliert werden, wobei jedoch eine geringe Notwendigkeit dafür vorliegt, dass der Vorspannungswert selbst geändert wird. Demgemäß genügt es, eines der Verfahren zu erläutern.
- Generell besitzt das Rückwärts-Leseverfahren eine höhere Empfindlichkeit. Es sei darauf hingewiesen, dass beim Überprüfungs-Lesen nach einem Schreiben das Vorwärts-Leseverfahren hinsichtlich der Benötigung einer geringen Potentialänderung von Bit-Leitungen bevorzugt wird. Wenn die Skalierung einer Gatelänge fortschreitet, wird außerdem eine hinreichende Empfindlichkeit auch bei dem Vorwärts-Leseverfahren ohne weiteres erzielt.
- Beim Vorwärts-Leseverfahren wird, wie in
13 gezeigt, eine bestimmte Drainspannung von beispielsweise 1,0V an die Haupt-Bitleitungen MBL1, MBL12 ... angelegt. Außerdem wird eine bestimmte Leseverbotsspannung von beispielsweise 0V (oder eine negative Spannung von –0,3V oder so) an nicht ausgewählte Wortleitungen WL2, WL3, ... angelegt, und 0V wird an die Haupt-Sourceleitungen MSL1, MSL2 und an die P-Mulde W angelegt. Außerdem werden sämtliche ausgewählten Gateleitungen SG11, SG21, SG12 und SG22 auf einer Versorgungs- bzw. Spannungsquellenspannung Vcc gehalten. Unter dieser Bedingung wird eine be stimmte Gatespannung von beispielsweise 3,3V an die zu lesende Wortleitung WL1 angelegt. - Als Ergebnis schalten die mit der Wortleitung WL1 verbundenen Speichertransistoren M11, M21, ... entsprechend einem Schreibzustand ein oder aus, und eine Spannung der Haupt-Bitleitung ändert sich lediglich, wenn eingeschaltet ist. Die Spannungsänderung wird durch den Leseverstärker (SA) etc. in
1 verstärkt und ausgelesen. - Beim Rückwärts-Leseverfahren wird, wie in
14 dargestellt, eine bestimmte Drainspannung von beispielsweise 1,0V an die Haupt-Sourceleitungen MSL1, MSL2, ..., angelegt, und 0V wird an die Haupt-Bitleitungen MBL1, MBL12, ... angelegt. Andere bzw. weitere Bedingungen hinsichtlich der Vorspannungsabgabe sind dieselben wie jene bei dem obigen Vorwärts-Leseverfahren. - Als Ergebnis schalten die mit der Wortleitung WL1 verbundenen Speichertransistoren M11, M21, ... entsprechend einem Schreibzustand ein oder aus, und eine Spannung der Haupt-Sourceleitung ändert sich lediglich, wenn eingeschaltet ist. Die Spannungsänderung wird durch den Leseverstärker (SA), etc. verstärkt und ausgelesen.
- Es sei darauf hingewiesen, dass mit Rücksicht darauf, dass die gesamte Ladungsspeichereinrichtung (schwebendes bzw. floatendes Gate FG) aus einem leitenden Film in den sogenannten Speicherzellen des FG-Typs besteht, ein übermäßiges Löschen zu einem Problem wird, bei dem eine Schwellwertspannung an einer mit Löchern injizierten Speicherzelle stärker als notwendig abgesenkt wird, wenn mehr Löcher als notwendig injiziert werden.
- Andererseits werden beim Transistor vom MONOS-Typ beim ersten Ausführungsbeispiel heiße Elektronen HE in einen Teil des La dungsspeicherfilms (den Speicherbereich) in dem oberen Bereich des Drainendes injiziert und akkumuliert, wenn Daten geschrieben werden. Außerdem werden beim Löschen heiße Löcher HH in den oberen Speicherbereich injiziert, um die akkumulierten Elektronen elektrisch auszulöschen. Deshalb weist der Ladungsspeicherfilm GD einen Bereich auf, wo weder die Elektronen noch Löcher injiziert sind. Eine Schwellwertspannung Vthc des Bereichs, in den Ladungen nicht injiziert sind, wird auf einem konstanten Wert gehalten.
- Sogar dann, wenn sich beim MONOS-Typ ein übermäßiges Löschen ergibt, dass nämlich mehr als eine benötigte große Menge an heißen Löchern HH in den Speicherbereich injiziert wird, in dem Elektronen akkumuliert sind, und eine Schwellwertspannung Vthd des Speicherbereichs verringert ist, um niedriger zu sein als eine Schwellwertspannung Vthc des Bereichs, in den Ladungen nicht injiziert sind, nimmt die Schwellwertspannung Vth der gesamten Speicherzelle kaum ab. Dies ist deshalb so, weil die Schwellwertspannung Vth der gesamten Speicherzelle hauptsächlich durch den Bereich bestimmt ist, wo Ladungen nicht injiziert sind, insbesondere durch eine Schwellwertspannung des Endes der Quelle- bzw. Sourceelektrode. Als Ergebnis wird das übermäßige Löschen nicht zu einem Problem in einem Stapeltyp einer Transistorzelle vom MONOS-Typ, etc. Demgemäß ist die Speicherzelle vom MONOS-Typ bei dem ersten Ausführungsbeispiel den Speicherzellen vom FG-Typ in einem Punkt überlegen, dass das übermäßige Löschen wenig Einfluss auf eine Speicherzellenoperation hat.
- Spannungen, die für die jeweiligen Operationen eines Speicherzellenarrays erforderlich sind, werden von einer Vielzahl von Treibern, etc. in den Speicherperipherieschaltungen geliefert.
- Die Speicherperipherieschaltungen erzeugen eine erste Polaritätsspannung (5 bis 6V) und eine zweite Polaritätsspannung (–3V), so dass eine Potentialdifferenz der beiden Spannungen zu einer zweiten Spannung (8 bis 9V) wird, die zwischen die Gateelektroden und einem Substrat zur Zeit des Schreibens von Daten anzulegen ist. Die erste Polaritätsspannung (5 bis 6V) wird an die Gateelektroden, beispielsweise die Wortleitungen WL, angelegt, und die zweite Polaritätsspannung (–3V) wird an ein Halbleitersubstrat, beispielsweise die P-Mulde W angelegt.
- Zur Zeit des Löschens von Daten werden eine erste Polaritätsspannung (5V) und eine zweite Polaritätsspannung (–5V) erzeugt, so dass eine Potentialdifferenz der beiden zu einer dritten Spannung (10V) wird, die zwischen Gates und einem Substrat anzulegen ist. Die erste Polaritätsspannung (5V) wird an einen zweiten Source-/Drainbereich, beispielsweise die Sub-Bitleitungen SBL angelegt, und die zweite Polaritätsspannung (–5V) wird an ein Halbleitersubstrat, beispielsweise die P-Mulde W angelegt.
- Nachstehend wird ein Beispiel des Aufbaus der Speicherperipherieschaltungen zur Erzeugung der ersten Polaritätsspannung und der zweiten Polaritätsspannung unter Bezugnahme auf die Zeichnungen erläutert.
-
15 ist ein Blockdiagramm, welches eine Verbindungsbeziehung des Peripherieschaltungsteiles und eines Speicherzellenarrays bezüglich eines Betriebsverfahrens eines nichtflüchtigen Speichers zeigt. Die Verbindung zwischen Zellen des in15 dargestellten Speicherzellenarrays1 unterscheidet sich von der Verbindung zwischen Zellen des in2 und -
6 gezeigten Speicherzellenarrays, wobei jedoch die beiden in einem Punkt dieselben sind, dass die Verbindungsbeziehung der Speicherzelle der NOR-Typ ist. - Ein Spalten-Gatearray
7 , das in15 gezeigt ist, wird durch Spalten-Auswahlsignale Y0 bis Y3 gesteuert, und jede Quelle bzw. Source umfasst Spalten-Auswahltransistoren YG0 bis YG3, die mit einer von vier Bitleitungen BL verbunden sind. Die jeweiligen Senke- bzw. Drainelektroden der Spalten-Auswahltransistoren YG0 bis YG3 sind gemeinsam verbunden, und der Mittelpunkt der Verbindung ist mit einem Ausgang einer Bitleitungs-Treiberschaltung (BLD)6a und einem Eingang eines Leseverstärkers (SA)6b verbunden. - Eine von vier Speicherzellenspalten (oder Bitleitungen) wird als Ziel eines Betriebs bzw. einer Operation durch das Spalten-Gatearray
7 zur Zeit eines Schreibens und Lesens ausgewählt. Es sei darauf hingewiesen, dass die Konfiguration der Bereitstellung des Leseverstärkers und der Treiberschaltung für jede Bitleitung oder jede Vielzahl von Bitleitungen abgesehen von vier ebenfalls möglich ist. - Ein Haupt-Zeilendecoder
4 umfasst eine Vielzahl von Decodereinheiten4a , die mit den jeweiligen Wortleitungen verbunden sind. - Quelle- bzw. Sourceleitungen des Speicherzellenarrays
1 sind alle verbunden oder sie sind in jedem Block verbunden, und eine gemeinsame Sourceleitung SL ist mit einem Ausgang einer Sourceleitungs-Treiberschaltung (SLD)8 verbunden. Die P-Mulde W des Speicherzellenarrays ist mit einer Muldenladungs-/-entladungsschaltung (W.C/DC) 9 verbunden. Es sei darauf hingewiesen, dass die P-Mulde W für jede Spalte getrennt sein kann, wie oben erläutert; alternativ kann sie, wie in15 gezeigt, so konfiguriert sein, dass die P-Mulde W gemeinsam für eine Vielzahl von Spalten in der Einheit eines Arbeitsblocks vorgesehen ist. -
16A zeigt ein Schaltungsbeispiel einer den Haupt-Zeilendecoder umfassenden Decodereinheit. - Die Decodereinheit
4a umfasst zwei p-Kanal-MOS-Transistoren P1 und P2, sechs n-Kanal-MOS-Transistoren N1 bis N6, zwei Inverter IN1 und IN2, zwei Übertragungs- bzw. Transferglieder TG1 und TG2, ein NAND-Glied NAND1 und ein NOR-Glied NOR1. - Die Transistoren P1 und N1 sind in Reihe geschaltet, die Transistoren P2 und N2 sind in Reihe geschaltet, und sie sind zwischen einem Speiseanschluss der Wortleitungs-Treiberspannung VH bei einem hohen Pegel und einem Speiseanschluss der Wortleitungs-Treiberschaltung VL bei einem niedrigen Pegel angeschlossen. Die P-Mulde, welche die Transistoren N1 und N2 bildet, ist elektrisch mit einem Speiseanschluss der Spannung VL verbunden.
- Beide Gates der Transistoren P1 und N1 sind verbunden, und der Mittelpunkt der Verbindung ist mit dem Mittelpunkt der Verbindung der Transistoren P1 und N1 verbunden. In derselben Weise sind beide Gates der Transistoren P2 und N2 verbunden, und der Mittelpunkt der Verbindung ist mit dem Mittelpunkt der Verbindung der Transistoren P1 bzw. N1 verbunden. Der Mittelpunkt der Verbindung der Transistoren P1 und N1 ist mit der Wortleitung WL verbunden, und zwei Transistoren N3 und N4 sind zwischen dem Mittelpunkt der Verbindung und einer Speiseleitung des Masse- bzw. Erdpotentials GND (nachstehend als Erdleitung bezeichnet) in Reihe geschaltet. Andererseits sind zwei Transistoren N5 und N6 zwischen dem Mittelpunkt der Verbindung der Transistoren P2 und N2 und der Erdleitung in Reihe geschaltet. Es ist so aufgebaut, dass Gates der Transistoren N3 und N5 ein Steuersignal XERSM eingangsseitig erhalten, und ein P-Mulden-Treibersignal WIWP kann an eine P-Mulde angelegt werden, die die Transistoren N3 und. bilden. Die P-Mulde weist die Mulden-in-Mulden-Struktur auf, die in einer 1-Größe gebildet ist, welche größer ist als die N-Mulde, und sie ist so konfiguriert, dass ein N-Mulden-Treibersignal WIWN an die äußere N-Mulde angelegt werden kann. Es sei darauf hingewiesen, dass die Mulden-in-Mulden-Struktur später erläutert werden wird.
- Andererseits erhält ein Eingang des NAND-Gliedes NAND1 als ein Eingangssignal ein Vor-Decodierungs-Signalausgangssignal von dem Vor-Zeilendecoder
3 in1 . Der Ausgang des NAND-Gliedes NAND1 ist mit einem Gate des Transistors N6 über das Transferglied TG1 verbunden. Ein Ausgang des Transfergliedes TG1 ist mit einem Gate des Transistors N4 über den Inverter bzw. Invertierer IN1 verbunden. - Ein Ausgang des NAND-Gliedes NAND1 ist mit einem Eingang des NOR-Gliedes NOR1 verbunden, und ein Steuersignal XCE, das sämtliche Wortleitungen während der Bereitschaft nicht ausgewählt macht, wird dem anderen Eingang eingangsseitig zugeführt. Das Transferglied TG2 ist zwischen einem Ausgang des NOR-Gliedes NOR1 und einem Ausgang des Transfergliedes TG1 angeschlossen. NMOS-Gates und PMOS-Gates der beiden Transferglieder sind gegenseitig verbunden. Der Mittelpunkt der Verbindung eines NMOS-Gates des Transfergliedes TG1 und eines PMOS-Gates des Transfergliedes TG2 empfängt als ein Eingangssignal ein Steuersignal ERS, und ein inverses Signal des Steuersignals ERS wird dem Mittelpunkt der Verbindung von Gates von anderen Transfergliedern über den Inverter IN2 eingangsseitig zugeführt. Aufgrund der Steuersignale wird die Entladung der Knoten A und B der Wortleitungs-Treiberschaltung, das heißt die Erde der Wortleitungen, gesteuert.
-
17A zeigt ein Schaltungsbeispiel einer Bitleitungs-Treiberschaltung und eines Leseverstärkers. - Die Bitleitungs-Treiberschaltung
6a umfasst drei PMOS-Transistoren P3 bis P5, drei NMOS-Transistoren N7 bis N9, ein Transferglied TG3 und ein NAND-Glied NAND2. - Die Transistoren P3 und N7 sind in Reihe geschaltet, die Transistoren P4 und N8 sind in Reihe geschaltet, und sie sind zwischen einem Speiseanschluss einer Bitleitungs-Treiberspannung VEW auf einem hohen Pegel und einer Masse- bzw. Erdleitung angeschlossen. Die die P-Mulde bildenden Transistoren N7 und N8 sind geerdet.
- Beide Gates der Transistoren P3 und N7 sind verbunden, und der Transistor P5 ist zwischen dem Mittelpunkt der betreffenden Verbindung und dem Speiseanschluss der Bitleitungs-Treiberspannung VEW angeschlossen. Ferner sind der Transistor N9 und das NAND-Glied NAND2 mit dem Mittelpunkt der Verbindung in Reihe geschaltet. Ein Gate des Transistors N9 ist mit einer Speiseleitung der Spannungsquellenspannung Vcc (nachstehend als Versorgungs- bzw. Spannungsquellenleitung bezeichnet) verbunden.
- Programmdaten werden einem Eingang des NAND-Gliedes NAND2 eingangsseitig zugeführt, und ein Signal XERS zur Steuerung einer Eingabe der Programmdaten zum Schalten einer eingestellten Spannung der Bitleitungen wird dem anderen Eingang eingangsseitig zugeführt.
- Andererseits sind beide Gates der Transistoren P4 und N8 verbunden, und der Mittelpunkt der Verbindung ist mit dem Mittelpunkt der Verbindung der Transistoren P3 und N7 und einem Gate des Transistors P5 verbunden. Der Mittelpunkt der Verbindung der Transistoren P4 und N8 ist mit einem Eingang des Transistorgatters bzw. -gliedes TG3 verbunden. Ein Ausgang des Transfergliedes TG3 ist mit einem Eingang des Leseverstärkers
6b und dem Spalten-Gatearray7 verbunden. - Ein Signal XEWH wird einem PMOS-Gate des Transfergliedes TG3 eingangsseitig zugeführt, und ein Signal EWH wird einem NMOS-Gate des betreffenden Gliedes eingangsseitig zugeführt. Zur Zeit eines Schreibens und Löschens wird das Signal EWH einen hohen Pegel führen; umgekehrt wird das Signal XEWH einen niedrigen Pegel führen. Demgemäß werden die Transferglieder eingeschaltet, wenn ein Schreiben und Löschen erfolgt, und sie werden in anderen Betriebsarten ausgeschaltet (Lesen und Standby bzw. Bereitschaft).
- Der Leseverstärker
6b umfasst drei PMOS-Transistoren P6 bis P8, fünf NMOS-Transistoren N10 bis N14 und einen Inverter bzw. Invertierer IN3 als Verstärker. - Quelle- bzw. Sourceelektroden der Transistoren N10 und N11 sind gegenseitig verbunden und geerdet, und Drainelektroden der betreffenden Transistoren sind gegenseitig verbunden. Die Transistoren P6 und N7 sind zwischen einer Spannungsquellenleitung und der gemeinsamen Drain der Transistoren N10 und N11 in Reihe geschaltet. Gates der Transistoren P6 und N10 sind verbunden. Ein Steuersignal XRD zum Lesen wird dem gemeinsamen Gate eingangsseitig zugeführt. Gates der Transistoren N11 und P7 sind gemeinsam verbunden, und der Mittelpunkt der Verbindung ist mit einem Ausgang der Bitleitungs-Treiberschaltung
6a und dem Spalten-Gatearray über den Transistor N14 verbunden. Ein Gate des Transistors N14 empfängt als Eingangssignal ein Signal XEW zur Steuerung seines Ein- und Ausschalten. Das Steuersignal XEW wird einen hohen Pegel führen, wenn Bereitschaft und Lesen vorliegt, und es wird einen niedrigen Pegel führen, wenn Schreiben und Löschen erfolgen, um die Verbindung und Trennung mit der Bitleitungsseite des Leseverstärkers6b zu steuern. -
18B ist ein Schaltungsdiagramm eines Beispiels des grundsätzlichen Aufbaus einer Sourceleitungs-Treiberschaltung. - Die Sourceleitungs-Treiberschaltung
8 umfasst einen NMOS-Transistor N16 für eine Entladung. Eine Drainelektrode des Transistors N16 ist mit einer gemeinsamen Sourceleitung SL (Potential:VSL) verbunden, und eine Sourceelektrode des Transistors N16 ist geerdet. Der eine P-Mulde bildende Transistor N16 ist geerdet. Ein Gate des Transistors N16 erhält als ein Eingangssignal ein Steuersignal XERS. -
18A ist ein Schaltungsdiagramm eines Konfigurationsbeispiels einer Mulden-Ladungs-/-Entladungsschaltung. - Die Mulden-Ladungs-/-Entladungsschaltung umfasst drei PMOS-Transistoren P12 bis P14, vier NMOS-Transistoren N18 bis N21, zwei Inverter bzw. Invertierer IN5 und IN6 und eine eine hohe Spannung führende Schaltung
9a . Die eine hohe Spannung führende Schaltung9a gibt eine zweite Polaritätsspannung von beispielsweise –3V zur Zeit eines Schreibens ab, während sie in anderen Betriebsarten (Standby, Löschen und Lesen) aufhört zu arbeiten, und der Ausgang wird bzw. erhält einen Zustand hoher Impedanz (Hi-Z). - Die Transistoren P12 und N18, die Transistoren P13 und N19 und die Transistoren P14 und N20 sind in Reihe geschaltet, und sie sind zwischen einem Ausgangsanschluss der eine hohe Spannung führenden Schaltung
9a , das ist ein Speiseanschluss der Muldenspannung Vwell, und einer Spannungsquellenleitung angeschlossen. Der Transistor N21 ist zwischen dem Speiseanschluss der Muldenspannung Vwell und der geerdeten Leitung angeschlossen. Die P-Mulde, die die Transistoren N18, N19, N20 und N21 bildet, ist so konfiguriert, dass sie mit einer Muldenspannung Vwell gespeist wird. - Ein Gate des Transistors P12 erhält als ein Eingangssignal ein Programmfreigabesignal PGM über die beiden Inverter IN5 und IN6. Der Mittelpunkt der Verbindung der Inverter IN5 und IN6 ist mit einem Gate des Transistors P13 verbunden. Der Mittelpunkt der Verbindung der Transistoren P13 und N19 ist mit ei nem Gate des Transistors N18 verbunden, und ein Gate des Transistors N19 ist mit dem Mittelpunkt der Verbindung der Transistoren P12 und N18 verbunden. Beide Gates der Transistoren P14 und N20 sind verbunden, und der Mittelpunkt der Verbindung ist mit dem Mittelpunkt der Verbindung der Transistoren P13 und N19 verbunden. Der Mittelpunkt der Verbindung der Transistoren P14 und N20 ist mit einem Gate des Transistors N21 verbunden.
- Anschließend wird eine Arbeitsweise der Speicherperipherieschaltungen erläutert.
-
16C ,17B und18C sind Tabellen, die festgelegte Werte von verschiedenen Signalen und Spannungen in Bezug auf den Schaltungsbetrieb zeigen. Die Versorgungs- bzw. Spannungsquellenspannung Vcc ist in der Erläuterung unten auf 2,5V festgelegt. - Ein Schaltungszustand in der Bereitschaft wird erläutert.
- In der Decodereinheit (
16A ) wird mit Rücksicht darauf, dass das inverse Signal XCE eines Chip-Freigabesignals CE im Bereitschaftsbetrieb auf einem hohen Pegel "H" einer Spannungsquellenspannung Vcc liegt (nachstehend ist der hohe Pegel "H" eine Spannungsquellenspannung Vcc, sofern nicht anders angegeben), ein Ausgangssignal des NOR-Gliedes BOR1 Masse bzw. Erdpotential GND (niedriger Pegel "L") führen. Da das Steuersignal ERS auf "L" liegt, ist das Transferglied TG2 eingeschaltet, und das Transferglied TG1 ist ausgeschaltet. Infolgedessen wird das Gatepotential des Transistors N6 zu "L", und das Gatepotential des Transistors N4 wird "H", unabhängig von einem Vor-Decodierungssignal. Obwohl in den Tabellen nicht besonders dargestellt, wird das Steuersignal XERSM zu "H", und die Transistoren N3 und N5 gelangen in einen Zustand, in welchem sie imstande sind einzuschalten. Infolgedessen wird ein Knoten B zwangsweise zu "L" und das Potential sämtlicher Wortleitungen bei der Bereitschaft bzw. im Standbybetrieb wird zu "L", das heißt es wird nicht ausgewählt. Der andere Knoten A einer Verriegelungs- bzw. Latchschaltung, umfassend die Transistoren P1, P2, N1 und N2, wird zwangsweise zu "H", wobei jedoch mit Rücksicht darauf, dass der Transistor N6 ausgeschaltet ist, die Spannung nicht entladen wird. - In der in
17A gezeigten Bitleitungs-Treiberschaltung6a wird mit Rücksicht darauf, dass ein Steuersignal EWL auf "L" liegt und dass ein inverses Signal XEWH auf "H" in dem Transferglied TG3 liegt, das Transferglied TG3 ausgeschaltet, und die Bitleitungs-Treiberschaltung6a wird von der Speicherzellenarrayseite getrennt. - Obwohl das Steuersignal XEW auf der Seite des Leseverstärkers
6b auf "H" liegt und sich der Transistor N14 in einem Zustand befindet, in dem er imstande ist, eingeschaltet zu werden, liegt das andere Steuersignal XRD auf "H", der Transistor N10 schaltet ein, und somit werden bzw. sind die Transistoren N12 und N13 ausgeschaltet. Sogar dann, wenn das Spalten-Gatearray7 geöffnet bzw. offen ist, kann zu dieser Zeit der Leseverstärker6b nicht angesteuert werden, und das Potential VBL eines Knotens C gelangt in einen schwebenden bzw. floatenden Zustand. Das Spalten-Gatearray7 ist normalerweise zur Zeit der Bereitschaft bzw. des Standbybetriebs ausgeschaltet. - In der in
18A dargestellten Mulden-Ladungs-/-Entladungsschaltung 9 wird mit Rücksicht darauf, dass das Programm-Freigabesignal PGM zu "L" wird, das Gatepotential des Transistors P12 zu "L", und das Gatepotential des Transistors P13 wird "H". Infolgedessen schalten die Transistoren P12 und N19 ein, und die Transistoren P13 und N18 schalten aus. Da ein Schwellwert eines Inverters so festgelegt ist, dass ein Ausgangssignal des die Transistoren P14 und N20 umfassenden Inverters ei nen hohen Pegel annimmt, schaltet zu dieser zeit der Transistor N21 ein, die P-Mulde W wird entladen, und das Muldenpotential Vwell wird Masse- bzw. Erdpotential GND. - In der in
18B dargestellten Sourceleitungs-Treiberschaltung8 schaltet der Transistor N16 ein, da das Steuersignal XERS auf "H" liegt. Als Ergebnis wird ein Potential VSL einer gemeinsamen Sourceleitung auf "L" gehalten. - Eine Arbeitsweise der Schaltung beim Löschen von Daten wird erläutert.
-
19 zeigt Zeitdiagramme von Änderungen verschiedener Signale und Speisespannungen beim Löschen. Ein Bereich eines Zieles der Löschoperation in dem Speicherzellenarray kann irgendeines sein, wie eine Zeile der Speicherzelle, ein Speicherblock, das gesamte Speicherzellenarray, etc. - In der in
16A gezeigten Decodereinheit4a wird ein Ausgangssignal des NAND-Gliedes NAND1 zu "L" in der Decodereinheit im Bereich der Aufgabe der Löschoperation entsprechend dem Vor-Decodierungssignal der Zeilenadresse beim Löschen. Als Ergebnis werden eine einzelne Zeile oder eine Vielzahl von Zeilen in der Speicherzelle entsprechend der Decodereinheit ausgewählt. Wenn Zeilen nicht ausgewählt werden bzw. sind, wird ein Ausgangssignal des NAND-Gliedes NAND1 zu "H" in der Decodereinheit der nicht ausgewählten Zeilen. - Zur Zeit eines Löschens wechselt, wie in
19B gezeigt, das Steuersignal ERS zu "H", das Transistorglied TG2 schaltet ab bzw. aus, und das Transferglied TG1 schaltet ein. Als Ergebnis wird ein Signal auf dem "L"-Pegel, das von dem NAND-Glied NAND1 abgegeben ist, einem Gate des Transistors N6 zugeführt, und ein inverses Signal wird einem Gate des Transistors N4 zugeführt. Das Steuersignal XERSM wird zu dieser Zeit noch auf "H (Vcc)" gehalten, und die Transistoren N3 und N5 werden imstande sein einzuschalten. Als Ergebnis wird ein Knoten B zwangsweise zu "L", so dass Masse- bzw. Erdpotential auf der ausgewählten Wortleitung WLsel festgelegt ist. - In der Decodereinheit innerhalb einer nicht ausgewählten Zeile liegt ein Ausgangssignal des NAND-Gliedes NAND1 auf "H", so dass ein Knoten A zwangsweise zu "L" wird, was invers zu jenem der ausgewählten Zeile ist, und der andere Knoten B der Latchschaltung wird auf eine Spannung VH (Vcc) geladen. Als Ergebnis wird bzw, ist eine Spannungsquellenspannung Vcc auf den bzw. für die nicht ausgewählten Wortleitungen WLunsel festgelegt.
- Nach einer bestimmten Zeitspanne wird, wie in
19D gezeigt, das Potential eines Steuersignals XERSM von der Spannungsquellenspannung Vcc auf Masse bzw. Erdpotential GND abgesenkt, und die Transistoren N3 und N5 schalten ab bzw. aus. - Wie in
19D und19F gezeigt, werden das Potential des Steuersignals XERSM, eine Wortleitungs-Treiberspannung VL auf einem niedrigen Pegel und das P-Mulden-Treibersignal WIWP allmählich zu –5V abgesenkt. Eine Spannung VL wird, wie sie ist, zu den ausgewählten Wortleitungen WLsel über den eingeschalteten Transistor N1 geleitet bzw. übertragen. Das Potential der ausgewählten Wortleitungen WLsel steigt allmählich mit der Wortleitungs-Treiberspannung VL verbunden auf einen niedrigen Pegel an. - Das Absenken des Potentials wird durch eine nicht dargestellte negative Verstärkerschaltung ausgeführt, und ein Ausgangssignal der negativen Verstärkerschaltung wird mittels einer nicht dargestellten Spannungs-Detektierschaltung überwacht. Wenn der überwachte Wert niedriger wird als (Vcc von –5V), wird das Potential der Wortleitungs-Treiberspannung VH zwangsweise von der Spannungsquellenspannung Vcc auf Masse- bzw. Erdpotential GND durch Steuerung mittels einer nicht dargestellten Verknüpfungsschaltung abgesenkt. Als Ergebnis sinkt, wie in
19H gezeigt, das Potential der nicht ausgewählten Wortleitungen WLunsel auf Masse- bzw. Erdpotential GND ab. Sodann wird das Potential der ausgewählten Wortleitungen WLsel auf –5V abgesenkt, die mit der Wortleitungs-Treiberspannung VL auf einem niedrigen Pegel verbunden sind. Somit ist die Wortleitungsspannung (–5V) zum Löschen festgelegt. - Es sei darauf hingewiesen, dass der Grund für die gemeinsame Absenkung des Steuersignals XERSM darin liegt, stets die Transistoren N3 und N5 auszuschalten, und sogar dann, wenn das P-Muldenpotential WIWP absinkt, und um zu verhindern, dass der Knoten der Latchschaltung durch das Adressensignal entladen wird. Der Grund dafür, weshalb das Potential der nicht ausgewählten Wortleitungen in der Mitte abgesenkt wird, liegt darin zu verhindern, dass die nicht ausgewählten Speichertransistoren einschalten und ein übermäßiger Strom von den Bitleitungen herausfließt. Das N-Mulden-Potential WIWN wird während einer Löschoperation auf der Spannungsquellenspannung Vcc gehalten.
- Zur Zeit des Löschens von Daten werden einige oder sämtliche der Spalten-Auswahltransistoren YG0 bis YG3 eingeschaltet, und Bitleitungen von zu löschenden Spalten werden ausgewählt.
- In der in
17A dargestellten Bitleitungs-Treiberschaltung6a liegt das Steuersignal EWH des Transfergliedes TG3 auf "H (5V)", und das inverse Signal XEWH liegt auf "L". Das Transferglied TG3 schaltet ein, und die Bitleitungs-Treiberschaltung BLD ist mit den ausgewählten Bitleitungen BLsel verbunden. - Das Steuersignal XERS wird auf "L" festgelegt. Obwohl nicht besonders dargestellt, wird zu dieser Zeit ein Eingangsan schluss von Programmdaten auf einer "H"-Pegelspannung gehalten. Somit wird ein Ausgangssignal (Knoten D1) des NAND-Gliedes NAND1 zu "H (Vcc)", und ein Knoten D2 auf der Ausgangsseite des Transistors wird auf eine Spannung von (Vcc-Vth) festgelegt, die um Vth niedriger ist als Vcc. Da ein Gate des Transistors auf der Spannungsquellenspannung Vcc gehalten wird, wird an den Knoten D1 eine hohe Spannung VEW nicht abgegeben bzw. angelegt.
- Ein Schwellwert eines den Transistor P3 und N7 umfassenden Inverters ist so ausgelegt, um (Vcc-Vth) als "H" zu erkennen, das Potential eines Ausgangs (Hinweis D3) des Inverters sinkt ab, und dadurch wechselt der Transistor P1 in die Richtung des Einschaltens, und das Potential des Knotens D2 steigt weiter an (>Vcc-Vth). Damit sinkt das Potential des Knotens D3 weiter ab, der Transistor P1 wechselt weiter in die Richtung des Einschaltens, und das Potential des Knotens D2 steigt weiter an. Aufgrund der Rückkopplung wird das Potential des Knotens D2 schließlich zu einer Bitleitungs-Treiberspannung VEW auf einem hohen Pegel, und der Transistor N1 ist abgeschaltet. Der Knoten D3 wird bzw. erhält das Masse- bzw. Erdpotential GND, und der Knoten D4 wird bzw. erhält 5V, was dasselbe ist wie die Bitleitungs-Treiberspannung VEW auf einem hohen Pegel.
- Tatsächlich beansprucht es sogar dann, wenn das Steuersignal XERS zu "L" wird, um in einem Löschbetrieb zu sein, Zeit, damit sich ein Ausgangssignal der nicht dargestellten Verstärkerschaltung ändert, so dass der Zeilendecoder sich einmal auf den Vcc-Pegel festsetzt, wobei jedoch zusammen mit der Änderung des Ausgangssignals der Verstärkerschaltung das Ausgangssignal, das ist die Bitleitungs-Treiberspannung VEW auf einem hohen Pegel, von der Spannungsquellenspannung Vcc zu 5V wechselt.
- Zur Zeit des Löschens von Daten liegt das Steuersignal XEW an dem Leseverstärker
6b , wie in17A gezeigt, auf "L", und der Transistor N14 befindet sich in einem Zustand, in dem er imstande ist einzuschalten; da das andere Steuersignal XRD auf "H" liegt, schaltet jedoch der Transistor N10 ein, womit die Transistoren N12 und N13 ausgeschaltet sind. Zu dieser Zeit kann sogar dann, wenn das Spalten-Gatearray7 offen ist, der Leseverstärker6b nicht angesteuert werden, so dass das Potential VBL des Knotens C in dem schwebenden bzw. floatenden Zustand gehalten wird. - In der in
18A dargestellten Mulden-Ladungs-/-Entladungsschaltung 9 wird mit Rücksicht darauf, dass das Programm-Freigabesignal PGM auf "L" liegt, die P-Mulde W in dem Zustand gehalten, in dem sie mit der Masse- bzw. Erdleitung verbunden ist, und das Muldenpotential Vwell liegt in derselben Weise wie beim Standbybetrieb bzw. in der Bereitschaft auf dem Erdpotential GND. - In der in
18B dargestellten Sourceleitungs-Treiberschaltung8 liegt das Steuersignal XERS auf einem "L"-Pegel, und der Transistor N16 ist ausgeschaltet. Damit wird das Potential VSL der gemeinsamen Sourceleitung eine hohe Impedanz von "Hi-Z (open)" erhalten bzw. besitzen. - Durch Einstellen bzw. Festlegen von Spannungen, wie oben erläutert, wird eine Injektion eines heißen Loches durch eine Band-zu-Band-Tunnelung, die in Zellen innerhalb des ausgewählten Bereiches hervorgerufen wird, vorgenommen.
- Ein Schaltungsbetrieb zur Zeit des Schreibens von Daten wird erläutert.
- In der in
16A dargestellten Decodereinheit4a wird ein Ausgangssignal des NAND-Gliedes NAND1 zu "L" in lediglich ei ner Decodereinheit unter allen, und zwar entsprechend einem Vor-Decodierungssignal der Zeilenadresse, und eine Zeile der Speicherzelle, entsprechend der Decodereinheit, wird ausgewählt, wenn ein Schreiben erfolgt. Zeilen der Speicherzelle entsprechend anderen Decodereinheiten werden nicht ausgewählt. - Zur Zeit des Schreibens von Daten wechseln ein inverses Signal XCE des Chip-Freigabesignals CE und das Steuersignal ERS zu Erdpotential GND hin (niedriger Pegel "L"), womit ein Ausgangssignal des NOR-Gliedes NOR1 in ausgewählten Zeilen zu "H" wird. Da das Steuersignal ERS auf "L" liegt, schaltet das Transferglied TG2 ein, und das Transferglied TG1 schaltet aus. Daher wird das Gatepotential des Transistors T6 zu "H", und das Gatepotential des Transistors N4 wird zu "L". Zu dieser Zeit wird das Steuersignal XERSM zu "H", und die Transistoren N3 und N5 werden imstande sein einzuschalten. Als Ergebnis wird der Knoten A zwangsweise zu "L", und der andere Knoten B der Latchschaltung wird zwangsweise zu "H". Zu dieser Zeit wird bzw. ist der Hinweis bzw. Knoten B auf eine hohe Pegel-Treiberspannung VH (5 bis 6V) der Latchschaltung geladen; folglich sind 5 bis 6V der Schreib-Wortleitungsspannung auf den ausgewählten Wortleitungen WLsel festgelegt.
- In den den nicht ausgewählten Zeilen entsprechenden Decodereinheiten wird ein Ausgangssignal des NAND-Gliedes NAND1 zu "H", und ein Ausgangssignal des NOR-Gliedes NOR1 wird zu "L". Das Transferglied TG1 schaltet aus, und das Transferglied TG2 schaltet ein. Somit wird in derselben Weise wie beim oben erläuterten Fall des Standbybetriebs das Potential des Knotens B der Latchschaltung entladen, und sämtliche nicht ausgewählten Wortleitungen WLunsel werden Erdpotential GND führen.
- Zur Zeit des Schreibens von Daten entsprechend den Spalten-Auswahlsignalen Y0 bis Y3, wie in
15 gezeigt, schaltet irgendeiner der Spalten-Auswahltransistoren YG0 bis YG3b ein, und eine Bitleitung wird bzw. ist ausgewählt. - In der in
17A dargestellten Bitleitungs-Treiberschaltung6a schaltet mit Rücksicht darauf, dass das Steuersignal EWH des Transfergliedes TG3 auf "H (4V)" liegt und das inverse Signal XEWH auf "L" liegt, das Transferglied TG3 ein, und die Bitleitungs-Treiberschaltung6a ist mit ausgewählten Bitleitungen BLsel verbunden. - Ein Steuersignal XERS, welches einem Eingang des NAND-Gliedes NAND2 zugeführt wird, wird zu "H (Vcc)". Wenn zu dieser Zeit die dem anderen Eingang zuzuführenden Programmdaten gegeben sind mit "1", dann werden die Knoten D1 und D2 einen "L-(GND)"-Pegel führen, der Knoten D3 wird die Bitleitungs-Treiberspannung VEW auf einem hohen Pegel führen, und der Knoten D4 gibt eine Spannung bei bzw. mit einem "L"-Pegel ab. Wenn die Programmdaten gegeben sind mit "0", und zwar aufgrund einer Pegelverschiebeoperation zusammen mit der oben erläuterten Rückkopplung beim Löschen, gibt der Knoten D4 eine Spannung desselben Pegels (4V) wie die Bitleitungs-Treiberspannung VEW auf einem hohen Pegel ab.
- Da das Steuersignal XEW auf der Seite des Leseverstärkers
6b , wie in17A gezeigt, auf "L" liegt und da das andere Steuersignal XRD auf "H" liegt, wird der Leseverstärker6b nicht angesteuert, und das Potential VBL des Knotens C erfährt den schwebenden bzw. floatenden Zustand. - Als Ergebnis wird an die ausgewählten Bitleitungen BLsel eine Schreib-Drainspannung von 4V oder 0V entsprechend den Programmdaten angelegt.
- Zur Zeit des Schreibens von Daten wird in der in
18A dargestellten Mulden-Ladungs-/-Entladungsschaltung 9 das Pro grammfreigabesignal PGM zu "H". Damit schalten die Transistoren P13 und N18 im Gegensatz zu den Fällen des Standbybetriebs und des Löschens ein, ein Eingangssignal eines die Transistoren P14 und N20 umfassenden Inverters wird "H", und die Transistoren zur Entladung schalten ab. Als Ergebnis wird eine Ausgangsspannung von –3V der eine hohe Spannung bereitstellenden Schaltung9a , die so betrieben bzw. geschaltet ist, dass sie in einem Betriebszustand ist, so, wie sie ist, als Muldenpotential Vwell an die P-Mulde W abgegeben. - Wenn in einen Schreibbetrieb gewechselt wird, wird das Programmfreigabesignal PGM tatsächlich zu "H", wobei jedoch eine von einem Ausgang der eine hohe Spannung bereitstellenden Schaltung
9a zu liefernde Spannung nicht unverzüglich –3V wird. Eine Ausgangsspannung der eine hohe Spannung bereitstellenden Schaltung9a sinkt allmählich ab, und nach einer gewissen Zeitspanne erreicht die Ausgangsspannung, das ist das Mul-denpotential Vwell, –3V als Endspannung. - In der in
18B dargestellten Sourceleitungs-Treiberschaltung8 schaltet der Transistor N16 in derselben Weise wie im Falle des Standbybetriebs ein, und das Potential VSL der gemeinsamen Sourceleitung zur Zeit eines Schreibens liegt auf Masse- bzw. Erdpotential GND fest. - Durch Festlegen der Spannungen, wie oben, wird lediglich in dem Fall, dass die Programmdaten gegeben sind mit "1" und dass die Schreib-Drainspannung gegeben ist mit 4V, die Injektion von durch Ionisationskollision, wie oben erläutert, erzeugten heißen Elektronen in den ausgewählten Zellen vorgenommen.
- Ein Schaltungsbetrieb zur Zeit des Lesens von Daten wird erläutert.
- In der in
16A dargestellten Decodereinheit4a wird zur Zeit des Lesens von Daten ein Ausgangssignal des NAND-Gliedes des NAND1 in lediglich einer Decodereinheit unter sämtlichen entsprechend einem Vor-Decodierungssignal der Zeilenadresse zu "L", und eine Zeile der Speicherzelle entsprechend der Decodereinheit wird bzw. ist ausgewählt. Zeilen der Speicherzellen, die anderen Decodereinheiten entsprechen, werden nicht ausgewählt. - Da das inverse Signal XCE des Chip-Freigabesignals CE und das Steuersignal ERS auf dem Masse- bzw. Erdpotential GND (niedriger Pegel "L") liegen, wird ein Ausgangssignal des NOR-Datums NOR1 in den ausgewählten Zeilen zu "H". Da das Steuersignal ERS auf "L" liegt, schaltet das Transferglied TG2 ein, und das Transferglied TG1 schaltet aus. Damit wird das Gatepotential des Transistors T6 zu "H", und das Gatepotential des Transistors N4 wird "L". Zu dieser Zeit wird das Steuersignal XERSM zu "H", und die Transistoren N3 und N5 werden imstande sein einzuschalten. Als Ergebnis wird der Knoten A zwangsweise zu "L", und der andere Knoten B der Latchschaltung wird zwangsweise zu "H". Der Knoten B wird auf eine Treiberspannung VH (Spannungsquellenspannung Vcc) bei einem hohen Pegel der Latchschaltung geladen; folglich ist die Lese-Wortleitungsspannung der Spannung Vcc auf die ausgewählten Wortleitungen WLsel festgelegt.
- In den Decodereinheiten, die den nicht ausgewählten Zeilen entsprechen, wird ein Ausgangssignal des NAND-Gliedes NAND1 zu "H", ein Ausgangssignal des NOR-Gliedes NOR1 wird "L", das Transferglied TG1 schaltet aus, und das Transferglied TG2 schaltet ein. Deshalb wird in derselben Weise wie im Falle des Standbybetriebs und des Schreibens, wie oben erläutert, das Potential des Knotens B der Latschschaltung entladen, und sämtliche nicht ausgewählten Wortleitungen WLunsel werden Erdpotential GND führen.
- Bei der in
15 dargestellten Konfiguration schaltet in Übereinstimmung mit den Spalten-Auswahlsignalen Y0 bis Y3 irgendeiner der Spalten-Auswahltransistoren YG0 bis YG3 ein, und eine von vier Bitleitungen wird bzw, ist ausgewählt. Wie oben erläutert, ist dann, wenn ein Seitenlesen ausgeführt wird, eine Schaltung so zu ändern, um einen Leseverstärker für jede Bitleitung, etc. bereitzustellen. - In der in
17A dargestellten Bitleitungs-Treiberschaltung6a schaltet mit Rücksicht darauf, dass das Steuersignal EWH des Transfergliedes TG3 auf "L" liegt und dass das inverse Signal XEWH auf "H" liegt, das Transferglied TG3 ab, und die Bitleitungs-Treiberschaltung BLD wird von der Speicherzellenarrayseite in derselben Weise wie im Falle des Standbybetriebs getrennt. - In der in
18A dargestellten Mulden-Ladungs-/-Entladungsschaltung9 wird mit Rücksicht darauf, dass das Programmfreigabesignal PGM zu "L" wird, das Muldenpotential Vwell zu bzw. das Erdpotential GND, und zwar in derselben Weise wie in obigen Fällen des Standbybetriebs und des Löschens. - In der in
18B dargestellten Sourceleitungs-Treiberschaltung8 liegt mit Rücksicht darauf, dass der Transistor N16 einschaltet, das Potential VSL der gemeinsamen Sourceleitung zur Zeit des Lesens auf Erdpotential GND fest. - Das Steuersignal XEW auf der Seite des Leseverstärkers
6b in17A liegt auf "H", und der Transistor N14 befindet sich in dem Zustand, in dem er imstande ist einzuschalten. Da das andere Steuersignal XRD zu "L" verschoben ist bzw. gewechselt hat, ist der Transistor P6 eingeschaltet, und der Transistor N10 wird bzw. ist eingeschaltet. -
20A ist ein Ersatzschaltungsdiagramm eines Leseverstärkers zu diesem Zeitpunkt. -
20B ist eine Ansicht, die Charakteristiken bzw. Kennlinien von Eingangs- und Ausgangssignalen eines Inverters zur Verstärkung von Bitleitungssignaländerungen zeigt. - In
20A überwacht der die Transistoren P7 und N11 umfassende Inverter IN4 das Bitleitungspotential zur Zeit des Lesens von Daten, und wenn das Bitleitungspotential mehr als benötigt ansteigt, wechselt er in die Richtung des Einschaltens des Transistors N11, um die Bitleitungen zu entladen. Außerdem überführt der Inverter IN4 den Transistor N13 (21A ) zum Laden in die Richtung des Abschaltens, um das Laden zu unterdrücken bzw. herunterzudrücken oder zu stoppen. - Ein Eingangsknoten des Inverters IN3 zur Verstärkung ist mit "NDSA" bezeichnet, und das Potential ist mit "VSA" bezeichnet. Das Potential VSA kann durch die unten angegebene Formel unter Heranziehung eines Widerstandswerts Rp zwischen der Source und der Drain im gesättigten Bereich des Transistors P8 und einem Strom Icell der Speicherzelle ausgedrückt werden.
- Wenn der Zellenstrom Icell als Ergebnis davon fließt, dass Elektronen nicht oder nicht genügend in die Speicherzelle injiziert werden, steigt ein Ausgangssignal des Inverters IN4 an, um den Transistor N12 in die Einschaltrichtung zu überführen, und das Potential VSA des Knotens NDSA sinkt ab. Als Ergebnis steigt, wie in
20B gezeigt, ein Ausgangssignal des Inverters IN3 zur Verstärkung auf die Spannungsquellenspannung Vcc an. - Wenn Elektronen hinreichend in die Speicherzelle injiziert werden, ist ein Schwellwert der Speicherzelle hoch, und der Zellenstrom Icell fließt nicht, so dass das Potential VSA des Knotens NDSA auf einem hohen Pegel liegt und sich nicht ändert. Damit wird ein Ausgangssignal des Inverters zur Verstärkung zum Pegel der Spannungsquellenspannung Vcc.
- Ein Signal mit einer Amplitude der Spannungsquellenspannung Vcc entsprechend dem Schreibzustand der ausgewählten Zellen wird auf der I/O-Bus-Ausgangsseite von dem Verstärker IN3 für eine Verstärkung abgegeben.
- In den Speicherperipherieschaltungen, wie in
16B gezeigt, ist ein Offset bzw. Versatz auf der Drainseite vorgesehen, und ein Transistor mit einem etwas höheren Druckwiderstand (nachstehend der Einfachheit halber als Zwischenstehspannungs-Transistor bezeichnet) als der normale Spannungsquellenspannungs-Vcc-Transistor oder der Verknüpfungsschaltungs-Transistor wird notwendig. Dies ist deshalb so, weil eine Spannung von 4 bis 6V oder so, die höher ist als eine Spannung von 2,5 bis 3,3V der Versorgungs- bzw. Spannungsquellenspannung Vcc durch die Verstärkerschaltung zur Verwendung erzeugt wird. - In dem nichtflüchtigen Speicher der vorliegenden Ausführungsform wird die Heiße-Elektronen-Injektion, welche durch sekundäre Ionisationskollision hervorgerufen wird, durch welche der Ladungsinjektionswirkungsgrad zur Zeit des Schreibens von Daten höher ist als im Falle der Source-CHE-Injektion, angewandt. Außerdem werden eine erste Polaritätsspannung und eine zweite Polaritätsspannung, eine Potentialdifferenz der beiden ist gleich einer Spannung von 10V zwischen Gate- und Drainelektroden, die beim Löschen erforderlich ist, durch die Wortleitungs-Treiberschaltung und die Bitleitungs-Treiberschaltung erzeugt. Als Ergebnis wurde es möglich, die Stehspannung des Transistors in den Speicherperipherieschaltungen auf 4 bis 6V oder so herunterzudrücken.
- In dem konventionellen nichtflüchtigen Speicher ist ein Transistor mit einer hohen Stehspannung zwischen 10 und 20V für einen sogenannten Vpp-Typ für 20V oder mehr in Abhängigkeit von Fällen erforderlich gewesen. Die Bildung eines derartigen Transistors hat eine geringe Gemeinsamkeit in Prozessen mit jenen bei dem Transistor des Vcc-Typs oder einem Verknüpfungsschaltungstransistor; ein Umfang der Verstärkerschaltung zur Erzeugung wird groß, und der Leistungsverbrauch wird bzw. ist groß. In diesen Punkten ist der nichtflüchtige Speicher der vorliegenden Erfindung überlegen.
- Die Steh- bzw. Haltespannung von 4 bis 6V oder so ist sogar in allgemeinen Schaltungen des Vcc-Typs erforderlich. Es ist nämlich ein I/O-Transistor, der in einer Eingangs-/Ausgangs-(I/O)-Stufe der Schaltung vom Vcc-Typ verwendet wird und der durch ein Signal von der Außenseite her beeinflusst wird, sogar dann, wenn die normale Nutzspannung die Spannungsquellenspannung Vcc ist, normalerweise so ausgelegt, dass er eine hohe Stehspannung aufweist als andere Transistoren durch Entwurf eines Musters, derart, dass ein kleiner Versatz, bereitgestellt ist. Alternativ werden Prozessparameter, wie eine Gateisolations- bzw. Gateisolier-Filmdicke, etc. in einigen Fällen mit bzw. bei einem anderen Hochgeschwindigkeits-Verknüpfungstransistor geändert. Eine Einbrennspannung des I/O-Transistors beträgt 6V oder so, und dessen Zuverlässigkeitsspezifikation beschreibt häufig, dass er durch eine Anlegung während mehrerer Sekunden nicht zu Bruch geht bzw. zerstört wird. Außerdem ist die Stehspannung des I/O-Transistors höher als die Einbrennspannung.
- Bei dem vorliegenden Ausführungsbeispiel wird, obwohl die Differenz in einem Muster ignoriert wird, wie eine Existenz eines Versatzes, einer Größe des Versatzes bzw. Offset, etc., zumindest ein Prozess des I/O-Transistors so ausgebildet, dass er derselbe ist wie jener des Mittelstehspannungs-Transistors, der einen Versatz bzw. ein Offset der Speicherperipherieschaltungen besitzt. Einige der I/O-Transistoren besitzen denselben Prozess wie jenen der anderen Verknüpfungstransistoren, und andere besitzen einen ein wenig unterschiedlichen Prozess. In allen Fällen sind jedoch ein Prozess zur Bildung von Speicherperipherieschaltungen und ein Prozess zur Bildung einer Verknüpfungseinheit zumindest teilweise vorzugsweise allen gemeinsam.
- Dies ist zusammen mit einer Anpassung des obigen Schreibverfahrens ermöglicht. Das obige Schreibverfahren ermöglicht nämlich ein Hochgeschwindigkeitsschreiben von 10s. Unter Berücksichtigung der Anzahl eines praktisch erforderlichen Neuschreibens in einen Flash-Speicher von 105 beträgt eine Anwendungszeit der Multiplikation 1s. (Tatsächlich die Hälfte davon oder so hinsichtlich der Wahrscheinlichkeit aufgrund einer Logik von Programmdaten), was eine sanftere Benutzungsumgebung ist als die Bedingungen des Einbrennens des I/O-Transistors.
- Wenn andererseits ein ausreichender Rand beim Löschen erwünscht ist, kann dies dadurch erreicht werden, dass ein Offsetbetrag hinsichtlich des Musters vergrößert wird. In diesem Falle kann der Prozess selbst gemeinsam mit jenem eines I/O-Transistors und eines normalen Verknüpfungsschaltungstransistors erfolgen. Wenn ein größerer Rand erwünscht ist, kann dies dadurch geschehen, dass zumindest die Gateisolations-Filmspezifikation gemeinsam getroffen wird und dass Profile einer Störstellenverteilung auf der Drainseite unterschiedlich erstellt werden.
- Nachstehend wird unter Heranziehung der Zeichnungen ein Beispiel zur Herstellung einer nichtflüchtigen Speichervorrichtung erläutert.
-
21 ist eine Schnittansicht einer nichtflüchtigen Speichervorrichtung, in der ein Bildungsbereich eines Speicherzellenarrays und ein Bildungsbereich der Speicherperipherieschaltung oder des Verknüpfungsschaltungsblock gezeigt sind. - In der dargestellten Konfiguration sind die Bildungsbereiche des Speicherzellenarrays und der Speicherperipherieschaltungen oder des Verknüpfungsschaltungsblocks alle durch die Mulden-in-Mulden-(WIW)-Struktur getrennt. Um die P-Mulde W, auf der Speichertransistoren gebildet sind, ist eine N-Mulde NWa gebildet, die einen tiefen N+-Störstellenbereich
10a in dem tiefen Teil des Substrats und einen Verunreinigungs- bzw. Störstellenbereich11 vom N-Typ aufweist, der zur Substratoberfläche reicht. In derselben Weise ist in Bildungsbereichen der Speicherperipherieschaltungen oder des Verknüpfungsschaltungsblocks um die P-Mulde12 eine N-Mulde NWb gebildet, die einen tiefen N+-Störstellenbereich10b in dem tiefen Teil des Substrats und einen Störstellenbereich13 vom N-Typ aufweist, der zur Substratoberfläche reicht. - Auf der P-Mulde
12 ist beispielsweise eine Gateelektrode18 , die aus dotiertem polykristallinen Silizium besteht, über einen Gateisolations- bzw Gateisolierfilm17 gebildet, der aus thermisch oxydiertem Silizium von mehreren nm bis mehreren 10nm oder so besteht. Auf der N-Mulde13 ist eine Gateelektrode13 , bestehend aus dotiertem polykristallinen Silizium, dem eine Verunreinigung hinzugefügt ist, damit sie beispielsweise einen umgekehrten Leitfähigkeitstyp besitzt, durch denselben Gateisolationsfilm17 gebildet. - Auf der Oberfläche der P-Mulde
12 ist zu beiden Seiten der Gateelektrode18 ein Source-/Drain-Störstellenbereich20 vom N-Typ gebildet. Auf der Oberfläche der N-Mulde13 sind zu beiden Seiten der Gateelektrode19 Source-/Drain-Störstellenbereiche21 vom P-Typ gebildet. - Auf beiden Seitenoberflächen eines gestapelten Schichtmusters der beiden Gateelektroden
18 und19 und des Gateisolationsfilms17 ist eine Seitenwand-Isolationsschicht22 gebildet, die aus einem oxydierten Isolationsfilm auf Siliziumbasis besteht. - Die Gateelektroden
18 und19 des Transistors sind mit einer Offset-Isolationsschicht überzogen, die entsprechend dem Bedarf vorgesehen ist, und ein Zwischenisolationsfilm bzw. eine Zwischenisolationsschicht ist auf der gesamten Oberfläche gebildet. Außerdem ist ein die Source-/Drain-Störstellenbereiche20 und21 verbindender Kontakt gebildet. Eine Verdrahtungsschicht ist auf dem Kontakt und durch dieselbe Aluminiumverdrahtungsschicht gebildet wie Bitleitungen, etc. der Speichertransistoren. -
22 und26 sind Schnittansichten in der Mitte der Produktion einer nichtflüchtigen Speichervorrichtung. -
27 ist eine Liste von Fotomasken, die bei der Herstellung bzw. Produktion der nichtflüchtigen Speichervorrichtung verwendet werden. - Ein Halbleitersubstrat SUB eines Siliziumwafers vom P-Typ, etc. wird vorbereitet bzw. erstellt, und eine Elementisolations-Isolierschicht ISO wird auf dem Halbleitersubstrat SUB entsprechend der Forderung beispielsweise nach dem Grabenisolationsverfahren gebildet. Bei der Bildung der Elementisolations-Isolierschicht ISO wird bzw. ist eine Ätzmaskenschicht auf dem Substrat gebildet, das Substrat wird durch eine bzw. in einer bestimmte(n) Tiefe durch das anisotrope Ätzen geätzt, und der Graben wird mit einer Isolationssubstanz vergraben. Nachdem die Isolationssubstanz zwischen den Gräben auf der Oberfläche des Substrats durch Ätzen unter Verwendung bei spielsweise eines Abdeckmittels als Maske teilweise entfernt ist, wird CMP (Chemisch-Mechanisches Polieren) ausgeführt. Ein Ausmaß des Polierens hängt von einer Fläche bzw. einem Bereich von vorstehenden Teilen auf dem Isolationsfilm zur Zeit des CMP ab; oder ein Spülen oder anderes unebenes Polieren ist verantwortlich dafür, an vorstehenden Bereichen, die eine große Fläche aufweisen, vorgenommen zu werden, so dass die teilweise Entfernung der Isolationssubstanz vorgenommen wird, um vorab den größten Teil des Isolationsfilms zu entfernen, der zwischen den Gräben vorsteht, um lediglich Kantenbereiche der Vorstände vor CMP zur Korrektur von Unzuträglichkeiten aufgrund einer Flächendifferenz zu belassen.
- In der in
27 gezeigten Liste ist die erste Maske "TER" eine Fotomaske zur Bildung einer Grabenätzmaskenschicht, und eine zweite Maske "AIM" dient zur teilweisen Entfernung des vergrabenen Isolationsfilms. - Wie in
22 gezeigt, wird ein Abdeckmittel durch Verwendung einer dritten Maske "DNW" auf dem Halbleitersubstrat SUB gebildet. Eine Ionenimplantation wird unter Verwendung des Abdeckmittelmusters als Maske ausgeführt, und in dem Tiefenbereich des Substrats unterhalb der Öffnungen werden tiefe N+-Störstellenbereiche10a und10b gebildet. - Nach Entfernen des Abdeckmittelmusters werden eine Abdeckmittelbildung eines unterschiedlichen Musters und von unterschiedliche Bedingungen sowie eine Ionenimplantation ausgeführt, und eine P-Mulde wird gebildet. Eine vierte Maske "PWL" wird hier zur Mustergestaltung des Abdeckmittels verwendet. Dadurch werden eine P-Mulde
12 für einen Speichertransistor und eine P-Mulde12 für Peripherieschaltungen und eine Verknüpfungsschaltung in unterschiedlichen Bereichen auf dem Wafer gleichzeitig gebildet. - Nach Entfernen des Abdeckmittels werden, wie in
23 gezeigt, eine Abdeckmittelbildung aus einem unterschiedlichen Muster und unter unterschiedlichen Bedingungen sowie eine Ionenimplantation ausgeführt, und eine N-Mulde ist gebildet. Eine fünfte Maske "NWL" wird hier zur Musterbildung aus dem Abdeckmittel verwendet. Dadurch wird bzw. werden eine N-Mulde NWa für einen Speichertransistor um die P-Mulde W gebildet und eine N-Mulde NWb für Peripherieschaltungen und eine Verknüpfungsschaltung in unterschiedlichen Bereichen auf dem Wafer gleichzeitig gebildet. - Nach Entfernen des Abdeckmittels werden eine Abdeckmittelbildung eines unterschiedlichen Musters und unter unterschiedlichen Konditionen und eine Ionenimplantation zweimal ausgeführt. Dadurch werden Schwellwertspannungen des Speichertransistors und des Auswahltransistors eingestellt. Eine sechste Maske "MVA" wird zur Einstellung der Schwellwertspannung des Speichertransistors verwendet, und eine siebte Maske "SEL-VA" wird zur Einstellung der Schwellwertspannung des Auswahltransistors verwendet.
- In bzw. bei dem in
24 dargestellten Prozess wird ein erster dielektrischer Film, der aus oxydiertem Silizium besteht, durch das thermische Oxydationsverfahren gebildet, und ein Nitridfilm (Hauptladungs-Speicherfilm CHS) wird darauf durch das LP-CVD-Verfahren, etc. niedergeschlagen. Durch ein Verfahren zur Ausführung einer thermischen Oxidation auf dem Hauptladungs-Speicherfilm CHS, etc. wird auf dem Hauptladungs-Speicherfilm CHS ein zweiter dielektrischer Film TOP gebildet. - Auf dem gebildeten zweiten dielektrischen Film TOP wird ein Abdeckmittel mit einem Muster zur Abdeckung des Speichertransistorbereichs unter Verwendung einer achten Maske "GTET (ONO-ET)" gebildet. Durch Verwendung des Abdeckmittels als Maske wird der ONO-Film auf den Peripherieschaltungen und auf der Seite der Verknüpfungsschaltung durch Ätzen entfernt.
- Nach Entfernen des Abdeckmittels werden, wie in
25 veranschaulicht, die Oberfläche des freigelegten Substrats und die Mulde W einer thermischen Oxydation um mehrere nm bis mehrere 10nm oder so unterzogen, um gemeinsam mit den Peripherieschaltungen und der Verknüpfungsschaltung einen Gateisolationsfilm17a zu bilden. - Auf dem aktiven Bereich der P-Mulde, die durch die Elementisolations-Isolierschicht SIO des Speichertransistors zusammengeschichtet ist, wird ein Abdeckmittel gebildet, welches durch Verwendung einer neunten Maske "BN" gemustert ist, und es wird eine Ionenimplantation ausgeführt. Als Ergebnis werden Sub-Bitleitungen SBL und Sub-Sourceleitungen SSL, die einen N+-Störstellenbereich umfassen, beispielsweise in langen Streifen parallel längs zur Bit-Richtung gebildet.
- Durch Bildung eines gemusterten Abdeckmaterials unter Verwendung einer zehnten Maske "BN2 (N+II)" und durch Ionenimplantation wird eine zusätzliche Injektion einer Verunreinigung ferner in einem Teil der Sub-Bitleitungen SBL und der Sub-Sourceleitungen SSL ausgeführt, beispielsweise über eine Hälfte der Länge auf der Seite, auf der der Bitkontakt gebildet ist. Aufgrund dieser Sachlage wird sogar in dem Fall, dass die Anzahl der Speichertransistoren, die zwischen Auswahl-Transistoren parallel geschaltet sind, so groß ist wie 128, eine Änderung der Transistorcharakteristiken bzw. -kennlinien aufgrund des Verdrahtungswiderstands eines Verunreinigungs- bzw. Dotierungsbereichs herunterdrückt bzw. unterdrückt.
- Nach Beseitigen des Abdeckmittels in einem
26 entsprechenden Prozess wird ein aus dotiertem polykristallinien Silizium hergestellter leitender Gatefilm auf der gesamten Ober fläche gebildet. Auf dem leitenden Gatefilm wird ein Abdeckmittel gebildet, das durch eine elfte Maske "IPS" gemustert ist; ein anisotropes Ätzen wird ausgeführt, und die Wortleitungen WL und die Gateelektroden18 und19 werden gebildet. - Nach Entfernen des Abdeckmittels wird eine Abdeckmittelöffnung lediglich auf dem Speichertransistorbereich unter Verwendung einer zwölften Maske "Ch-stp" gebildet. Unter Verwendung des Abdeckmittels als Maske wird eine Ionenimplantation einer Dotierung bzw. Verunreinigung von P-Typ oberflächlich ausgeführt. Zu dieser Zeit werden die Wortleitung WL und die Elementisolations-Isolierschicht ISO eine Selbstausrichtungsmaske, und der Verunreinigungsbereich vom P-Typ für einen Kanalstopp wird auf der P-Muldenoberfläche zwischen den Wortleitungen WL gebildet.
- Nach Entfernen des Abdeckmittels wird eine Abdeckmittelöffnung um die Gateelektroden auf der NMOS-Seite der peripheren Schaltungen und der Verknüpfungsschaltung unter Verwendung einer dreizehnten Maske "HV-NLD" gebildet, und eine Ionenimplantation wird ausgeführt. Mit Rücksicht hierauf werden, wie in
21 gezeigt Source-/Drain-Störstellenbereiche20 vom N+-Typ für NMOS-Transistoren der Speicherperipherieschaltung und der Verknüpfungsschaltung gebildet. - In derselben Weise werden Source-/Drain-Störstellenbereiche
21 vom Typ P+ auf der PMOS-Seite unter Verwendung einer vierzehnten Maske "HV-PLD" gebildet. - Darüber hinaus werden Source-/Drain-Störstellenbereiche hoher Konzentration auf der NMOS-Seite und der PMOS-Seite der Peripherieschaltungen und der Verknüpfungsschaltung durch Verwendung einer fünfzehnten Maske "NSD" bzw. einer sechzehnten Maske "PSD" gebildet. Darunter wird zur Zeit der Einführung der hochkonzentrierten Störstellen vom N-Typ eine Dotierung bzw.
- Verunreinigung zusätzlich zur Reduzierung des Kontaktwiderstands in einen Teil injiziert wird, wobei ein Kontakt des Speichertransistors gebildet ist.
- Danach werden die Bildung eines Bitkontakts und eines Sourcekontakts gleichzeitig durch Verwendung einer siebzehnten Maske "1AC", die Bildung von Haupt-Bitleitungen MBL, von Haupt-Sourceleitungen MSL und eine andere Verdrahtung unter Verwendung einer achtzehnten Maske "1A1", eine Filmbildung eines Überziehfilms, die Bildung einer Öffnung eines Elektrodenkissens unter Verwendung einer neunzehnten Maske "PAD" vorgenommen, um die nichtflüchtige Speichervorrichtung zu komplettieren.
-
28 ist eine Schnittansicht der Konfiguration einer Verknüpfungsschaltung vom eingebetteten Typ der nichtflüchtigen Speichervorrichtung, die nach einem konventionellen Verfahren hergestellt ist, als Vergleichsbeispiel. - In einer nichtflüchtigen Speichervorrichtung
100 besitzt ein Speichertransistor MT die Mulden-in-Mulden-Struktur und ist grundsätzlich derselbe wie jener bei der vorliegenden Ausführungsform, erfordert allerdings einen Transistor HT mit hoher Stehspannung zur Abgabe bzw. zum Anlegen einer Schreibspannung Vpp oder einer Löschspannung Vpp' an die Wortleitungen in einem vollen Bereich. - Der in
28 dargestellte Transistor HT mit der hohen Stehspannung erfordert eine Filmdicke eines Gate-Isolierfilms101 von 20nm oder mehr, und jene mit einer Gatelänge über 1μm werden verwendet. Da eine Stehspannung eines Übergangsbereichs hoch zu machen ist, ist der Source-/Drain-Störstellenbereich102 durch einen Konzentrationsgradienten mit einer leichten Neigung und zu einer Tiefe im Substrat zu bilden. Demgemäß differiert ein Erwärmungs- bzw. Heizzustand zur Bildung eines tiefen Störstellenbereichs stark von jenem bei der Bildung anderer Störstellenbereiche, und es ist extrem schwierig, gleichzeitig eine Bildung mit dem Source-/Drain-Störstellenbereich von anderen Transistoren vorzunehmen. - Eine niedrige Stehspannung und eine hohe Geschwindigkeit aufweisende Transistoren für eine Verknüpfungsschaltung werden auf einer Mulde
103 oder104 , die jeweils eine optimierte Konzentration besitzt, zusammen mit dem NMOS-Transistor NLT und dem PMOS-Transistor PLT gebildet. Die Source-/Drain-Störstellenbereiche105 und106 sind so hergestellt, dass sie eine hohe Konzentration und eine dünne Schicht bis zur Grenze besitzen. Eine Dicke des Gateisolationsfilms skaliert zu 3 bis 8nm und eine Gatelänge zu 0,25μm oder so. - In der nichtflüchtigen Speichervorrichtung gemäß der vorliegenden Erfindung wird ein Schreibverfahren mit einem hohen Ladungsindizierwirkungsgrad angenommen, und eine Spannungsabgabe an die Wortleitungen und die Drainelektroden beim Löschen wird unter Verwendung der jeweils erzeugten ersten Polaritätsspannung und der zweiten Polaritätsspannung mit einer entgegengesetzten Polarität voneinander vorgenommen. Daher wird ein Transistor des Vpp-Systems hoher Stehspannung unnötig, weshalb eine Dicke des Gateisolationsfilms und die Gatelänge um jenen Betrag skaliert werden können.
- Entsprechend der nichtflüchtigen Speichervorrichtung der vorliegenden Erfindung kann ein Herstellungsverfahren bzw. ein Produktionsprozess stark vereinfacht werden im Vergleich zu den konventionellen Fällen.
- In der Spalte am rechten Ende der in
27 dargestellten Maskenliste sind Exklusiv-Masken zusätzlich angemerkt, die durch das konventionelle Herstellungsverfahren benötigt werden. - Als vierte und fünfte Masken sind "LV-PWL" zur Bildung der P-Mulde
103 und "LV-NWL" zur Bildung der N-Mulde104 notwendig. Zu dieser Zeit sind die Bildung eines Abdeckmittelmusters und eine Ionenimplantation ebenfalls zweifach erforderlich. - Nach der Bildung eines Gateisolationsfilms
101 des Transistors HT mit der hohen Stehspannung ist die elfte Maske "2GTET (HV-OX-ET)" zu dessen Entfernung auf der Seite des Verknüpfungsschaltungsblocks erforderlich. Zu dieser Zeit sind die Bildung des Abdeckmittelmusters und eine anisotrope Ätzung einmal mehr hinzuzufügen. - Um den Wirkungsgrad der Transistoren für die Verknüpfungsschaltung zu erhöhen, sind die Gateelektroden in den N-Typ auf der NMOS-Seite und in den P-Typ auf der PMOS-Seite zu unterteilen. Deshalb sind als fünfzehnte und sechzehnte Masken "NGT "' und "PGT" der Reihe nach zum Schutz einer Seite davon erforderlich. Zu dieser Zeit werden die Bildung des Abdeckmittelmusters und die Ionenimplantation zweimal hinzugefügt.
- Es ist erforderlich, dass die exklusiven Source-/Drain-Störstellenbereiche
105 und106 separat zu bilden sind. Daher sind als zwanzigste und einundzwanzigste Masken "LV-NLD" und "LV-PLD" erforderlich. Zu dieser Zeit werden die Bildung des Abdeckmittelmusters und die Ionenimplantation zweimal hinzugefügt. - Aus obigem ergeben sich bei einem Verfahren zur Herstellung der nichtflüchtigen Speichervorrichtung gemäß der vorliegenden Erfindung durch gleichzeitige Bildung von Speichertransistoren für Speicherperipherieschaltungen und Verknüpfungsschaltungen Vorteile dahingehend, dass der Herstellungsprozess vereinfacht werden kann und dass Ausbeuten wegen mehrerer gemeinsamer Herstellungsprozesse verbessert werden können. Bei dem obigen Beispiel werden sieben Masken, sieben Prozesse zur Bildung von Abdeckmittelmustern, sechs Prozesse der Ionenimplantation und ein Prozess der anisotropen Ätzung unnötig.
- Als Ergebnis der Berechnung der tatsächlichen Kosten wurde bestätigt, dass eine Verringerung um 25% oder so in den Chipkosten erzielt werden kann im Vergleich zu einer Halbleiterspeichervorrichtung von NMOS-Typ, die nach dem konventionellen Herstellungsverfahren hergestellt ist.
-
27 ist eine Liste von Prozessen, wenn ein Transistor des Vpp/2-Typs angenommen wird, bei dem die Stehspannung 10V oder so beträgt und bei dem der Rand breit genug ist. Wie oben erläutert, kann ein I/O-Transistor einer Verknüpfungsschaltung mit der Stehspannung von 6V oder so angenommen werden. In diesem Falle werden in der in27 dargestellten Liste die dreizehnte Maske und die vierzehnte Maske bezüglich der Optimierung der Störstellenkonzentration unnötig, und Prozesse zur Bildung des Abdeckmittelmusters und der Ionenimplantation werden verringert, als Ergebnis kann eine weitere Kostenreduktion erreicht werden. - In einem durch das obige Herstellungsverfahren gebildeten Speicherzellenarray wurden die Strom-Spannungs-Kennlinien des Speichertransistors in einem Schreibzustand und Löschzustand überprüft.
- Als Ergebnis war ein Aus-Leckstromwert von einer nicht ausgewählten Zelle bei einer Drainspannung von 1,0V so klein wie etwa 1nA, wenn die nicht ausgewählte Wortleitung mit –0,3V oder so beim Lesen vorgespannt ist. Da der Lesestrom in diesem Falle 1μA oder mehr beträgt, tritt ein fehlerhaftes Lesen der nicht ausgewählten Zelle nicht auf. Demgemäß hat sich herausgestellt, dass ein Rand einer Durchgriffswiderstandsspannung beim Lesen im Speichertransistor des MONOS-Typs, der über eine Gatelänge von 100nm verfügt, hinreichend gewährleistet war.
- Außerdem wurde eine Lesestörcharakteristik bei einer Gatespannung von 2,5V ebenfalls ausgewertet, und es hat sich gezeigt, dass das Lesen sogar nach 3 × 108s oder mehr möglich war.
- Der Speichertransistor wurde hinsichtlich Datenschreib- und Datenfesthaltecharakteristiken überprüft.
- Als Ergebnis wurde ermittelt, dass eine ausreichende Schwellwertspannungsdifferenz bis zu einer Million Neuschreibvorgängen aufrechterhalten wurde. Außerdem genügten die Datenfesthaltecharakteristiken 85°C während zehn Jahren nach einem Neuschreiben von 1 × 105 Zykluszeiten.
- Unter verschiedenen Berücksichtigungen zur Unterdrückung bzw. zum Herunterdrücken des Durchgriffs bei einer Drainspannung von 2,5 bis 3,3V, wenn geschrieben wird, wurde herausgefunden, dass die Kanalstörstellenkonzentration von 5 × 1017 cm–3 oder mehr vorzusehen ist.
- Aus obigem wurde ermittelt, dass hinreichende Charakteristiken bzw. Kennlinien als bzw. für den nichtflüchtigen Speichertransistor vom MONOS-Typ sogar dann erzielt wurden, wenn die Gatelänge kürzer als 130nm war.
- Wenn bei der obigen Ausführungsform in der Mitte eines Teiles des Kanalbildungsbereichs im unteren Teil des die indizierten Ladungen festhaltenden Bereichs ein Pinch-off-Punkt existiert, wird das Vorwärts-Lesen effektiver ausgeführt, weshalb es bevorzugt wird.
- Um dies zu erreichen, werden vorzugsweise ein anzulegender Spannungswert und eine Anlege- bzw. Abgabezeit beim Schreiben eingestellt und heiße Elektronen werden in den Ladungsspeicherfilm GD in mindestens 20nm oder mehr auf der Kanalmittenseite von der Grenze des Störstellenbereichs vom N-Typ (Sub-Bitleitungen SBL) auf der Drainseite und dem Kanalbereich HR hoher Konzentration injiziert. Es wird bevorzugt, dass eine neutrale Schwellwertspannung in diesem Fall, das heißt eine Schwellwertspannung eines unteren Teiles eines Bereiches, wo injizierte Ladungen in Abhängigkeit lediglich von der Kanaldotierung nicht existieren, vorab festgelegt wird auf einen Mittelwert von 1,5V oder weniger.
- Durch diese Maßnahme tritt die Pinch-off-Erscheinung im gesamten Kanalbildungsbereich in dem unteren Teil des die injizierten Ladungen fest- bzw. enthaltenden Bereichs nicht auf, und die neutrale Schwellwertspannung ist hinreichend niedrig, so dass eine Schwellwertspannungsänderung, die durch eine Ladungsinjektion hervorgerufen wird, durch das Vorwärts-Lesen ohne weiteres ermittelt werden kann.
- Um einen Aus-Leckstrom von den nicht ausgewählten Zellen zu verringern, wie in
13 und14 gezeigt, werden die nicht ausgewählten Wortleitungen vorzugsweise ein wenig durch eine negative Spannung beim Lesen vorgespannt. Alternativ können die Sourceleitungen ein wenig in der positiven Richtung vorgespannt sein. Beispielsweise kann 0V an die nicht ausgewählte Wortleitung angelegt werden, während eine Spannung von vorzugsweise mehr als 0V und 0,5V oder weniger, beispielsweise 0,3V an sämtliche Sourceleitungen angelegt werden kann. - Das Schreiben kann durch eine Heiße-Loch-Injektion ausgeführt werden, die durch einen Band-zu-Band-Tunnelungsstrom hervorgerufen wird, und ein Löschen kann durch die CHE-Injektion oder die Heiße-Elektron-Injektion mittels sekundärer Ionisationskollision ausgeführt werden.
- Eine System-LSI auf einem Objekt zur Realisierung eines Systems oder eine Subsystems selbst durch eine LSI ist bzw. wird in vielen Fällen in einem nichtflüchtigen Speicher installiert. Bezüglich des in einem System LSI zu verwendenden nichtflüchtigen Speichers ist es erforderlich, über einen gemeinsamen Prozess mit dem CMOS-Prozess und über eine Vielfalt von hohen Qualitäten auf der Grundlage einer hohen Geschwindigkeit zu verfügen.
- Die nichtflüchtige Speichervorrichtung der vorliegenden Ausführungsform realisiert eine Hochgeschwindigkeitsoperation, während besondere Gatestrukturen weggelassen sind, die für das floatende Gate vom FG-Typ und den MONOS-Typ eines sourceseitigen Injektionsverfahrens erforderlich sind. Demgemäß sind Vorteile dahingehend vorhanden, dass eine geringere Anzahl von Prozessen und Fotomasken vorhanden ist; überdies gibt es viel Gemeinsames mit dem CMOS-Prozess, und es wird eine hohe Gesamtqualität hinsichtlich eines nichtflüchtigen Speichers für eine einbezogene Verwendung beispielsweise in einem System LSI erreicht.
- Zweites Ausführungsbeispiel
-
29 ist ein Ersatzschaltungsdiagramm eines nichtflüchtigen Halbleiterspeichers eines unterteilten Source-NOR-Typs gemäß einem zweiten Ausführungsbeispiel. - Transistoren M11 bis M33, aus denen eine Speicherzelle besteht, sind in Zeilen angeordnet und zwischen sich durch Wortleitungen, Bitleitungen und Sourceleitungen vom Trenntyp verdrahtet.
- Drainelektroden der Speichertransistoren M11, M12 und M13, die in Spaltenrichtung benachbart sind, sind mit einer Bitleitung BL1 verbunden, und Sourceelektroden sind mit einer Sourcelei tung SL1 verbunden. Drainelektroden der Speichertransistoren M21, M22 und M23, die in der Spaltenrichtung benachbart sind, sind mit einer Bitleitung BL2 verbunden und Sourceelektroden sind mit einer Sourceleitung SL2 verbunden. Drainelektroden der Speichertransistoren M31, M32 und M33, die in der Spaltenrichtung benachbart sind, sind mit einer Bitleitung BL3 verbunden, und Sourceelektroden sind mit einer Sourceleitung SL3 verbunden.
- Gateelektroden der Speichertransistoren M11, M21 und M31, die in der Zeilenrichtung benachbart sind, sind mit einer Wortleitung WL1 verbunden. Gates bzw. Gateelektroden der Speichertransistoren M12, M22 und M32, die in der Zeilenrichtung benachbart sind, sind mit einer Wortleitung WL2 verbunden. Gates der Speichertransistoren M13, M23 und M33, die in der Zeilenrichtung benachbart sind, sind mit einer Wortleitung WL3 verbunden.
- In dem gesamten Speicherzellenarray werden die Zellenanordnung und die Verbindung zwischen den in
29 dargestellten Zellen wiederholt. -
30 ist eine schematische Draufsicht auf ein feines Zellenarray vom NOR-Typ unter Verwendung einer Selbstausrichtungstechnik bei dem zweiten Ausführungsbeispiel.31 ist eine Perspektivansicht von einer Schnittseite längs der Linie A-A' in30 aus gesehen.32 ist eine teilweise vergrößerte Ansicht eines Schnitts von31 . - In dem feinen Zellenarray vom NOR-Typ, wie in
31 gezeigt, ist eine Elementisolations-Isolierschicht ISO, umfassend Gräben oder LOCOS, etc. auf in einem Oberflächenbereich des Halbleitersubstrats SUB vom P-Typ oder einer P-Mulde gebildet. Die Elementisolations-Isolierschicht ISO weist eine lange parallele Leitungsform in der Spaltenrichtung auf, wie in30 ge zeigt. Die Wortleitungen WL1, WL2, WL3, WL4, ... sind in konstanten Intervallen gebildet, und jede Wortleitung kreuzt im wesentlichen senkrecht zu der Elementisolations-Isolierschicht ISO. - Zwischen der Wortleitung und dem Halbleitersubstrat SUB ist ein Drei-Schichten-Stapelfilm (Ladungsspeicherfilm), bestehend aus einem ersten dielektrischen Film, einem Hauptladungs-Speicherfilm, einem zweiten dielektrischen Film, in derselben Weise gebildet wie bei dem ersten Ausführungsbeispiel. Eine Breite der Gateleitung (Gatelänge) wurde so fein wie 0,18μm oder weniger, beispielsweise 0,13μm gemacht.
- Ein erster Source-/Drainbereich (nachstehend als Sourcebereich bezeichnet) S und ein zweiter Source-/Drainbereich (nachstehend als Drainbereich) D sind abwechselnd dadurch gebildet, dass eine Verunreinigung vom N-Typ bei hoher Konzentration in den Oberflächenbereich des Halbleiters SUB eingeführt wird, der in Intervallen der Elementisolations-Isolierschicht ISO positioniert ist. Eine Größe des Sourcebereichs S und des Drainbereichs D in der Zeilenrichtung wird bzw. ist durch die Intervalle der Elementisolations-Isolierschicht ISO geregelt. Eine Größe des Sourcebereichs S und des Drainbereichs D in der Spaltenrichtung ist durch die Intervalle der Wortleitungen WL1 bis WL4 geregelt. Der Sourcebereich S und der Drainbereich D sind extrem gleichmäßig gebildet, da nahezu kein Fehler einer Maskenausrichtung in Bezug auf die Größe und Anordnung eingeführt wird bzw, ist.
- In
32 sind ein oberer Bereich und Seitenwände der Wortleitungen WL1 bis WL4 mit einer Isolierschicht überzogen. Eine Offset-Isolierschicht OF ist auf dem oberen Bereich der Wortleitungen WL1, WL2, ... im selben Muster gebildet. - Auf beiden Seitenwänden eines gestapelten Schichtmusters, bestehend aus einer Offset-Isolierschicht OF, einer Gateelektrode darunter (Wortleitung WL3 oder WL4) und einem Ladungsspeicherfilm GD, ist eine Seitenwand-Isolierschicht SW gebildet.
- In
31 ist ein langer dünner selbst ausgerichteter Kontaktbereich SAC längs der Wortleitung zwischen benachbarten zwei Wortleitungen geöffnet. In dem selbst ausgerichteten Kontaktbereich SAC sind die Wortleitungen mit der Offset-Isolierschicht OF und der Seitenwand-Isolierschicht SW überzogen. - Ein leitendes Material ist abwechselnd in dem selbst ausgerichteten Kontaktbereich SAC vergraben, um sich mit den Sourcebereichen S und den Drainbereichen D zu überlagern, und dadurch sind Bitkontaktplatten BC und Sourcekontaktplatten SC gebildet. Die Bitkontaktplatten BC überlagern sich mit einem Endteil in der Zeilenrichtung auf dem Drainbereich. Die Sourcekontaktplatten SC überlagern sich mit dem anderen Endteil in der Zeilenrichtung auf den Sourcebereichen S. Als Ergebnis sind die Bitkontaktplatte BC und die Sourcekontaktplatte SC abwechselnd gebildet, wie in
30 gezeigt. Der Grund hierfür liegt darin, dass die Bitkontaktplatten BC mit den Bitleitungen verbunden sind und dass die Sourcekontaktplatten SC mit den Sourceleitungen verbunden sind. - Die Bitkontaktplatten BC und die Sourcekontaktplatten SC werden bzw. sind dadurch gebildet, dass ein leitendes Material niedergeschlagen wird, um den gesamten SAC-Bereich zu vergraben, und dass ein Abdeckmittel als Ätzmaske auf dem leitenden Material gebildet wird. Zu dieser Zeit wird bzw. ist das Abdeckmittel um eine Größe größer gemacht als die Breite des selbst ausgerichteten Kontaktteiles, und ein Teil des Abdeckmittels überlagert die Elementisoliations-Isolierschicht. Das leitende Material um das Abdeckmittel wird durch Ätzen entfernt, indem das Abdeckmittel als Maske verwendet wird. Damit werden die Bitkontaktplatten BC und die Sourcekontaktplatten SC gleichzeitig gebildet.
- Ein konkaver Bereich um den Kontakt ist mit einem nicht dargestellten Isolierfilm vergraben. Auf dem Isolierfilm sind die Bitleitungen BL1, BL2, ..., welche die Bitkontaktplatten BC berühren, und die Sourceleitungen SL, welche die Sourcekontaktplatten SC berühren, abwechselnd gebildet. Die Bitleitungen und die Sourceleitungen besitzen eine lange parallele Leitungsform in der Spaltenrichtung.
- In dem feinen Zellenarray vom NOR-Typ wird die Kontaktbildung zu den Bitleitungen und Sourceleitungen dadurch erreicht, dass die SAC und die Platten BC und SC gebildet werden. Durch Bildung des selbst ausgerichteten Kontaktteiles SAC wird eine dielektrische Isolation mit den Wortleitungen erzielt. Zur Zeit der Bildung es selbst ausgerichteten Kontaktteiles SAC wird die freiliegende Oberfläche des Sourcebereichs S oder des Drainbereich D gleichmäßig gebildet. Die BC und die SC werden in der freigelegten Oberfläche des Sourcebereichs S oder des Drainbereichs D in dem selbst ausgerichteten Kontaktteil SAC gebildet. Eine Größe einer Kontaktfläche der jeweiligen Platten mit dem Substrat in der Spaltenrichtung ist zur Zeit der Bildung des selbst ausgerichteten Kontaktteiles SAC bestimmt, und der Kontaktbereich weist eine kleine Unregelmäßigkeit auf.
- Eine dielektrische Isolation der Bitkontaktplatten BC oder von SC und der Wortleitungen ist leicht. Eine Seitenwand-Isolierschicht SW wird lediglich durch Bildung einer Offset-Isolierschicht OF zur Zeit der Bildung der Wortleitungen gebildet, wobei dann ein Isolierfilm gebildet und die Gesamtätzung (Rückätzung) ausgeführt werden. Die Bitkontaktplatten BC, die SC, die Bitleitungen und die Sourceleitungen werden durch Mustergebung einer leitenden Schicht in derselben Hierarchie gebildet. Deshalb ist die Verdrahtungsstruktur extrem einfach, die Anzahl an Prozessen ist gering, und die Struktur ist vorteilhaft, um die Produktionskosten auf einen niedrigen Wert herunterzudrücken.
- Die Konfiguration und das Bildungsverfahren bezüglich des Ladungsspeicherfilms GD sind dieselben wie beim ersten Ausführungsbeispiel, weshalb die Erläuterung weggelassen wird.
- Die Konfiguration einer in
1 dargestellten Speicherperipherieschaltung bzw. von Speicherperipherieschaltungen ist dieselbe wie jene beim ersten Ausführungsbeispiel. Außerdem kann beim Schreiben, Löschen und Lesen von Daten dasselbe Verfahren beim ersten Ausführungsbeispiel angewandt werden. Ein Schreiben wird durch die Heiße-Elektron-Injektion unter Verwendung einer Ionisationskollision ausgeführt, und ein Löschen wird durch Injizieren von heißen Löchern ausgeführt, was durch einen Band-zu-Band-Tunnelungsstrom hervorgerufen wird. Beim Lesen von Daten kann eines von dem Rückwärts-Leseverfahren und dem Vorwärts-Leseverfahren ausgeführt werden. Um den Wirkungsgrad der Heiße-Elektron-Injektion weiter zu verbessern, kann ein Kanalbereich vom P-Typ hoher Konzentration in derselben Weise wie beim ersten Ausführungsbeispiel gebildet sein. - Bei dem zweiten Ausführungsbeispiel kann eine FN-Injektion zum Schreiben und Löschen von Daten benutzt werden. Beispielsweise kann das Schreiben von Daten unter Heranziehung einer modifizierten FN-Injektion von Elektronen ausgeführt werden, und ein Löschen kann Verwenden der direkten Tunnelinjektion von Löchern ausgeführt werden. Es sei darauf hingewiesen, dass in derselben Weise wie beim ersten Ausführungsbeispiel eine erste Polaritätsspannung und eine zweite Polaritätsspannung als Spannungen erzeugt werden, die zum Schreiben von Daten erforderlich sind und die abgegeben werden. Außerdem werden in derselben Weise wie beim ersten Ausführungsbeispiel eine erste Polaritätsspannung und eine zweite Polaritätsspannung als Spannungen erzeugt, die zum Löschen von Daten erforderlich sind und die abgegeben werden. Als Schaltung zur Erzeugung der ersten Polaritätsspannung und der zweiten Polaritätsspannung zum Schreiben sowie der ersten Polaritätsspannung und der zweiten Polaritätsspannung zum Löschen kann eine ähnliche bzw. entsprechende Schaltung wie jene beim ersten Ausführungsbeispiel verwendet werden.
- Drittes Ausführungsbeispiel
-
33 ist ein Ersatzschaltungsdiagramm eines Speicherzellenarrays, bei dem Sourceleitungen von benachbarten zwei Transistorspalten gemeinsam genutzt sind. - Die Speichertransistoren M11, M12, M13, ... in der ersten Spalte, welche die Bitleitung BL1 gemeinsam nutzen, und die Speichertransistoren M21, M22, M23, ... in der zweiten Spalte, welche die Bitleitung BL2 gemeinsam nutzen, verwenden die Sourceleitung SL1 gemeinsam. In derselben Weise nutzen die Speichertransistoren M31, M32, M33, ... in der dritten Spalte, welche die Bitleitung BL3 gemeinsam nutzen, und die Speichertransistoren M41, M42, M43, ... in der vierten Spalte, die die Bitleitung BL4 gemeinsam nutzen, die Sourceleitung SL2 gemeinsam. Eine elektrische Störung ist durch eine Elementisolation durch einen Isolierfilm, etc. zwischen den Bitleitungen BL2 und BL3 und zwischen den Bitleitungen BL4 und der benachbarten Bitleitung BL5 (nicht dargestellt) verhindert. Wenn ein Betrieb eines parasitären Transistors zwischen benachbarten Zellen aufgrund der Konfiguration nicht auftritt, ist die Elementisolation unnötig.
- Die Konfiguration bzw. der Aufbau und das Bildungsverfahren bezüglich des Speichertransistors, der die Konfiguration des Ladungsspeicherfilms GD aufweist, sind dieselben wie beim ersten Ausführungsbeispiel. Die Konfiguration der Speicherperi pherieschaltung ist dieselbe wie jene bei dem in
1 gezeigten Ausführungsbeispiel. Außerdem können dieselben Verfahren wie beim ersten Ausführungsbeispiel zum Schreiben, Löschen und Lesen von Daten angewandt werden. Ein Schreiben wird durch die Heiße-Elektron-Injektion unter Verwendung einer Ionisationskollision ausgeführt, und ein Löschen wird durch Injizieren von heißen Löchern ausgeführt, die durch einen Band-zu-Band-Tunnelungsstrom hervorgerufen werden. Eine Ladungsinjektion durch FN-Tunnelung, wie sie beim zweiten Ausführungsbeispiel erläutert worden ist, kann vorgenommen werden. In dem in -
33 dargestellten Speicherzellenarray können zur Zeit des Schreibens oder Löschens von Daten Speicherzellen in derselben Zeile parallel geschrieben werden, und zwar in Übereinstimmung damit, ob eine bestimmte Drainspannung für die Bitleitung festgelegt ist oder nicht, womit ein kollektives Schreiben in einer Einheit einer Seite möglich ist. - Zur Zeit des Schreibens und Löschens von Daten in derselben Weise wie beim ersten Ausführungsbeispiel werden eine erste Polaritätsspannung und eine zweite Polaritätsspannung gesondert als Spannungen erzeugt, die zum Schreiben von Daten notwendig sind und die abgegeben bzw. angelegt werden. Außerdem werden eine erste Polaritätsspannung und eine zweite Polaritätsspannung gesondert als Spannungen erzeugt, die zum Löschen von Daten erforderlich sind und die abgegeben werden, und zwar in derselben Weise wie beim ersten Ausführungsbeispiel. Als eine Schaltung zur Erzeugung der ersten Polaritätsspannung und der zweiten Polaritätsspannung zum Schreiben und der ersten Polaritätsspannung und der zweiten Polaritätsspannung zum Löschen kann eine ähnliche bzw, entsprechende Schaltung wie jene beim ersten Ausführungsbeispiel verwendet werden.
- Wenn Daten gelesen werden, kann ein Verfahren des Rückwärts-Leseverfahrens und des Vorwärts-Leseverfahrens ausgeführt werden. Zur weiteren Verbesserung bzw. Steigerung des Wirkungs grades der CHE-Injektion kann außerdem ein Kanalbereich vom P-Typ hoher Konzentration in derselben Weise wie beim ersten Ausführungsbeispiel gebildet werden.
- Viertes Ausführungsbeispiel
-
34 ist ein Ersatzschaltungsdiagramm eines Speicherzellenarrays vom VG-Typ, bei dem Sourceleitungen weggelassen sind und bei dem Bitleitungen durch benachbarte Speichertransistorspalten gemeinsam genutzt werden. - Die Bitleitung BL2 wird von den Speichertransistoren M11, M12, M13, ... in der ersten Zeile und von den Speichertransistoren M21, M22, M23, ... in der zweiten Zeile gemeinsam genutzt. Die Bitleitung BL3 wird von den Speichertransistoren M21, M22, M23, ... in der zweiten Zeile und von den Speichertransistoren M31, M32, M33, ... in der dritten Zeile gemeinsam genutzt. Die Bitleitungen BL1, BL2, BL3, BL4, ... sind durch Verunreinigungs- bzw. Störstellenbereiche gebildet.
- Die Konfiguration und das Bildungsverfahren bezüglich des Speichertransistors, der die Konfiguration des Ladungsspeicherfilms GD aufweist, sind dieselben wie beim ersten Ausführungsbeispiel. Die Konfiguration der Speicherperipherieschaltung ist dieselbe wie jene bei dem in
1 gezeigten Ausführungsbeispiel. Außerdem können dieselben Verfahren wie beim ersten Ausführungsbeispiel zum Schreiben, Löschen und Lesen von Daten angewandt werden. Ein Schreiben wird durch die CHE-Injektion unter Verwendung einer Ionisationskollision ausgeführt, und ein Löschen wird durch Injektion von heißen Löchern ausgeführt, die durch einen Band-zu-Band-Tunnelungsstrom hervorgerufen werden. Eine Ladungsinjektion durch die FN-Tunnelung, wie sie bei dem zweiten Ausführungsbeispiel erläutert worden ist, kann ausgeführt werden. Bei dem in34 dargestellten Speicherzellenarray kann ein kollektives Schreiben in der Einheit einer Seite nicht ausgeführt werden, und normalerweise wird ein Schreiben per Bit ausgeführt. Ein Verbindungsverfahren zwischen Zellen in dem in34 dargestellten Speicherzellenarray ist vorteilhaft im Vergleich zu anderen Verfahren in Punkten, dass ein belegter Bereich pro Bit klein ist und dass das Herstellungsverfahren einfach ist. - Zur Zeit des Schreibens und Löschens von Daten in derselben Weise wie beim ersten Ausführungsbeispiel werden eine erste Polaritätsspannung und eine zweite Polaritätsspannung gesondert als Spannungen erzeugt, die zum Schreiben von Daten erforderlich sind und die abgegeben bzw. angelegt werden. Außerdem werden eine erste Polaritätsspannung und eine zweite Polaritätsspannung gesondert als Spannungen erzeugt, die zum Löschen von Daten erforderlich sind und die abgegeben bzw. angelegt werden. Als eine Schaltung zur Erzeugung der ersten Polaritätsspannung und der zweiten Polaritätsspannung zum Schreiben sowie der ersten Polaritätsspannung und der zweiten Polaritätsspannung zum Löschen kann eine entsprechende Schaltung verwendet werden wie jene beim ersten Ausführungsbeispiel.
- Wenn Daten gelesen werden, kann ein Verfahren des Rückwärts-Leseverfahrens und des Vorwärts-Leseverfahrens ausgeführt werden. Um den Wirkungsgrad der CHE-Injektion weiter zu verbessern bzw. zu steigern, kann außerdem ein Kanalbereich vom P-Typ hoher Konzentration in derselben Weise gebildet sein wie beim ersten Ausführungsbeispiel.
- Fünftes Ausführungsbeispiel
-
35 ist eine Ersatzschaltung eines Speicherzellenarrays des AMG-(abwechselnd Metall, virtuelle Erde)-Typs. - In dem in
35 gezeigten Speicherzellenarray ist eine n × m Zahl von Speichertransistoren, welche die jeweilige Speicher zelle bilden, in einer Matrix angeordnet. Gates der Speichertransistoren, die in der Zeilenrichtung verlaufen bzw. gebildet sind, sind mit irgendeiner der Wortleitungen WL1, WL2, ..., WLn verbunden. - Die Verunreinigungs- bzw. Störstellendiffusionsschichten DR1, DR2, ..., DR5, ... sind längs verlaufend in der Spaltenrichtung gebildet und in konstanten Intervallen in der Zeilenrichtung wiederholt. Die Störstellendiffusionsschichten DR1, DR2, ..., DR5, ... dienen als Source-/Drainbereiche in derselben Weise wie bei dem in
34 dargestellten Speicherzellenarray vom VG-Typ, und sie werden von benachbarten zwei Speichertransistorspalten gemeinsam genutzt. - Die Störstellendiffusionsschichten ungeradzahliger Nummern DR1, DR3, DR5, ... sind mit den Bitleitungen BL1, BL2, BL3, ... verbunden, die auf der oberen Schicht davon angeordnet sind, und zwar über einen Auswahltransistor ST0. Der Auswahltransistor ST0 wird durch ein Auswahlsignal BLSEL von Bitleitungen gesteuert. Die Bitleitungen bestehen aus einer Metallschicht, beispielsweise einer Aluminiumschicht.
- Die Störstellendiffusionsschichten geradzahliger Nummern DR2, DR4, ... sind nahezu in der Mitten zwischen Bitleitungen gebildet und konfiguriert, um imstande zu sein, sich selektiv mit einer der Bitleitungen auf den beiden Seiten zu verbinden. Die Störstellendiffusionsschichten der geradzahligen Nummern DR2, DR4, ... sind mit einer der Bitleitungen BL2, BL3, ... über einen Auswahltransistor ST1 verbunden, der durch ein Steuersignal SEL gesteuert wird. Außerdem sind die Störstellendiffusionsschichten der geradzahligen Nummern DR2, DR4, ... mit den anderen Bitleitungen BL1, BL2, ... über einen Auswahltransistor ST2 verbunden, der durch ein inverses Signal SEL- des Auswahlsignals gesteuert wird.
- Eine Gruppe der n × m Anzahl von Speichertransistoren und drei Auswahltransistoren ST0, ST1 und ST2 bilden eine Grund- bzw. Basiseinheit (Subarray). Das Subarray ist wiederholt angeordnet, und das gesamte Speicherzellenarray ist konfiguriert.
- Die Konfiguration bzw. Aufbau und das Bildungsverfahren des Speichertransistors, der die Konfiguration des Ladungsspeicherfilms GD aufweist, sind dieselben wie beim ersten Ausführungsbeispiel. Die Konfiguration der Speicherperipherieschaltung ist dieselbe wie jene bei dem in
1 dargestellten ersten Ausführungsbeispiel. Außerdem können dieselben Verfahren wie beim ersten Ausführungsbeispiel zum Schreiben, Löschen und Lesen von Daten angewandt werden. Ein Schreiben wird durch Heiße-Elektron-Injektion unter Ausnutzung der Ionisationskollision ausgeführt, und ein Löschen wird durch Injektion von heißen Löchern ausgeführt, die durch einen Band-zu-Band-Tunnelungsstrom hervorgerufen werden. Eine Ladungsinjektion durch die FN-Tunnelung, die bei dem zweiten Ausführungsbeispiel erläutert ist, kann ausgeführt werden. - Zur Zeit des Schreibens und Löschens von Daten in derselben Weise wie beim ersten Ausführungsbeispiel werden eine erste Polaritätsspannung und eine zweite Polaritätsspannung gesondert als Spannungen erzeugt, die zum Schreiben von Daten erforderlich sind, und sie werden abgegeben. Außerdem werden eine erste Polaritätsspannung und eine zweite Polaritätsspannung gesondert als Spannungen erzeugt, die zum Löschen von Daten notwendig sind, und sie werden in derselben Weise wie beim ersten Ausführungsbeispiel abgegeben bzw. angelegt. Als eine Schaltung zur Erzeugung der ersten Polaritätsspannung und der zweiten Polaritätsspannung zum Schreiben sowie der ersten Polaritätsspannung und der zweiten Polaritätsspannung zum Löschen kann eine entsprechende Schaltung wie jene beim ersten Ausführungsbeispiel verwendet werden.
- Wenn Daten gelesen werden, kann ein Verfahren des Rückwärts-Leseverfahrens und des Vorwärts-Leseverfahrens ausgeführt werden. Um den Wirkungsgrad der CHE-Injektion weiter zu verbessern, kann außerdem ein Kanalbereich vom P-Typ hoher Konzentration in derselben Weise wie beim ersten Ausführungsbeispiel gebildet sein.
- In dem Speicherzellenarray vom AMG-Typ können aus dem erstellten bzw. vorbereiteten Speicherzellenarray lediglich jede zweite Speicherzellen aufgrund der Konfiguration ausgewählt werden. Durch Festlegen der Anzahl der Zellenspalten der Subarrays, beispielsweise ist sie festgelegt auf das Zweifache der Anzahl der notwendigen Datenbits, und Schalten von betriebsmäßigen Speicherzellenspalten zwischen ungeradzahligen Spalten und geradzahligen Spalten können im wesentlichen sämtliche Speicherzellen für eine Datenspeicherung wirksam genutzt werden.
- Aufgrund der Konfiguration, die die Spalten zu schalten imstande ist, ist außerdem ein Betrieb in der Einheit einer Seite möglich, was von normalen Speicherzellenarrays VG-Typs aus unterschiedlich ist.
- Da Intervalle von Bitleitungen verfügbar werden, ist eine Verdrahtungsteilung der Bitleitungen schwerlich eine Begrenzung der Reduzierung eines Bereichs des Speicherzellenarrays sogar dann, wenn der Speichertransistor sehr klein gemacht ist.
- Sechstes Ausführungsbeispiel
- Das sechste Ausführungsbeispiel bezieht sich auf ein Verfahren zum Schreiben von 2-Bit-Daten in eine Speicherzelle.
-
36 ist eine Ansicht, die eine Operation des Schreibens von Daten bei dem sechsten Ausführungsbeispiel zusammen mit Vorspannungsbedingungen veranschaulicht. - In
36 werden erste Bit-Daten in einen Speicherbereich1 auf der Drainseite durch ein Schreibverfahren eingeschrieben, wie es beim ersten Ausführungsbeispiel beschrieben ist. In diesem Zustand werden zweite Daten in einen Speicherbereich2 auf der Source-(Sub-Sourceleitungen SSL)-Seite geschrieben. Das Schreiben wird durch Umschalten von Spannungen der Source- und Drainelektroden bei dem Schreibverfahren erreicht, das beim ersten Ausführungsbeispiel beschrieben ist. Andere Vorspannungsbedingungen sind dieselben wie jene beim ersten Ausführungsbeispiel. - Bei der Ladungsinjektion auf der Sourceseite als solcher wird vorzugsweise ein Kanalbereich HR hoher Konzentration vorab auf der Sourceseite wie auf der Drainseite vorgesehen, um den Wirkungsgrad zu verbessern.
37 ist eine vergrößerte Schnittansicht des Speichertransistors in der Kanalrichtung. - Um ein 2-Bit-Schreiben auszuführen, wird die Konfiguration der Sourceleitungs-Treiberschaltung SLD und der Bitleitungs-Treiberschaltung BLD in
1 bei beiden geändert, um imstande zu sein, die Drainspannung Vd und das Erdpotential GND abzugeben bzw. anzulegen. Sie werden dann so gesteuert, dass dann, wenn die Sourceleitungs-Treiberschaltung SLD die Drainspannung Vd abgibt, die Bitleitungs-Treiberschaltung BLD das Erdpotential GND abgibt, umgekehrt gibt dann, wenn die Sourceleitungs-Treiberschaltung SLD das Erdpotential GND abgibt, die Bitleitungs-Treiberschaltung BLD die Drainspannung Vd ab. - Bei dem vorliegenden Ausführungsbeispiel gibt es einen Vorteil, dass die Bitkosten reduziert werden können. Es sei darauf hingewiesen, dass die Speicherung der 2-Bit-Daten bei den ersten, zweiten, vierten und fünften Ausführungsbeispielen angewandt werden kann. Als ein Verfahren zum Löschen von Daten kann ein Verfahren des beim ersten Ausführungsbeispiel beschriebenen Verfahrens und ein Verfahren angenommen werden, das bei dem nächsten siebten Ausführungsbeispiel beschrieben wird. Das beim ersten Ausführungsbeispiel beschriebene Verfahren kann als Datenleseverfahren angewandt werden.
- Siebtes Ausführungsbeispiel
- Das siebte Ausführungsbeispiel bezieht sich auf ein Löschverfahren, das für den Fall, dass ein Bereich, der mit heißen Elektronen injiziert ist (Speicherbereich), relativ größer ist als eine Größe des Transistors, oder den Fall des kollektiven Löschens von 2-Bit-Speicherdaten geeignet ist.
- In einem Schreibmodus, bei dem eine sekundäre Ionisationskollision angenommen ist, gibt es dann, wenn ein Löschen durch die Heiße-Loch-Injektion lediglich in der Form der Drainseite ausgeführt wird, eine Möglichkeit dafür, dass eine Schwellwertspannung in einem Löschzustand allmählich zunimmt, wenn die Anzahl des Daten-Neuschreibens in den Daten-Neuschreibcharakteristiken zunimmt. Somit wird bei dem vorliegenden Ausführungsbeispiel durch Injizieren von heißen Löchern nicht nur von den Drainelektroden sondern auch von der Sourceseite eine Zunahme der Schwellwertspannung in den Daten-Schreibcharakteristiken herunterdrückt bzw. unterdrückt.
-
38 ist eine Ansicht eines Betriebs des Löschens von Daten beim siebten Ausführungsbeispiel zusammen mit Vorspannungsbedingungen. - Bei diesem Löschverfahren werden 5V nicht nur an die Sub-Bitleitungen SBL auf der Drainseite angelegt, sondern an die Sub-Sourceleitungen SSL auf der Sourceseite. Als Ergebnis werden heiße Löcher HH, die durch einen Band-zu-Band-Tunnelungsstrom erzeugt werden, in den Hauptladungs-Speicherfilm CHS von der Sourceseite und der Drainseite injiziert und akkumuliert. Wenn hier angenommen wird, dass ein Bereich einer heißen-Loch-Injektion von der Drainseite her ein Löschbereich
1 ist und dass ein Bereich einer heißen-Loch-Injektion von der Sourceseite ein Löschbereich2 ist, dann wird bevorzugt, dass zumindest ein Teil des Löschbereichs1 und des Löschbereichs2 in der Kanalrichtung vereinigt sind. Die Einheit der Löschbereiche erfolgt, wenn der Wirkungsgrad der Erzeugung oder Injektion von Löchern hoch ist oder in dem Fall, dass die Gatelänge kurz gemacht ist. Außerdem kann das Löschverfahren als ein kollektives Löschverfahren von 2-Bit-Daten in dem Fall angewandt werden, dass 2-Bit-Daten gespeichert werden bzw. sind. -
39 zeigt Löschcharakteristiken bzw. -kennlinien. - In
39 bezeichnet die Ordinate eine Schwellwertspannung [V], und die Abszisse bezeichnet eine Löschzeit [sec]. Die Gatespannung Vg beträgt –5V, und die Drainspannung Vd sowie die Sourcespannung Vs sind 5V gemacht, um konstant zu sein. Wenn diese Kurvendarstellung mit einer Kurve der Muldenspannung Vwell = –3,5V in12 beim Löschverfahren des Injizierens von heißen Löchern von den Source- und Drainelektroden verglichen wird, dann zeigt sich, dass die Löschgeschwindigkeit verbessert ist. In der Kurvendarstellung in12 beträgt eine Löschzeit zur Erzielung einer Schwellwertspannungsänderung von 3V etwa 100ms, während bei der Kurvendarstellung in39 die Löschzeit zur Erzielung der Schwellwertspannungsänderung von 3V etwa 10ms beträgt. Eine Verbesserung in der Verkürzung der Löschzeit um eine Dezimalstelle wird festgestellt. - Wie oben erläutert, werden beim vorliegenden Ausführungsbeispiel aufgrund des Löschens von den beiden Source- und Drainelektroden Vorteile erzielt, dass die Löschgeschwindigkeit verbessert ist und dass die Schwellwertspannung im Löschzustand sogar durch wiederholtes Neuschreiben schwer zu ändern ist.
- Bei den obigen ersten bis siebten Ausführungsbeispielen ist eine nachstehende Modifikationsvielfalt möglich.
- Modifizierte Beispiele
- Bei den obigen ersten bis siebten Ausführungsbeispielen kann eine Vielfalt von Modifikationen ebenfalls bei der Speichertransistorkonfiguration vorgenommen werden. Nachstehend werden diese modifizierten Beispiele erläutert.
- Der Speichertransistor muss bzw. braucht nicht stets auf einem Halbleitersubstrat gebildet werden. Das "Halbleitersubstrat, bei welchem der Kanalbildungsbereich auf den Oberflächenbereich eingestellt ist", enthält Mulden wie beim ersten Ausführungsbeispiel, anders als die Substratmasse. Im Falle einer Substratkonfiguration vom SOI-Typ wird bzw. ist ein Isolierfilm auf dem Substrat gebildet, und eine SOI-Halbleiterschicht ist auf dem Isolierfilm gebildet. In diesem Falle kann die SOI-Halbleiterschicht als "Halbleitersubstrat, in welchem der Kanalbildungsbereich eingestellt ist", der vorliegenden Erfindung verwendet werden.
-
40 ist eine Schnittansicht eines ersten modifizierten Beispiels der Speichertransistorkonfiguration. Diese Figur ist eine Schnittansicht in derselben Richtung wie in5 . - Bei dem in
40 dargestellten Speichertransistor sind an einem inneren Ende bzw. an inneren Enden der Sub-Bitleitung SBL und der Sub-Sourceleitung SSL, hergestellt aus einem Störstellenbereich des N-Typs, (oder lediglich auf der Seite der Sub-Bitleitung SBL) ein Störstellenbereich bzw. Störstellenbe reiche LDD des N-Typs geringer Konzentration vorgesehen. Der Kanalbereich HR hoher Konzentration ist beispielsweise in Kontakt mit einem Ende der Kanalmittenseite des Störstellenbereich LDD geringer Konzentration auf der Seite der Sub-Bitleitung SBL gebildet. - Der Störstellenbereich LDD geringer Konzentration wird in einem Prozess zur Bildung der Sub-Bitleitung SBL und der Sub-Sourceleitung SSL in einer parallelen Leitungsform in einer Mulde in dem in
3 dargestellten Speicherzellenarray gebildet. Es wird nämlich auf der Mulde eine Maskenschicht einer parallelen Leitungsform gebildet, eine Verunreinigung vom N-Typ wird durch Ionenimplantation bei geringer Konzentration auf der Muldenoberfläche um die Maskenschicht herum aufgebracht, sodann wird der Störstellenbereich LDD geringer Konzentration gebildet. Anschließend wird eine Abstandsschicht in einer Seitenwandform auf zwei Seitenoberflächen der Maskenschicht in Richtung der Breite gebildet, und die Verunreinigung vom N-Typ wird durch Ionenimplantation bei hoher Konzentration auf die Muldenoberfläche um die Abstandsschicht herum aufgebracht, um die Sub-Bitleitung SBL und die Sub-Sourceleitung SSL zu bilden. - Der Kanalbereich HR hoher Konzentration wird dadurch gebildet, dass eine Verunreinigung vom P-Typ in einen unteren Teil des einen Endteils der Maskenschicht durch das schräge Ionenimplantationsverfahren unmittelbar nach Bildung der Maskenschicht oder nach der Ionenimplantation zur Zeit der Bildung des Verunreinigungs- bzw. Störstellenbereichs LDD geringer Konzentration eingeführt wird.
- Die Bereitstellung des Kanalbereichs HR hoher Konzentration ist in der vorliegenden Ausführungsform nicht wesentlich. Es sei darauf hingewiesen, dass dann, wenn der Kanalbereich HR hoher Konzentration gebildet wird bzw. ist, der Wirkungsgrad des Injizierens von Elektronen hoch ist im Vergleich zu der Elementkonfiguration ohne dies.
- Es wird überdies bevorzugt, wenn der Kanalbereich HR hoher Konzentration und der Störstellenbereich LDD geringer Konzentration gebildet werden. In diesem Falle wird für Träger bzw. Ladungsträger (Elektronen), die im Kanal laufen, mit Rücksicht darauf, dass der Störstellenbereich LDD geringer Konzentration als Bereich geringen Widerstands dient, das relative Widerstandsverhältnis des benachbarten Kanalbereichs HR hoher Konzentration hoch, weshalb ein großer Spannungsabfall dafür verantwortlich ist, im Kanalbereich HR hoher Konzentration aufzutreten. Somit ist die Steilheit des elektrischen Feldes in der Kanalrichtung im Kanalbereich HR hoher Konzentration weiter verbessert, und der Wirkungsgrad der Elektroneninjektion wird dadurch höher. Demgemäß wird ein Schreiben bei noch höherer Geschwindigkeit möglich.
- Ein verteilter Leiter kann für Ladungsspeichereinrichtung des Speichertransistors verwendet werden. Hier wird ein Speichertransistors unter Verwendung einer großen Anzahl von gegenseitig isolierten Leitern, die im dielektrischen Gatefilm vergraben sind und die einen Partikeldurchmesser von beispielsweise 10nm oder weniger besitzen (nachstehend als kleiner Partikelleiter bezeichnet), als Ladungsspeichereinrichtung bzw. -mittel erläutert.
-
41 ist eine Schnittansicht der Konfiguration des Speichertransistors unter Verwendung des kleinen Partikelleiters als Ladungsspeichereinrichtung bzw. -mittel. - Bei dem in
41 dargestellten Speichertransistor umfasst ein dielektrischer Gatefilm GD einen ersten dielektrischen Film BTM, verteilte kleine Partikelleiter MC als Ladungsspeichermittel bzw. -einrichtungen, die darauf gebildet sind, und einen zweiten dielektrischen Film DF, der die kleinen Partikelleiter MC überdeckt. - Andere Konfigurationen als jene, das heißt die P-Mulde W, der Kanalbildungsbereich CH (der Kanalbereich HR hoher Konzentration), der zweite Source-/Drainbereich (Sub-Bitleitung) SBL, der erste Source-/Drainbereich (Sub-Sourceleitung) SSL und die Gate-Elektrode (Wortleitung WL), sind dieselben wie jene in
5 . - Die kleinen Partikelleiter MC bestehen aus Leitern, wie feinem amorphen SixGe1-x (0≤x≤-1) oder aus polykristallinem SixGe1-x (0≤x≤-1). Eine Größe (Durchmesser) der kleinen Partikelleiter MC beträgt vorzugsweise 10nm oder weniger, beispielsweise 4,0nm oder so. Die jeweiligen kleinen Partikelleiter sind räumlich in Intervallen von beispielsweise 4nm oder so durch den zweiten dielektrischen Film DF beabstandet bzw. getrennt.
- Der erste dielektrische Film BTM beim vorliegenden Ausführungsbeispiel kann in geeigneter Weise im Bereich von 2.6nm bis 5,0nm gemäß dem Ziel der Anwendung ausgewählt sein. Hier beträgt die Filmdicke 4,0nm oder so.
- Ein Verfahren zur Herstellung des in
41 dargestellten Speichertransistors wird erläutert. - Nach der Bildung der P-Mulde W, der Sub-Bitleitung SBL und der Sub-Sourceleitung SSL (und des Kanalbereichs HR hoher Konzentration) wird der erste dielektrische Film BTM nach demselben Verfahren gebildet, wie es beim ersten Ausführungsbeispiel beschrieben ist.
- Eine Ansammlung der kleinen Partikelleiter MC aus SixGe1-x, die beim anfänglichen Prozess der Bildung eines SixGe1-x-Films unter Heranziehung des LP-CVD-Verfahrens erzeugt werden, wird auf dem ersten dielektrischen Film BTM gebildet. Die kleinen Partikelleiter MC aus SixGe1-x werden unter Verwendung von Silan (SiH4) oder Dichlorsilan (DCS), Germane (GeH4) und Wasserstoff als Materialgase bei der Filmbildungstemperatur von 500°C bis 900°C oder so gebildet. Die Dichte und die Größe der kleinen Partikelleiter können durch Einstellen des Partialdrucks oder des Strömungsverhältnisses von Silan oder Dichlorsilan und Wasserstoff geregelt werden. Je höher der Wasserstoff-Partialdruck ist, umso höher wird die Dichte eines die kleinen Partikelleiter MC werdenden Kerns. Alternativ werden durch Bildung von SiOx, welches eine nicht-stoichiometrische Zusammensetzung durch Verwendung von Silan oder Dichlorsilan und Stickstoffdioxid (N2O) als Materialgase bei der Filmbildungstemperatur von 500°C bis 800°C oder so enthält, und Ausführen eines Glühens bei einer hohen Temperatur von 900°C bis 1100°C SiO2 und die kleinen Partikelleiter getrennt, und eine Ansammlung der kleinen Partikelleiter, die in SiO2 vergraben sind, wird bzw. ist gebildet.
- Der zweite dielektrische Film DF wird beispielsweise mit 7nm oder so durch das LP-CVD gebildet, um mit den kleinen Partikelleitern vergraben zu werden. Beim LP-CVD ist das Materialgas ein Mischgas aus Dichlorsilan (DCS) und Stickstoffdioxid (N2O), und die Substrattemperatur beträgt beispielsweise 700°C. Zu dieser Zeit werden die kleinen Partikelleiter in dem dielektrischen Film DF vergraben.
- Danach wird ein leitender Film, um die Wortleitungen WL zu sein bzw. zu bilden, gebildet, und durch einen Prozess der gleichzeitigen Mustergebung des betreffenden Films ist der Speichertransistor vervollständigt.
- Die so hergestellten kleinen Partikelleiter MC dienen als Ladungsträgerfallen, die in der ebenen Richtung verteilt sind. Die jeweiligen kleinen Partikelleiter können mehrere indizier te Elektronen festhalten. Es sei darauf hingewiesen, dass die kleinen Partikelleiter MC noch kleiner ausgebildet sein können, um ein Elektron festzuhalten.
- Die Konfiguration des dielektrischen Gatefilms GD des Speichertransistors ist auf den dielektrischen 3-Schicht-Film und den obigen kleinen Partikelleitertyp, der beim MONOS-Typ verwendet wird, nicht beschränkt, wie er hauptsächlich bei den Ausführungsbeispielen erläutert ist. Anforderungen, die bezüglich des dielektrischen Gatefilms festgelegt sind, bestehen darin, dass Ladungsträgerfallen und andere Ladungsspeichermittel bzw. -einrichtungen verteilt werden bzw. sind, und eine Vielfalt von anderen Konfigurationen, die die Anforderungen erfüllen, kann verwendbar sein.
- So kann er beispielsweise wie bei einem sogenannten NMOS-Typ, etc. eine Zwei-Schicht-Struktur sein, bestehend aus einem ersten dielektrischen Film BTM, der aus Siliziumdioxid, etc. besteht, und einem darauf gebildeten Film CHS mit einer Ladungsspeicherfähigkeit, der aus Siliziumnitrid, etc. besteht.
- Außerdem ist der dielektrische Film, der aus Metalloxiden, etc. besteht, wie aus Aluminiumoxid Al2O3, Tantaloxid Ta2O5 und Zirkoxid ZrO2, etc. gut bekannt, um eine große Anzahl von Fallen einzuschließen und um als Hauptladungs-Speicherfilm CHS anwendbar zu sein, der über ein Ladungsspeichervermögen in der entsprechenden Filmkonfiguration wie jener des MONOS-Typs oder NMOS-Typs verfügt.
- Darüber hinaus können als Materialien des Hauptladungs-Speicherfilms CHS, um andere Metalloxide aufzulisten, beispielsweise Filme, die aus Oxiden von Titan, Hufnium und Lanthan bestehen, oder Filme aus Silikaten von Tantal, Titan, Zirkon, Hufnium, Lanthan, ebenfalls angewandt werden.
- Wenn Aluminiumoxid (Al2O3) als Material des Hauptladungs-Speicherfilms CHS ausgewählt ist, werden beispielsweise das CVD-Verfahren unter Verwendung beispielsweise von Aluminiumchlorid bzw. -alkylat (AlCl3), Kohlendioxid (CO2) und Wasserstoff (H2) als Gasmaterialien oder die thermische Zersetzung von Aluminiumalkoxid bzw. -alkylat (Al(C2H5O)3, Al(C3H7O)3, Al(C4H9O)3, etc.) verwendet.
- Wenn beispielsweise Tantaloxid (Ta2O5) als Material des Hauptladungs-Speicherfilms CHS ausgewählt ist, werden das CVD-Verfahren unter Verwendung beispielsweise von Tantalchlorid (TaCl5), Kohlendioxid (CO2) und Wasserstoff (H2) als Gasmaterialien oder die thermische Zusammensetzung von TaCl2(OC2H5)2C5H7O2 oder Ta(OC2H5)5 verwendet.
- Wenn beispielsweise Zirkondioxid (ZrOx) als Material des Hauptladungs-Speicherfilms CHS ausgewählt ist, wird ein Verfahren der Zerstäubung von Zr in einer Sauerstoffatmosphäre angewandt.
- In derselben Weise sind der erste dielektrische Film BTM und der zweite dielektrische Film TOP auf Siliziumdioxid, Siliziumnitrid und Siliziumoxinitrid nicht beschränkt, und sie können aus Materialien, beispielsweise aus Aluminiumoxid Al2O3, Tantaloxid Ta2O5 und Zirkonoxid ZrO2 ausgewählt werden bzw. sein. Es sei darauf hingewiesen, dass das Bildungsverfahren dieser Metalloxide so ist, wie oben erläutert.
- Darüber hinaus können der erste dielektrische Film BTM und der zweite dielektrische Film TOP als anderer Metalloxidfilm, als Filme, die aus Oxiden von Titan, Hufnium und Lanthan gebildet sind, oder als Filme, die aus Silikaten von Tantal, Titan, Zirkon, Hufnium, Lanthan gebildet sind, aufgebracht werden.
- Entsprechend der nichtflüchtigen Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung ist ein Wirkungsgrad der Erzeugung von heißen Elektronen verbessert, und eine zur Erzielung eines gewünschten Ladungsinjektionswirkungsgrades benötigte Spannung kann niedrig gemacht werden.
- Entsprechend einem Herstellungsverfahren der nichtflüchtigen Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung gibt es viele gemeinsame Prozesse zwischen bzw. für Speicherperipherieschaltungen und Verknüpfungsschaltungen, und die Kosten können reduziert werden. Demgemäß kann eine nichtflüchtige Speichervorrichtung mit einer Verknüpfungsschaltung vom eingebetteten Typ bei niedrigen Kosten bereitgestellt werden.
- Industrielle Anwendbarkeit
- Eine nichtflüchtige Halbleiterspeichervorrichtung der vorliegenden Erfindung kann als Speicher einer Vielfalt von elektronischen Geräten verwendet werden.
- Erläuterung von Bezugszeichen
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- Zusammenfassung
- Es wird eine nichtflüchtige Halbleiterspeichervorrichtung, die für eine Verknüpfungs-Einbeziehung geeignet ist, bei der ein Ladungsinjektionswirkungsgrad hoch ist und bei der heiße Elektronen (HE) effektiv bei einer niedrigen Spannung injiziert werden können, bereitgestellt. Ein Speichertransistor (M) umfasst erste und zweite Source-/Drainbereiche (S, SSL, D, SBL), die auf einem Halbleitersubstrat (SUB, W) gebildet sind, einen Ladungsspeicherfilm (GD) mit einer Ladungsspeicherfähigkeit und eine Gateelektrode (WL). Speicherperipherieschaltungen (
2a bis9 ) erzeugen eine erste Spannung (Vd) und eine zweite Spannung (Vg-Vwell), legen die erste Spannung (Vd) an den zweiten Source-/Drainbereich (D, SBL) unter Heranziehung des Potentials (0V) des ersten Source-/Drainbereichs (S, SSL) als Referenz an, legen die zweite Spannung (Vg-Vwell) an die Gateelektrode (WL) an, erzeugen heiße Elektronen (HE) durch Ionisationskollision auf der Seite des zweiten Source-/Drainbereichs (D, SBL) und injizieren die heißen Elektronen (HE) in den Ladungsspeicherfilm (GD) von der Seite des zweiten Source-/Drainbereichs (D, SBL) zur Zeit des Schreibens von Daten.
Claims (37)
- Nichtflüchtige Halbleiterspeichervorrichtung, umfassend: einen Speichertransistor (M) und Speicherperipherieschaltungen (
2a bis9 ) zur Steuerung eines Betriebs des genannten Speichertransistors (M), wobei der genannten Speichertransistor (M) umfasst: ein Halbleitersubstrat (SUB, W) eines ersten Leitfähigkeitstyps, einen Kanalbildungsbereich (CH) des ersten Leitfähigkeitstyps, der in einem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) geregelt ist, einen ersten Source-/Drainbereich (S, SSL), der auf einer Seite des genannten Kanalbildungsbereichs (CH) in dem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis9 ) elektrisch verbunden ist, einen zweiten Source-/Drainbereich (D, SBL), der auf der anderen Seite des genannten Kanalbildungsbereichs (CH) in dem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis9 ) elektrisch verbunden ist, einen Speicherladungsfilm (GD), der zumindest auf dem Kanalbildungsbereich (CH) gebildet ist und über ein Ladungsspeichervermögen verfügt, und eine Gateelektrode (WL), die auf dem genannten Ladungsspeicherfilm (GD) gebildet und mit der genannten Speicherperipherieschaltung (2a bis9 ) elektrisch verbunden ist, und die genannten Speicherperipherieschaltungen (2a bis9 ) erzeugen eine erste Spannung (Vd) und eine zweite Spannung (Vg-Vwell), legen die betreffende erzeugte erste Spannung (Vd) an den genannten zweiten Source-/Drainbereich (D, SBL) unter Ausnutzung des Potentials des genannten ersten Source-/Drainbereichs (S, SSL) als Referenz, legen die genannte erzeugte zweite Spannung (Vg-Vwell) an die genannte Gateelektrode (WL) an, erzeugen heiße Elektronen (HE) durch Ionisationskollision auf der Seite des genannten zweiten Source-/Drainbereichs (D, SBL) und injizieren die genannten erzeugten heißen Elektronen (HE) in den genannten Ladungsspeicherfilm (GD) von der Seite des genannten zweiten Source-/Drainbereichs (D, SBL) zur Zeit des Schreibens von Daten. - Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, wobei der genannte Kanalbildungsbereich (CH) einen Kanalbereich eines ersten Leitfähigkeitstyps hoher Konzentration mit höherer Konzentration als jener in anderen Bereichen des genannten Kanalbildungsbereich (CH) zumindest an einem Endteil auf der Seite des genannten zweiten Source-/Drainbereichs (D, SEL) umfasst.
- Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, wobei das genannte Halbleitersubstrat (SUB, W) mit den genannten Speicherperipherieschaltungen (
2a bis9 ) elektrisch verbunden ist und wobei die genannten Speicherperipherieschaltungen (2a bis9 ) eine Spannung (Vwell) zur Rückwärts- bzw. Sperrvorspannung eines PN-Übergangs erzeugen, der zwischen dem genannten Halbleitersubstrat (SUB, W) und dem genannten zweiten Source-/Drainbereich (D, SBL) gebildet ist, und die betreffende erzeugte Spannung (Vwell) an das genannte Halbleitersubstrat (SUB, W) anlegen, wenn heiße Elektronen (HE) zur Zeit des Schreibens von Daten injiziert werden. - Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, wobei das genannte Halbeitersubstrat (SUB, W) mit den genannten Speicherperipherieschaltungen (
2a bis9 ) elektrisch verbunden ist, und wobei die genannten Speicherperipherieschaltungen (2a bis9 ) eine erste Polaritätsspannung (Vg) und eine zweite Polaritätsspannung (Vwell) erzeugen, wobei eine Potentialdifferenz davon gleich der genannten zweiten Spannung (Vg-Vwell) ist, wobei die betreffende erzeugte erste Polaritätsspannung (Vg) an die genannte Gateelektrode (WL) angelegt wird und wobei die genannte erzeugte zweite Polaritätsspannung (Vwell) an das genannte Halbleitersubstrat (SUB, W) angelegt wird. - Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 4, umfassend einen Speicherblock und einen Verknüpfungsschaltungsblock, wobei der betreffende Speicherblock ein Speicherzellenarray (
1 ), welches durch Anordnen einer Vielzahl von Speicherzellen gebildet ist, die den genannten Speichertransistor (M) enthalten, und die genannten Speicherperipherieschaltungen (2a bis9 ) umfasst, wobei eine Filmdicke eines dicksten Gateisolierfilms eines Transistors in den genannten Speicherperipherieschaltungen (2a bis9 ) festgelegt ist, um dieselbe zu sein wie eine Filmdicke eines Gateisolierfilms eines Eingangs-/Ausgangstransistors in dem genannten Verknüpfungsschaltungsblock, und wobei ein Absolutwert der genannten ersten Polaritätsspannung (Vg) und ein Absolutwert der genannten zweiten Polaritätsspannung (Vwell), die durch die genannten Speicherperipherieschaltungen (2a bis9 ) zur Zeit des Schreibens von Daten zu erzeugen sind, so festgelegt sind, dass sie nicht mehr bzw. größer sind als ein Absolutwert einer Stehspannung des genannten Eingangs-/Ausgangstransistors und/oder einer Einbrennspannung. - Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, wobei die genannten Speicherperipherieschaltungen (
2a bis9 ) die genannte erzeugte erste Spannung (Vd) an den genannten zweiten Source-/Drainbereich (D, SBL) unter Heranziehung des Potentials des genannten zweiten Source-/Drainbereichs (D, SBL) als Referenz anlegen, die genannte erzeugte zweite Spannung (Vg-Vwell) an die genannte Gateelektrode (WL) anlegen, heiße Elektronen (HE) durch Ionisationskollision auf der Seite des genannten ersten Source-/Drainbereichs (S, SSL) erzeugen und die betreffenden erzeugten heißen Elektronen (HE) in den genannten Ladungsspeicherfilm (GD) von der Seite des genannten ersten Source-/Drainbereichs (S, SSL) zur Zeit des Schreibens von von den genannten Daten unterschiedlichen Bitdaten in denselben genannten Speichertransistor (M) injizieren. - Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, wobei die genannten Speicherperipherieschaltungen (
2a bis9 ) eine dritte Spannung (Vd-Vg) erzeugen, die genannte erzeugte dritte Spannung (Vd-Vg) zwischen den genannten zweiten Source-/Drainbereich (D, SBL) und die genannte Gateelektrode (WL) anlegen, heiße Löcher (HH) auf der Seite des genannten zweiten Source-/Drainbereichs (D, SBL) erzeugen und die betreffenden erzeugten heißen Löcher (HH) in einen Injektionsbereich der genannten heißen Elektronen (HE) des genannten Ladungsspeicherfilms (GD) zur Zeit des Löschens von Daten injizieren. - Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 7, wobei die genannten Speicherperipherieschaltungen (
2a bis9 ) eine erste Polaritätsspannung (Vg) und eine zweite Polaritätsspannung (Vwell) erzeugen, wobei eine Potentialdifferenz davon gleich der genannten dritten Spannung (Vd-Vg) ist, die genannte erzeugte erste Polaritätsspannung (Vd) an den genannten zweiten Source-/Drainbereich (D, SBL) anlegen und die genannte zweite Polaritätsspannung (Vg) an die genannte Gateelektrode (WL) zur Zeit des Injizierens der genannten heißen Löcher (HH) anlegen. - Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 8, wobei bei der genannten ersten Polaritätsspannung (Vd) eine Potentialdifferenz mit bzw. zu dem Potential des genannten Kanalbildungsbereichs (CH) einen niedrigeren Wert besitzt als eine Übergangs-Durchbruchsspannung des genannten zweiten Source-/Drainbereichs (D, SBL).
- Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 8, umfassend einen Speicherblock und einen Verknüpfungsschaltungsblock, wobei der genannte Speicherblock ein Speicherzellenarray (
1 ), welches durch Anordnen einer Vielzahl von Speicherzellen, die den genannten Speichertransistor (M) enthalten, und der genannten Speicherperipherieschaltungen (2a bis9 ) gebildet ist, wobei eine Filmdicke eines dicksten Gateiolierfilms eines Transistors in den genannten Speicherperipherieschaltungen (2a bis9 ) so festgelegt ist, dass sie dieselbe ist wie eine Filmdicke eines Gateisolierfilms eines Eingangs-/Ausgangstransistors in dem genannten Verknüpfungsschaltungsblock, und wobei ein Absolutwert der genannten ersten Polaritätsspannung (Vd) und ein Absolutwert der genannten zweiten Polaritätsspannung (Vg), die durch die genannten Speicherperipherieschaltungen (2a bis9 ) zur Zeit des Löschens von Daten zu erzeugen sind, so festgelegt sind, dass sie nicht mehr bzw, größer sind als ein Absolutwert der Stehspannung des genannten Eingangs-/Ausgangstransistors und/oder einer Einbrennspannung. - Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 7, wobei die genannten Speicherperipherieschaltungen (
2a bis9 ) gleichzeitig die genannte erzeugte dritte Spannung (Vd-Vg) zwischen den genannten ersten Source-/Drainbereich (S, SSL) und die genannte Gateelektrode (WL) sowie zwischen den genannten zweiten Source-/Drainbereich (D, SBL) und der genannten Gateelektrode (WL) anlegen, heiße Löcher (HH) auf der Seite des genannten ersten Source-/Drainbereichs (S, SSL) und auf der Seite des genannten zweiten Source-/Drainbereichs (D, SBL) erzeugen und die betreffenden erzeugten heißen Löcher (HH) in einen Injektionsbereich der genannten heißen Elektronen (HE) des genannten Ladungsspeicherfilms (GD) von den beiden Seiten zur Zeit des Löschens von Daten injizieren. - Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, wobei die genannten Speicherperipherieschaltungen (
2a bis9 ) vierte und fünfte Spannungen erzeugen, die genannte erzeugte vierte Spannung an den genannten zweiten Source-/Drainbereich (D, SBL) unter Heranziehung des Potentials des genannten ersten Source-/Drainbereichs (S, SSL) als Referenz anlegen, die genannte erzeugte fünfte Spannung an die genannte Gateelektrode (WL) anlegen und eine Potentialänderung lesen, die an dem genannten ersten Source-/Drainbereich (S, SSL) oder dem genannten zweiten Source-/Drainbereich (D, SBL) entsprechend einem Vorhandensein einer Ladungsmenge der genannten heißen Elektronen (HE) erscheint, welche in den genannten Ladungsspeicherfilm (GD) zur Zeit des Lesens von Daten injiziert sind. - Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 12, umfassend eine Ladungsspeichereinrichtung, die in dem genannten Ladungsspeicherfilm (GD) verteilt ist, wobei die genannten Speicherperipherieschaltungen (
2a bis9 ) die jeweiligen Spannungswerte der genannten ersten Spannung (Vd) und der genannten zweiten Spannung (Vg-Vwell) steuern und einen Bereich einer Ladungsinjektionsregion regeln, in der die genannten heißen Elektronen (HE) in den betreffenden Ladungsspeicherfilm (GD) zur Zeit des Schreibens von Daten zu injizieren sind, und wobei dann, wenn ein Kanal in dem genannten Kanalbildungsbereich (CH) entsprechend einem Vorhandensein oder einer Ladungsmenge der betreffenden heißen Elektronen (HE), welche in den betreffenden Ladungsinjektionsbereich injiziert sind, gebildet ist, eine Steuerung der jeweiligen Spannungswerte der genannten vierten Spannung und der genannten fünften Spannung, so dass ein Pinch-off-Punkt des Kanals in der Mitte der Kanal richtung existiert, die in einem unteren Teil der genannten Ladungsinjektionsregion in dem genannten Kanalbildungsbereich (CH) positioniert ist, und ein Lesen einer Potentialänderung erfolgen, die an bzw. in dem genannten ersten Source-/Drainbereich (S, SSL) oder dem genannten zweiten Source-/Drainbereich (D, SBL) entsprechend einem Vorhandensein oder einer Ladungsmenge der genannten heißen Elektronen (HE) zur Zeit des Lesens von Daten auftritt. - Nichtflüchtige Halbleiterspeichervorrichtung, umfassend einen Speichertransistor (M) und Speicherperipherieschaltungen (
2a bis9 ) zur Steuerung eines Betriebs des genannten Speichertransistors (M), wobei der genannte Speichertransistor (M) umfasst: ein Halbleitersubstrat (SUB, W) eines ersten Leitfähigkeitstyps, einen Kanalbildungsbereich (CH) des ersten Leitfähigkeitstyps, wobei der betreffende Kanalbildungsbereich in einem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) geregelt ist, einen ersten Source-/Drainbereich (S, SSL), der auf einer Seite des genannten Kanalbildungsbereichs (CH) in dem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis9 ) elektrisch verbunden ist, einen zweiten Source-/Drainbereich (D, SBL), der auf der anderen Seite des genannten Kanalbildungsbereichs (CH) in dem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis9 ) elektrisch verbunden ist, einen Ladungsspeicherfilm (GD), der zumindest in dem genannten Kanalbildungsbereich (CH) gebildet ist und der über eine Ladungsspeicherfähigkeit verfügt, und eine Gateelektrode (WL), die auf dem genannten Ladungsspeicherfilm (GD) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis9 ) elektrisch verbunden ist, wobei der genannte Kanalbildungsbereich (CH) einen Kanalbereich (HR) des ersten Leitfähigkeitstyp hoher Konzentration mit einer höheren Konzentration als jener in anderen Bereichen des genannten Kanalbildungsbereichs (CH) zumindest an einem Endteil auf der Seite des genannten zweiten Source-/Drainbereichs (D, SEL) aufweist, und wobei die genannten Speicherperipherieschaltungen (2a bis9 ) eine erste Spannung (Vd) und eine zweite Spannung (Vg-Vwell) erzeugen, die betreffende erzeugte erste Spannung (Vd) an den genannten zweiten Source-/Drainbereich (D, SBL) unter Heranziehung des Potentials des genannten ersten Source-/ Drainbereichs (S, SSL) als Referenz anlegen, die genannte erzeugte zweite Spannung (Vg-Vwell) an die genannte Gateelektrode (WL) anlegen, heiße Elektronen (HE) auf der Seite des genannten zweiten Source-/Drainbereichs (D, SBL) durch Verstärkung eines elektrischen Feldes in der Kanalrichtung zu dem Kanalbereich (HR) hoher Konzentration anlegen und die genannten erzeugten heißen Elektronen (HE) in den genannten Ladungsspeicherfilm (GD) von der Seite des genannten zweiten Source-/ Drainbereichs (D, SBL) zur Zeit des Schreibens von Daten injizieren. - Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 14, wobei das genannte Halbleitersubstrat (SUB, W) mit den genannten Speicherperipherieschaltungen (
2a bis9 ) elektrisch verbunden ist und wobei die genannten Speicherperipherieschaltungen (2a bis9 ) eine Spannung (Vwell) zur Sperrvorspannung eines PN-Übergangs erzeugen, der zwischen dem genannten Halbleitersubstrat (SUB, W) und dem genannten zweiten Source-/ Drainbereich (D, SBL) gebildet ist, und die betreffende erzeugte Spannung (Vwell) an das genannte Halbleitersubstrat (SUB, W) anlegen, wenn die genannten heißen Elektronen (HE) zur Zeit des Schreibens von Daten injiziert werden. - Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 14, wobei das genannte Halbleitersubstrat (SUB, W) mit den genannten Speicherperipherieschaltungen (
2a bis9 ) elektrisch verbunden ist und wobei die genannten Speicherperipherieschaltungen (2a bis9 ) eine erste Polaritätsspannung (Vg) und eine zweite Polaritätsspannung (Vwell) erzeugen, wobei eine Potentialdifferenz davon gleich der genannten zweiten Spannung (Vg-Vwell) ist, die genannte erzeugte erste Polaritätsspannung (Vg) an die genannte Gateelektrode (W1) anlegen und die genannte zweite Polaritätsspannung (Vwell) an das genannte Halbleitersubstrat (SUB, W) zur Zeit des Schreibens von Daten anlegen. - Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 16, umfassend einen Speicherblock und einen Verknüpfungsschaltungsblock, wobei der genannte Speicherblock ein Speicherzellenarray (
1 ), welches durch Anordnen einer Vielzahl von Speicherzellen gebildet ist, die den genannten Speichertransistor (M) enthalten, und die genannten Speicherperipherieschaltungen (2a bis9 ) umfasst, wobei eine Filmdicke eines dicksten Gateisolierfilms eines Transistors in den genannten Speicherperipherieschaltungen (2a bis9 ) so festgelegt ist, dass sie dieselbe ist wie eine Filmdicke eines Gateisolierfilms eines Eingangs-/Ausgangstransistors in dem genannten Verknüpfungsschaltungsblock, und wobei ein Absolutwert der genannten ersten Polaritätsspannung (Vg) und ein Absolutwert der genannten zweiten Polaritätsspannung (Vwell), die durch die genannten Speicherperipherieschaltungen (2a bis9 ) zur Zeit des Schreibens von Daten zu erzeugen sind, so festgelegt sind, dass sie nicht mehr bzw. größer sind als ein Absolutwert einer Stehspannung des genann ten Eingangs-/Ausgangstransistors und/oder einer Einbrennspannung. - Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 14, wobei die genannten Speicherperipherieschaltungen (
2a bis9 ) eine dritte Spannung (Vd-Vg) erzeugen, die betreffende erzeugte dritte Spannung (Vd-Vg) zwischen den genannten zweiten Source-/Drainbereich (D, SBL) und die genannte Gateelektrode (WL) anlegen, heiße Löcher (HH) auf der Seite des zweiten Source-/Drainbereichs (D, SBL) erzeugen und die betreffenden erzeugten heißen Löcher (HH) in einen Injektionsbereich für die genannten heißen Elektronen (HE) des genannten Ladungsspeicherfilms (GD) zur Zeit des Löschens von Daten injizieren. - Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 18, wobei die genannten Speicherperipherieschaltungen (
2a bis9 ) eine erste Polaritätsspannung (Vd) und eine zweite Polaritätsspannung (Vg) erzeugen, wobei eine Potentialdifferenz davon gleich der genannten dritten Spannung (Vd-Vg) ist, die betreffende erzeugte erste Polaritätsspannung (Vd) an den genannten zweiten Source-/Drainbereich (D, SBL) anlegen und die genannte erzeugte zweite Polaritätsspannung (Vg) an die genannte Gateelektrode (WL) anlegen, wenn die genannten heißen Löcher (HH) zur Zeit des Löschens von Daten injiziert werden. - Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 19, wobei bei der genannten ersten Polaritätsspannung (Vd) eine Potentialdifferenz mit dem Potential des genannten Kanalbildungsbereichs (CH) einen niedrigeren Wert aufweist als eine Übergangs-Durchbruchsspannung des genannten zweiten Source-/ Drainbereichs (D, SBL).
- Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 19, umfassend einen Speicherblock und einen Verknüpfungsschaltungsblock, wobei der betreffende Speicherblock ein Speicher zellenarray (
1 ), welches dadurch gebildet ist, dass eine Vielzahl von Speicherzellen angeordnet ist, welche den genannten Speichertransistor (M) enthalten, und die genannten Speicherperipherieschaltungen (2a bis9 ) umfasst, wobei eine Filmdicke eines dicksten Gateisolierfilms eines Transistors in den genannten Speicherperipherieschaltungen (2a bis9 ) so festgelegt ist, dass sie dieselbe ist wie eine Filmdicke eines Gateisolierfilms eines Eingangs-/Ausgangstransistors in dem genannten Verknüpfungsschaltungsblock, und wobei ein Absolutwert der genannten ersten Polaritätsspannung (Vd) und ein Absolutwert der genannten zweiten Polaritätsspannung (Vg), die durch die genannten Speicherperipherieschaltungen (2a bis9 ) zur Zeit des Löschens von Daten zu erzeugen sind, so festgelegt sind, dass sie nicht mehr bzw. größer sind als ein Absolutwert einer Stehspannung des genannten Eingangs-/Ausgangstransistors und/oder einer Einbrennspannung. - Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 14, wobei zumindest ein Bereich der ersten und zweiten Source-/Drainbereiche (D, SBL) in Kontakt mit dem genannten Kanalbereich (HR) hoher Konzentration ist und einen Störstellenbereich (LDD) eines zweiten Leitfähigkeitstyps geringer Konzentration mit einer geringeren Konzentration umfasst als jener in anderen Bereichen des Source-/Drainbereichs.
- Nichtflüchtige Halbleiterspeichervorrichtung, umfassend einen Speichertransistor (M) und Speicherperipherieschaltungen (
2a bis9 ) zur Steuerung eines Betriebs des genannten Speichertransistors (M), wobei der genannte Speichertransistor (M) umfasst: ein Halbleitersubstrat (SUB, W) eines ersten Leitfähigkeitstyps, einen Kanalbildungsbereich (CH) eines ersten Leitfähigkeitstyps, wobei der betreffende Kanalbildungsbereich in einem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) eingestellt ist, einen ersten Source-/Drainbereich (S, SSL), der auf einer Seite des genannten Kanalbildungsbereichs (CH) in dem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis9 ) elektrisch verbunden ist, einen zweiten Source-/Drainbereich (D, SBL), der auf der anderen Seite des Kanalbildungsbereichs (CH) in dem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis9 ) elektrisch verbunden ist, einen Ladungsspeicherfilm (GD), der zumindest auf dem genannten Kanalbildungsbereich (CH) gebildet ist und der über eine Ladungsspeicherfähigkeit verfügt, und eine Gateelektrode (WL), die auf dem genannten Ladungsspeicherfilm (GD) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis9 ) elektrisch verbunden ist, und wobei die genannten Speicherperipherieschaltungen (2a bis9 ) eine erste Spannung (Vd) erzeugen, die betreffende erzeugte erste Spannung (Vd) an den genannten zweiten Source-/Drainbereich (D, SBL) unter Heranziehen des Potentials des genannten ersten Source-/Drainbereichs (S, SSL) als Referenz anlegen, eine erste Polaritätsspannung (Vg) und eine zweite Polaritätsspannung (Vwell) erzeugen, wobei eine Potentialdifferenz davon gleich einer zweiten Spannung (Vg-Vwell) ist, die betreffende erzeugte erste Polaritätsspannung (Vg) an die genannte Gateelektrode (WL) anlegen, die genannte erzeugte zweite Polaritätsspannung (Vwell) an das genannte Halbleitersubstrat (SUB, W) anlegen und heiße Elektronen (HE) in den genannten Ladungsspeicherfilm (GD) injizieren. - Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 23, umfassend einen Speicherblock und einen Verknüpfungsschaltungsblock, wobei der genannte Speicherblock ein Speicherzellenarray (
1 ), welches durch Anordnen einer Vielzahl von Speicherzellen gebildet ist, die den genannten Speichertransistor (M) enthalten, und die genannten Speicherperipherieschaltungen (2a bis9 ) umfasst, wobei eine Filmdicke eines dicksten Gateisolierfilms eines Transistors in den genannten Speicherperipherieschaltungen (2a bis9 ) so festgelegt ist, dass sie dieselbe ist wie eine Filmdicke eines Gateisolierfilms eines Eingangs-/Ausgangstransistors in dem genannten Verknüpfungsschaltungsblock, und wobei ein Absolutwert der genannten ersten Polaritätsspannung (Vd) und ein Absolutwert der genannten zweiten Polaritätsspannung (Vg), die durch die genannten Speicherperipherieschaltungen (2a bis9 ) zur Zeit des Löschens von Daten zu erzeugen sind, so festgelegt sind, dass sie nicht mehr bzw. größer sind als ein Absolutwert einer Stehspannung des genannten Eingangs-/Ausgangstransistors und/oder einer Einbrennspannung. - Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 23, wobei die genannten Speicherperipherieschaltungen (
2a bis9 ) eine dritte Spannung (Vd-Vg) erzeugen, die betreffende erzeugte dritte Spannung (Vd-Vg) zwischen den genannten zweiten Source-/Drainbereich (D, SBL) und die genannte Gateelektrode (WL) anlegen, heiße Löcher (HH) auf der Seite des genannten zweiten Source-/Drainbereichs (D, SBL) erzeugen und die erzeugten heißen Löcher (HH) in einen Injektionsbereich der genannten heißen Elektronen (HE) des genannten Ladungsspeicherfilms (GD) zur Zeit des Löschens von Daten injizieren. - Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 25, wobei die genannten Speicherperipherieschaltungen (
2a bis9 ) eine erste Polaritätsspannung (Vd) und eine zweite Polaritätsspannung (Vg) erzeugen, wobei eine Potentialdifferenz davon gleich der genannten dritten Spannung (Vd-Vg) ist, die genannte erzeugte erste Polaritätsspannung (Vd) an den genannten zweiten Source-/Drainbereich (D, SBL) anlegen und die genannte erzeugte zweite Polaritätsspannung (Vg) an die genannte Gateelektrode (WL) zur Zeit des Injizierens der genannten heißen Löcher (HH) anlegen. - Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 26, wobei bei der genannten ersten Polaritätsspannung (Vd) eine Potentialdifferenz mit einem Potential des genannten Kanalbildungsbereichs (CH) einen niedrigeren Wert aufweist als eine Übergangs-Durchbruchsspannung des genannten zweiten Source-/ Drainbereichs (D, SBL).
- Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 26, umfassend einen Speicherblock und einen Verknüpfungsschaltungsblock, wobei der betreffende Speicherblock ein Speicherzellenarray (
1 ), welches durch Anordnen einer Vielzahl von Speicherzellen gebildet ist, die den genannten Speichertransistor (M) enthalten, und die genannten Speicherperipherieschaltungen (2a bis9 ) umfasst, wobei eine Filmdicke eines dicksten Gateisolierfilms eines Transistors in den genannten Speicherperipherieschaltungen (2a bis9 ) so festgelegt ist, dass sie dieselbe ist wie eine Filmdicke eines Gateisolierfilms eines Eingangs-/Ausgangstransistors in dem genannten Verknüpfungsschaltungsblock, und wobei ein Absolutwert der genannten ersten Polaritätsspannung (Vd) und ein Absolutwert der genannten zweiten Polaritätsspannung (Vg), die durch die genannten Speicherperipherieschaltungen (2a bis9 ) zur Zeit des Löschens von Daten zu erzeugen sind, so festgelegt sind, dass sie nicht mehr bzw. größer sind als ein Absolutwert einer Stehspannung des genannten Eingangs-/Ausgangstransistors und/oder einer Einbrennspannung. - Nichtflüchtige Halbleiterspeichervorrichtung umfassend einen Speichertransistor (M) und Speicherperipherieschaltungen (
2a bis9 ) zur Steuerung eines Betriebs des genannten Speichertransistors (M), wobei der genannte Speichertransistor (M) umfasst: ein Halbleitersubstrat (SUB, W) eines ersten Leitfähigkeitstyps, einen Kanalbildungsbereich (CH) eines ersten Leitfähigkeitstyps, wobei der betreffende Kanalbildungsbereich in einem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) geregelt ist, einen ersten Source-/Drainbereich (S, SSL), der auf einer Seite des genannten Kanalbildungsbereichs (CH) in dem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis9 ) elektrisch verbunden ist, einen zweiten Source-/Drainbereich (D, SBL), der auf der anderen Seite des genannten Kanalbildungsbereichs (CH) in dem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis9 ) elektrisch verbunden ist, einen Ladungsspeicherfilm (GD), der zumindest auf dem genannten Kanalbildungsbereich (CH) gebildet ist und der über eine Ladungsspeicherfähigkeit verfügt, und eine Gateelektrode (WL), die auf dem genannten Ladungsspeicherfilm (GD) gebildet und mit den genannten Speicherperipherieschaltungen (2a bis9 ) elektrisch verbunden ist, und wobei die genannte Speicherschaltung (2a bis9 ) eine erste Polaritätsspannung (Vd) und eine zweite Polaritätsspannung (Vg) erzeugt, wobei eine Potentialdifferenz davon gleich einer dritten Spannung (Vd-Vg) ist, die genannte erste erzeugte Polaritätsspannung (Vd) an den genannten zweiten Source-/Drainbereich (D, SBL) anlegt, die genannte erzeugte zweite Polaritätsspannung (Vg) an die genannte Gateelektrode (WL) anlegt, heiße Löcher (HH) auf der Seite des genannten zweiten Source-/ Drainbereichs (D, SBL) erzeugt und die betreffenden heißen Löcher (HH) in den genannten Ladungsspeicherfilm (GD) zur Zeit des Löschens von Daten injiziert. - Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 29, wobei das genannte Halbleitersubstrat (SUB, W) mit den genannten Speicherperipherieschaltungen (
2a bis9 ) elektrisch verbunden ist und wobei die genannten Speicherperipherieschaltungen (2a bis9 ) eine Spannung (Vwell) zur Sperrvorspannung eines PN-Übergangs erzeugen, der zwischen dem genannten Halbleitersubstrat (SUB, W) und dem genannten zweiten Source-/Drainbereich (D, SBL) gebildet ist, und die betreffende erzeugte eine Spannung (Vwell) an das genannte Halbleitersubstrat (SUB, W) anlegen, wenn die genannten heißen Löcher (HH) zur Zeit des Löschens von Daten injiziert werden. - Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 29, wobei die genannten Speicherperipherieschaltungen (
2a bis9 ) die genannte erzeugte dritte Spannung gleichzeitig zwischen den genannten ersten Source-/Drainbereich (S, SSL) und die genannte Gateelektrode (WL) sowie zwischen den genannten zweiten Source-/Drainbereich (D, SBL) und die genannte Gateelektrode (WL) anlegen, heiße Löcher (HH) auf der Seite des genannten ersten Source-/Drainbereichs (S, SSL) und auf der Seite des genannten zweiten Source-/Drainbereichs (D, SBL) erzeugen und die genannten heißen Löcher (HH) in einen Injektionsbereich für die genannten heißen Elektronen (HE) des genannten Ladungsspeicherfilms (GD) von beiden Seiten zur Zeit des Löschens von Daten injizieren. - Nichtflüchtige Halbleiterspeichervorrichtung, umfassend einen Speicherblock und einen Verknüpfungsschaltungsblock, wobei der genannte Speicherblock Speicherperipherieschaltungen (
2a bis9 ) zur Steuerung eines Betriebs eines Speicherzellenarrays (1 ) umfasst, das durch Anordnen einer Vielzahl von Speicherzellen gebildet ist, welche einen Speichertransistor (M) enthalten, wobei der genannte Verknüpfungsschaltungsblock umfasst einen Verknüpfungstransistor und einen Eingangs-/Ausgangstransistor, einen Transistor in den genannten Speicherperipherieschaltungen (2a bis9 ), wobei der genannte Verknüpfungstransistor und der genannte Eingangs-/Ausgangstransistor in dem genannten Verknüpfungsschaltungsblock jeweils umfassen einen Gateisolierfilm (17 ), der auf einem Substrat (SUB,12 ,13 ) gebildet ist, eine Gateelektrode (18 ,19 ), die auf einem Gateisolierfilm (17 ) gebildet ist, einen Kanalbildungsbereich eines ersten Leitfähigkeitstyps, wobei der betreffende Kanalbildungsbereich auf einem Oberflächenbereich des genannten Halbleitersubstrats (SUB,12 ,13 ) geregelt ist, einen ersten Source-/Drainbereich (20 ,21 ), der auf einer Seite des genannten Kanalbildungsbereichs des Oberflächenbereichs des genannten Halbleitersubstrats (SUB,12 ,13 ) gebildet ist, und zweite Source-/Drainbereiche (20 ,21 ), die auf der anderen Seite des genannten Kanalbildungsbereichs des Oberflächenbereichs des genannten Halbleitersubstrats (SUB, W) gebildet sind, und wobei eine Filmdicke eines dicksten Gateisolierfilms eines Transistors in den genannten Speicherperipherieschaltungen (2a bis9 ) so festgelegt ist, dass sie dieselbe ist wie eine Filmdicke eines Gateisolierfilms des genannten Eingangs-/Ausgangstransistors in dem genannten Verknüpfungsschaltungsblock. - Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 32, wobei eine Filmdicke des genannten Gateisolierfilms, eine Verunreinigungs- bzw. Störstellenkonzentration der genannten ersten und zweiten Source-/Drainbereiche (
20 ,21 ) und eine Verunreinigungs- bzw. Störstellenkonzentration des genannten Kanalbildungsbereichs in dem genannten Transistor mit dem dicksten Gateisolierfilm in den genannten Speicherperipherieschaltungen (2a bis9 ) so festgelegt sind, dass sie dieselben sind mit bzw. bei der genannten Filmdicke des Gateisolierfilms, der genannten Störstellenkonzentration der ersten und zweiten Source-/Drainbereiche (20 ,21 ) und der genannten Störstellenkonzentration des Kanalbildungsbereichs in dem genannten Eingangs-/Ausgangstransistor in der genannten Verknüpfungsschaltung. - Verfahren zum Betreiben einer nichtflüchtigen Halbleiterspeichervorrichtung, umfassend ein Halbleitersubstrat (SUB, W) eines ersten Leitfähigkeitstyps, einen Kanalbildungsbereich (CH) eines ersten Leitfähigkeitstyps, wobei der betreffende Kanalbildungsbereich in einem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) geregelt ist, einen ersten Source-/Drainbereich (S, SSL), der auf einer Seite des genannten Kanalbildungsbereichs (CH) auf einem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gebildet ist, einen zweiten Source-/Drainbereich (D, SBL), der auf der anderen Seite des genannten Kanalbildungsbereichs (CH) in dem Oberflächenbereich des genannten Halbleitersubstrats (SUB, W) gebildet ist, einen Ladungsspeicherfilm (GD) mit einer Ladungsspeicherfähigkeit, der zumindest auf dem genannten Kanalbildungsbereich (CH) gebildet ist, und eine Gateelektrode (WL), die auf dem genannten Ladungsspeicherfilm (GD) gebildet ist, umfassend die Schritte: Erzeugen einer ersten Spannung (Vd) und einer zweiten Spannung (Vg-Vwell), Abgabe bzw. Anlegen der genannten erzeugten ersten Spannung (Vd) an den genannten zweiten Source-/Drainbereich (D, SBL) unter Heranziehung des Potentials des genannten ersten Source-/Drainbereichs (S, SSL) als Referenz, Abgabe bzw. Anlegen der genannten erzeugten zweiten Spannung (Vg-Vwell) an die genannte Gateelektrode (WL), Erzeugen von heißen Elektronen (HE) durch Ionisationskollision auf der Seite des genannten zweiten Source-/Drainbereichs (D, SBL) und Injizieren der genannten erzeugten heißen Elektronen (HE) in den genannten Ladungsspeicherfilm (GD) von der Seite des genannten zweiten Source-/Drainbereichs (D, SBL) zur Zeit des Schreibens von Daten, und Erzeugen einer dritten Spannung (Vd-Vg), Anlegen der betreffenden erzeugten dritten Spannung (Vd-Vg) zwischen den genannten zweiten Source-/Drainbereich (D, SBL) und die genannte Gateelektrode (WL), Erzeugen von heißen Löchern (HH) auf der Seite des genannten zweiten Source-/Drainbereichs (D, SBL) und Injizieren der genannten erzeugten heißen Löcher (HH) in einen Injektionsbereich für die genannten heißen Elektronen (HE) des genannten Ladungsspeicherfilms (GD) zur Zeit des Löschens von Daten.
- Verfahren zur Erzeugung einer nichtflüchtigen Halbleiterspeichervorrichtung, umfassend einen Speicherblock und einen Verknüpfungsschaltungsblock, wobei der genannte Speicherblock Speicherperipherieschaltungen (
2a bis9 ) zur Steuerung eines Betriebs eines Speicherzellenarrays (1 ) umfasst, welches durch Anordnen einer Vielzahl von Speicherzellen gebildet ist, die den genannten Speichertransistor (M) enthalten, wobei der genannte Verknüpfungsschaltungsblock einen Verknüpfungstransistor und einen Eingangs-/Ausgangstransistor umfasst, und wobei ein Transistor in den genannten Speicherperipherieschaltungen (2a bis9 ), der genannte Verknüpfungstransistor und der genannte Eingangs-/Ausgangstransistor in dem genannten Verknüpfungsschaltungsblock jeweils umfassen einen Gateisolierfilm (17 ), der auf einem Halbleitersubstrat (SUB,12 ,13 ) gebildet ist, eine Gateelektrode (18 ,19 ), die auf einem Gateisolierfilm (17 ) gebildet ist, einen auf einem Oberflächenbereich des genannten Halbleitersubstrats (SUB,12 ,13 ) geregelten Kanalbildungsbereich eines ersten Leitfähigkeitstyps, einen ersten Source-/Drainbereich (20 ,21 ), der auf einer Seite des genannten Kanalbildungsbereichs gebildet ist, und einen zweiten Source-/Drainbereich (20 ,21 ), der auf der anderen Seite des genannten Kanalbildungsbereichs gebildet ist, umfassend die Schritte: gleichzeitiges Bilden des genannten dicksten Gateisolierfilms des genannten Transistors in den genannten Speicherperipherieschaltungen (2a bis9 ) und eines Gateisolierfilms des genannten Eingangs-/Ausgangstransistors in dem genannten Verknüpfungsschaltungsblock. - Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung nach Anspruch 35, wobei der genannte Transistor, der den dicksten Gateisolierfilm in den genannten Speicherperipherieschaltungen (
2a bis9 ) aufweist, und der genannte Eingangs-/Ausgangstransistor in dem genannten Verknüpfungsschaltungsblock gleichzeitig in ein und demselben Prozess unter Verwendung ein und derselben Fotomaske gebildet werden. - Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung nach Anspruch 35, wobei eine Filmdicke des genannten Gateisolierfilms des genannten Eingangs-/Ausgangstransistors dicker gebildet wird als eine Filmdicke des genannten Gateisolierfilms des genannten Verknüpfungstransistors in dem genannten Verknüpfungsschaltungsblock.
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| US6903977B2 (en) * | 2001-09-25 | 2005-06-07 | Sony Corporation | Nonvolatile semiconductor memory device and method of producing the same |
| US7382659B2 (en) * | 2002-10-15 | 2008-06-03 | Halo Lsi, Inc. | Twin insulator charge storage device operation and its fabrication method |
| JP2004343014A (ja) * | 2003-05-19 | 2004-12-02 | Sharp Corp | 半導体記憶装置、半導体装置、及びそれらの製造方法、並びに携帯電子機器、並びにｉｃカード |
| JP2004349308A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置 |
| JP4480955B2 (ja) * | 2003-05-20 | 2010-06-16 | シャープ株式会社 | 半導体記憶装置 |
| JP2004348817A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置、そのページバッファリソース割当方法及び回路、コンピュータシステム並びに携帯電子機器 |
| US7184315B2 (en) * | 2003-11-04 | 2007-02-27 | Micron Technology, Inc. | NROM flash memory with self-aligned structural charge separation |
| US7202523B2 (en) * | 2003-11-17 | 2007-04-10 | Micron Technology, Inc. | NROM flash memory devices on ultrathin silicon |
| US7158411B2 (en) * | 2004-04-01 | 2007-01-02 | Macronix International Co., Ltd. | Integrated code and data flash memory |
| JP2005317117A (ja) * | 2004-04-28 | 2005-11-10 | Sony Corp | 不揮発性半導体メモリ装置の動作方法、および、不揮発性半導体メモリ装置 |
| JP4419699B2 (ja) * | 2004-06-16 | 2010-02-24 | ソニー株式会社 | 不揮発性半導体メモリ装置およびその動作方法 |
| US20080203464A1 (en) * | 2004-07-01 | 2008-08-28 | Chih-Hsin Wang | Electrically alterable non-volatile memory and array |
| US7881123B2 (en) * | 2005-09-23 | 2011-02-01 | Macronix International Co., Ltd. | Multi-operation mode nonvolatile memory |
| TWI311796B (en) * | 2005-11-17 | 2009-07-01 | Ememory Technology Inc | Semiconductor device and manufacturing method thereof |
| JP2007193867A (ja) * | 2006-01-17 | 2007-08-02 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその書き換え方法 |
| US20070177428A1 (en) * | 2006-01-30 | 2007-08-02 | Zeev Cohen | Memory circuit arrangement and method for reading and/or verifying the status of memory cells of a memory cell array |
| US7440335B2 (en) * | 2006-05-23 | 2008-10-21 | Freescale Semiconductor, Inc. | Contention-free hierarchical bit line in embedded memory and method thereof |
| JP5088465B2 (ja) | 2006-07-12 | 2012-12-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 不揮発性半導体メモリ |
| US7369446B2 (en) * | 2006-07-13 | 2008-05-06 | Atmel Corporation | Method and apparatus to prevent high voltage supply degradation for high-voltage latches of a non-volatile memory |
| JP4241780B2 (ja) * | 2006-08-09 | 2009-03-18 | シャープ株式会社 | 半導体記憶装置及び電子機器 |
| US7453725B2 (en) * | 2006-10-06 | 2008-11-18 | Atmel Corporation | Apparatus for eliminating leakage current of a low Vt device in a column latch |
| EP2084613A4 (de) * | 2006-11-01 | 2009-10-21 | Gumbo Logic Inc | Nichtflüchtiger fallen-ladungs-schaltverbinder für programmierbare logik |
| US20080150000A1 (en) * | 2006-12-21 | 2008-06-26 | Spansion Llc | Memory system with select gate erase |
| US8072023B1 (en) | 2007-11-12 | 2011-12-06 | Marvell International Ltd. | Isolation for non-volatile memory cell array |
| JP2009146497A (ja) * | 2007-12-13 | 2009-07-02 | Renesas Technology Corp | 半導体装置 |
| JP2009157975A (ja) * | 2007-12-25 | 2009-07-16 | Spansion Llc | 半導体装置およびその制御方法 |
| JP5166095B2 (ja) * | 2008-03-31 | 2013-03-21 | 株式会社東芝 | 不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置 |
| JP2010016067A (ja) * | 2008-07-01 | 2010-01-21 | Sony Corp | 不揮発性半導体メモリデバイス、その製造方法および動作方法 |
| US7957188B2 (en) * | 2009-11-05 | 2011-06-07 | Fs Semiconductor Corp., Ltd. | Structures and methods of trimming threshold voltage of a flash EEPROM memory |
| JP5300773B2 (ja) * | 2010-03-29 | 2013-09-25 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| JP5702109B2 (ja) * | 2010-10-20 | 2015-04-15 | ラピスセミコンダクタ株式会社 | 半導体メモリ |
| JP5667893B2 (ja) * | 2011-01-20 | 2015-02-12 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN104183490B (zh) * | 2013-05-21 | 2017-11-28 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管的形成方法 |
| JP5596822B2 (ja) * | 2013-06-18 | 2014-09-24 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| TWI566249B (zh) * | 2014-11-21 | 2017-01-11 | 慧榮科技股份有限公司 | 快閃記憶體的資料寫入方法與其控制裝置 |
| US9698147B2 (en) | 2015-02-25 | 2017-07-04 | Sii Semiconductor Corporation | Semiconductor integrated circuit device having low and high withstanding-voltage MOS transistors |
| US11416416B2 (en) * | 2019-01-13 | 2022-08-16 | Ememory Technology Inc. | Random code generator with non-volatile memory |
| CN118044350A (zh) * | 2021-12-10 | 2024-05-14 | 铠侠股份有限公司 | 存储器件 |
Family Cites Families (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3868187A (en) * | 1972-08-31 | 1975-02-25 | Tokyo Shibaura Electric Co | Avalanche injection type mos memory |
| JPS5472691A (en) * | 1977-11-21 | 1979-06-11 | Toshiba Corp | Semiconductor device |
| DE3141390A1 (de) * | 1981-10-19 | 1983-04-28 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Floating-gate-speicherzelle, bei der das schreiben und loeschen durch injektion heisser ladungstraeger erfolgt |
| US4949140A (en) * | 1987-02-02 | 1990-08-14 | Intel Corporation | EEPROM cell with integral select transistor |
| US5202576A (en) * | 1990-08-29 | 1993-04-13 | Texas Instruments Incorporated | Asymmetrical non-volatile memory cell, arrays and methods for fabricating same |
| JPH04206965A (ja) * | 1990-11-30 | 1992-07-28 | Sony Corp | 不揮発性半導体メモリ |
| JP3068291B2 (ja) * | 1990-12-12 | 2000-07-24 | 新日本製鐵株式会社 | 半導体記憶装置 |
| JPH05167078A (ja) * | 1991-12-13 | 1993-07-02 | Nippon Steel Corp | 半導体装置およびその製造方法 |
| US5444279A (en) * | 1993-08-11 | 1995-08-22 | Micron Semiconductor, Inc. | Floating gate memory device having discontinuous gate oxide thickness over the channel region |
| EP0676816B1 (de) * | 1994-03-28 | 2001-10-04 | STMicroelectronics S.r.l. | Flash-EEPROM-Speicher-Matrix und Verfahren zur Vorspannung |
| US5455791A (en) * | 1994-06-01 | 1995-10-03 | Zaleski; Andrzei | Method for erasing data in EEPROM devices on SOI substrates and device therefor |
| US5491657A (en) * | 1995-02-24 | 1996-02-13 | Advanced Micro Devices, Inc. | Method for bulk (or byte) charging and discharging an array of flash EEPROM memory cells |
| JP3204602B2 (ja) * | 1995-07-13 | 2001-09-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5761121A (en) * | 1996-10-31 | 1998-06-02 | Programmable Microelectronics Corporation | PMOS single-poly non-volatile memory structure |
| JP2787908B2 (ja) * | 1995-12-25 | 1998-08-20 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3123924B2 (ja) * | 1996-06-06 | 2001-01-15 | 三洋電機株式会社 | 不揮発性半導体メモリ |
| US5953255A (en) * | 1997-12-24 | 1999-09-14 | Aplus Flash Technology, Inc. | Low voltage, low current hot-hole injection erase and hot-electron programmable flash memory with enhanced endurance |
| JP3225916B2 (ja) * | 1998-03-16 | 2001-11-05 | 日本電気株式会社 | 不揮発性半導体記憶装置とその製造方法 |
| US6348711B1 (en) * | 1998-05-20 | 2002-02-19 | Saifun Semiconductors Ltd. | NROM cell with self-aligned programming and erasure areas |
| US6215148B1 (en) * | 1998-05-20 | 2001-04-10 | Saifun Semiconductors Ltd. | NROM cell with improved programming, erasing and cycling |
| JP2000057766A (ja) * | 1998-08-11 | 2000-02-25 | Mitsubishi Electric Corp | 昇圧電圧駆動回路およびそれを用いた半導体記憶装置 |
| US6191444B1 (en) * | 1998-09-03 | 2001-02-20 | Micron Technology, Inc. | Mini flash process and circuit |
| KR100278661B1 (ko) * | 1998-11-13 | 2001-02-01 | 윤종용 | 비휘발성 메모리소자 및 그 제조방법 |
| US6144580A (en) * | 1998-12-11 | 2000-11-07 | Cypress Semiconductor Corp. | Non-volatile inverter latch |
| US6064595A (en) * | 1998-12-23 | 2000-05-16 | Vantis Corporation | Floating gate memory apparatus and method for selected programming thereof |
| US6091635A (en) * | 1999-03-24 | 2000-07-18 | Worldwide Semiconductor Manufacturing Corporation | Electron injection method for substrate-hot-electron program and erase VT tightening for ETOX cell |
| US6208557B1 (en) * | 1999-05-21 | 2001-03-27 | National Semiconductor Corporation | EPROM and flash memory cells with source-side injection and a gate dielectric that traps hot electrons during programming |
| JP4547749B2 (ja) * | 1999-09-29 | 2010-09-22 | ソニー株式会社 | 不揮発性半導体記憶装置 |
| JP2001102553A (ja) | 1999-09-29 | 2001-04-13 | Sony Corp | 半導体装置、その駆動方法および製造方法 |
| JP4923318B2 (ja) * | 1999-12-17 | 2012-04-25 | ソニー株式会社 | 不揮発性半導体記憶装置およびその動作方法 |
| US6501681B1 (en) * | 2000-08-15 | 2002-12-31 | Advanced Micro Devices, Inc. | Using a low drain bias during erase verify to ensure complete removal of residual charge in the nitride in sonos non-volatile memories |
| US6903977B2 (en) * | 2001-09-25 | 2005-06-07 | Sony Corporation | Nonvolatile semiconductor memory device and method of producing the same |
| US6621736B1 (en) * | 2002-03-05 | 2003-09-16 | National Semiconductor Corporation | Method of programming a splity-gate flash memory cell with a positive inhibiting word line voltage |
| US6646924B1 (en) * | 2002-08-02 | 2003-11-11 | Macronix International Co, Ltd. | Non-volatile memory and operating method thereof |
| US6894635B2 (en) * | 2002-11-18 | 2005-05-17 | Lockheed Martin Corporation | System and method for correction of discontinuities in an antenna model |
| TWI264940B (en) * | 2005-06-29 | 2006-10-21 | Quanta Comp Inc | Method and apparatus for nonlinear coding with 1st order power functions in digital imaging system |
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