JP4241780B2 - 半導体記憶装置及び電子機器 - Google Patents
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Description
チャネル領域の一端の近傍に情報を記憶できる第1記憶領域を有すると共に、チャネル領域の他端の近傍に情報を記憶できる第2記憶領域を有し、かつ、上記チャネル領域の一端側の第1入出力端子および上記チャネル領域の他端側の第2入出力端子を有する第1および第2メモリセルと、
上記第1メモリセルの第1入出力端子が接続される第1ビット線と、
上記第2メモリセルの第2入出力端子が接続される第2ビット線と、
上記第1メモリセルの第2入出力端子および上記第2メモリセルの第1入出力端子が接続されるコモン線と、
上記第1メモリセルおよび第2メモリセルの制御ゲートが接続されるワード線と、
上記第1ビット線が出力に接続される第1ビット線ドライバと、
上記第2ビット線が出力に接続される第2ビット線ドライバと、
上記コモン線が出力に接続されるコモン線ドライバと、
上記第1および第2ビット線がそれぞれ各入力に接続されるセンスアンプと
を備え、
上記第1メモリセルの第1記憶領域を消去状態とすると共に、上記第2メモリセルの第2記憶領域を書き込み状態とする一方、上記第1メモリセルの第2記憶領域および第2メモリセルの第1記憶領域を消去状態にして、データ0またはデータ1を記憶し、
上記第1メモリセルの第1記憶領域を書き込み状態とすると共に、上記第2メモリセルの第2記憶領域を消去状態とする一方、上記第1メモリセルの第2記憶領域および第2メモリセルの第1記憶領域を消去状態にして、データ1またはデータ0を記憶する
ことを特徴としている。
また、本発明の半導体記憶装置は、
チャネル領域の一端の近傍に情報を記憶できる第1記憶領域を有すると共に、チャネル領域の他端の近傍に情報を記憶できる第2記憶領域を有し、かつ、上記チャネル領域の一端側の第1入出力端子および上記チャネル領域の他端側の第2入出力端子を有する第1および第2メモリセルと、
上記第1メモリセルの第1入出力端子が接続される第1ビット線と、
上記第2メモリセルの第2入出力端子が接続される第2ビット線と、
上記第1メモリセルの第2入出力端子および上記第2メモリセルの第1入出力端子が接続されるコモン線と、
上記第1メモリセルおよび第2メモリセルの制御ゲートが接続されるワード線と、
上記第1ビット線が出力に接続される第1ビット線ドライバと、
上記第2ビット線が出力に接続される第2ビット線ドライバと、
上記コモン線が出力に接続されるコモン線ドライバと、
上記第1および第2ビット線がそれぞれ各入力に接続されるセンスアンプと
を備え、
上記第1メモリセルの第2記憶領域を書き込み状態とすると共に、上記第2メモリセルの第1記憶領域を消去状態とする一方、上記第1メモリセルの第1記憶領域および第2メモリセルの第2記憶領域を消去状態にして、データ1またはデータ0を記憶し、
上記第1メモリセルの第2記憶領域を消去状態とすると共に、上記第2メモリセルの第1記憶領域を書き込み状態とする一方、上記第1メモリセルの第1記憶領域および第2メモリセルの第2記憶領域を消去状態にして、データ0またはデータ1を記憶する
ことを特徴としている。
チャネル領域の一端の近傍に情報を記憶できる第1記憶領域を有すると共に、チャネル領域の他端の近傍に情報を記憶できる第2記憶領域を有し、かつ、上記チャネル領域の一端側の第1入出力端子および上記チャネル領域の他端側の第2入出力端子を有する第1および第2メモリセルと、
上記第1メモリセルの第1入出力端子が接続される第1ローカルビット線と、
上記第2メモリセルの第2入出力端子が接続される第2ローカルビット線と、
上記第1メモリセルの第2入出力端子および上記第2メモリセルの第1入出力端子が接続される第3ローカルビット線と、
上記第1乃至第3ローカルビット線がそれぞれ各一端に接続される第1乃至第3スイッチング素子と、
上記第1スイッチング素子の他端が接続される第1グローバルビット線と、
上記第2スイッチング素子の他端が接続される第2グローバルビット線と、
上記第3スイッチング素子の他端が接続されるコモン線と、
上記第1メモリセルおよび第2メモリセルの制御ゲートが接続されるワード線と、
上記第1グローバルビット線が出力に接続される第1ビット線ドライバと、
上記第2グローバルビット線が出力に接続される第2ビット線ドライバと、
上記コモン線が出力に接続されるコモン線ドライバと、
上記第1および第2グローバルビット線がそれぞれ各入力に接続されるセンスアンプと
を備え、
上記第1メモリセルの第1記憶領域を消去状態とすると共に、上記第2メモリセルの第2記憶領域を書き込み状態とする一方、上記第1メモリセルの第2記憶領域および第2メモリセルの第1記憶領域を消去状態にして、データ0またはデータ1を記憶し、
上記第1メモリセルの第1記憶領域を書き込み状態とすると共に、上記第2メモリセルの第2記憶領域を消去状態とする一方、上記第1メモリセルの第2記憶領域および第2メモリセルの第1記憶領域を消去状態にして、データ1またはデータ0を記憶する
ことを特徴としている。
また、本発明の半導体記憶装置は、
チャネル領域の一端の近傍に情報を記憶できる第1記憶領域を有すると共に、チャネル領域の他端の近傍に情報を記憶できる第2記憶領域を有し、かつ、上記チャネル領域の一端側の第1入出力端子および上記チャネル領域の他端側の第2入出力端子を有する第1および第2メモリセルと、
上記第1メモリセルの第1入出力端子が接続される第1ローカルビット線と、
上記第2メモリセルの第2入出力端子が接続される第2ローカルビット線と、
上記第1メモリセルの第2入出力端子および上記第2メモリセルの第1入出力端子が接続される第3ローカルビット線と、
上記第1乃至第3ローカルビット線がそれぞれ各一端に接続される第1乃至第3スイッチング素子と、
上記第1スイッチング素子の他端が接続される第1グローバルビット線と、
上記第2スイッチング素子の他端が接続される第2グローバルビット線と、
上記第3スイッチング素子の他端が接続されるコモン線と、
上記第1メモリセルおよび第2メモリセルの制御ゲートが接続されるワード線と、
上記第1グローバルビット線が出力に接続される第1ビット線ドライバと、
上記第2グローバルビット線が出力に接続される第2ビット線ドライバと、
上記コモン線が出力に接続されるコモン線ドライバと、
上記第1および第2グローバルビット線がそれぞれ各入力に接続されるセンスアンプと
を備え、
上記第1メモリセルの第2記憶領域を書き込み状態とすると共に、上記第2メモリセルの第1記憶領域を消去状態とする一方、上記第1メモリセルの第1記憶領域および第2メモリセルの第2記憶領域を消去状態にして、データ1またはデータ0を記憶し、
上記第1メモリセルの第2記憶領域を消去状態とすると共に、上記第2メモリセルの第1記憶領域を書き込み状態とする一方、上記第1メモリセルの第1記憶領域および第2メモリセルの第2記憶領域を消去状態にして、データ0またはデータ1を記憶する
ことを特徴としている。
上記第1および第2メモリセルは、サイドウォールメモリである。
図1は、本発明の第1実施形態の半導体記憶装置を示す図である。この半導体記憶装置は、多数の不揮発性のメモリセルMC11〜MCmnをマトリクス状に配置してなるメモリセルアレイ100を備える。このメモリセルアレイ100の行方向には、同一行に並ぶメモリセルの制御ゲートに接続された複数のワード線WL1〜WLmが延在している。さらに、上記メモリセルアレイ100の隣接する2列ずつにおいて、行方向に隣接する2つの第1および第2メモリセルMC11,MC12;MC21,MC22;・・・;MCm1,MCm2;・・・;MC1n−1,MC1n;MC2n−1,MC2n;・・・;MCmn−1,MCmnの隣接する第2および第1入出力端子に共通に接続されるコモン線COMが延在し、また、上記行方向に隣接する2つの第1および第2メモリセルMC11,MC12;MC21,MC22;・・・;MCm1,MCm2;・・・;MC1n−1,MC1n;MC2n−1,MC2n;・・・;MCmn−1,MCmnの上記コモン線COMに接続された第2および第1入出力端子と反対側の第1および第2入出力端子にそれぞれ接続された第1および第2ビット線としての複数のビット線BL1〜BLnが延在している。また、上記ワード線WL1〜WLnは、任意のワード線を選択する行デコーダ102に接続されている。上記ビット線BL1〜BLnは、各々第1および第2ビット線ドライバとしてのビット線ドライバ101の出力に接続されると共に、第1および第2ビット線BL1とBL2、・・・、BLn−1とBLnが各々対となって、各センスアンプSA1〜SAnに接続されている。上記コモン線COMは、コモン線ドライバ104に接続されている。
図9は、本発明の第2実施形態の半導体記憶装置を示す図である。図9において、図1の構成要素と同一構成要素については、図1の構成要素と同一参照番号を付して説明を省略する。
図10は、本発明の第3実施形態の半導体記憶装置を示す図である。図10において、図1および9の構成要素と同一構成要素については、図1および9の構成要素と同一参照番号を付して説明を省略する。
図16は、本発明の電子機器の一実施形態であるデジタルカメラ300を示すブロック図である。
101 ビット線ドライバ
102 行デコーダ
103、123 ビット線選択回路
104 コモン線ドライバ
200、MC11、MC12、・・・、MCmn メモリセル
BL1、BL2、・・・、BLn ビット線
COM コモン線
511,512、・・・、513 電界効果トランジスタ
201 基板
202 ゲート絶縁膜
203 第1のシリコン窒化膜
204 第2のシリコン窒化膜
206、207 シリコン酸化膜
209、210 拡散層
300 デジタルカメラ
301 パワースイッチ
302 電池
303 DC/DCコンバータ
304 シャッター
306 CPU
307 DRAM
308 フラッシュメモリ
310 映像処理部
311 データバッファ
312 JPEG処理部
313 MPEG処理部
314 ビデオエンコーダ
316 レンズ
317 光学系駆動部
318 CCD
319 不揮発性メモリ
320 A/Dコンバータ
321 液晶ドライバ
322 液晶パネル
1400、1500、1600、1700、1800 ゲート
1401、1501、1601、1701 第1の蓄積層
1801 第1の蓄積部
1402、1502、1602、1702 第2の蓄積層
1802 第2の蓄積部
1403、1503、1603、1703、1803 拡散層
1404、1504、1604、1704、1804 拡散層
1405、1505、1605、1705、1805 ゲート酸化膜
1406、1506、1606、1706、1806 基板
Claims (4)
- チャネル領域の一端の近傍に情報を記憶できる第1記憶領域を有すると共に、チャネル領域の他端の近傍に情報を記憶できる第2記憶領域を有し、かつ、上記チャネル領域の一端側の第1入出力端子および上記チャネル領域の他端側の第2入出力端子を有する第1および第2メモリセルと、
上記第1メモリセルの第1入出力端子が接続される第1ビット線と、
上記第2メモリセルの第2入出力端子が接続される第2ビット線と、
上記第1メモリセルの第2入出力端子および上記第2メモリセルの第1入出力端子が接続されるコモン線と、
上記第1メモリセルおよび第2メモリセルの制御ゲートが接続されるワード線と、
上記第1ビット線が出力に接続される第1ビット線ドライバと、
上記第2ビット線が出力に接続される第2ビット線ドライバと、
上記コモン線が出力に接続されるコモン線ドライバと、
上記第1および第2ビット線がそれぞれ各入力に接続されるセンスアンプと
を備え、
上記第1メモリセルの第1記憶領域を消去状態とすると共に、上記第2メモリセルの第2記憶領域を書き込み状態とする一方、上記第1メモリセルの第2記憶領域および第2メモリセルの第1記憶領域を消去状態にして、データ0またはデータ1を記憶し、
上記第1メモリセルの第1記憶領域を書き込み状態とすると共に、上記第2メモリセルの第2記憶領域を消去状態とする一方、上記第1メモリセルの第2記憶領域および第2メモリセルの第1記憶領域を消去状態にして、データ1またはデータ0を記憶する
ことを特徴とする半導体記憶装置。 - チャネル領域の一端の近傍に情報を記憶できる第1記憶領域を有すると共に、チャネル領域の他端の近傍に情報を記憶できる第2記憶領域を有し、かつ、上記チャネル領域の一端側の第1入出力端子および上記チャネル領域の他端側の第2入出力端子を有する第1および第2メモリセルと、
上記第1メモリセルの第1入出力端子が接続される第1ビット線と、
上記第2メモリセルの第2入出力端子が接続される第2ビット線と、
上記第1メモリセルの第2入出力端子および上記第2メモリセルの第1入出力端子が接続されるコモン線と、
上記第1メモリセルおよび第2メモリセルの制御ゲートが接続されるワード線と、
上記第1ビット線が出力に接続される第1ビット線ドライバと、
上記第2ビット線が出力に接続される第2ビット線ドライバと、
上記コモン線が出力に接続されるコモン線ドライバと、
上記第1および第2ビット線がそれぞれ各入力に接続されるセンスアンプと
を備え、
上記第1メモリセルの第2記憶領域を書き込み状態とすると共に、上記第2メモリセルの第1記憶領域を消去状態とする一方、上記第1メモリセルの第1記憶領域および第2メモリセルの第2記憶領域を消去状態にして、データ1またはデータ0を記憶し、
上記第1メモリセルの第2記憶領域を消去状態とすると共に、上記第2メモリセルの第1記憶領域を書き込み状態とする一方、上記第1メモリセルの第1記憶領域および第2メモリセルの第2記憶領域を消去状態にして、データ0またはデータ1を記憶する
ことを特徴とする半導体記憶装置。 - チャネル領域の一端の近傍に情報を記憶できる第1記憶領域を有すると共に、チャネル領域の他端の近傍に情報を記憶できる第2記憶領域を有し、かつ、上記チャネル領域の一端側の第1入出力端子および上記チャネル領域の他端側の第2入出力端子を有する第1および第2メモリセルと、
上記第1メモリセルの第1入出力端子が接続される第1ローカルビット線と、
上記第2メモリセルの第2入出力端子が接続される第2ローカルビット線と、
上記第1メモリセルの第2入出力端子および上記第2メモリセルの第1入出力端子が接続される第3ローカルビット線と、
上記第1乃至第3ローカルビット線がそれぞれ各一端に接続される第1乃至第3スイッチング素子と、
上記第1スイッチング素子の他端が接続される第1グローバルビット線と、
上記第2スイッチング素子の他端が接続される第2グローバルビット線と、
上記第3スイッチング素子の他端が接続されるコモン線と、
上記第1メモリセルおよび第2メモリセルの制御ゲートが接続されるワード線と、
上記第1グローバルビット線が出力に接続される第1ビット線ドライバと、
上記第2グローバルビット線が出力に接続される第2ビット線ドライバと、
上記コモン線が出力に接続されるコモン線ドライバと、
上記第1および第2グローバルビット線がそれぞれ各入力に接続されるセンスアンプと
を備え、
上記第1メモリセルの第1記憶領域を消去状態とすると共に、上記第2メモリセルの第2記憶領域を書き込み状態とする一方、上記第1メモリセルの第2記憶領域および第2メモリセルの第1記憶領域を消去状態にして、データ0またはデータ1を記憶し、
上記第1メモリセルの第1記憶領域を書き込み状態とすると共に、上記第2メモリセルの第2記憶領域を消去状態とする一方、上記第1メモリセルの第2記憶領域および第2メモリセルの第1記憶領域を消去状態にして、データ1またはデータ0を記憶する
ことを特徴とする半導体記憶装置。 - チャネル領域の一端の近傍に情報を記憶できる第1記憶領域を有すると共に、チャネル領域の他端の近傍に情報を記憶できる第2記憶領域を有し、かつ、上記チャネル領域の一端側の第1入出力端子および上記チャネル領域の他端側の第2入出力端子を有する第1および第2メモリセルと、
上記第1メモリセルの第1入出力端子が接続される第1ローカルビット線と、
上記第2メモリセルの第2入出力端子が接続される第2ローカルビット線と、
上記第1メモリセルの第2入出力端子および上記第2メモリセルの第1入出力端子が接続される第3ローカルビット線と、
上記第1乃至第3ローカルビット線がそれぞれ各一端に接続される第1乃至第3スイッチング素子と、
上記第1スイッチング素子の他端が接続される第1グローバルビット線と、
上記第2スイッチング素子の他端が接続される第2グローバルビット線と、
上記第3スイッチング素子の他端が接続されるコモン線と、
上記第1メモリセルおよび第2メモリセルの制御ゲートが接続されるワード線と、
上記第1グローバルビット線が出力に接続される第1ビット線ドライバと、
上記第2グローバルビット線が出力に接続される第2ビット線ドライバと、
上記コモン線が出力に接続されるコモン線ドライバと、
上記第1および第2グローバルビット線がそれぞれ各入力に接続されるセンスアンプと
を備え、
上記第1メモリセルの第2記憶領域を書き込み状態とすると共に、上記第2メモリセルの第1記憶領域を消去状態とする一方、上記第1メモリセルの第1記憶領域および第2メモリセルの第2記憶領域を消去状態にして、データ1またはデータ0を記憶し、
上記第1メモリセルの第2記憶領域を消去状態とすると共に、上記第2メモリセルの第1記憶領域を書き込み状態とする一方、上記第1メモリセルの第1記憶領域および第2メモリセルの第2記憶領域を消去状態にして、データ0またはデータ1を記憶する
ことを特徴とする半導体記憶装置。
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