JP3225916B2 - 不揮発性半導体記憶装置とその製造方法 - Google Patents
不揮発性半導体記憶装置とその製造方法Info
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Description
製造方法に関し、特に、高密度実装を可能にした電気的
書込消去可能な不揮発性半導体記憶装置に関する。
平6−283721号公報に示されている。図14、1
5は従来のフラッシュメモリの例を説明する平面図であ
り、図14は配線を形成する前の工程のビット線コンタ
クト近傍の拡大図、図15は配線工程後の平面図であ
る。図14、15に示す様に、従来のフラッシュメモリ
では、チップサイズを小さくするため、埋込拡散層構造
を用いて配線と拡散層間のコンタクトの数を減らしてい
る。ただし、金属の配線と比べ、抵抗が高い拡散層を副
ビット線3として使用するため、一定数のメモリセル毎
に金属で形成された主ビット線1とのコンタクトを取る
必要がある。さらに、従来のフラッシュメモリでは、隣
り合う2つのメモリセル8でソースを共有することによ
り、さらにチップ面積の削減を図っている。
込にチャネルホットエレクトロン注入を使い、消去にF
Nトンネル電流を使う場合と、書込消去ともにFNトン
ネル電流を使う場合の2つの方法が最も一般的である。
どちらの場合でも、ソースまたはドレインに電圧を掛け
て電子を引き抜く操作が入るが、書込や消去を行わない
非選択のメモリセルへのディスターブを避けるため、選
択トランジスタ10が必要となる。図14、15で示し
た従来のフラッシュメモリでは、選択トランジスタ10
はビット線コンタクト11に隣接して設けられている。
るように、従来のフラッシュメモリでは、ワード線方向
に隣り合う各副ビット線3及び副ソース線4に、それぞ
れ主ビット線1及び主ソース線2が対応しているため、
ワード線方向のメモリセルのピッチが配線のピッチより
も小さくできず、メモリセル8単体の面積を小さくする
ことができても、セルアレイの面積が十分小さくならな
いという問題があった。また、副ビット線3及び副ソー
ス線4に拡散層を用いるため、1つの副ビット線に接続
されるメモリセルの数が、許容できる副ビット線及び副
ソース線の抵抗値で決まるが、従来例では、コンタクト
11が副ビット線の端に形成されているため、副ビット
線に接続できるメモリセルの数が少なく、メモリセルア
レイの中で選択トランジスタの占める面積が大きくなっ
ていた。
した従来技術の欠点を改良し、特に、メモリアレイの面
積を小さくすることで高密度化を可能にすると共に、小
型化した不揮発性半導体記憶装置を提供するものであ
る。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる不
揮発性半導体記憶装置の第1態様は、ビット線及びソー
ス線が主配線と複数の副配線に階層化されており、主ビ
ット線と副ビット線は選択トランジスタ及びビット線コ
ンタクトを介して接続され、前記選択トランジスタによ
り選択された前記副ビット線は前記主ビット線と同電位
になるように構成され、前記ソース線は、主ソース線と
副ソースとから構成されている不揮発性半導体記憶装置
において、同一の主ビット線に接続されている前記ビッ
ト線コンタクトの任意の2個の前記ビット線コンタクト
を結ぶ直線からずれた位置に、前記ビット線コンタクト
が少なくとも1つ存在し、且つ、前記二つの主ビット線
間には、前記主ソース線が蛇行して配線されていること
を特徴とするものであり、又、第2態様は、ビット線及
びソース線が主配線と複数の副配線に階層化されてお
り、主ビット線と副ビット線は選択トランジスタ及びビ
ット線コンタクトを介して接続されている不揮発性半導
体記憶装置の、同一の主ビット線に接続されている前記
ビット線コンタクトに於いて、n+2番目のビット線コ
ンタクトが、n番目の前記ビット線コンタクトとn+1
番目のビット線コンタクトを結ぶ直線上に存在しないこ
とを特徴とするものであり、又、第3態様は、ビット線
及びソース線が主配線と副配線に階層化されており、主
ビット線がワード線と垂直な方向に形成された複数の副
ビット線に接続され、主ソース線が前記ワード線と垂直
な方向に形成された複数の副ソース線に接続された不揮
発性半導体記憶装置において、前記主ビット線は、ドレ
インを共有する一対の選択トランジスタを介して副ビッ
ト線に接続しており、この副ビット線に接続された複数
のメモリが一つのメモリブロックを構成し、且つ、前記
ワード線方向に互いに隣り合うメモリブロックは、前記
メモリブロックの前記ワード線に直交する方向の長さの
1/2だけずらして配置されることを特徴とするもので
あり、又、第4態様は、前記メモリブロックは、アレイ
端部を除いて6個のメモリセルブロックと隣接してお
り、前記メモリセルブロックは隣接する4個の前記メモ
リセルブロックと一本の主ビット線を共有することを特
徴とするものであり、又、第5態様は、前記メモリブロ
ックは、アレイ端部を除いて6個のメモリセルブロック
と隣接しており、前記メモリセルブロックは隣接する4
個の前記メモリセルブロックと一本の主ソース線を共有
することを特徴とするものであり、又、第6態様は、ア
レイ端部を除いて、前記メモリセルブロックは6個のメ
モリセルブロックとワード線に垂直な方向に鏡対称の位
置関係で隣接している不揮発性半導体記憶装置に於い
て、ワード線に垂直な方向に鏡対称な位置関係にある4
個のメモリセルブロックの内の片側の2個のメモリセル
ブロック及び、ワード線に垂直な方向に隣接している2
個のメモリセルブロックと、主ソース線を共有している
ことを特徴とするものであり、又、第7態様は、アレイ
端部を除いて、前記メモリセルブロックは6個のメモリ
セルブロックとワード線に垂直な方向に鏡対称の位置関
係で隣接している不揮発性半導体記憶装置に於いて、ワ
ード線に垂直な方向に鏡対称な位置関係にある4個のメ
モリセルブロックの内の片側の2個のメモリセルブロッ
ク及び、ワード線に垂直な方向に隣接している2個のメ
モリセルブロックと、主ビット線を共有していることを
特徴とするものであり、又、第8態様は、前記主ビット
線は、ジグザグに形成されていることを特徴とするもの
であり、又、第9態様は、前記主ソース線は、ジグザグ
に形成されていることを特徴とするものであり、又、第
10態様は、前記選択トランジスタを挟むように前記選
択トランジスタを制御するための2本の選択信号線が前
記ワード線に平行して設けられ、2個の隣接する前記選
択トランジスタはドレインを共有し、且つ、前記選択ト
ランジスタのドレインには主ビット線に接続するビット
線コンタクトが形成されており、前記選択トランジスタ
と前記選択トランジスタとの間には主ソース線と副ソー
ス線とを接続するソース線コンタクトが設けられている
ことを特徴とするものであり、又、第11態様は、前記
選択トランジスタを挟むように前記選択トランジスタに
接続する夫々の副ビット線には、夫々同数のメモリセル
が接続されていることを特徴とするものであり、又、第
12態様は、前記副ソース線は前記ワード線に直交する
方向に隣り合う前記メモリブロックに共有され、前記副
ソース線は前記主ソース線に、又、前記副ソース線を共
有する他の前記メモリブロックの副ソース線に接続して
いることを特徴とするものである。
の製造方法の第1態様は、ビット線及びソース線が主配
線と副配線に階層化されており、主ビット線がワード線
と垂直な方向に形成された複数の副ビット線に接続さ
れ、主ソース線が前記ワード線と垂直な方向に形成され
た複数の副ソース線に接続された不揮発性半導体記憶装
置の製造方法において、主ビット線と副ビット線とが、
選択トランジスタを介して副ビット線の中心部分で接続
されており、主ソース線と副ソース線とが副ソース線の
中心部分で接続されていることを特徴とするものであ
り、又、第2態様は、前記主ビット線及び主ソース線
は、交互にジグザグに形成されていることを特徴とする
ものであり、又、第3態様は、前記選択トランジスタを
介して接続する副ビット線に接続された複数のメモリが
一つのメモリブロックを構成し、且つ、前記ワード線方
向に互いに隣り合うメモリブロックは、前記メモリブロ
ックの前記ワード線に直交する方向の長さの1/2だけ
ずらして配置されることを特徴とするものである。
は、主ビット線をジグザグに形成することにより、ワー
ド線方向に隣り合う複数の副ビット線が一つの主ビット
線を共有できるように構成して、主ビット線の本数を減
らしている。また、主ビット線と副ビット線が、副ビッ
ト線の中心部分で接続されており、主ソース線と副ソー
ス線が、副ソース線の中心部分で接続されている。
装置では、配線の本数を従来のものの半分以下に減らす
ことができるため、メモリセルアレイの面積をさらに小
さくすることができる。また、副ビット線の中心部で主
ビット線と副ビット線が接続していることと、主ソース
線と副ソース線が、副ソース線の中心部分で接続されて
いることにより、副ビット線の中心から、従来のものと
同じ長さの副ビット線を両側に形成できるため、副ビッ
ト線の取り得る長さが実質的に従来のものの倍になり、
セレクタの個数を半減させて面積を小さくできる。
装置の製造方法の具体例を図面を参照しながら詳細に説
明する。図1〜図3は、本発明に係わる不揮発性半導体
記憶装置の具体例の構造を示す図であって、これらの図
には、ビット線1、3及びソース線2、4が主配線と副
配線に階層化されており、主ビット線1がワード線5と
垂直な方向に形成された複数の副ビット線3に接続さ
れ、主ソース線2が前記ワード線5と垂直な方向に形成
された複数の副ソース線4に接続された不揮発性半導体
記憶装置において、前記主ビット線1は、一対の選択ト
ランジスタ10を介して少なくとも4本以上の副ビット
線3、3、3、3に接続し、前記主ソース線2は、少な
くとも2本以上の副ソース線4、4に接続されている不
揮発性半導体記憶装置が示されている。
する一対の選択トランジスタ10を介して副ビット線
3、3、3、3に接続しており、この副ビット線3、
3、3、3に接続された複数のメモリ8が一つのメモリ
ブロック9を構成し、且つ、前記ワード線5方向に互い
に隣り合うメモリブロック9、91は、前記メモリブロ
ックの前記ワード線に直交する方向の長さの1/2だけ
ずらして配置される不揮発性半導体記憶装置が示されて
いる。
メモリブロック9、91は、一本の主ビット線1を共有
する不揮発性半導体記憶装置が示されている。又、前記
主ビット線1は、ジグザグに形成されている不揮発性半
導体記憶装置が示されている。又、前記選択トランジス
タ10を挟むように前記選択トランジスタ10を制御す
るための2本の選択信号線6、6が前記ワード線5に平
行して設けられ、前記選択信号線6、6の間に設けられ
た前記選択トランジスタ10と前記選択トランジスタ1
0との間には主ソース線2と副ソース線4とを接続する
ソース線コンタクト12が設けられ、前記選択トランジ
スタ10はドレインを共有し、且つ、このドレインには
主ビット線1に接続するビット線コンタクト11が形成
されている不揮発性半導体記憶装置が示されている。
に前記選択トランジスタ10に接続する夫々の副ビット
線3、3、3、3には、夫々同数のメモリセル8が接続
されている不揮発性半導体記憶装置が示されている。
又、前記副ソース線4は前記ワード線5に直交する方向
に隣り合う前記メモリブロック9、91に共有され、前
記副ソース線4は前記主ソース線2に、又、前記副ソー
ス線4を共有する他の前記メモリブロックの副ソース線
4に接続していることを特徴とする不揮発性半導体記憶
装置が示されている。
選択トランジスタ10を介して副ビット線3の中心部分
13で接続されており、主ソース線2と副ソース線4と
が副ソース線4、4の中心部分14で接続されているこ
とを特徴とする不揮発性半導体記憶装置の製造方法が示
されている。次に、本発明の不揮発性半導体記憶装置に
ついて詳細に説明する。
憶装置の第1の具体例を示す図である。図1は本発明の
第1の具体例の配線工程前のコンタクトホール形成後の
平面図である。図2は選択トランジスタ領域付近におけ
る図1の拡大図、図3は配線工程後の平面図である。図
1及び図2に示す様に、2本の副ビット線3に接続され
たメモリセル群からなるメモリセルブロック9、91が
構成され、ワード線5方向に互いに隣り合うメモリセル
ブロック9、91は、ワード線5に垂直な方向に、メモ
リセルブロック9、91のワード線方向に垂直な方向の
長さ寸法の1/2だけずれて配置される。この時、ビッ
ト線コンタクト11とソース線コンタクト12は交互に
ワード線に対して平行な方向に形成される。もちろん、
ビット線コンタクト11とソース線コンタクト12は、
完全に同一直線上に載っている必要はない。特に、ソー
ス線コンタクト12については、複数のコンタクトホー
ルを形成することも可能である。また、これらのビット
線コンタクト11と、ソース線コンタクト12は、それ
ぞれ副ビット線3及び副ソース線4の中心13、14に
形成され、ビット線コンタクト11及びソース線コンタ
クト12を挟むようにビット線コンタクト11及びソー
ス線コンタクト12の両側に同数のメモリセル8が副ビ
ット線3及び副ソース線4に接続される。
る。図3で示す様に、主ビット線1を形成する配線はジ
グザグに形成されており、ワード線5に平行な方向に隣
り合う、2つのメモリセルブロック9、91が1つの主
ビット線1を共有している。また、主ソース線2も主ビ
ット線1と同様にジグザグに形成され、互いに隣り合う
2つのメモリセルブロック9、91に共有されている。
従来の不揮発性半導体記憶装置では、1つのメモリセル
ブロック9に対し、主ビット線1が2本、主ソース線2
が1本形成する必要があったが、本発明では2つのメモ
リセルブロック9に対し、主ビット線1及び主ソース線
2が1本ずつとなり、配線の本数を3分の1に減少でき
た。そのため、メモリセル8を最小寸法で形成しても、
配線ピッチに余裕を持たせることが可能になった。な
お、この主ビット線1や主ソース線2を形成する配線の
形状は図3に限定されるわけではなく、ワード線5に垂
直な方向に形成された複数のメモリセルブロック9のビ
ット線コンタクト11を共有する主ビット線1が、ワー
ド線5に平行な方向に隣接するもう一つのメモリセルブ
ロック9のビット線コンタクト11も共有し、かつワー
ド線5に垂直な方向に形成された複数のメモリセルブロ
ック9のソース線コンタクト12を共有する主ソース線
2が、ワード線5に平行な方向に隣接するもう一つのメ
モリセルブロック91のソース線コンタクト12も共有
していればどのような形状でも良い。
を用いて説明する。図4は本発明のフラッシュメモリセ
ルアレイの等価回路図である。例としてメモリセルのし
きい値の低い状態を書込状態とし、メモリセルのしきい
値の高い状態を消去状態とする。図4において、メモリ
セルM1に書込む場合、ワード線W22に負電圧(例え
ば−10V)を掛け、主ビット線MB1に正電圧(例え
ば5V)を掛け、選択トランジスタゲート線SG21に
正電圧(例えば7V)を掛ける。この時、他の主ビット
線MB2、MB3及び、主ソース線MS1、MS2は全
てオープン、基板はグランドである。こうすることによ
り、メモリセルM1のコントロールゲートとドレインに
電圧が掛かり、FN(Fowler−Nordhei
m)トンネリングによりフローティングゲートから電子
が引き抜かれ、書込が行われる。書込時には、メモリセ
ルM1と同一の副ビット線上にある全てのメモリセルに
ドレインディスターブが掛かり、メモリセルM1と同一
のワード線上にある全てのメモリセルにゲートディスタ
ーブが掛かる。ゲートディスターブについては、同一の
ワード線に接続された複数のメモリセルを同時に書き込
むことにより、回避する方法が取られる。ドレインディ
スターブは、同一の副ビッド線上のメモリセルに書込む
時に掛かる。このため、ドレインディスターブは副ビッ
ト線に接続されるメモリセルの数で調整することにな
る。
のメモリセルを一括して行う。図4においてメモリセル
M1〜M8を消去する場合、ワード線W22に正電圧
(例えば12V)、ソース及び基板に負電圧(例えば−
4V)を掛ける。この時、選択トランジスタゲート線S
G11〜SG42は全てグランドになるため、ドレイン
はオープンとなる。こうすることにより、メモリセルM
1〜M8のコントロールゲート基板間に高い電圧が掛か
り、FNトンネリングにより基板からフローティングゲ
ートへ電子が注入され、消去が行われる。
読み出しは、主ビット線MB1に正電圧(例えば1V)
を掛け、ワード線W22に正電圧(例えば3V)を掛
け、選択トランジスタゲート線SG21に正電圧(例え
ば7V)を掛ける。この時、主ソース線及び基板はグラ
ンドに落とす。こうすることにより、メモリセルM1の
データを読み出すことができる。
5〜図10を用いて説明する。あらかじめ既知の方法で
素子分離を形成した半導体基板21上に、酸化膜22
(例えば80〜120Å)、ポリシリ23(例えば50
0〜1500Å)、酸化膜24(例えば100〜200
Å)、窒化膜25(例えば1000Å以上)を形成する
(図5)。次に、レジストをマスクに所定の形状にパタ
ーニングした後、イオンを注入してメモリセルのソー
ス、ドレインを形成する(図6)。次に、レジストを除
去した後エッチングされた領域を酸化膜で埋め込む(図
7)。次に窒化膜25が表面に露出するまで、エッチバ
ックもしくはCMPなどで前記の酸化膜26を平坦化し
た後、ポリシリと窒化膜の側面の酸化膜26をエッチン
グによって高さを低くし、窒化膜25とポリシリ23上
の酸化膜24を除去する(図8)。この時、CMPと窒
化膜エッチングの間の酸化膜エッチングは省略しても良
い。この後、容量比を稼ぐために、ポリシリ27(例え
ば500〜1500Å)を形成する(図9)。次に、ポ
リ間絶縁膜28を形成し、その上にコントロールゲート
となるポリシリ29を形成しパターニングしてメモリセ
ル8の形ができあがる(図10)。
具体例を図11〜図13を用いて詳細に説明する。図1
1及び図12は本発明の第2の具体例の配線工程前のコ
ンタクトホール形成直後の平面図、図13は配線工程後
の平面図である。本発明の第2の具体例では、副ビット
線3と副ソース線4が1対1で対応している。これは、
全てのメモリセルに於いて、ソースとドレインの位置を
同一にしたい場合等に用いられるアレイである。図11
及び図12に示す様に、ワード線5方向に隣り合うメモ
リセルブロック9は、ワード線5に垂直な方向に、メモ
リセルブロック9のワード線方向に垂直な方向の長さの
1/2だけずれて配置される。この時、ビット線コンタ
クト11とソース線コンタクト12とは交互にワード線
方向に形成される。もちろん、ソース線コンタクト12
とビット線コンタクト11とは、完全に同一直線上に載
っている必要はない。特に、ソース線コンタクト12に
ついては、複数のコンタクトホールを形成することも可
能である。また、これらのビット線コンタクト11と、
ソース線コンタクト12とは、それぞれ2つのメモリセ
ルブロック9に共有されている。さらに、これらのビッ
ト線コンタクト11及びソース線コンタクト12は、そ
れぞれ両側に設けた副ビット線3及び副ソース線4の中
央に形成され、ビット線コンタクト11の両側の副ビッ
ト線3上には、それぞれメモリセル8が同数ずつ形成さ
れ、又、ソース線コンタクト12の両側の副ソース線4
上には、メモリセル8が同数形成される。
た状態での本発明の不揮発性半導体記憶装置の第2の具
体例を示す平面図である。図13で示す様に、主ビット
線を形成する配線はジグザグに形成され、ワード線5に
平行な方向に隣り合う、2つのメモリセルブロック9が
1つの主ビット線1を共有している。また、主ソース線
2も主ビット線1と同様にジグザグに形成され、互いに
隣り合う2つのメモリセルブロック9に共有されてい
る。従来の不揮発性半導体記憶装置では、ワード線に平
行な方向に、2本の副ビット線3に対し、2本の主ビッ
ト線1が接続され、1本の副ソース線4に対し主ソース
線2が1本形成される必要があったが、本発明では4本
の副ビット線3及び4本の副ソース線4に対し、それぞ
れ主ビット線1及び主ソース線2が1本ずつで良くな
り、配線の本数を4分の1に減少できた。そのため、メ
モリセル8を最小寸法で形成しても、配線ピッチに余裕
を持たせることが可能になった。なお、この主ビット線
1や主ソース線2を形成する配線の形状は図13に限定
されるわけではなく、ワード線5に垂直な方向に形成さ
れた複数のメモリセルブロック9のビット線コンタクト
11を共有する主ビット線1が、ワード線5に平行な方
向に隣接するもう一つのメモリセルブロック9のビット
線コンタクト11も共有し、かつワード線5に垂直な方
向に形成された複数のメモリセルブロック9のソース線
コンタクト12を共有する主ソース線2が、ワード線5
に平行な方向に隣接するもう一つのメモリセルブロック
9のソース線コンタクト12も共有していればどのよう
な形状でも良い。
は、本発明の第1の具体例と同様である。
その製造方法は、上述のように構成したので、メモリセ
ルの配線を減らすことで、メモリセルのサイズを小さく
することが可能になった。
平面図である。
平面図である。
平面図である。
である。
である。
である。
である。
である。
図である。
の平面図である。
の平面図である。
の平面図である。
前の平面図である。
後の平面図である。
Claims (15)
- 【請求項1】 ビット線及びソース線が主配線と複数の
副配線に階層化されており、主ビット線と副ビット線は
選択トランジスタ及びビット線コンタクトを介して接続
され、前記選択トランジスタにより選択された前記副ビ
ット線は前記主ビット線と同電位になるように構成さ
れ、前記ソース線は、主ソース線と副ソースとから構成
されている不揮発性半導体記憶装置において、 同一の主ビット線に接続されている前記ビット線コンタ
クトの任意の2個の前記ビット線コンタクトを結ぶ直線
からずれた位置に、前記ビット線コンタクトが少なくと
も1つ存在し、且つ、前記二つの主ビット線間には、前
記主ソース線が蛇行して配線されていることを特徴とす
る不揮発性半導体記憶装置。 - 【請求項2】 ビット線及びソース線が主配線と複数の
副配線に階層化されており、主ビット線と副ビット線は
選択トランジスタ及びビット線コンタクトを介して接続
されている不揮発性半導体記憶装置の、同一の主ビット
線に接続されている前記ビット線コンタクトに於いて、
n+2番目のビット線コンタクトが、n番目の前記ビッ
ト線コンタクトとn+1番目のビット線コンタクトを結
ぶ直線上に存在しないことを特徴とする不揮発性半導体
記憶装置。 - 【請求項3】 ビット線及びソース線が主配線と副配線
に階層化されており、主ビット線がワード線と垂直な方
向に形成された複数の副ビット線に接続され、主ソース
線が前記ワード線と垂直な方向に形成された複数の副ソ
ース線に接続された不揮発性半導体記憶装置において、 前記主ビット線は、ドレインを共有する一対の選択トラ
ンジスタを介して副ビット線に接続しており、この副ビ
ット線に接続された複数のメモリが一つのメモリブロッ
クを構成し、且つ、前記ワード線方向に互いに隣り合う
メモリブロックは、前記メモリブロックの前記ワード線
に直交する方向の長さの1/2だけずらして配置される
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項4】 前記メモリブロックは、アレイ端部を除
いて6個のメモリセルブロックと隣接しており、前記メ
モリセルブロックは隣接する4個の前記メモリセルブロ
ックと一本の主ビット線を共有することを特徴とする請
求項3記載の不揮発性半導体記憶装置。 - 【請求項5】 前記メモリブロックは、アレイ端部を除
いて6個のメモリセルブロックと隣接しており、前記メ
モリセルブロックは隣接する4個の前記メモリセルブロ
ックと一本の主ソース線を共有することを特徴とする請
求項4記載の不揮発性半導体記憶装置。 - 【請求項6】 アレイ端部を除いて、前記メモリセルブ
ロックは6個のメモリセルブロックとワード線に垂直な
方向に鏡対称の位置関係で隣接している不揮発性半導体
記憶装置に於いて、ワード線に垂直な方向に鏡対称な位
置関係にある4個のメモリセルブロックの内の片側の2
個のメモリセルブロック及び、ワード線に垂直な方向に
隣接している2個のメモリセルブロックと、主ソース線
を共有していることを特徴とする請求項4記載の不揮発
性半導体記憶装置。 - 【請求項7】 アレイ端部を除いて、前記メモリセルブ
ロックは6個のメモリセルブロックとワード線に垂直な
方向に鏡対称の位置関係で隣接している不揮発性半導体
記憶装置に於いて、ワード線に垂直な方向に鏡対称な位
置関係にある4個のメモリセルブロックの内の片側の2
個のメモリセルブロック及び、ワード線に垂直な方向に
隣接している2個のメモリセルブロックと、主ビット線
を共有していることを特徴とする請求項6記載の不揮発
性半導体記憶装置。 - 【請求項8】 前記主ビット線は、ジグザグに形成され
ていることを特徴とする請求項1乃至7の何れかに記載
の不揮発性半導体記憶装置。 - 【請求項9】 前記主ソース線は、ジグザグに形成され
ていることを特徴とする請求項9記載の不揮発性半導体
記憶装置。 - 【請求項10】 前記選択トランジスタを挟むように前
記選択トランジスタを制御するための2本の選択信号線
が前記ワード線に平行して設けられ、2個の隣接する前
記選択トランジスタはドレインを共有し、且つ、前記選
択トランジスタのドレインには主ビット線に接続するビ
ット線コンタクトが形成されており、前記選択トランジ
スタと前記選択トランジスタとの間には主ソース線と副
ソース線とを接続するソース線コンタクトが設けられて
いることを特徴とする請求項1乃至9の何れかに記載の
不揮発性半導体記憶装置。 - 【請求項11】 前記選択トランジスタを挟むように前
記選択トランジスタに接続する夫々の副ビット線には、
夫々同数のメモリセルが接続されていることを特徴とす
る請求項1乃至10の何れかに記載の不揮発性半導体記
憶装置。 - 【請求項12】 前記副ソース線は前記ワード線に直交
する方向に隣り合う前記メモリブロックに共有され、前
記副ソース線は前記主ソース線に、又、前記副ソース線
を共有する他の前記メモリブロックの副ソース線に接続
していることを特徴とする請求項1乃至10の何れかに
記載の不揮発性半導体記憶装置。 - 【請求項13】 ビット線及びソース線が主配線と副配
線に階層化されており、主ビット線がワード線と垂直な
方向に形成された複数の副ビット線に接続され、主ソー
ス線が前記ワード線と垂直な方向に形成された複数の副
ソース線に接続された不揮発性半導体記憶装置の製造方
法において、 主ビット線と副ビット線とが、選択トランジスタを介し
て副ビット線の中心部分で接続されており、主ソース線
と副ソース線とが副ソース線の中心部分で接続されてい
ることを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項14】 前記主ビット線及び主ソース線は、交
互にジグザグに形成されていることを特徴とする請求項
13記載の不揮発性半導体記憶装置の製造方法。 - 【請求項15】 前記選択トランジスタを介して接続す
る副ビット線に接続された複数のメモリが一つのメモリ
ブロックを構成し、且つ、前記ワード線方向に互いに隣
り合うメモリブロックは、前記メモリブロックの前記ワ
ード線に直交する方向の長さの1/2だけずらして配置
されることを特徴とする請求項13又は14記載の不揮
発性半導体記憶装置の製造方法。
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