JP3225916B2 - 不揮発性半導体記憶装置とその製造方法 - Google Patents
不揮発性半導体記憶装置とその製造方法Info
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- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
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- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に、高密度実装を可能にした電気的
書込消去可能な不揮発性半導体記憶装置に関する。
製造方法に関し、特に、高密度実装を可能にした電気的
書込消去可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】従来のフラッシュメモリは、例えば特開
平６−２８３７２１号公報に示されている。図１４、１
５は従来のフラッシュメモリの例を説明する平面図であ
り、図１４は配線を形成する前の工程のビット線コンタ
クト近傍の拡大図、図１５は配線工程後の平面図であ
る。図１４、１５に示す様に、従来のフラッシュメモリ
では、チップサイズを小さくするため、埋込拡散層構造
を用いて配線と拡散層間のコンタクトの数を減らしてい
る。ただし、金属の配線と比べ、抵抗が高い拡散層を副
ビット線３として使用するため、一定数のメモリセル毎
に金属で形成された主ビット線１とのコンタクトを取る
必要がある。さらに、従来のフラッシュメモリでは、隣
り合う２つのメモリセル８でソースを共有することによ
り、さらにチップ面積の削減を図っている。
平６−２８３７２１号公報に示されている。図１４、１
５は従来のフラッシュメモリの例を説明する平面図であ
り、図１４は配線を形成する前の工程のビット線コンタ
クト近傍の拡大図、図１５は配線工程後の平面図であ
る。図１４、１５に示す様に、従来のフラッシュメモリ
では、チップサイズを小さくするため、埋込拡散層構造
を用いて配線と拡散層間のコンタクトの数を減らしてい
る。ただし、金属の配線と比べ、抵抗が高い拡散層を副
ビット線３として使用するため、一定数のメモリセル毎
に金属で形成された主ビット線１とのコンタクトを取る
必要がある。さらに、従来のフラッシュメモリでは、隣
り合う２つのメモリセル８でソースを共有することによ
り、さらにチップ面積の削減を図っている。
【０００３】従来のフラッシュメモリの書込消去は、書
込にチャネルホットエレクトロン注入を使い、消去にＦ
Ｎトンネル電流を使う場合と、書込消去ともにＦＮトン
ネル電流を使う場合の２つの方法が最も一般的である。
どちらの場合でも、ソースまたはドレインに電圧を掛け
て電子を引き抜く操作が入るが、書込や消去を行わない
非選択のメモリセルへのディスターブを避けるため、選
択トランジスタ１０が必要となる。図１４、１５で示し
た従来のフラッシュメモリでは、選択トランジスタ１０
はビット線コンタクト１１に隣接して設けられている。
込にチャネルホットエレクトロン注入を使い、消去にＦ
Ｎトンネル電流を使う場合と、書込消去ともにＦＮトン
ネル電流を使う場合の２つの方法が最も一般的である。
どちらの場合でも、ソースまたはドレインに電圧を掛け
て電子を引き抜く操作が入るが、書込や消去を行わない
非選択のメモリセルへのディスターブを避けるため、選
択トランジスタ１０が必要となる。図１４、１５で示し
た従来のフラッシュメモリでは、選択トランジスタ１０
はビット線コンタクト１１に隣接して設けられている。
【０００４】図１５の配線工程後の平面図に示されてい
るように、従来のフラッシュメモリでは、ワード線方向
に隣り合う各副ビット線３及び副ソース線４に、それぞ
れ主ビット線１及び主ソース線２が対応しているため、
ワード線方向のメモリセルのピッチが配線のピッチより
も小さくできず、メモリセル８単体の面積を小さくする
ことができても、セルアレイの面積が十分小さくならな
いという問題があった。また、副ビット線３及び副ソー
ス線４に拡散層を用いるため、１つの副ビット線に接続
されるメモリセルの数が、許容できる副ビット線及び副
ソース線の抵抗値で決まるが、従来例では、コンタクト
１１が副ビット線の端に形成されているため、副ビット
線に接続できるメモリセルの数が少なく、メモリセルア
レイの中で選択トランジスタの占める面積が大きくなっ
ていた。
るように、従来のフラッシュメモリでは、ワード線方向
に隣り合う各副ビット線３及び副ソース線４に、それぞ
れ主ビット線１及び主ソース線２が対応しているため、
ワード線方向のメモリセルのピッチが配線のピッチより
も小さくできず、メモリセル８単体の面積を小さくする
ことができても、セルアレイの面積が十分小さくならな
いという問題があった。また、副ビット線３及び副ソー
ス線４に拡散層を用いるため、１つの副ビット線に接続
されるメモリセルの数が、許容できる副ビット線及び副
ソース線の抵抗値で決まるが、従来例では、コンタクト
１１が副ビット線の端に形成されているため、副ビット
線に接続できるメモリセルの数が少なく、メモリセルア
レイの中で選択トランジスタの占める面積が大きくなっ
ていた。
【０００５】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、メモリアレイの面
積を小さくすることで高密度化を可能にすると共に、小
型化した不揮発性半導体記憶装置を提供するものであ
る。
した従来技術の欠点を改良し、特に、メモリアレイの面
積を小さくすることで高密度化を可能にすると共に、小
型化した不揮発性半導体記憶装置を提供するものであ
る。
【０００６】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる不
揮発性半導体記憶装置の第１態様は、ビット線及びソー
ス線が主配線と複数の副配線に階層化されており、主ビ
ット線と副ビット線は選択トランジスタ及びビット線コ
ンタクトを介して接続され、前記選択トランジスタによ
り選択された前記副ビット線は前記主ビット線と同電位
になるように構成され、前記ソース線は、主ソース線と
副ソースとから構成されている不揮発性半導体記憶装置
において、同一の主ビット線に接続されている前記ビッ
ト線コンタクトの任意の２個の前記ビット線コンタクト
を結ぶ直線からずれた位置に、前記ビット線コンタクト
が少なくとも１つ存在し、且つ、前記二つの主ビット線
間には、前記主ソース線が蛇行して配線されていること
を特徴とするものであり、又、第２態様は、ビット線及
びソース線が主配線と複数の副配線に階層化されてお
り、主ビット線と副ビット線は選択トランジスタ及びビ
ット線コンタクトを介して接続されている不揮発性半導
体記憶装置の、同一の主ビット線に接続されている前記
ビット線コンタクトに於いて、ｎ＋２番目のビット線コ
ンタクトが、ｎ番目の前記ビット線コンタクトとｎ＋１
番目のビット線コンタクトを結ぶ直線上に存在しないこ
とを特徴とするものであり、又、第３態様は、ビット線
及びソース線が主配線と副配線に階層化されており、主
ビット線がワード線と垂直な方向に形成された複数の副
ビット線に接続され、主ソース線が前記ワード線と垂直
な方向に形成された複数の副ソース線に接続された不揮
発性半導体記憶装置において、前記主ビット線は、ドレ
インを共有する一対の選択トランジスタを介して副ビッ
ト線に接続しており、この副ビット線に接続された複数
のメモリが一つのメモリブロックを構成し、且つ、前記
ワード線方向に互いに隣り合うメモリブロックは、前記
メモリブロックの前記ワード線に直交する方向の長さの
１／２だけずらして配置されることを特徴とするもので
あり、又、第４態様は、前記メモリブロックは、アレイ
端部を除いて６個のメモリセルブロックと隣接してお
り、前記メモリセルブロックは隣接する４個の前記メモ
リセルブロックと一本の主ビット線を共有することを特
徴とするものであり、又、第５態様は、前記メモリブロ
ックは、アレイ端部を除いて６個のメモリセルブロック
と隣接しており、前記メモリセルブロックは隣接する４
個の前記メモリセルブロックと一本の主ソース線を共有
することを特徴とするものであり、又、第６態様は、ア
レイ端部を除いて、前記メモリセルブロックは６個のメ
モリセルブロックとワード線に垂直な方向に鏡対称の位
置関係で隣接している不揮発性半導体記憶装置に於い
て、ワード線に垂直な方向に鏡対称な位置関係にある４
個のメモリセルブロックの内の片側の２個のメモリセル
ブロック及び、ワード線に垂直な方向に隣接している２
個のメモリセルブロックと、主ソース線を共有している
ことを特徴とするものであり、又、第７態様は、アレイ
端部を除いて、前記メモリセルブロックは６個のメモリ
セルブロックとワード線に垂直な方向に鏡対称の位置関
係で隣接している不揮発性半導体記憶装置に於いて、ワ
ード線に垂直な方向に鏡対称な位置関係にある４個のメ
モリセルブロックの内の片側の２個のメモリセルブロッ
ク及び、ワード線に垂直な方向に隣接している２個のメ
モリセルブロックと、主ビット線を共有していることを
特徴とするものであり、又、第８態様は、前記主ビット
線は、ジグザグに形成されていることを特徴とするもの
であり、又、第９態様は、前記主ソース線は、ジグザグ
に形成されていることを特徴とするものであり、又、第
１０態様は、前記選択トランジスタを挟むように前記選
択トランジスタを制御するための２本の選択信号線が前
記ワード線に平行して設けられ、２個の隣接する前記選
択トランジスタはドレインを共有し、且つ、前記選択ト
ランジスタのドレインには主ビット線に接続するビット
線コンタクトが形成されており、前記選択トランジスタ
と前記選択トランジスタとの間には主ソース線と副ソー
ス線とを接続するソース線コンタクトが設けられている
ことを特徴とするものであり、又、第１１態様は、前記
選択トランジスタを挟むように前記選択トランジスタに
接続する夫々の副ビット線には、夫々同数のメモリセル
が接続されていることを特徴とするものであり、又、第
１２態様は、前記副ソース線は前記ワード線に直交する
方向に隣り合う前記メモリブロックに共有され、前記副
ソース線は前記主ソース線に、又、前記副ソース線を共
有する他の前記メモリブロックの副ソース線に接続して
いることを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる不
揮発性半導体記憶装置の第１態様は、ビット線及びソー
ス線が主配線と複数の副配線に階層化されており、主ビ
ット線と副ビット線は選択トランジスタ及びビット線コ
ンタクトを介して接続され、前記選択トランジスタによ
り選択された前記副ビット線は前記主ビット線と同電位
になるように構成され、前記ソース線は、主ソース線と
副ソースとから構成されている不揮発性半導体記憶装置
において、同一の主ビット線に接続されている前記ビッ
ト線コンタクトの任意の２個の前記ビット線コンタクト
を結ぶ直線からずれた位置に、前記ビット線コンタクト
が少なくとも１つ存在し、且つ、前記二つの主ビット線
間には、前記主ソース線が蛇行して配線されていること
を特徴とするものであり、又、第２態様は、ビット線及
びソース線が主配線と複数の副配線に階層化されてお
り、主ビット線と副ビット線は選択トランジスタ及びビ
ット線コンタクトを介して接続されている不揮発性半導
体記憶装置の、同一の主ビット線に接続されている前記
ビット線コンタクトに於いて、ｎ＋２番目のビット線コ
ンタクトが、ｎ番目の前記ビット線コンタクトとｎ＋１
番目のビット線コンタクトを結ぶ直線上に存在しないこ
とを特徴とするものであり、又、第３態様は、ビット線
及びソース線が主配線と副配線に階層化されており、主
ビット線がワード線と垂直な方向に形成された複数の副
ビット線に接続され、主ソース線が前記ワード線と垂直
な方向に形成された複数の副ソース線に接続された不揮
発性半導体記憶装置において、前記主ビット線は、ドレ
インを共有する一対の選択トランジスタを介して副ビッ
ト線に接続しており、この副ビット線に接続された複数
のメモリが一つのメモリブロックを構成し、且つ、前記
ワード線方向に互いに隣り合うメモリブロックは、前記
メモリブロックの前記ワード線に直交する方向の長さの
１／２だけずらして配置されることを特徴とするもので
あり、又、第４態様は、前記メモリブロックは、アレイ
端部を除いて６個のメモリセルブロックと隣接してお
り、前記メモリセルブロックは隣接する４個の前記メモ
リセルブロックと一本の主ビット線を共有することを特
徴とするものであり、又、第５態様は、前記メモリブロ
ックは、アレイ端部を除いて６個のメモリセルブロック
と隣接しており、前記メモリセルブロックは隣接する４
個の前記メモリセルブロックと一本の主ソース線を共有
することを特徴とするものであり、又、第６態様は、ア
レイ端部を除いて、前記メモリセルブロックは６個のメ
モリセルブロックとワード線に垂直な方向に鏡対称の位
置関係で隣接している不揮発性半導体記憶装置に於い
て、ワード線に垂直な方向に鏡対称な位置関係にある４
個のメモリセルブロックの内の片側の２個のメモリセル
ブロック及び、ワード線に垂直な方向に隣接している２
個のメモリセルブロックと、主ソース線を共有している
ことを特徴とするものであり、又、第７態様は、アレイ
端部を除いて、前記メモリセルブロックは６個のメモリ
セルブロックとワード線に垂直な方向に鏡対称の位置関
係で隣接している不揮発性半導体記憶装置に於いて、ワ
ード線に垂直な方向に鏡対称な位置関係にある４個のメ
モリセルブロックの内の片側の２個のメモリセルブロッ
ク及び、ワード線に垂直な方向に隣接している２個のメ
モリセルブロックと、主ビット線を共有していることを
特徴とするものであり、又、第８態様は、前記主ビット
線は、ジグザグに形成されていることを特徴とするもの
であり、又、第９態様は、前記主ソース線は、ジグザグ
に形成されていることを特徴とするものであり、又、第
１０態様は、前記選択トランジスタを挟むように前記選
択トランジスタを制御するための２本の選択信号線が前
記ワード線に平行して設けられ、２個の隣接する前記選
択トランジスタはドレインを共有し、且つ、前記選択ト
ランジスタのドレインには主ビット線に接続するビット
線コンタクトが形成されており、前記選択トランジスタ
と前記選択トランジスタとの間には主ソース線と副ソー
ス線とを接続するソース線コンタクトが設けられている
ことを特徴とするものであり、又、第１１態様は、前記
選択トランジスタを挟むように前記選択トランジスタに
接続する夫々の副ビット線には、夫々同数のメモリセル
が接続されていることを特徴とするものであり、又、第
１２態様は、前記副ソース線は前記ワード線に直交する
方向に隣り合う前記メモリブロックに共有され、前記副
ソース線は前記主ソース線に、又、前記副ソース線を共
有する他の前記メモリブロックの副ソース線に接続して
いることを特徴とするものである。
【０００７】又、本発明に係る不揮発性半導体記憶装置
の製造方法の第１態様は、ビット線及びソース線が主配
線と副配線に階層化されており、主ビット線がワード線
と垂直な方向に形成された複数の副ビット線に接続さ
れ、主ソース線が前記ワード線と垂直な方向に形成され
た複数の副ソース線に接続された不揮発性半導体記憶装
置の製造方法において、主ビット線と副ビット線とが、
選択トランジスタを介して副ビット線の中心部分で接続
されており、主ソース線と副ソース線とが副ソース線の
中心部分で接続されていることを特徴とするものであ
り、又、第２態様は、前記主ビット線及び主ソース線
は、交互にジグザグに形成されていることを特徴とする
ものであり、又、第３態様は、前記選択トランジスタを
介して接続する副ビット線に接続された複数のメモリが
一つのメモリブロックを構成し、且つ、前記ワード線方
向に互いに隣り合うメモリブロックは、前記メモリブロ
ックの前記ワード線に直交する方向の長さの１／２だけ
ずらして配置されることを特徴とするものである。
の製造方法の第１態様は、ビット線及びソース線が主配
線と副配線に階層化されており、主ビット線がワード線
と垂直な方向に形成された複数の副ビット線に接続さ
れ、主ソース線が前記ワード線と垂直な方向に形成され
た複数の副ソース線に接続された不揮発性半導体記憶装
置の製造方法において、主ビット線と副ビット線とが、
選択トランジスタを介して副ビット線の中心部分で接続
されており、主ソース線と副ソース線とが副ソース線の
中心部分で接続されていることを特徴とするものであ
り、又、第２態様は、前記主ビット線及び主ソース線
は、交互にジグザグに形成されていることを特徴とする
ものであり、又、第３態様は、前記選択トランジスタを
介して接続する副ビット線に接続された複数のメモリが
一つのメモリブロックを構成し、且つ、前記ワード線方
向に互いに隣り合うメモリブロックは、前記メモリブロ
ックの前記ワード線に直交する方向の長さの１／２だけ
ずらして配置されることを特徴とするものである。
【０００８】
【発明の実施の形態】本発明の不揮発性半導体記憶装置
は、主ビット線をジグザグに形成することにより、ワー
ド線方向に隣り合う複数の副ビット線が一つの主ビット
線を共有できるように構成して、主ビット線の本数を減
らしている。また、主ビット線と副ビット線が、副ビッ
ト線の中心部分で接続されており、主ソース線と副ソー
ス線が、副ソース線の中心部分で接続されている。
は、主ビット線をジグザグに形成することにより、ワー
ド線方向に隣り合う複数の副ビット線が一つの主ビット
線を共有できるように構成して、主ビット線の本数を減
らしている。また、主ビット線と副ビット線が、副ビッ
ト線の中心部分で接続されており、主ソース線と副ソー
ス線が、副ソース線の中心部分で接続されている。
【０００９】したがって、本発明の不揮発性半導体記憶
装置では、配線の本数を従来のものの半分以下に減らす
ことができるため、メモリセルアレイの面積をさらに小
さくすることができる。また、副ビット線の中心部で主
ビット線と副ビット線が接続していることと、主ソース
線と副ソース線が、副ソース線の中心部分で接続されて
いることにより、副ビット線の中心から、従来のものと
同じ長さの副ビット線を両側に形成できるため、副ビッ
ト線の取り得る長さが実質的に従来のものの倍になり、
セレクタの個数を半減させて面積を小さくできる。
装置では、配線の本数を従来のものの半分以下に減らす
ことができるため、メモリセルアレイの面積をさらに小
さくすることができる。また、副ビット線の中心部で主
ビット線と副ビット線が接続していることと、主ソース
線と副ソース線が、副ソース線の中心部分で接続されて
いることにより、副ビット線の中心から、従来のものと
同じ長さの副ビット線を両側に形成できるため、副ビッ
ト線の取り得る長さが実質的に従来のものの倍になり、
セレクタの個数を半減させて面積を小さくできる。
【００１０】
【実施例】以下に、本発明に係わる不揮発性半導体記憶
装置の製造方法の具体例を図面を参照しながら詳細に説
明する。図１〜図３は、本発明に係わる不揮発性半導体
記憶装置の具体例の構造を示す図であって、これらの図
には、ビット線１、３及びソース線２、４が主配線と副
配線に階層化されており、主ビット線１がワード線５と
垂直な方向に形成された複数の副ビット線３に接続さ
れ、主ソース線２が前記ワード線５と垂直な方向に形成
された複数の副ソース線４に接続された不揮発性半導体
記憶装置において、前記主ビット線１は、一対の選択ト
ランジスタ１０を介して少なくとも４本以上の副ビット
線３、３、３、３に接続し、前記主ソース線２は、少な
くとも２本以上の副ソース線４、４に接続されている不
揮発性半導体記憶装置が示されている。
装置の製造方法の具体例を図面を参照しながら詳細に説
明する。図１〜図３は、本発明に係わる不揮発性半導体
記憶装置の具体例の構造を示す図であって、これらの図
には、ビット線１、３及びソース線２、４が主配線と副
配線に階層化されており、主ビット線１がワード線５と
垂直な方向に形成された複数の副ビット線３に接続さ
れ、主ソース線２が前記ワード線５と垂直な方向に形成
された複数の副ソース線４に接続された不揮発性半導体
記憶装置において、前記主ビット線１は、一対の選択ト
ランジスタ１０を介して少なくとも４本以上の副ビット
線３、３、３、３に接続し、前記主ソース線２は、少な
くとも２本以上の副ソース線４、４に接続されている不
揮発性半導体記憶装置が示されている。
【００１１】又、前記主ビット線１は、ドレインを共有
する一対の選択トランジスタ１０を介して副ビット線
３、３、３、３に接続しており、この副ビット線３、
３、３、３に接続された複数のメモリ８が一つのメモリ
ブロック９を構成し、且つ、前記ワード線５方向に互い
に隣り合うメモリブロック９、９１は、前記メモリブロ
ックの前記ワード線に直交する方向の長さの１／２だけ
ずらして配置される不揮発性半導体記憶装置が示されて
いる。
する一対の選択トランジスタ１０を介して副ビット線
３、３、３、３に接続しており、この副ビット線３、
３、３、３に接続された複数のメモリ８が一つのメモリ
ブロック９を構成し、且つ、前記ワード線５方向に互い
に隣り合うメモリブロック９、９１は、前記メモリブロ
ックの前記ワード線に直交する方向の長さの１／２だけ
ずらして配置される不揮発性半導体記憶装置が示されて
いる。
【００１２】又、前記ワード線５方向に互いに隣り合う
メモリブロック９、９１は、一本の主ビット線１を共有
する不揮発性半導体記憶装置が示されている。又、前記
主ビット線１は、ジグザグに形成されている不揮発性半
導体記憶装置が示されている。又、前記選択トランジス
タ１０を挟むように前記選択トランジスタ１０を制御す
るための２本の選択信号線６、６が前記ワード線５に平
行して設けられ、前記選択信号線６、６の間に設けられ
た前記選択トランジスタ１０と前記選択トランジスタ１
０との間には主ソース線２と副ソース線４とを接続する
ソース線コンタクト１２が設けられ、前記選択トランジ
スタ１０はドレインを共有し、且つ、このドレインには
主ビット線１に接続するビット線コンタクト１１が形成
されている不揮発性半導体記憶装置が示されている。
メモリブロック９、９１は、一本の主ビット線１を共有
する不揮発性半導体記憶装置が示されている。又、前記
主ビット線１は、ジグザグに形成されている不揮発性半
導体記憶装置が示されている。又、前記選択トランジス
タ１０を挟むように前記選択トランジスタ１０を制御す
るための２本の選択信号線６、６が前記ワード線５に平
行して設けられ、前記選択信号線６、６の間に設けられ
た前記選択トランジスタ１０と前記選択トランジスタ１
０との間には主ソース線２と副ソース線４とを接続する
ソース線コンタクト１２が設けられ、前記選択トランジ
スタ１０はドレインを共有し、且つ、このドレインには
主ビット線１に接続するビット線コンタクト１１が形成
されている不揮発性半導体記憶装置が示されている。
【００１３】又、前記選択トランジスタ１０を挟むよう
に前記選択トランジスタ１０に接続する夫々の副ビット
線３、３、３、３には、夫々同数のメモリセル８が接続
されている不揮発性半導体記憶装置が示されている。
又、前記副ソース線４は前記ワード線５に直交する方向
に隣り合う前記メモリブロック９、９１に共有され、前
記副ソース線４は前記主ソース線２に、又、前記副ソー
ス線４を共有する他の前記メモリブロックの副ソース線
４に接続していることを特徴とする不揮発性半導体記憶
装置が示されている。
に前記選択トランジスタ１０に接続する夫々の副ビット
線３、３、３、３には、夫々同数のメモリセル８が接続
されている不揮発性半導体記憶装置が示されている。
又、前記副ソース線４は前記ワード線５に直交する方向
に隣り合う前記メモリブロック９、９１に共有され、前
記副ソース線４は前記主ソース線２に、又、前記副ソー
ス線４を共有する他の前記メモリブロックの副ソース線
４に接続していることを特徴とする不揮発性半導体記憶
装置が示されている。
【００１４】更に、主ビット線１と副ビット線３とが、
選択トランジスタ１０を介して副ビット線３の中心部分
１３で接続されており、主ソース線２と副ソース線４と
が副ソース線４、４の中心部分１４で接続されているこ
とを特徴とする不揮発性半導体記憶装置の製造方法が示
されている。次に、本発明の不揮発性半導体記憶装置に
ついて詳細に説明する。
選択トランジスタ１０を介して副ビット線３の中心部分
１３で接続されており、主ソース線２と副ソース線４と
が副ソース線４、４の中心部分１４で接続されているこ
とを特徴とする不揮発性半導体記憶装置の製造方法が示
されている。次に、本発明の不揮発性半導体記憶装置に
ついて詳細に説明する。
【００１５】図１乃至図４は本発明の不揮発性半導体記
憶装置の第１の具体例を示す図である。図１は本発明の
第１の具体例の配線工程前のコンタクトホール形成後の
平面図である。図２は選択トランジスタ領域付近におけ
る図１の拡大図、図３は配線工程後の平面図である。図
１及び図２に示す様に、２本の副ビット線３に接続され
たメモリセル群からなるメモリセルブロック９、９１が
構成され、ワード線５方向に互いに隣り合うメモリセル
ブロック９、９１は、ワード線５に垂直な方向に、メモ
リセルブロック９、９１のワード線方向に垂直な方向の
長さ寸法の１／２だけずれて配置される。この時、ビッ
ト線コンタクト１１とソース線コンタクト１２は交互に
ワード線に対して平行な方向に形成される。もちろん、
ビット線コンタクト１１とソース線コンタクト１２は、
完全に同一直線上に載っている必要はない。特に、ソー
ス線コンタクト１２については、複数のコンタクトホー
ルを形成することも可能である。また、これらのビット
線コンタクト１１と、ソース線コンタクト１２は、それ
ぞれ副ビット線３及び副ソース線４の中心１３、１４に
形成され、ビット線コンタクト１１及びソース線コンタ
クト１２を挟むようにビット線コンタクト１１及びソー
ス線コンタクト１２の両側に同数のメモリセル８が副ビ
ット線３及び副ソース線４に接続される。
憶装置の第１の具体例を示す図である。図１は本発明の
第１の具体例の配線工程前のコンタクトホール形成後の
平面図である。図２は選択トランジスタ領域付近におけ
る図１の拡大図、図３は配線工程後の平面図である。図
１及び図２に示す様に、２本の副ビット線３に接続され
たメモリセル群からなるメモリセルブロック９、９１が
構成され、ワード線５方向に互いに隣り合うメモリセル
ブロック９、９１は、ワード線５に垂直な方向に、メモ
リセルブロック９、９１のワード線方向に垂直な方向の
長さ寸法の１／２だけずれて配置される。この時、ビッ
ト線コンタクト１１とソース線コンタクト１２は交互に
ワード線に対して平行な方向に形成される。もちろん、
ビット線コンタクト１１とソース線コンタクト１２は、
完全に同一直線上に載っている必要はない。特に、ソー
ス線コンタクト１２については、複数のコンタクトホー
ルを形成することも可能である。また、これらのビット
線コンタクト１１と、ソース線コンタクト１２は、それ
ぞれ副ビット線３及び副ソース線４の中心１３、１４に
形成され、ビット線コンタクト１１及びソース線コンタ
クト１２を挟むようにビット線コンタクト１１及びソー
ス線コンタクト１２の両側に同数のメモリセル８が副ビ
ット線３及び副ソース線４に接続される。
【００１６】図３は本発明の配線工程後の平面図であ
る。図３で示す様に、主ビット線１を形成する配線はジ
グザグに形成されており、ワード線５に平行な方向に隣
り合う、２つのメモリセルブロック９、９１が１つの主
ビット線１を共有している。また、主ソース線２も主ビ
ット線１と同様にジグザグに形成され、互いに隣り合う
２つのメモリセルブロック９、９１に共有されている。
従来の不揮発性半導体記憶装置では、１つのメモリセル
ブロック９に対し、主ビット線１が２本、主ソース線２
が１本形成する必要があったが、本発明では２つのメモ
リセルブロック９に対し、主ビット線１及び主ソース線
２が１本ずつとなり、配線の本数を３分の１に減少でき
た。そのため、メモリセル８を最小寸法で形成しても、
配線ピッチに余裕を持たせることが可能になった。な
お、この主ビット線１や主ソース線２を形成する配線の
形状は図３に限定されるわけではなく、ワード線５に垂
直な方向に形成された複数のメモリセルブロック９のビ
ット線コンタクト１１を共有する主ビット線１が、ワー
ド線５に平行な方向に隣接するもう一つのメモリセルブ
ロック９のビット線コンタクト１１も共有し、かつワー
ド線５に垂直な方向に形成された複数のメモリセルブロ
ック９のソース線コンタクト１２を共有する主ソース線
２が、ワード線５に平行な方向に隣接するもう一つのメ
モリセルブロック９１のソース線コンタクト１２も共有
していればどのような形状でも良い。
る。図３で示す様に、主ビット線１を形成する配線はジ
グザグに形成されており、ワード線５に平行な方向に隣
り合う、２つのメモリセルブロック９、９１が１つの主
ビット線１を共有している。また、主ソース線２も主ビ
ット線１と同様にジグザグに形成され、互いに隣り合う
２つのメモリセルブロック９、９１に共有されている。
従来の不揮発性半導体記憶装置では、１つのメモリセル
ブロック９に対し、主ビット線１が２本、主ソース線２
が１本形成する必要があったが、本発明では２つのメモ
リセルブロック９に対し、主ビット線１及び主ソース線
２が１本ずつとなり、配線の本数を３分の１に減少でき
た。そのため、メモリセル８を最小寸法で形成しても、
配線ピッチに余裕を持たせることが可能になった。な
お、この主ビット線１や主ソース線２を形成する配線の
形状は図３に限定されるわけではなく、ワード線５に垂
直な方向に形成された複数のメモリセルブロック９のビ
ット線コンタクト１１を共有する主ビット線１が、ワー
ド線５に平行な方向に隣接するもう一つのメモリセルブ
ロック９のビット線コンタクト１１も共有し、かつワー
ド線５に垂直な方向に形成された複数のメモリセルブロ
ック９のソース線コンタクト１２を共有する主ソース線
２が、ワード線５に平行な方向に隣接するもう一つのメ
モリセルブロック９１のソース線コンタクト１２も共有
していればどのような形状でも良い。
【００１７】次に本発明の第１の具体例の動作例を図４
を用いて説明する。図４は本発明のフラッシュメモリセ
ルアレイの等価回路図である。例としてメモリセルのし
きい値の低い状態を書込状態とし、メモリセルのしきい
値の高い状態を消去状態とする。図４において、メモリ
セルＭ１に書込む場合、ワード線Ｗ２２に負電圧（例え
ば−１０Ｖ）を掛け、主ビット線ＭＢ１に正電圧（例え
ば５Ｖ）を掛け、選択トランジスタゲート線ＳＧ２１に
正電圧（例えば７Ｖ）を掛ける。この時、他の主ビット
線ＭＢ２、ＭＢ３及び、主ソース線ＭＳ１、ＭＳ２は全
てオープン、基板はグランドである。こうすることによ
り、メモリセルＭ１のコントロールゲートとドレインに
電圧が掛かり、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉ
ｍ）トンネリングによりフローティングゲートから電子
が引き抜かれ、書込が行われる。書込時には、メモリセ
ルＭ１と同一の副ビット線上にある全てのメモリセルに
ドレインディスターブが掛かり、メモリセルＭ１と同一
のワード線上にある全てのメモリセルにゲートディスタ
ーブが掛かる。ゲートディスターブについては、同一の
ワード線に接続された複数のメモリセルを同時に書き込
むことにより、回避する方法が取られる。ドレインディ
スターブは、同一の副ビッド線上のメモリセルに書込む
時に掛かる。このため、ドレインディスターブは副ビッ
ト線に接続されるメモリセルの数で調整することにな
る。
を用いて説明する。図４は本発明のフラッシュメモリセ
ルアレイの等価回路図である。例としてメモリセルのし
きい値の低い状態を書込状態とし、メモリセルのしきい
値の高い状態を消去状態とする。図４において、メモリ
セルＭ１に書込む場合、ワード線Ｗ２２に負電圧（例え
ば−１０Ｖ）を掛け、主ビット線ＭＢ１に正電圧（例え
ば５Ｖ）を掛け、選択トランジスタゲート線ＳＧ２１に
正電圧（例えば７Ｖ）を掛ける。この時、他の主ビット
線ＭＢ２、ＭＢ３及び、主ソース線ＭＳ１、ＭＳ２は全
てオープン、基板はグランドである。こうすることによ
り、メモリセルＭ１のコントロールゲートとドレインに
電圧が掛かり、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉ
ｍ）トンネリングによりフローティングゲートから電子
が引き抜かれ、書込が行われる。書込時には、メモリセ
ルＭ１と同一の副ビット線上にある全てのメモリセルに
ドレインディスターブが掛かり、メモリセルＭ１と同一
のワード線上にある全てのメモリセルにゲートディスタ
ーブが掛かる。ゲートディスターブについては、同一の
ワード線に接続された複数のメモリセルを同時に書き込
むことにより、回避する方法が取られる。ドレインディ
スターブは、同一の副ビッド線上のメモリセルに書込む
時に掛かる。このため、ドレインディスターブは副ビッ
ト線に接続されるメモリセルの数で調整することにな
る。
【００１８】一方消去は、選択されたワード線上の全て
のメモリセルを一括して行う。図４においてメモリセル
Ｍ１〜Ｍ８を消去する場合、ワード線Ｗ２２に正電圧
（例えば１２Ｖ）、ソース及び基板に負電圧（例えば−
４Ｖ）を掛ける。この時、選択トランジスタゲート線Ｓ
Ｇ１１〜ＳＧ４２は全てグランドになるため、ドレイン
はオープンとなる。こうすることにより、メモリセルＭ
１〜Ｍ８のコントロールゲート基板間に高い電圧が掛か
り、ＦＮトンネリングにより基板からフローティングゲ
ートへ電子が注入され、消去が行われる。
のメモリセルを一括して行う。図４においてメモリセル
Ｍ１〜Ｍ８を消去する場合、ワード線Ｗ２２に正電圧
（例えば１２Ｖ）、ソース及び基板に負電圧（例えば−
４Ｖ）を掛ける。この時、選択トランジスタゲート線Ｓ
Ｇ１１〜ＳＧ４２は全てグランドになるため、ドレイン
はオープンとなる。こうすることにより、メモリセルＭ
１〜Ｍ８のコントロールゲート基板間に高い電圧が掛か
り、ＦＮトンネリングにより基板からフローティングゲ
ートへ電子が注入され、消去が行われる。
【００１９】図４において、メモリセルＭ１のデータの
読み出しは、主ビット線ＭＢ１に正電圧（例えば１Ｖ）
を掛け、ワード線Ｗ２２に正電圧（例えば３Ｖ）を掛
け、選択トランジスタゲート線ＳＧ２１に正電圧（例え
ば７Ｖ）を掛ける。この時、主ソース線及び基板はグラ
ンドに落とす。こうすることにより、メモリセルＭ１の
データを読み出すことができる。
読み出しは、主ビット線ＭＢ１に正電圧（例えば１Ｖ）
を掛け、ワード線Ｗ２２に正電圧（例えば３Ｖ）を掛
け、選択トランジスタゲート線ＳＧ２１に正電圧（例え
ば７Ｖ）を掛ける。この時、主ソース線及び基板はグラ
ンドに落とす。こうすることにより、メモリセルＭ１の
データを読み出すことができる。
【００２０】次に本発明の第１の具体例の製造方法を図
５〜図１０を用いて説明する。あらかじめ既知の方法で
素子分離を形成した半導体基板２１上に、酸化膜２２
（例えば８０〜１２０Å）、ポリシリ２３（例えば５０
０〜１５００Å）、酸化膜２４（例えば１００〜２００
Å）、窒化膜２５（例えば１０００Å以上）を形成する
（図５）。次に、レジストをマスクに所定の形状にパタ
ーニングした後、イオンを注入してメモリセルのソー
ス、ドレインを形成する（図６）。次に、レジストを除
去した後エッチングされた領域を酸化膜で埋め込む（図
７）。次に窒化膜２５が表面に露出するまで、エッチバ
ックもしくはＣＭＰなどで前記の酸化膜２６を平坦化し
た後、ポリシリと窒化膜の側面の酸化膜２６をエッチン
グによって高さを低くし、窒化膜２５とポリシリ２３上
の酸化膜２４を除去する（図８）。この時、ＣＭＰと窒
化膜エッチングの間の酸化膜エッチングは省略しても良
い。この後、容量比を稼ぐために、ポリシリ２７（例え
ば５００〜１５００Å）を形成する（図９）。次に、ポ
リ間絶縁膜２８を形成し、その上にコントロールゲート
となるポリシリ２９を形成しパターニングしてメモリセ
ル８の形ができあがる（図１０）。
５〜図１０を用いて説明する。あらかじめ既知の方法で
素子分離を形成した半導体基板２１上に、酸化膜２２
（例えば８０〜１２０Å）、ポリシリ２３（例えば５０
０〜１５００Å）、酸化膜２４（例えば１００〜２００
Å）、窒化膜２５（例えば１０００Å以上）を形成する
（図５）。次に、レジストをマスクに所定の形状にパタ
ーニングした後、イオンを注入してメモリセルのソー
ス、ドレインを形成する（図６）。次に、レジストを除
去した後エッチングされた領域を酸化膜で埋め込む（図
７）。次に窒化膜２５が表面に露出するまで、エッチバ
ックもしくはＣＭＰなどで前記の酸化膜２６を平坦化し
た後、ポリシリと窒化膜の側面の酸化膜２６をエッチン
グによって高さを低くし、窒化膜２５とポリシリ２３上
の酸化膜２４を除去する（図８）。この時、ＣＭＰと窒
化膜エッチングの間の酸化膜エッチングは省略しても良
い。この後、容量比を稼ぐために、ポリシリ２７（例え
ば５００〜１５００Å）を形成する（図９）。次に、ポ
リ間絶縁膜２８を形成し、その上にコントロールゲート
となるポリシリ２９を形成しパターニングしてメモリセ
ル８の形ができあがる（図１０）。
【００２１】本発明の不揮発性半導体記憶装置の第２の
具体例を図１１〜図１３を用いて詳細に説明する。図１
１及び図１２は本発明の第２の具体例の配線工程前のコ
ンタクトホール形成直後の平面図、図１３は配線工程後
の平面図である。本発明の第２の具体例では、副ビット
線３と副ソース線４が１対１で対応している。これは、
全てのメモリセルに於いて、ソースとドレインの位置を
同一にしたい場合等に用いられるアレイである。図１１
及び図１２に示す様に、ワード線５方向に隣り合うメモ
リセルブロック９は、ワード線５に垂直な方向に、メモ
リセルブロック９のワード線方向に垂直な方向の長さの
１／２だけずれて配置される。この時、ビット線コンタ
クト１１とソース線コンタクト１２とは交互にワード線
方向に形成される。もちろん、ソース線コンタクト１２
とビット線コンタクト１１とは、完全に同一直線上に載
っている必要はない。特に、ソース線コンタクト１２に
ついては、複数のコンタクトホールを形成することも可
能である。また、これらのビット線コンタクト１１と、
ソース線コンタクト１２とは、それぞれ２つのメモリセ
ルブロック９に共有されている。さらに、これらのビッ
ト線コンタクト１１及びソース線コンタクト１２は、そ
れぞれ両側に設けた副ビット線３及び副ソース線４の中
央に形成され、ビット線コンタクト１１の両側の副ビッ
ト線３上には、それぞれメモリセル８が同数ずつ形成さ
れ、又、ソース線コンタクト１２の両側の副ソース線４
上には、メモリセル８が同数形成される。
具体例を図１１〜図１３を用いて詳細に説明する。図１
１及び図１２は本発明の第２の具体例の配線工程前のコ
ンタクトホール形成直後の平面図、図１３は配線工程後
の平面図である。本発明の第２の具体例では、副ビット
線３と副ソース線４が１対１で対応している。これは、
全てのメモリセルに於いて、ソースとドレインの位置を
同一にしたい場合等に用いられるアレイである。図１１
及び図１２に示す様に、ワード線５方向に隣り合うメモ
リセルブロック９は、ワード線５に垂直な方向に、メモ
リセルブロック９のワード線方向に垂直な方向の長さの
１／２だけずれて配置される。この時、ビット線コンタ
クト１１とソース線コンタクト１２とは交互にワード線
方向に形成される。もちろん、ソース線コンタクト１２
とビット線コンタクト１１とは、完全に同一直線上に載
っている必要はない。特に、ソース線コンタクト１２に
ついては、複数のコンタクトホールを形成することも可
能である。また、これらのビット線コンタクト１１と、
ソース線コンタクト１２とは、それぞれ２つのメモリセ
ルブロック９に共有されている。さらに、これらのビッ
ト線コンタクト１１及びソース線コンタクト１２は、そ
れぞれ両側に設けた副ビット線３及び副ソース線４の中
央に形成され、ビット線コンタクト１１の両側の副ビッ
ト線３上には、それぞれメモリセル８が同数ずつ形成さ
れ、又、ソース線コンタクト１２の両側の副ソース線４
上には、メモリセル８が同数形成される。
【００２２】図１３は図１１の工程の後、配線を形成し
た状態での本発明の不揮発性半導体記憶装置の第２の具
体例を示す平面図である。図１３で示す様に、主ビット
線を形成する配線はジグザグに形成され、ワード線５に
平行な方向に隣り合う、２つのメモリセルブロック９が
１つの主ビット線１を共有している。また、主ソース線
２も主ビット線１と同様にジグザグに形成され、互いに
隣り合う２つのメモリセルブロック９に共有されてい
る。従来の不揮発性半導体記憶装置では、ワード線に平
行な方向に、２本の副ビット線３に対し、２本の主ビッ
ト線１が接続され、１本の副ソース線４に対し主ソース
線２が１本形成される必要があったが、本発明では４本
の副ビット線３及び４本の副ソース線４に対し、それぞ
れ主ビット線１及び主ソース線２が１本ずつで良くな
り、配線の本数を４分の１に減少できた。そのため、メ
モリセル８を最小寸法で形成しても、配線ピッチに余裕
を持たせることが可能になった。なお、この主ビット線
１や主ソース線２を形成する配線の形状は図１３に限定
されるわけではなく、ワード線５に垂直な方向に形成さ
れた複数のメモリセルブロック９のビット線コンタクト
１１を共有する主ビット線１が、ワード線５に平行な方
向に隣接するもう一つのメモリセルブロック９のビット
線コンタクト１１も共有し、かつワード線５に垂直な方
向に形成された複数のメモリセルブロック９のソース線
コンタクト１２を共有する主ソース線２が、ワード線５
に平行な方向に隣接するもう一つのメモリセルブロック
９のソース線コンタクト１２も共有していればどのよう
な形状でも良い。
た状態での本発明の不揮発性半導体記憶装置の第２の具
体例を示す平面図である。図１３で示す様に、主ビット
線を形成する配線はジグザグに形成され、ワード線５に
平行な方向に隣り合う、２つのメモリセルブロック９が
１つの主ビット線１を共有している。また、主ソース線
２も主ビット線１と同様にジグザグに形成され、互いに
隣り合う２つのメモリセルブロック９に共有されてい
る。従来の不揮発性半導体記憶装置では、ワード線に平
行な方向に、２本の副ビット線３に対し、２本の主ビッ
ト線１が接続され、１本の副ソース線４に対し主ソース
線２が１本形成される必要があったが、本発明では４本
の副ビット線３及び４本の副ソース線４に対し、それぞ
れ主ビット線１及び主ソース線２が１本ずつで良くな
り、配線の本数を４分の１に減少できた。そのため、メ
モリセル８を最小寸法で形成しても、配線ピッチに余裕
を持たせることが可能になった。なお、この主ビット線
１や主ソース線２を形成する配線の形状は図１３に限定
されるわけではなく、ワード線５に垂直な方向に形成さ
れた複数のメモリセルブロック９のビット線コンタクト
１１を共有する主ビット線１が、ワード線５に平行な方
向に隣接するもう一つのメモリセルブロック９のビット
線コンタクト１１も共有し、かつワード線５に垂直な方
向に形成された複数のメモリセルブロック９のソース線
コンタクト１２を共有する主ソース線２が、ワード線５
に平行な方向に隣接するもう一つのメモリセルブロック
９のソース線コンタクト１２も共有していればどのよう
な形状でも良い。
【００２３】本発明の第２の具体例の動作及び製造方法
は、本発明の第１の具体例と同様である。
は、本発明の第１の具体例と同様である。
【００２４】
【発明の効果】本発明に係る不揮発性半導体記憶装置と
その製造方法は、上述のように構成したので、メモリセ
ルの配線を減らすことで、メモリセルのサイズを小さく
することが可能になった。
その製造方法は、上述のように構成したので、メモリセ
ルの配線を減らすことで、メモリセルのサイズを小さく
することが可能になった。
【図１】本発明の第１の具体例を説明する配線工程前の
平面図である。
平面図である。
【図２】本発明の第１の具体例を説明する配線工程前の
平面図である。
平面図である。
【図３】本発明の第１の具体例を説明する配線工程後の
平面図である。
平面図である。
【図４】本発明の第１の具体例の等価回路図である。
【図５】本発明の第１の具体例の製造方法を説明する図
である。
である。
【図６】本発明の第１の具体例の製造方法を説明する図
である。
である。
【図７】本発明の第１の具体例の製造方法を説明する図
である。
である。
【図８】本発明の第１の具体例の製造方法を説明する図
である。
である。
【図９】本発明の第１の具体例の製造方法を説明する図
である。
である。
【図１０】本発明の第１の具体例の製造方法を説明する
図である。
図である。
【図１１】本発明の第２の具体例を説明する配線工程前
の平面図である。
の平面図である。
【図１２】本発明の第２の具体例を説明する配線工程前
の平面図である。
の平面図である。
【図１３】本発明の第２の具体例を説明する配線工程後
の平面図である。
の平面図である。
【図１４】従来のフラッシュメモリを説明する配線工程
前の平面図である。
前の平面図である。
【図１５】従来のフラッシュメモリを説明する配線工程
後の平面図である。
後の平面図である。
１， 主ビット線 ２， 主ソース線 ３， 副ビット線 ４， 副ソース線 ５， ワード線 ６， 選択信号線 ７， 素子分離 ８， メモリセル ９， メモリセルブロック １０， 選択トランジスタ １１， ビット線コンタクト １２， ソース線コンタクト
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−32035（ＪＰ，Ａ) 特開 平８−36894（ＪＰ，Ａ) 特開 平６−283721（ＪＰ，Ａ) 特開 平７−202143（ＪＰ，Ａ) 特開 平８−204158（ＪＰ，Ａ) 特開 平８−203291（ＪＰ，Ａ) 特開 平８−222649（ＪＰ，Ａ) 特開 平11−261036（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (15)
- 【請求項１】 ビット線及びソース線が主配線と複数の
副配線に階層化されており、主ビット線と副ビット線は
選択トランジスタ及びビット線コンタクトを介して接続
され、前記選択トランジスタにより選択された前記副ビ
ット線は前記主ビット線と同電位になるように構成さ
れ、前記ソース線は、主ソース線と副ソースとから構成
されている不揮発性半導体記憶装置において、 同一の主ビット線に接続されている前記ビット線コンタ
クトの任意の２個の前記ビット線コンタクトを結ぶ直線
からずれた位置に、前記ビット線コンタクトが少なくと
も１つ存在し、且つ、前記二つの主ビット線間には、前
記主ソース線が蛇行して配線されていることを特徴とす
る不揮発性半導体記憶装置。 - 【請求項２】 ビット線及びソース線が主配線と複数の
副配線に階層化されており、主ビット線と副ビット線は
選択トランジスタ及びビット線コンタクトを介して接続
されている不揮発性半導体記憶装置の、同一の主ビット
線に接続されている前記ビット線コンタクトに於いて、
ｎ＋２番目のビット線コンタクトが、ｎ番目の前記ビッ
ト線コンタクトとｎ＋１番目のビット線コンタクトを結
ぶ直線上に存在しないことを特徴とする不揮発性半導体
記憶装置。 - 【請求項３】 ビット線及びソース線が主配線と副配線
に階層化されており、主ビット線がワード線と垂直な方
向に形成された複数の副ビット線に接続され、主ソース
線が前記ワード線と垂直な方向に形成された複数の副ソ
ース線に接続された不揮発性半導体記憶装置において、 前記主ビット線は、ドレインを共有する一対の選択トラ
ンジスタを介して副ビット線に接続しており、この副ビ
ット線に接続された複数のメモリが一つのメモリブロッ
クを構成し、且つ、前記ワード線方向に互いに隣り合う
メモリブロックは、前記メモリブロックの前記ワード線
に直交する方向の長さの１／２だけずらして配置される
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項４】 前記メモリブロックは、アレイ端部を除
いて６個のメモリセルブロックと隣接しており、前記メ
モリセルブロックは隣接する４個の前記メモリセルブロ
ックと一本の主ビット線を共有することを特徴とする請
求項３記載の不揮発性半導体記憶装置。 - 【請求項５】 前記メモリブロックは、アレイ端部を除
いて６個のメモリセルブロックと隣接しており、前記メ
モリセルブロックは隣接する４個の前記メモリセルブロ
ックと一本の主ソース線を共有することを特徴とする請
求項４記載の不揮発性半導体記憶装置。 - 【請求項６】 アレイ端部を除いて、前記メモリセルブ
ロックは６個のメモリセルブロックとワード線に垂直な
方向に鏡対称の位置関係で隣接している不揮発性半導体
記憶装置に於いて、ワード線に垂直な方向に鏡対称な位
置関係にある４個のメモリセルブロックの内の片側の２
個のメモリセルブロック及び、ワード線に垂直な方向に
隣接している２個のメモリセルブロックと、主ソース線
を共有していることを特徴とする請求項４記載の不揮発
性半導体記憶装置。 - 【請求項７】 アレイ端部を除いて、前記メモリセルブ
ロックは６個のメモリセルブロックとワード線に垂直な
方向に鏡対称の位置関係で隣接している不揮発性半導体
記憶装置に於いて、ワード線に垂直な方向に鏡対称な位
置関係にある４個のメモリセルブロックの内の片側の２
個のメモリセルブロック及び、ワード線に垂直な方向に
隣接している２個のメモリセルブロックと、主ビット線
を共有していることを特徴とする請求項６記載の不揮発
性半導体記憶装置。 - 【請求項８】 前記主ビット線は、ジグザグに形成され
ていることを特徴とする請求項１乃至７の何れかに記載
の不揮発性半導体記憶装置。 - 【請求項９】 前記主ソース線は、ジグザグに形成され
ていることを特徴とする請求項９記載の不揮発性半導体
記憶装置。 - 【請求項１０】 前記選択トランジスタを挟むように前
記選択トランジスタを制御するための２本の選択信号線
が前記ワード線に平行して設けられ、２個の隣接する前
記選択トランジスタはドレインを共有し、且つ、前記選
択トランジスタのドレインには主ビット線に接続するビ
ット線コンタクトが形成されており、前記選択トランジ
スタと前記選択トランジスタとの間には主ソース線と副
ソース線とを接続するソース線コンタクトが設けられて
いることを特徴とする請求項１乃至９の何れかに記載の
不揮発性半導体記憶装置。 - 【請求項１１】 前記選択トランジスタを挟むように前
記選択トランジスタに接続する夫々の副ビット線には、
夫々同数のメモリセルが接続されていることを特徴とす
る請求項１乃至１０の何れかに記載の不揮発性半導体記
憶装置。 - 【請求項１２】 前記副ソース線は前記ワード線に直交
する方向に隣り合う前記メモリブロックに共有され、前
記副ソース線は前記主ソース線に、又、前記副ソース線
を共有する他の前記メモリブロックの副ソース線に接続
していることを特徴とする請求項１乃至１０の何れかに
記載の不揮発性半導体記憶装置。 - 【請求項１３】 ビット線及びソース線が主配線と副配
線に階層化されており、主ビット線がワード線と垂直な
方向に形成された複数の副ビット線に接続され、主ソー
ス線が前記ワード線と垂直な方向に形成された複数の副
ソース線に接続された不揮発性半導体記憶装置の製造方
法において、 主ビット線と副ビット線とが、選択トランジスタを介し
て副ビット線の中心部分で接続されており、主ソース線
と副ソース線とが副ソース線の中心部分で接続されてい
ることを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項１４】 前記主ビット線及び主ソース線は、交
互にジグザグに形成されていることを特徴とする請求項
１３記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１５】 前記選択トランジスタを介して接続す
る副ビット線に接続された複数のメモリが一つのメモリ
ブロックを構成し、且つ、前記ワード線方向に互いに隣
り合うメモリブロックは、前記メモリブロックの前記ワ
ード線に直交する方向の長さの１／２だけずらして配置
されることを特徴とする請求項１３又は１４記載の不揮
発性半導体記憶装置の製造方法。
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