JP5088465B2 - 不揮発性半導体メモリ - Google Patents

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Description

この発明は、不揮発性半導体メモリ及びその駆動方法に関するものである。
小さな基板占有面積で電荷蓄積層とゲートの間の容量を十分大きく確保することができ、優れた書き込み、消去効率を持つ、半導体基板の表面に形成された島状半導体層の側壁に島状半導体層を取り囲むように形成された電荷蓄積層及びゲートを有するメモリトランジスタからなるフラッシュメモリが提案されている（例えば、特許文献１および非特許文献１参照）。
上記フラッシュメモリでは、ホット・エレクトロンを利用して電荷蓄積層への電荷の注入が行われる。この電荷蓄積層の電荷蓄積状態の相違によるしきい値電圧の相違をデータ“0”、“1”として記憶する。例えば、電荷蓄積層に浮遊ゲートを用いたＮチャネルのメモリトランジスタの場合、浮遊ゲートに電荷を注入するには、ゲートとドレイン拡散層に高電圧を与え、ソース拡散層と、半導体基板とを接地する。このとき、ソース・ドレイン間の電圧によって、半導体基板の電子のエネルギーを高め、トンネル酸化膜のエネルギー障壁を乗り越えさせて電気蓄積層に注入する。この電荷注入によりメモリトランジスタのしきい値電圧は正方向に移動する。ソース・ドレイン間を流れる電流のうち、電荷蓄積層に注入される比率は小さい。そのため、書き込みに必要な電流がセル当たり100μAオーダーとなる。また、NOR型フラッシュメモリでは、読み出し時に流れる電流は、30μA程度である。
上記島状半導体層の側壁を利用したメモリトランジスタからなるフラッシュメモリセルアレイは、ソース線もしくはソース面に拡散層を用いている。拡散層は、金属と比べて高抵抗である。抵抗に電流が流れると、電位差が生じる。そのため、書き込み時にメモリトランジスタのソース拡散層の電圧は、0Vより高い電圧となり、ソース・ドレイン間の電圧は低下し、ソース・ドレイン間に流れる電流は減少し、書き込み速度が低下する。また、読み出し時においても、メモリトランジスタのソース拡散層の電圧は、0Vより高い電圧となり、ソース・ドレイン間の電圧は低下し、ソース・ドレイン間に流れる電流は減少し、読み出し速度は低下する。
特開平8-148587号公報 Howard Pein他 IEEE Electron Device Letters, Vol.14, No.8, pp.415-pp.417, 1993年
そこで、書き込み速度と読み出し速度の低下を回避する島状半導体層の側壁を利用したメモリトランジスタからなる不揮発性半導体メモリを提供することを目的とする。
上記の課題を解決するために本発明では以下の構成を有する。本発明の一つの特徴によれば、ソース領域、チャネル領域及びドレイン領域が基板側からこの順に形成され、さらに、前記チャネル領域の外側にゲート絶縁膜を介して形成された電荷蓄積層と、当該電荷蓄積層の外側に絶縁層を介して当該電荷蓄積層を覆うように形成されたゲートとを有するメモリトランジスタが、前記基板上にｎ行ｍ列の行列状に配置された不揮発性半導体メモリであって、
前記行列の列方向に整列したメモリトランジスタのソース領域を相互に接続するよう列方向に配線された複数の第１次ソース線と、
前記列方向に整列したメモリトランジスタのドレイン領域を相互に接続するよう、前記第１次ソース線とは異なる層において列方向に配線された複数の平行なビット線と、
前記列方向に実質的に直交する行方向に整列したメモリトランジスタのゲートを相互に接続するよう行方向に配線された線をゲート線とし、
前記行列のｐ行（ｐ＜ｎ）置きに１行ずつ配線される第２次ソース線であって、前記第１次ソース線を相互に接続するメタルで形成された第２次ソース線と、
を含んでいる不揮発性半導体メモリが提供される。
また、本発明のさらなる別の特徴によると、ソース領域、チャネル領域及びドレイン領域が基板側からこの順に形成され、さらに、前記チャネル領域の外側にゲート絶縁膜を介して形成された電荷蓄積層と、当該電荷蓄積層の外側に絶縁層を介して当該電荷蓄積層を覆うように形成されたゲートとを有するメモリトランジスタが、前記基板上にｎ行ｍ列の行列状に配置された不揮発性半導体メモリであって、
前記行列の行および列の方向にそれぞれ整列したメモリトランジスタのソース領域を相互に接続するように配線された第１の共通拡散ソース線と、
前記列方向に整列したメモリトランジスタのドレイン領域を相互に接続するよう、前記第１の共通拡散ソース線とは異なる層において列方向に配線された複数の平行なビット線と、
前記列方向に実質的に直交する行方向に整列したメモリトランジスタのゲートを相互に接続するよう行方向に配線された線をゲート線とし、
前記ソース面に接続されるメタルで形成された第２次ソース線であって、前記行列のｐ行（ｐ＜ｎ）置きに１行ずつ配線される第２次ソース線と、
を含んでいる不揮発性半導体メモリが提供される。
また、本発明に係る不揮発性半導体メモリの駆動方法の特徴によれば、不揮発性半導体メモリへの書き込み方法であって、
選択したビット線に0Vまたは正の第一電圧を印加し、非選択のビット線に0Vを印加し、選択したゲート線に正の第二電圧を印加し、非選択のゲート線に0Vを印加し、第１次ソース線または第１の共通拡散ソース線と第２次ソース線に0Vを印加することで、選択したメモリトランジスタにホット・エレクトロンを利用して電荷蓄積層へ電荷の注入を行う、不揮発性半導体メモリへの書き込み方法が提供される。
また、本発明に係る不揮発性半導体メモリの駆動方法の別の特徴によれば、不揮発性半導体メモリからの読み出し方法であって、
選択したゲート線に正の第一電圧を印加し、非選択のゲート線に、0Vを印加し、第１次ソース線または第１の共通拡散ソース線と第２次ソース線に0Vを印加し、選択したビット線に正の第二電圧を印加することで、選択したメモリトランジスタを読み出す、不揮発性半導体メモリからの読み出し方法が提供される。
また、本発明に係る不揮発性半導体メモリの駆動方法のさらなる別の特徴によれば、不揮発性半導体メモリの消去方法であって、
ビット線と第１次ソース線または第１の共通拡散ソース線と第２次ソース線に正の第一電圧を印加し、ゲート線に0Vを印加することで、FN（Fowler-Nordheim）トンネル電流を利用して全メモリトランジスタの電荷蓄積層から電荷を放出する、不揮発性半導体メモリの消去方法が提供される。
また、本発明に係る不揮発性半導体メモリの駆動方法のさらなる別の特徴によれば、不揮発性半導体メモリの消去方法であって、
ビット線と第１次ソース線または第１の共通拡散ソース線と第２次ソース線に正の第一電圧を印加し、選択したゲート線に0Vを印加し、非選択のゲート線に正の第二電圧を印加することで、FNトンネル電流を利用して選択したゲート線に接続されたメモリトランジスタの電荷蓄積層から電荷を放出する、不揮発性半導体メモリの消去方法が提供される。
この発明によれば、所定数のゲート線毎に、メタルを用いて形成された第２次ソース線を持つため、ソース線を低抵抗化することができ、書き込み時にメモリトランジスタのソース拡散層に0Vを与えることができ、ソース・ドレイン間に十分な電圧を与えることができ、ソース・ドレイン間に十分な電流を流すことができ、書き込み速度の低下を回避することができる。また、読み出し時においても、メモリトランジスタのソース拡散層に0Vを与えることができ、ソース・ドレイン間に十分な電圧を与えることができ、ソース・ドレイン間に十分な電流を流すことができ、読み出し速度の低下を回避することができる。
この発明に係る不揮発性半導体メモリは、半導体基板上に形成された多数の島状半導体層を含む。島状半導体層は、その上部に形成されたドレイン拡散層と、その下部に形成されたソース拡散層と、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成された電荷蓄積層と、電荷蓄積層上に形成されたゲートを有する不揮発性半導体メモリトランジスタからなる。そして、不揮発性半導体メモリは、この不揮発性半導体メモリトランジスタを行列状に配列するとともに、ドレイン拡散層に接続されたビット線を列方向に配線し、ゲート線を行方向に配線し、ソース拡散層に接続された第１次ソース線を列方向に配線した構造とし、所定数（例えば６４本）のゲート線毎に１本ずつ、メタルで形成された第２次ソース線を行方向に配線し、このとき、この第２次ソース線を第１次ソース線に接続する構造とすることもできる。
また、この不揮発性半導体メモリにおいて、この不揮発性半導体メモリトランジスタを拡散層で形成された第１の共通拡散ソース線上に行列状に配列するとともに、ドレイン拡散層に接続されたビット線を列方向に配線し、ゲート線を行方向に配線した構造とすることもできる。さらに、この不揮発性半導体メモリにおいて、所定数（例えば６４本）のゲート線毎に１本ずつ、メタルで形成された第２次ソース線を行方向に配線し、このとき、この第２次ソース線を第１の共通拡散ソース線に接続する構造とすることもできる。
この発明の駆動方法は、選択したビット線に0Vまたは正の第一電圧を印加し、非選択のビット線に0Vを印加し、選択したゲート線に正の第二電圧を印加し、非選択のゲート線に0Vを印加し、第１次ソース線または第１の共通拡散ソース線と第２次ソース線に0Vを印加することで、選択したメモリトランジスタにホット・エレクトロンを利用して電荷蓄積層へ電荷の注入を行うことができる。
この発明の駆動方法は、選択したゲート線に正の第一電圧を印加し、非選択のゲート線に、0Vを印加し、第１次ソース線または第１の共通拡散ソース線と第２次ソース線に0Vを印加し、選択したビット線に正の第二電圧を印加することで、選択したメモリトランジスタを読み出すことができる。
この発明の駆動方法は、ビット線と第１次ソース線または第１の共通拡散ソース線と第２次ソース線に正の第一電圧を印加し、ゲート線に0Vを印加することで、FNトンネル電流を利用して全メモリトランジスタの電荷蓄積層から電荷を放出することができる。
この発明の駆動方法は、ビット線と第１次ソース線または第１の共通拡散ソース線と第２次ソース線に正の第一電圧を印加し、選択したゲート線に0Vを印加し、非選択のゲート線に正の第二電圧を印加することで、FNトンネル電流を利用して選択したゲート線に接続されたメモリトランジスタの電荷蓄積層から電荷を放出することができる。
以下、図面に示す実施形態に基づいてこの発明を記述する。なお、この発明は、これによって限定されるものではない。
この発明に係る不揮発性半導体メモリのレイアウトと断面構造を、それぞれ図1、図2、図3、図4に示す。この実施例では、シリコン酸化膜1上に、第１次ソース線2とソース拡散層3が形成され、その上に島状半導体層4が形成され、該当島状半導体層4の上部にドレイン拡散層5が形成され、ドレイン拡散層5とソース拡散層3に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成された電荷蓄積層6が形成され、電荷蓄積層6上にゲートが形成され、メモリトランジスタを形成する。メモリトランジスタのゲートを相互に接続するよう行方向に配線された線をゲート線７とする。ドレイン拡散層上に、ビット線8が形成される。また、所定数のゲート線毎（ここでは64本毎）に、第１次ソース線上に、行に配属するメタルからなる第２次ソース線9が形成される。
また、この発明に係る不揮発性半導体メモリのレイアウトと断面構造を、それぞれ図5、図6、図7、図8に示す。この実施例では、シリコン酸化膜1上に、第１の共通拡散ソース線10とソース拡散層3が形成され、その上に島状半導体層4が形成され、該当島状半導体層4の上部にドレイン拡散層5が形成され、ドレイン拡散層5とソース拡散層3に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成された電荷蓄積層6が形成され、電荷蓄積層6上にゲートが形成され、メモリトランジスタを形成する。メモリトランジスタのゲートを相互に接続するよう行方向に配線された線をゲート線７とする。ドレイン拡散層上に、ビット線8が形成される。また、所定数のゲート線毎（ここでは64本毎）に、第１の共通拡散ソース線上に、行に配属するメタルからなる第２次ソース線9が形成される。
以下に、この発明に係る不揮発性半導体メモリが備えるメモリトランジスタアレイの構造を形成するための製造工程の一例を図9〜図65を参照して説明する。図9は、シリコン酸化膜1上に、P型シリコン100が形成されているSOI基板のＸ1-Ｘ’1断面図である。また、図10は、Ｙ1-Ｙ’1断面図、図11は、Ｙ2-Ｙ’2断面図である。Ｘ1-Ｘ’1断面は図2に対応し、Ｙ1-Ｙ’1断面は図3に対応し、Ｙ2-Ｙ’2断面は図3に対応する断面である。
レジストをマスクとして、反応性イオンエッチングによりP型シリコン100をエッチングして、第１次ソース線2を形成する（図12（Ｘ1-Ｘ’1）、図13（Ｙ1-Ｙ’1）、図14（Ｙ2-Ｙ’2））。
酸化膜を堆積し、ＣＭＰにより平坦化を行い、反応性イオンエッチングを用いてエッチバックを行う（図15（Ｘ1-Ｘ’1）、図16（Ｙ1-Ｙ’1）、図17（Ｙ2-Ｙ’2））。
レジストをマスクとして用いて、反応性イオンエッチングによりP型シリコン100をエッチングして、島状半導体層101を形成する（図18（Ｘ1-Ｘ’1）、図19（Ｙ1-Ｙ’1）、図20（Ｙ2-Ｙ’2））。島状半導体層101の下部は、第１次ソース線となる。
続いて、酸化を行い、トンネル絶縁膜102を形成する（図21（Ｘ1-Ｘ’1）、図22（Ｙ1-Ｙ’1）、図23（Ｙ2-Ｙ’2））。
続いて、多結晶シリコン膜103を堆積する（図24（Ｘ1-Ｘ’1）、図25（Ｙ1-Ｙ’1）、図26（Ｙ2-Ｙ’2））。
続いて、多結晶シリコン膜を、反応性イオンエッチングによりエッチングし、島状半導体側壁に、サイドウォールスペーサ状に残存させ、電荷蓄積層6を形成する（図27（Ｘ1-Ｘ’1）、図28（Ｙ1-Ｙ’1）、図29（Ｙ2-Ｙ’2））。
続いて、酸化を行い、インターポリ絶縁膜104を形成する（図30（Ｘ1-Ｘ’1）、図31（Ｙ1-Ｙ’1）、図32（Ｙ2-Ｙ’2））。CVDにより絶縁膜を堆積させてもよい。
続いて、多結晶シリコン膜105を堆積する（図33（Ｘ1-Ｘ’1）、図34（Ｙ1-Ｙ’1）、図35（Ｙ2-Ｙ’2））。
続いて、多結晶シリコン膜をＣＭＰにより平坦化した後、エッチバックする（図36（Ｘ1-Ｘ’1）、図37（Ｙ1-Ｙ’1）、図38（Ｙ2-Ｙ’2））。
続いて、公知のフォトリソグラフィ技術によりパターニングされたレジスト106を形成する（図39（Ｘ1-Ｘ’1）、図40（Ｙ1-Ｙ’1）、図41（Ｙ2-Ｙ’2））。
続いて、レジストをマスクとして用いて、多結晶シリコン膜105を反応性イオンエッチングによりエッチングし、電荷蓄積層側壁にサイドウォールスペーサ状に残存させ、ゲート線7を形成する（図42（Ｘ1-Ｘ’1）、図43（Ｙ1-Ｙ’1）、図44（Ｙ2-Ｙ’2））。
続いて、イオン注入法などにより第１次ソース線2及びソース拡散層3及びドレイン拡散層5を形成する（図45（Ｘ1-Ｘ’1）、図46（Ｙ1-Ｙ’1）、図47（Ｙ2-Ｙ’2））。
続いて、シリコン酸化膜といった層間絶縁膜107を堆積し、CMPなどを用いて平坦化を行った後、レジストをマスクとして用いて、層間絶縁膜を反応性イオンエッチングによりエッチングする（図48（Ｘ1-Ｘ’1）、図49（Ｙ1-Ｙ’1）、図50（Ｙ2-Ｙ’2））。
続いて、メタル108をスパッタなどにより堆積する（図51（Ｘ1-Ｘ’1）、図52（Ｙ1-Ｙ’1）、図53（Ｙ2-Ｙ’2））。
続いて、メタルを反応性イオンエッチングによりエッチングを行い、第２次ソース線9を形成する（図54（Ｘ1-Ｘ’1）、図55（Ｙ1-Ｙ’1）、図56（Ｙ2-Ｙ’2））。
続いて、層間絶縁膜109を堆積する（図57（Ｘ1-Ｘ’1）、図58（Ｙ1-Ｙ’1）、図59（Ｙ2-Ｙ’2））。
続いて、CMPなどを用いてドレイン拡散層を露出させる（図60（Ｘ1-Ｘ’1）、図61（Ｙ1-Ｙ’1）、図62（Ｙ2-Ｙ’2））。
続いて、メタルをスパッタなどにより堆積し、レジストをマスクとして用いてメタルをエッチングし、ビット線8を形成する（図63（Ｘ1-Ｘ’1）、図64（Ｙ1-Ｙ’1）、図65（Ｙ2-Ｙ’2））。
以下に、この発明の不揮発性半導体メモリトランジスタアレイの駆動方法を図66〜図69を参照して説明する。
選択したメモリトランジスタM1の電荷蓄積層へ、ホット・エレクトロンにより電荷を注入する（書き込む）動作は、図66に示すように行う。選択したビット線200に0Vもしくはホット・エレクトロンが発生する程度の電圧（5V）を印加し、非選択のビット線201に、0Vを印加し、選択したゲート線202に、高電圧（9V）を印加し、非選択のゲート線203に、0Vを印加し、第１次ソース線204と第２次ソース線205に0Vを印加する。以上の動作で、ホット・エレクトロンを用いて電荷を電荷蓄積層に注入することができる。
選択したメモリトランジスタM1のデータの読み出し動作は、図67に示すように行う。選択したゲート線202に電圧（3V）を印加し、非選択のゲート線203に0Vを印加し、第１次ソース線204と第２次ソース線205に0Vを印加し、選択したビット線200に電圧（0.5V）を印加することで、選択したメモリトランジスタを読み出すことができる。
メモリトランジスタアレイの全メモリトランジスタの電荷蓄積層から、FNトンネル電流により電荷を放出する（消去）動作は、図68に示すように行う。全ビット線と全第１次ソース線と第２次ソース線に消去電圧(18V)を印加し、全ゲート線に0Vを印加することで、FNトンネル電流を利用して全メモリトランジスタの電荷蓄積層から電荷を放出することができる。
メモリトランジスタアレイの選択したゲート線に接続されたメモリトランジスタの電荷蓄積層から、FNトンネル電流により電荷を放出する（消去）動作は、図69に示すように行う。全ビット線と第１次ソース線と第２次ソース線に消去電圧(18V)を印加し、選択したゲート線202に0Vを印加し、非選択のゲート線203に消去を阻止できる程度の電圧（9V）を印加することで、FNトンネル電流を利用して選択したゲート線に接続されたメモリトランジスタの電荷蓄積層から電荷を放出することができる。
また、実施例では、島状半導体層のドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して、島状半導体を取り囲む単一の電荷蓄積層の構造のメモリトランジスタを用いたが、電荷蓄積層は必ずしも単一の電荷蓄積層である必要はなく、図70に示すように、島状半導体の側壁のチャネル領域上の一部を一または複数個の電荷蓄積層300が取り囲んでいてもよい。また、ゲートと島状半導体層の間に、一または複数個の粒子状の電荷蓄積層301あるいは電荷蓄積可能な領域を持つホット・エレクトロンを利用して書き込み可能な構造の不揮発性半導体メモリトランジスタ（図71）を用いてもよい（図72）。
上述したように、この発明によれば、所定数のゲート線毎に、メタルを用いて形成された第２次ソース線を持つため、ソース線を低抵抗化することができ、書き込み時にメモリトランジスタのソース拡散層に0Vを与えることができ、ソース・ドレイン間に十分な電圧を与えることができ、ソース・ドレイン間に十分な電流を流すことができ、書き込み速度の低下を回避することができる。また、読み出し時においても、メモリトランジスタのソース拡散層に0Vを与えることができ、ソース・ドレイン間に十分な電圧を与えることができ、ソース・ドレイン間に十分な電流を流すことができ、読み出し速度の低下を回避することができる。
この発明に係る不揮発性半導体メモリのレイアウトである。 この発明に係る不揮発性半導体メモリの図1におけるX1-X’1断面図に対応する断面図である。 この発明に係る不揮発性半導体メモリの図1におけるY1-Y’1断面図に対応する断面図である。 この発明に係る不揮発性半導体メモリの図1におけるY2-Y’2断面図に対応する断面図である。 この発明に係る不揮発性半導体メモリのレイアウトである。 この発明に係る不揮発性半導体メモリの図1におけるX1-X’1断面図に対応する断面図である。 この発明に係る不揮発性半導体メモリの図1におけるY1-Y’1断面図に対応する断面図である。 この発明に係る不揮発性半導体メモリの図1におけるY2-Y’2断面図に対応する断面図である。 この発明に係るメモリトランジスタアレイの製造例を示すX1-X’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY1-Y’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY2-Y’2断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すX1-X’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY1-Y’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY2-Y’2断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すX1-X’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY1-Y’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY2-Y’2断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すX1-X’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY1-Y’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY2-Y’2断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すX1-X’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY1-Y’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY2-Y’2断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すX1-X’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY1-Y’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY2-Y’2断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すX1-X’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY1-Y’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY2-Y’2断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すX1-X’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY1-Y’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY2-Y’2断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すX1-X’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY1-Y’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY2-Y’2断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すX1-X’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY1-Y’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY2-Y’2断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すX1-X’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY1-Y’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY2-Y’2断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すX1-X’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY1-Y’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY2-Y’2断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すX1-X’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY1-Y’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY2-Y’2断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すX1-X’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY1-Y’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY2-Y’2断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すX1-X’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY1-Y’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY2-Y’2断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すX1-X’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY1-Y’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY2-Y’2断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すX1-X’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY1-Y’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY2-Y’2断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すX1-X’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY1-Y’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY2-Y’2断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すX1-X’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY1-Y’1断面工程図である。 この発明に係るメモリトランジスタアレイの製造例を示すY2-Y’2断面工程図である。 データ書き込み時の電位関係を示す図である。 データ読み出し時の電位関係を示す図である。 全メモリトランジスタ消去時の電位関係を示す図である。 選択されたゲート線に接続されたメモリトランジスタ消去時の電位関係を示す図である。 この発明に係る他の実施例を示す鳥瞰図である。 この発明に係る他の実施例を示す鳥瞰図である。 この発明に係る他の実施例を示す断面図である。
１ シリコン酸化膜
２ 第１次ソース線（１ｓｔＳＬ）
３ ソース拡散層
４ 島状半導体層
５ ドレイン拡散層
６ 電荷蓄積層
７ ゲート線（ＷＬ）
８ ビット線
９ 第２次ソース線（２ｎｄＳＬ）
１０ 第１の共通拡散ソース線
１００ Ｐ型シリコン
１０１ 島状半導体層
１０２ トンネル絶縁膜
１０３ 多結晶シリコン膜
１０４ インターポリ絶縁膜
１０５ 多結晶シリコン膜
１０６ レジスト
１０７ 層間絶縁膜
１０８ メタル
１０９ 層間絶縁膜
２００ 選択したビット線
２０１ 非選択のビット線
２０２ 選択したゲート線
２０３ 非選択のゲート線
２０４ 第１次ソース線
２０５ 第２次ソース線
３００ 電荷蓄積層
３０１ 粒子状電荷蓄積層

Claims (4)

  1. ソース領域、チャネル領域及びドレイン領域が基板側からこの順に形成され、前記チャネル領域の外側に電荷蓄積層を有する不揮発性メモリトランジスタが前記基板上に行列状に配置され、行方向に配置されたメモリトランジスタのゲートに接続する各行ごとにメモリトランジスタ選択線が配置され、列方向に配置されたメモリトランジスタのソースに接続する各列ごとに第１次ソース線が配置され、複数の第１次ソース線に接続する行方向に配置される第２次ソース線がメタルであることを特徴とする不揮発性メモリ。
  2. 少なくとも、請求項１の不揮発性メモリが列方向に複数配列した不揮発性メモリ。
  3. 少なくとも、請求項１の不揮発性メモリが行方向に複数配列した不揮発性メモリ。
  4. 少なくとも、請求項１の不揮発性メモリが列方向及び行方向に複数配列した不揮発性メモリ。
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