JPH09116114A - 半導体メモリ素子のキャパシタ製造方法 - Google Patents
半導体メモリ素子のキャパシタ製造方法Info
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- JPH09116114A JPH09116114A JP8157286A JP15728696A JPH09116114A JP H09116114 A JPH09116114 A JP H09116114A JP 8157286 A JP8157286 A JP 8157286A JP 15728696 A JP15728696 A JP 15728696A JP H09116114 A JPH09116114 A JP H09116114A
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- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 スタック形において、別途の平坦化工程を必
要とせずに段差を軽減でき、キャパシタ容量を大きくと
ることもでき、工程も簡単な半導体メモリ素子のキャパ
シタ製造方法を提供すること。 【解決手段】 層間絶縁膜３５にキャパシタノードホー
ル（凹部）３６を形成し、このキャパシタノードホール
３６に埋め込んで第１キャパシタ電極４１を形成する。
第１キャパシタ電極４１の上端有底筒状部の底部下面も
キャパシタノードホール３６内に露出させる製造方法と
し、前記底部下面も容量形成に利用する。窒化膜３７を
湿式食刻で除去することにより、この時の湿式食刻溶液
で第１キャパシタ電極４１の上端部を多孔質化させ、表
面積を増大させる。
要とせずに段差を軽減でき、キャパシタ容量を大きくと
ることもでき、工程も簡単な半導体メモリ素子のキャパ
シタ製造方法を提供すること。 【解決手段】 層間絶縁膜３５にキャパシタノードホー
ル（凹部）３６を形成し、このキャパシタノードホール
３６に埋め込んで第１キャパシタ電極４１を形成する。
第１キャパシタ電極４１の上端有底筒状部の底部下面も
キャパシタノードホール３６内に露出させる製造方法と
し、前記底部下面も容量形成に利用する。窒化膜３７を
湿式食刻で除去することにより、この時の湿式食刻溶液
で第１キャパシタ電極４１の上端部を多孔質化させ、表
面積を増大させる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子の
キャパシタ製造方法に係り、特にスタック形キャパシタ
の製造方法に関する。
キャパシタ製造方法に係り、特にスタック形キャパシタ
の製造方法に関する。
【０００２】
【従来の技術】半導体メモリ素子においては、メモリ容
量が増加するほど各単位素子当たり許容されるキャパシ
タの面積が縮まって容量値が減少するので、これを解決
するために立体形の３次元的な構造を有するスタック形
などのキャパシタが提案されている。ここで、スタック
形キャパシタは、ワードラインやビットラインなどを形
成した半導体基板上に第１キャパシタ電極を形成した
後、この第１キャパシタ電極の表面に誘電体膜を形成
し、さらにこの誘電体膜を挟んで第１キャパシタ電極を
覆うように第２キャパシタ電極を形成して製造される。
しかし、従来の製造方法では、キャパシタが立体構造で
製造されるにつれ、メモリ素子形成部と周辺回路部との
間に大きな段差が生じ、その後行われる金属配線の形成
に多くの困難さが生じている。
量が増加するほど各単位素子当たり許容されるキャパシ
タの面積が縮まって容量値が減少するので、これを解決
するために立体形の３次元的な構造を有するスタック形
などのキャパシタが提案されている。ここで、スタック
形キャパシタは、ワードラインやビットラインなどを形
成した半導体基板上に第１キャパシタ電極を形成した
後、この第１キャパシタ電極の表面に誘電体膜を形成
し、さらにこの誘電体膜を挟んで第１キャパシタ電極を
覆うように第２キャパシタ電極を形成して製造される。
しかし、従来の製造方法では、キャパシタが立体構造で
製造されるにつれ、メモリ素子形成部と周辺回路部との
間に大きな段差が生じ、その後行われる金属配線の形成
に多くの困難さが生じている。
【０００３】以上の点を図を参照して説明する。図５お
よび図６は従来の半導体メモリ素子のキャパシタ製造方
法、特にスタック形キャパシタの製造方法を示す断面図
である。スタック形キャパシタを製造するためには、ま
ず、図５（ａ）のように、半導体基板１０に素子分離領
域１１、ワードライン１２、ソース／ドレイン領域１
３、ビットライン１４などを形成した後、層間絶縁膜１
５を形成し、この層間絶縁膜１５上に窒化膜１６を形成
した後、窒化膜１６をパタニングしてキャパシタコンタ
クト部位（Ａ部位）を限定し、窒化膜１６をマスクとし
て層間絶縁膜１５を食刻してコンタクトホール１７を形
成する。
よび図６は従来の半導体メモリ素子のキャパシタ製造方
法、特にスタック形キャパシタの製造方法を示す断面図
である。スタック形キャパシタを製造するためには、ま
ず、図５（ａ）のように、半導体基板１０に素子分離領
域１１、ワードライン１２、ソース／ドレイン領域１
３、ビットライン１４などを形成した後、層間絶縁膜１
５を形成し、この層間絶縁膜１５上に窒化膜１６を形成
した後、窒化膜１６をパタニングしてキャパシタコンタ
クト部位（Ａ部位）を限定し、窒化膜１６をマスクとし
て層間絶縁膜１５を食刻してコンタクトホール１７を形
成する。
【０００４】次いで、図５（ｂ）のように、コンタクト
ホール１７の両側壁に側壁絶縁物質膜１８を形成した上
で、コンタクトホール１７を埋め込みながら窒化膜１６
上に多結晶シリコン層１９を形成し、さらに多結晶シリ
コン層１９上に酸化膜を形成しパターニングすることに
より柱酸化膜２０を形成する。なお、コンタクトホール
１７の両側壁に形成された側壁絶縁物質膜１８は、多結
晶シリコン層１９で形成されるキャパシタの電極とビッ
トライン１４およびワードライン１２間の絶縁特性を向
上させるためのものである。
ホール１７の両側壁に側壁絶縁物質膜１８を形成した上
で、コンタクトホール１７を埋め込みながら窒化膜１６
上に多結晶シリコン層１９を形成し、さらに多結晶シリ
コン層１９上に酸化膜を形成しパターニングすることに
より柱酸化膜２０を形成する。なお、コンタクトホール
１７の両側壁に形成された側壁絶縁物質膜１８は、多結
晶シリコン層１９で形成されるキャパシタの電極とビッ
トライン１４およびワードライン１２間の絶縁特性を向
上させるためのものである。
【０００５】次いで、図６（ａ）のように、柱酸化膜２
０の両側壁に側壁導電物質膜２１を形成した後、露出し
ている多結晶シリコン層１９を取り除く。その後、図６
（ｂ）のように、柱酸化膜２０を湿式食刻で取り除いて
多結晶シリコン層１９と側壁導電物質膜２１よりなる第
１キャパシタ電極２２を完成させ、この第１キャパシタ
電極２２の表面に誘電体膜２３を蒸着し、誘電体膜２３
の表面には第２キャパシタ電極２４を形成する。
０の両側壁に側壁導電物質膜２１を形成した後、露出し
ている多結晶シリコン層１９を取り除く。その後、図６
（ｂ）のように、柱酸化膜２０を湿式食刻で取り除いて
多結晶シリコン層１９と側壁導電物質膜２１よりなる第
１キャパシタ電極２２を完成させ、この第１キャパシタ
電極２２の表面に誘電体膜２３を蒸着し、誘電体膜２３
の表面には第２キャパシタ電極２４を形成する。
【０００６】
【発明が解決しようとする課題】かかる従来のスタック
形キャパシタの製造方法では、第１キャパシタ電極２２
が層間絶縁膜１５上に大きく突出して形成される結果、
メモリ素子形成部と周辺回路部との間に大きな段差が生
じる。その結果、後に行われる金属配線の形成に段切れ
などの多くの問題が発生する。そこで、特開平３−１６
５５５７号公報に見られるように、ストレージノード
（第１キャパシタ電極）相互間を絶縁膜で埋めて表面を
平坦にすることが行われているが、別途の平坦化工程が
必要となるため工程が複雑になる問題点がある。また、
特開平８−８３４８号公報に見られるように、蓄積電極
を接続孔に埋め込んで表面を平坦化することも考えられ
ているが、図５および図６のような通常の電極構造では
接続孔に埋め込むことは困難であるし、もし埋め込んだ
としても得られる容量値が制限され、実用にならない。
形キャパシタの製造方法では、第１キャパシタ電極２２
が層間絶縁膜１５上に大きく突出して形成される結果、
メモリ素子形成部と周辺回路部との間に大きな段差が生
じる。その結果、後に行われる金属配線の形成に段切れ
などの多くの問題が発生する。そこで、特開平３−１６
５５５７号公報に見られるように、ストレージノード
（第１キャパシタ電極）相互間を絶縁膜で埋めて表面を
平坦にすることが行われているが、別途の平坦化工程が
必要となるため工程が複雑になる問題点がある。また、
特開平８−８３４８号公報に見られるように、蓄積電極
を接続孔に埋め込んで表面を平坦化することも考えられ
ているが、図５および図６のような通常の電極構造では
接続孔に埋め込むことは困難であるし、もし埋め込んだ
としても得られる容量値が制限され、実用にならない。
【０００７】
【課題を解決するための手段】本発明は上述の課題を解
決するために、次のような半導体メモリ素子のキャパシ
タ製造方法とする。すなわち、まず、半導体基板上に層
間絶縁膜を形成し、この層間絶縁膜の表面の一部に凹部
を形成し、この凹部の内壁と層間絶縁膜の表面に第１臨
時膜を形成する。次に、前記凹部の底面に前記第１臨時
膜および層間絶縁膜を貫通して半導体基板に達するコン
タクトホールを開ける。その後、前記コンタクトホール
を埋め、かつ前記凹部と層間絶縁膜の表面においては前
記第１臨時膜に積層されるように導電物質層を形成す
る。その後、凹部内を埋め込んで全表面に第２臨時膜を
形成した後、この第２臨時膜をエッチバックすることに
より、凹部内にのみ第２臨時膜を残す。その後、凹部内
の第２臨時膜をマスクとして層間絶縁膜表面上の導電物
質層を除去し、凹部内とコンタクトホール内の残存導電
物質層で第１キャパシタ電極を形成する。その後、第２
臨時膜と第１臨時膜を除去する。その後、凹部内に露出
した第１キャパシタ電極の上端部表面に誘電体膜を形成
し、さらに上端部を覆うように第２キャパシタ電極を形
成する。
決するために、次のような半導体メモリ素子のキャパシ
タ製造方法とする。すなわち、まず、半導体基板上に層
間絶縁膜を形成し、この層間絶縁膜の表面の一部に凹部
を形成し、この凹部の内壁と層間絶縁膜の表面に第１臨
時膜を形成する。次に、前記凹部の底面に前記第１臨時
膜および層間絶縁膜を貫通して半導体基板に達するコン
タクトホールを開ける。その後、前記コンタクトホール
を埋め、かつ前記凹部と層間絶縁膜の表面においては前
記第１臨時膜に積層されるように導電物質層を形成す
る。その後、凹部内を埋め込んで全表面に第２臨時膜を
形成した後、この第２臨時膜をエッチバックすることに
より、凹部内にのみ第２臨時膜を残す。その後、凹部内
の第２臨時膜をマスクとして層間絶縁膜表面上の導電物
質層を除去し、凹部内とコンタクトホール内の残存導電
物質層で第１キャパシタ電極を形成する。その後、第２
臨時膜と第１臨時膜を除去する。その後、凹部内に露出
した第１キャパシタ電極の上端部表面に誘電体膜を形成
し、さらに上端部を覆うように第２キャパシタ電極を形
成する。
【０００８】
【発明の実施の形態】次に添付図面を参照して本発明に
よる半導体メモリ素子のキャパシタ製造方法の実施の形
態を詳細に説明する。図１ないし図４は、実施の形態を
工程順に示す断面図である。この実施の形態では、まず
図１（ａ）に示すように、半導体基板３０に素子分離領
域３１、ワードライン３２、ソース／ドレイン領域３
３、ビットライン３４などを形成した後、半導体基板３
０上にシリコン酸化膜からなる層間絶縁膜３５を形成す
る。次に、キャパシタ形成部位（Ｂ領域）において層間
絶縁膜３５の表面を一部を所定の深さに食刻して凹部
（以下キャパシタノードホールと称する）３６を形成す
る。その後、キャパシタノードホール３６の内壁と層間
絶縁膜３５の表面に第１臨時膜として窒化膜３７を形成
する。
よる半導体メモリ素子のキャパシタ製造方法の実施の形
態を詳細に説明する。図１ないし図４は、実施の形態を
工程順に示す断面図である。この実施の形態では、まず
図１（ａ）に示すように、半導体基板３０に素子分離領
域３１、ワードライン３２、ソース／ドレイン領域３
３、ビットライン３４などを形成した後、半導体基板３
０上にシリコン酸化膜からなる層間絶縁膜３５を形成す
る。次に、キャパシタ形成部位（Ｂ領域）において層間
絶縁膜３５の表面を一部を所定の深さに食刻して凹部
（以下キャパシタノードホールと称する）３６を形成す
る。その後、キャパシタノードホール３６の内壁と層間
絶縁膜３５の表面に第１臨時膜として窒化膜３７を形成
する。
【０００９】次に、図１（ｂ）に示すように、キャパシ
タノードホール３６の底面のキャパシタコンタクト部位
（Ａ領域）に、窒化膜３７と層間絶縁膜３５を貫通して
半導体基板３０に達するコンタクトホール３８を形成す
る。このコンタクトホール３８は、キャパシタノードホ
ール３６内において窒化膜３７の側面に図示しない側壁
スペーサを形成し、この側壁スペーサをマスクとして側
壁スペーサ間のキャパシタノードホール３６底面の窒化
膜３７および層間絶縁膜３５を選択的に食刻することに
より形成される。また、フォトレジストを用いて写真食
刻工程でコンタクトホール３８を形成してもよいことは
勿論である。
タノードホール３６の底面のキャパシタコンタクト部位
（Ａ領域）に、窒化膜３７と層間絶縁膜３５を貫通して
半導体基板３０に達するコンタクトホール３８を形成す
る。このコンタクトホール３８は、キャパシタノードホ
ール３６内において窒化膜３７の側面に図示しない側壁
スペーサを形成し、この側壁スペーサをマスクとして側
壁スペーサ間のキャパシタノードホール３６底面の窒化
膜３７および層間絶縁膜３５を選択的に食刻することに
より形成される。また、フォトレジストを用いて写真食
刻工程でコンタクトホール３８を形成してもよいことは
勿論である。
【００１０】次に、図２（ａ）に示すように、導電物質
層として多結晶シリコン層３９を形成する。このとき、
多結晶シリコン層３９は、多結晶シリコンの蒸着により
コンタクトホール３８を完全に埋め込むように、かつキ
ャパシタノードホール３６と層間絶縁膜３５の表面にお
いては窒化膜３７に積層されるように形成する。その
後、キャパシタノードホール３６の残りの空間を埋め込
んで多結晶シリコン層３９上の全表面に第２臨時膜とし
て酸化膜４０を形成する。
層として多結晶シリコン層３９を形成する。このとき、
多結晶シリコン層３９は、多結晶シリコンの蒸着により
コンタクトホール３８を完全に埋め込むように、かつキ
ャパシタノードホール３６と層間絶縁膜３５の表面にお
いては窒化膜３７に積層されるように形成する。その
後、キャパシタノードホール３６の残りの空間を埋め込
んで多結晶シリコン層３９上の全表面に第２臨時膜とし
て酸化膜４０を形成する。
【００１１】次いで、図２（ｂ）に示すように、多結晶
シリコン層３９の表面が露出するまで酸化膜４０のエッ
チバックを異方性乾式食刻で施す。その結果、酸化膜４
０はキャパシタノードホール３６内にのみ残り、キャパ
シタノードホール３６内に多結晶シリコン層３９で囲繞
された柱酸化膜４０ａが形成される。
シリコン層３９の表面が露出するまで酸化膜４０のエッ
チバックを異方性乾式食刻で施す。その結果、酸化膜４
０はキャパシタノードホール３６内にのみ残り、キャパ
シタノードホール３６内に多結晶シリコン層３９で囲繞
された柱酸化膜４０ａが形成される。
【００１２】次に、柱酸化膜４０ａをマスクとして、層
間絶縁膜３５表面の多結晶シリコン層３９を除去する。
その結果、図３（ａ）に示すように、多結晶シリコン層
３９はキャパシタノードホール３６とコンタクトホール
３８内にのみ残り、この残存多結晶シリコン層３９で第
１キャパシタ電極４１が完成する。
間絶縁膜３５表面の多結晶シリコン層３９を除去する。
その結果、図３（ａ）に示すように、多結晶シリコン層
３９はキャパシタノードホール３６とコンタクトホール
３８内にのみ残り、この残存多結晶シリコン層３９で第
１キャパシタ電極４１が完成する。
【００１３】次に、図３（ｂ）に示すように、柱酸化膜
４０ａを湿式食刻で除去する。さらに、窒化膜３７を図
４で示すように湿式食刻で除去する。その結果、キャパ
シタノードホール３６内には、第１キャパシタ電極４１
の上端有底筒状部が露出して存在することになる。その
後、キャパシタノードホール３６内に露出した第１キャ
パシタ電極４１の上端部表面に誘電体膜４２を形成す
る。さらに、キャパシタノードホール３６を埋め込んで
第１キャパシタ電極４１の上端部を覆うように第２キャ
パシタ電極４３を形成し、全工程を終了する。
４０ａを湿式食刻で除去する。さらに、窒化膜３７を図
４で示すように湿式食刻で除去する。その結果、キャパ
シタノードホール３６内には、第１キャパシタ電極４１
の上端有底筒状部が露出して存在することになる。その
後、キャパシタノードホール３６内に露出した第１キャ
パシタ電極４１の上端部表面に誘電体膜４２を形成す
る。さらに、キャパシタノードホール３６を埋め込んで
第１キャパシタ電極４１の上端部を覆うように第２キャ
パシタ電極４３を形成し、全工程を終了する。
【００１４】このような方法によれば、第１キャパシタ
電極４１がキャパシタノードホール３６に埋め込まれて
形成され、層間絶縁膜３５の上方に突出しないようにな
るので、メモリ素子形成部と周辺回路部間の段差を軽減
でき、その後の金属配線形成工程での問題を解決でき
る。しかも、この方法によれば、別途の平坦化工程なし
に段差を軽減でき、工程が複雑になることはない。
電極４１がキャパシタノードホール３６に埋め込まれて
形成され、層間絶縁膜３５の上方に突出しないようにな
るので、メモリ素子形成部と周辺回路部間の段差を軽減
でき、その後の金属配線形成工程での問題を解決でき
る。しかも、この方法によれば、別途の平坦化工程なし
に段差を軽減でき、工程が複雑になることはない。
【００１５】また、この方法によれば、第１キャパシタ
電極４１の上端有底筒状部の底部下面までがキャパシタ
ノードホール３６内で露出し、この部分を容量形成に利
用でき、さらには窒化膜３７を湿式食刻で除去する際、
多結晶シリコンで形成された第１キャパシタ電極４１の
上端部が湿式食刻溶液で多孔質化され表面積が増大する
ので、キャパシタ容量の増加を図ることができる。さら
に、第１キャパシタ電極４１は、多結晶シリコンの１回
の蒸着工程で形成できるので、製造工程を簡略化でき
る。
電極４１の上端有底筒状部の底部下面までがキャパシタ
ノードホール３６内で露出し、この部分を容量形成に利
用でき、さらには窒化膜３７を湿式食刻で除去する際、
多結晶シリコンで形成された第１キャパシタ電極４１の
上端部が湿式食刻溶液で多孔質化され表面積が増大する
ので、キャパシタ容量の増加を図ることができる。さら
に、第１キャパシタ電極４１は、多結晶シリコンの１回
の蒸着工程で形成できるので、製造工程を簡略化でき
る。
【００１６】なお、上記の実施の形態で、酸化膜４０は
シリコン酸化膜、窒化膜３７はシリコン窒化膜である。
また、上記の実施の形態で窒化膜３７と酸化膜４０を用
いた第１臨時膜と第２臨時膜は、同一物質で形成すれ
ば、第１臨時膜と第２臨時膜を同時に除去できるので便
利である。この際、第１臨時膜と第２臨時膜は、層間絶
縁膜３５および第１キャパシタ電極４１（導電物質層）
と食刻率が異なる物質として、除去時に選択性をもたせ
るべきである。
シリコン酸化膜、窒化膜３７はシリコン窒化膜である。
また、上記の実施の形態で窒化膜３７と酸化膜４０を用
いた第１臨時膜と第２臨時膜は、同一物質で形成すれ
ば、第１臨時膜と第２臨時膜を同時に除去できるので便
利である。この際、第１臨時膜と第２臨時膜は、層間絶
縁膜３５および第１キャパシタ電極４１（導電物質層）
と食刻率が異なる物質として、除去時に選択性をもたせ
るべきである。
【００１７】
【発明の効果】このように本発明の半導体メモリ素子の
キャパシタ製造方法によれば、スタック形において、別
途の平坦化工程を必要とせずにメモリ素子形成部と周辺
回路部間の段差を軽減することができ、キャパシタ容量
を大きくとることもでき、工程も簡単である。
キャパシタ製造方法によれば、スタック形において、別
途の平坦化工程を必要とせずにメモリ素子形成部と周辺
回路部間の段差を軽減することができ、キャパシタ容量
を大きくとることもでき、工程も簡単である。
【図１】本発明による半導体メモリ素子のキャパシタ製
造方法の実施の形態の一部を示す断面図。
造方法の実施の形態の一部を示す断面図。
【図２】本発明の実施の形態であり、図１に続く工程を
示す断面図。
示す断面図。
【図３】本発明の実施の形態であり、図２に続く工程を
示す断面図。
示す断面図。
【図４】本発明の実施の形態であり、図３に続く工程を
示す断面図。
示す断面図。
【図５】従来の半導体メモリ素子のキャパシタ製造方法
の一部を示す断面図。
の一部を示す断面図。
【図６】従来の製造方法であり、図５に続く工程を示す
断面図。
断面図。
３０ 半導体基板 ３５ 層間絶縁膜 ３６ キャパシタノードホール ３７ 窒化膜 ３８ コンタクトホール ３９ 多結晶シリコン層 ４０ 酸化膜 ４０ａ 柱酸化膜 ４１ 第１キャパシタ電極 ４２ 誘電体膜 ４３ 第２キャパシタ電極
Claims (9)
- 【請求項１】 半導体基板上に層間絶縁膜を形成し、こ
の層間絶縁膜の表面の一部に凹部を形成し、この凹部の
内壁と層間絶縁膜の表面に第１臨時膜を形成する工程
と、 次に、前記凹部の底面に前記第１臨時膜および層間絶縁
膜を貫通して半導体基板に達するコンタクトホールを開
ける工程と、 その後、前記コンタクトホールを埋め、かつ前記凹部と
層間絶縁膜の表面においては前記第１臨時膜に積層され
るように導電物質層を形成する工程と、 その後、凹部内を埋め込んで全表面に第２臨時膜を形成
した後、この第２臨時膜をエッチバックすることによ
り、凹部内にのみ第２臨時膜を残す工程と、 その後、凹部内の第２臨時膜をマスクとして層間絶縁膜
表面上の導電物質層を除去し、凹部内とコンタクトホー
ル内の残存導電物質層で第１キャパシタ電極を形成する
工程と、 その後、第２臨時膜と第１臨時膜を除去する工程と、 その後、凹部内に露出した第１キャパシタ電極の上端部
表面に誘電体膜を形成し、さらに上端部を覆うように第
２キャパシタ電極を形成する工程とを具備することを特
徴とする半導体メモリ素子のキャパシタ製造方法。 - 【請求項２】 請求項１記載の半導体メモリ素子のキャ
パシタ製造方法において、コンタクトホールを形成する
工程は、凹部内の第１臨時膜の側面に側壁スペーサを形
成し、この側壁スペーサをマスクとして凹部底面の第１
臨時膜および層間絶縁膜を食刻することを特徴とする半
導体メモリ素子のキャパシタ製造方法。 - 【請求項３】 請求項１記載の半導体メモリ素子のキャ
パシタ製造方法において、コンタクトホールを形成する
工程は、フォトレジストを用いた写真食刻工程で行うこ
とを特徴とする半導体メモリ素子のキャパシタ製造方
法。 - 【請求項４】 請求項１記載の半導体メモリ素子のキャ
パシタ製造方法において、導電物質層は多結晶シリコン
で形成することを特徴とする半導体メモリ素子のキャパ
シタ製造方法。 - 【請求項５】 請求項１記載の半導体メモリ素子のキャ
パシタ製造方法において、層間絶縁膜はシリコン酸化膜
で形成し、第１臨時膜はシリコン窒化膜で形成し、導電
物質層は多結晶シリコンで形成し、第２臨時膜はシリコ
ン酸化膜で形成することを特徴とする半導体メモリ素子
のキャパシタ製造方法。 - 【請求項６】 請求項１または５記載の半導体メモリ素
子のキャパシタ製造方法において、第１臨時膜と第２臨
時膜の除去工程は、第２臨時膜を先に取り除いてから第
１臨時膜を取り除くことを特徴とする半導体メモリ素子
のキャパシタ製造方法。 - 【請求項７】 請求項１記載の半導体メモリ素子のキャ
パシタ製造方法において、第１臨時膜と第２臨時膜は同
一物質で形成することを特徴とする半導体メモリ素子の
キャパシタ製造方法。 - 【請求項８】 請求項１または７記載の半導体メモリ素
子のキャパシタ製造方法において、第１臨時膜と第２臨
時膜は、層間絶縁膜および導電物質層と食刻率が異なる
物質で形成することを特徴とする半導体メモリ素子のキ
ャパシタ製造方法。 - 【請求項９】 請求項１，５，６，７，８のいずれか記
載の半導体メモリ素子のキャパシタ製造方法において、
第１臨時膜と第２臨時膜の除去工程は湿式食刻工程で行
うことを特徴とする半導体メモリ素子のキャパシタ製造
方法。
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