TW392262B - Electric parts and semiconductor device and the manufacturing method thereof, and the assembled circuit board, and the electric device using the same - Google Patents

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TW392262B
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electrode
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Nobuaki Hashimoto
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經濟部中央標準局員工消費合作社印製 A7 _____ B7 五、發明説明(1 ) 技術領域 本發明係關於複數之晶片被接合之電子零件及半導體 裝置及其製造方法與將其實裝之電路基板及具有該電路基 板之電子機器。 背景技術 半導體裝置被使用在邏輯電路、記憶體或c P U等廣 泛之用途。又’也有被實行將複數種類之電路集積於1個 之半導體裝置者。然而,爲了如此,半導體裝置之設計不 得不重新來過’成本提高。在此處,有進行將複數之半導 體晶片接合,以成爲1個之半導體裝置者。在以往,此種 之半導體裝置只是爲複數之裸晶片被接合者,經由被設於 其中一個之裸晶片之電極之銲錫凸點被實裝於電路基板。 因此,裸晶片間之接合或半導體裝置之對電路基板之 實裝,考慮並不充分。 · 例如,在接合裸晶片之間時,必須將接合其中一方之 裸晶片之電極用之襯墊形成於另一方之裸晶片,爲了如此 ,裸晶片之設計必須重來。 或是實裝於電路基板時,其中一方之裸晶片與電路基 板直接被接合時,由於裸晶片與電路基板之熱膨脹係數之 差,有時在由銲錫形成之接合部產生龜裂。 .· · -'·..... __ ' --------- 本發明係解決如上述之課題者,其目的在於提供於晶 . !-----------—— 片間或晶片與電路基板之接合中,可以謀求成本之削減及 信賴性之提昇之電子零件及半導體裝置及其製造方法與將 本紙張尺度適用中國國家標準(CNS ) A4規格(2】0X297公釐)~ ............ I - - - Ir-- -- -- - - - - I i - ί ϋ —^1 - ^^1 (請先鬩讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 kl B7 五、發明説明(2 ) 其實裝之電路基板及具有該電路基板之電子機器。 發明之公開揭露 (1)本發明之半導體裝置,.具有:包含具有電極之 半導體晶片,以及設置於上述半導體晶片上之應力緩和構 造,以及由上述電極被形成之複數之配線,以及被形成在 上述應力緩和構造上之同時,被接合在上述複數之配線之 其中之一之外部電極之第1之半導體裝置,以及 具有與上述第1之半導體裝置之上述電極相比,配置 之節距不同之電極,電氣地被接合於上述第1之半導體裝 置之配線之其中之一之第2之半導體裝置。 依據本發明時,第1以及第2之半導體裝置被接合以 形成1個之集合型半導體裝置。又,第1之半導體裝置具 有應力緩和構造之故,經由此應力緩和構造,可以緩和加 於外部電極之應力。即,將第1之半導體裝置外部電極接 合於電路基板之襯墊等,雖然因半導體晶片與電路基板之 熱膨脹係數之差產生應力,但由於經由應力緩和構造,此 應力被緩和。 又,一般形成在半導體晶片之電極之位置,於該半導 體晶片單體上,理想爲設計成爲最好之位置。在此情形, 第1之半導體裝置之半導體晶片之電極位置與具有在不同 於第1半導體晶片之電極位置存在電極之半導體晶片之第 2之半導體裝置,雙方之電極之節距不同之故,在形成集 合型(一體化)時,必須設計配合雙方之電極位置。但是 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)-5 - • ··-*_____ —I — I -; m -.---- HI - - I · In I ^^1 ϋ— n ^^1 TV $ 、v6 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(3 ) 如本發明般地,引領其中一方之配線以變換節距,可以使 電極位置不同之半導體晶片形成爲1個之集合型之半導體 裝置。 (2 )上述應力緩和構造包含設於上述半導體晶片上 之應力緩和層, 與上述外部電極連接之配線被形成於由上述電極至上 述應力緩和層上, 上述外部電極在上述應力緩和層上,被形成於被連接 在上述外部電極之配線上亦可。 (3 )上述應力緩和構造包含:設於上述半導體晶片 上之應力緩和層,以及貫通該應力緩和層同時傳達應力於 該應力緩和層上之連接部, 與上述外部電極連接之配線形成於上述應力緩和層之 下, 上述外部電極也可以形成於上述連接部上。 (4 )上述第2之半導體裝置係由具有上述電極之半 導體晶片,以及被設於上述電極之外部電極所形成之裸晶 片之集合型之半導體裝置》 依據這個,第2之半導體裝置即所謂之裸晶片,對於 第1之半導體裝置被進行倒裝片式接合。如此,使用裸晶 片作爲第2半導體裝置,不需要加工之故,可以謀求低成 本以及工程之省略化。 (5 )上述第2之半導體裝置也可以具有:具有上述 電極之半導體晶片,以及被設於上述半導體晶片上之應力 本紙張.尺度適用中國國家標準(CNS ) A4規格(210X2S»7公釐)-6- (請先閱讀背面之注意事項再填寫本頁) 袈· 訂 經濟部中央標準局員工消費合作社印製 A 7 _____B7 _ _ 五、發明説明(4 ) 緩和層,以及由上述電極至上述應力緩和層上形成之配線 ,以及在上述應力緩和層上被形成於上述配線之外部電極 〇 依據這個,不單第1之半導體裝置,第2之半導體裝 置也可以經由應力緩和層緩和應力。 (6 )上述第2之半導體裝置也可以具有:具有上述 電極之半導體晶片,以及設於上述半導體晶片上之應力緩 和層,以及在上述應力緩和層之下,由上述電極形成之配 線,以及貫通上述應力緩和層同時傳達應力於該應力緩和 層上之連接部,以及被形成於上述連接部上之外部電極。 (7 )上述第2之半導體裝置具有:由上述電極形成 之配線,以及被形成於該配線之外部電極, 上述第2之半導體裝置之上述外部電極,也可以電氣 地被連接於上述第1之半導體裝置。 (8 )被連接於上述第2之半導體裝置之配線被形成 於上述半導體晶片上, 上述第2之半導體裝置具有:由上述電極形成之配線 ,以及被形成於該配線之外部電極, 上述應力緩和層也可以被形成於避開被與上述第2之 半導體裝置連接之配線之至少其中一部分之領域。 依據這個,第1之半導體裝置之應力緩和層只被形成 於避開配線之至少一部分之領域之故’可以減少應力緩和 層之形成領域。 (9 )被與上述第2之半導體裝置連接之配線被形成 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)-7 - I! .1^1 n - ίι 1^1 —^1 /水 I - -- In (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印装 A7 B7 五、發明説明(5 ) 於上述應力緩和層上, 上述第2之半導體裝置也可以具有:由上述電極形成 之配線,以及被形成於該配線之外部電極。 依據這個,上述第2之半導體裝置被接合之配線被形 成於應力緩和層上之故,即使不重來半導體晶片之設計, 也可以做成所希望之形狀。因此,利用既知之半導體裝置 可以構成第1之半導體裝置之故,可以避免成本之上昇。 (1 0 )被與上述第2之半導體裝置連接之配線被形 成於上述半導體晶片上, 上述第2之半導體裝置具有:由上述電極形成之配線 ,以及被形成於該配線之外部電極, 上述應力緩和層也可以形成於避開與上述第2之半導 體裝置連接之配線之至少其中一部分之領域。 (1 1 )被與上述第2之半導體裝置連接之配線被形 成於上述應力緩和層上, · 上述第2之半導體裝置也可以具有:由上述電極形成 之配線,以及被形成於該配線之外部電極。 (1 2 )也可以具有與上述第1之半導體裝置電氣地 接合之至少1個之第3之半導體裝置。 依據這個,可以接合至少3個之半導體裝置,以成爲 1個之集合型半導體裝置。 (1 3 )也可以具有:密封上述全部之半導體裝置之 樹脂封裝(package),以及 被連接於上述第1之半導體裝置之電極之外導線( 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)-8- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 A7 __B7 五、發明説明(6 ) outer lead ) 0 (1 4 )上述第1之半導體裝置也可以具有:被黏貼 在與上述第2之半導體裝置之連接面之相反側面之散熱器 。如此,可以謀求第1之半導體裝置之半導體晶片之散熱 〇 (1 5 )本發明之電子零件具有:具備具有電極之元 件晶片,以及被設於上述元件晶片上之應力緩和構造,以 及被由上述電極形成之複數之配線,以及被形成於上述應 力緩和構造上之同時,被連接於上述複數之配線之其中之 一之外部電極之第1之電子零件,以及 與上述第1之電子零件之上述電極柑比,具有不同之 配置節距之電極,被與上述第1之半導體裝置之配線之其 中之一電氣地接合之第2之電子零件。 (1 6 )本發明之電子零件之製造方法係包含在具有 電極之元件晶片,以及被設於上述元件晶片上之應力緩和 構造,以及被由上述電極形成之複數之配線,以及被形成 於上述應力緩和構造上之同時,被連接於上述複數之配線 之其中之一之外部電極之第1之電子零件,經由上述複數 之配線之其中之一,電氣地接合第2之電子零件之工程。 (17 )本發明之半導體裝置之製造方法係包含在具 有電極之半導體晶片,以及被設於上述半導體晶片上之應 力緩和構造,以及被由上述電極形成之複數之配線,以及 被形成於上述應力緩和構造上之同時,被連接於上述複數 之配線之其中之一之外部電極之第1之半導體裝置,經由 本紙張尺度適用中國國家標準(CNS > A4規格(210X297公釐).0. ^^1 m m en n^i I 1- - -1 n I - - "、vd (諳先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消費合作社印裝 A7 _^_B7 五、發明説明(7 ) 上述複數之配線之其中之一,電氣地接合第2之半導體裝 置之工程。 經由這個,可以製造上述集合型之半導體裝置。 (1 8 )被與上述第2之半導體裝置連接之配線被形 成在具有襯墊之上述半導體晶片上, 上述應力緩和構造包含被形成在避開上述襯墊之領域 之應力緩和層, 上述第2之半導體裝置具有:電極,以及由該電極形 成之配線,以及被形成於該配線之外部電極, 也可以接合:上述第2之半導體裝置之外部電極,以 及上述第1之半導體裝置之上述襯墊。 (1 9)上述應力緩和構造包含被設於上述半導體晶 片上之應力緩和層, 被於上述第2之半導體裝置連接之配線被形成於具有 襯墊之上述應力緩和層上, - 上述第2之半導體裝置具有:電極,以及由該電極形 成之配線,以及被形成於該配線之外部電極, 也可以接合.:上述第2之半導體裝置之外部電極,以 及上述第1之半導體裝置之上述襯墊。 (2 0 )上述第1之半導體裝置之上述襯墊以及上述 第2之半導體裝置之上述外部電極之中,至少其中一方, 也可以由較被使用於電路基板之實裝之銲錫熔點還高之銲 錫所形成者。 經由如此,將被製造之集合型之半導體裝置實裝於電 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公嫠)_ -|〇 . —^ - - - 1^1 —I— i - I 1 1 I、 - - - - i^i— ^^^1 ^^^1 n 一--4 (讀先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(8 ) 路基板時之銲錫於回銲(r e f 1 ow)工程中使之融化 時,在該溫度接合襯墊以及外部電極之銲錫不會再行融化 ,該接合狀態不會被破壞。 (2 1 )上述第1之半導體裝置之上述襯墊以及上述 第2之半導體裝置之上述外部電極,也可以由表面較銲錫 熔點還高之金屬形成者。 依據這個,在襯墊之表面之金屬與外部電極之表面之 金屬,襯墊與突點被接合。這些金屬之熔點較銲錫之熔點 還高。因此,將被製造之集合型之半導體裝置實裝於電路 基板時之銲錫於浮銲工程中使之融化時,接合襯墊以及外 部電極之銲錫不會再行融化,該接合狀態不會被破壞。 (2 2 )上述第1之半導體裝置之上述襯墊以及上述 第2之半導體裝置之上述外部電極之中,其中一方之表面 由銲錫形成,另一方之表面可以由較銲錫熔點還高之金屬 形成。 - 依據這個,其中一方之銲錫被溶解接合時,另一方之 金屬擴散之故,銲錫之再溶解溫度上昇。因此,將被製造 之集合型之半導體裝置實裝於電路基板時之銲錫於浮銲工 程中使之融化時,在該溫度接合襯墊以及外部電極之銲錫 不會再行融化,該接合狀態不會被破壞。 (2 3 )也可以在上述第2之半導體裝置之外部電極 與上述第1之半導體裝置之上述襯墊之間,配置包含熱硬 化性接著劑之異方性導電膜,經由此異方性導電膜,接合 上述第1之半導體裝置之上述襯墊以及上述第2之半導體 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)~~. 11 _ n.' m· n l·—— n· - -- - 1 I.....— - -- - HI (請先閲讀背面之注意事碩再填寫本頁) 經濟部中央標準局員工消費合作社印製 Α7 Β7 五、發明説明(9 ) 裝置之上述外部電極。 , 依據這個,異方性導電膜包含熱硬化性接著劑之故, 將被製造之集合型之半導體裝置實裝於電路基板時之銲錫 於浮銲工程中使之融化時,在該溫度接合襯墊以及外部電 極之銲錫不會再行融化,該接合狀態不會被破壞。 (2 4 )上述集合型之半導體裝置被實裝在本發明之 電路基板。 (2 5 )本發明之電子機器具有此電路基板。 圖面之簡單說明 ,圖1係顯示第1實施型態之半導體裝置圖,圖2係顯 示實裝第2實施型,態之半導體裝置之電路基板圖,圖3係 顯示實裝第3實施型態之半導體裝置之電路基板圖,圖 4 A以及圖4 B係顯示第4實施型態之半導體裝置圖,圖 5係顯示第5實施型態之半導體裝置圖,圖6係顯示赛β、 實施型態之半導體裝置,圖7谭顯示第7實施型態之手 .導體裝置圖〜,圖8係顯示適.用本發明之半導體裝置之製造 工程圖,圖9係顯示適用本發明之半導體裝置之製造工程 圖’圖1 0係顯示適用本發明之半導體裝置之製造工程圖 ’圖1 1係顯示適用本發明之半導體裝置之製造工程圖, 圖1 2係顯示構成集合型之半導體裝置之個個之半導體裝 置之變形例,圖1 3係顯示構成集合型之半導體裝置之個 個之半導體裝置之變形例,圖1 4係顯示構成集合型之半 導體裝置之個個之半導體裝置之變形例,圖1 5係顯示實, 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)-12 - ^^1 mm m ϋΒ— ϋ— ^ ^^^1 in iaef nn e^n V-* 、v'e (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明(1〇 ) 裝適用本發明之半導體裝置之電路基板薗,圖16係顯示 具備實裝適用本發明之半導體裝置之電路基板之電子機器 圖。 主要元件對照表 3,5,10,30,40,52,90,92 半 導 體 裝 置 12,58,82 半 導 體 晶 片 14,31,41,62,86 應 力 緩 和 層 16,22,45,60 電 極 18,34,46,64,68,88 電 線 19 銲 錫 球 20,32,42,54 裸 晶 片 36,43,47,66,70,85,89 凸 點 48 電 路 基 板 51 樹 脂 * 74,87 銲 錫 保 護 層 81 襯 墊 122 散 熱 器 124 熱 傳 導 性 接 著劑 200 異 方 性 導 電 膜 414 絕 緣 膜 416 外 部 連 接 端 子 418 配 線 圖 案 經濟部中央標準局員工消費合作社印製 . 袈— (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐)-13 - A7 B7 五、發明説明(11 ) 實施發明之最好之形態 以下佐以圖面’說明本發明之合適之實施形態。 (第1實施形態). 圖1係顯示第1實施形態之半導體裝置圖。,同圖所示 之半導體裝置1係具有半導體裝置1 .0以及作爲半導體裝 置之裸晶片2 0之集合型者。 半導體裝置1 0於具有半導體晶片1 2之電極16之 面,在避開此電極1 6之領域具有應力緩和層1 4,由電 極1 6至應力緩和層1 4之上,配線1 8被形成。在配線 1 8之上被形成銲錫球1 9。銲錫球1 9可以形成於配線 1 8上之所希望位置之故,由電極1 6之節距可以容易地 變換爲任意之節距。即,外部端子之節距變換容易。 又,應力緩和層1 4被使用楊氏係數低,具有應力緩 和功能之材質。例如,可以舉:聚酉先亞胺(polyimide) 樹脂、矽變性聚酉先亞胺樹脂、環氧樹脂或矽變性環氧樹 脂等。因此,對於銲錫球1 9,由外部所施加之應力,應 力緩和層1 4可以緩和之。 經濟部中央標準局員工消費合作社印製 .^ϋ m I. - HI HI t ^^1 ^^1 ^^1 ^^1 ^^1 ^i·— 牙 、v$ (讀先閱讀背面之注意事¾再填寫本頁) 而且,在銲錫球1 9被接合有裸晶片2 0之電極2 2 。又,銲錫球1 9雖然可以預先形成於半導體裝置1 〇之 電極1 6 .,但也可以形成於裸晶片2 0之電極22。於此 處,半導體裝置1 0之外部端子之節距變換容易之故’半 導體裝置1 0與裸晶片2 0之電氣的接合可以容易地進行 〇 於半導體裝置1 0之半導體晶片1 2,在未被設置配 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)-14- 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(12) 線18之電極(未圖示出線2被接合’被連接於導線 4。而且,於圖中,以2點虛線所示之領域被樹脂密封’ 可以獲得半導體裝置1。 依據本實施形態’於半導體裝置1 〇只組合已經存在 之裸晶片2 0之故,可以容易地形成新的積體電路。又’ 半導體裝置1 0以及裸晶片2 0之機能’有邏輯電路以及 記憶體(RAM)或C PU及記憶體.(SRAM)等之組 合。 又,在本賓施形態中,雖以Q F P封裝形態爲例,但 是封裝形態並不限定於此。 本發明雖以適用於異種之半導體裝置較理想,但適用 於同種之半導體裝置亦無障礙。 (第2實施形態) 圖2係顯示第2實施形態之半導體裝置被實裝之電路 基板圖。同圖所示之半導體裝置3爲具有:具備應力緩和 層3 1之半導體裝置3 0以及作爲半導體裝置之裸晶片 3. 2之集合型者。半導體裝置3 0以及裸晶片3 2之構造 以及接合手段與圖1所示之半導體裝置1 ,0以及裸晶片 2 0相同。而且,半導體裝置3 0之配線3 4經由凸點 3 6被實裝於電路基板3 8。 又,具有裸晶片3 2之電極之面以及側端面最好經由 樹脂5 1被保護著。 本實施形態所舉者爲:謀求在第1之半導體裝置與第 2之半導體裝置之間之應力緩和外,也欲進行節距變換之 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公麓)-15 - (讀先閱讀背面之注意事項再•填寫本頁}, 袈- -訂 經濟部中央標準局員工消費合作社印裂 A7 _____B7 五、發明説明(13 ) 例。換言之,本形態之使用情形爲適合於與電路基板之熱 膨脹係數之差小之情形,或只於溫度變化小之環境中被使 用之情形。 (第3實施形態) 圖3係顯示第3實施形態之半導體裝置被實裝之電路 基板圖。同圖所示之半導體裝置5爲具有半導體裝置4 0 以及作爲半導體裝置之裸晶片4 2之集合型者。牢實施形 態爲可以謀求與電路基板4 8之應力緩和之構造。 半導體裝置4 0與圖1所示之半導體裝置1 0相同地 ,在避開電極4 5之領域被形成陽氏係數低之應力緩和層 41。在此應力緩和層41上,襯墊44被形成於由未圖 示出之電極被引導之配線,經由被形成於此襯墊4 4上之 凸點43與裸晶片4 2接合。又,由電極45被引導之配 線4 6被形成於應力緩和層4 1上,配線4 6經由凸點 4 7被接合於電路基扳4 8。詳細而言,在配線4 6也形 成襯墊,在此襯墊上凸點4 7被形成。 又,具有裸晶片3 2之電極之面以及側端面最好經由 樹脂5 1被保護著。 又,依據本實施形態,半導體裝置4 0具有應力緩和 層4 1之故,由半導體裝置4 0與電路基板4 8之熱膨脹 係數所致之應力被緩和。又,配線4 4被形成於應力緩和 層4 1上之故,可以簡單地設計,即使使用既知者做爲裸 晶片4 2,也無必褢重新半導體裝置4 0之設計。 本纸張尺度適用中國國家標準(CNS ) A4規格(210X29?公漤)~. 16- ^^1 I 11 ^^1 ^^1 —^1 —^1 Λ —^1 ^^1 ^^1 HI (讀先閱讀背面之注意ΫΪΙ再填湾本頁) 經濟部中央標準局負工消費合作社印製 A7 ___B7__ 五、發明説明(14 ) (第4實施形態) 圖4A以及圖4 B係顯示第4實施形態之半導體裝置 圖,圖4 B爲平面圖,圖4A爲圖4 B之A — A線剖面圖 。同圖所示之半導體裝置5 0爲具有半導體裝置5 2以及 作爲2個之半導體裝置之裸晶片5 4之集合型者。其機能 可舉出例如:邏輯電路、記憶體(RAM)以及CPU之 組合。 半導體裝置5 0與圖1所示之半導體裝置1 0爲相同 之構造。即係具有半導體晶片5 8之電極6 0之面,在避 開此電極6 0之領域,應力緩和層6 2被形成,由電極 6 0在應力緩和層6 2上,配線6 4被形成,在應力緩和 層6 2上凸點6 6被形成於配線6 4。 又,半導體裝置5 0在由未圖示出之複數之電極被引 導之配線,襯墊6 8被形成著,經由凸點7 0被連接於裸 晶片5 4之電極7 2。又,裸晶片5 4最好經由樹脂5 1 ,於具有裸晶片5 4之電極7 2之面以及側端面被覆蓋保 護。 再者,在半導體裝置5 0之配線6 4上,避開凸點 6 6被形成銲錫保護層7 4。此銲錫保護層7 4成爲氧化 防止膜,或最終成爲集合型之半導體裝置時之保護膜,或 以提昇防濕性爲目的之保護膜。 依據本實施形態,雖然2個之裸晶片5 4被接合於半 導體裝置5 2 ,但是也可以接合3個以上之裸晶片5 4。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)-17 - n II— - - I - I - - - ί I、 ml. II ^^1 1 - - - -- - — (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作杜印製 A7 B7 五、發明説明(15 ) 此種使用複數之裸晶片以形成電路之多晶片模組(MCM 〉如本實施形態般地,以在應力緩和層6 4上形成配線 6 8,設計變得很容易。.
- I (第5實施形態) 圖5係顯示第5實施形態之半導體裝置圖。同圖所示 之半導體裝置8 0爲在半導體裝置9 0被接合其他之半導 體裝置9 2之集合型者。即,具有半導體裝置9 0之半導 體晶片8 2之電極8 4之面,在避開此電極8 4之領域應 力緩和層8 6被形成,由電極8 4在應力緩和層8 6上, 配線8 8被形成,於應力緩和層8 6上,凸點8 9被形成 於配線8 8 »如此,半導體裝置9 0經由應力緩和層8 6 將施加於凸點8 9之應力緩和。又,配線8 8經由銲錫保 護層8 7被保護著。 又,在半導體裝置9 0,襯墊8 1被形成於由未圖示 出之複數之電極被引導之配線,經由凸點8 5半導體裝置. 9 2之配線9 1被接合於此襯墊8 1。詳細而言,被形成 於配線9 1之襯墊被接合於襯墊8 1。半導體裝置9 2也 與半導體裝置9 0相同地,具有應力緩和層9 4。又,具 有半導體裝置9 2之電極之面以及側端面,最好經由樹脂 9 3覆蓋而被保護之。 於製造過程中,只將凸點8 5預先形成於半導體裝置 9 0之襯墊8 1或半導體裝置9 2之配線9 1之襯墊時, 只在其中一方形成凸點即可,在另一方可以省略連接用之 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)-18- (*先閱讀背面之注意寧項再镇寫本買) 装. 訂 經濟部中央標準局員工消費合作社印製 A7 B7 _ 五、發明説明(16 ) 凸點形成,可以節省該工程或成本。 ' 經由本實施形態,襯墊8 1也形成於應力緩和層8 6 上之故,可以簡單地設計。 (第6實施形態) 圖6係顯示第6實施形態之半導體裝置圖。同圖所示 之半導體裝置1 0 0係在半導體裝置1 〇 2被接合作爲半 導體裝置之裸晶片1 0 4以及半導體裝置1 〇 6而成。 此處,裸晶片104與圖4A所示之裸晶片54相同 ,半導體裝置1 0 6與圖5所示之半導體裝置9 2相同之 故,省略其說明。 又,半導體裝置1 0 2係於應力緩和層1 0 8之構成 中,與圖5所示之半導體裝置9 0不同。即,於圖6中, 在半導體裝置1 0 2之半導體晶片1 1 0 ,只在凸點 1 12之形成領域被形成應力緩和層1· 08。而且,於半 導體晶片1 1 0中,應力緩和層1 0 8沒有被形成於裸晶 片1 0 4以及半導體裝置1 0 6被接合之中央領域(主動 元件之形成領域)。因此,在半導體晶片1 1 0,裸晶片 1 0 4以及半導體裝置1 0 6被接合之面中,襯墊1 14 被形成於由爲圖示出之電極被引導之配線,謀求半導體裝 置1 0 2與裸晶片1 0 4以及半導體裝置1 ◦ 6之電氣的 連接。又,在襯墊1 1 4之下,未圖示出之絕緣膜被形成 。又,具有裸晶片1 〇 4、1 0 6之電極之面以及側端面 ,最好經由樹脂1 0 5被覆蓋保護著。 本紙張尺度適用中國國家標準(CNS ) A4規格(210.X297公釐) -^9 - H I ^—^1 n^l n HI Λ In —II HI ΐ J 脅-β (讀先鬩讀背面之注意事項再填寫本買) 經濟部中央標準局員工消費合作社印製 A7 ____B7 五、發明説明(17) 依據本實施形態,應力緩和層1 〇 8只被形成於與電 路基板(未圖示出)之連接用之凸點1 1 2之形成領域之 故,可以減少因應力緩和層1 0 8之形成不良所致之良率 之降低。 在本實施形態中,雖然成爲被進行裸晶片1 0 4以及 節距變換之同時,具有應力緩和機能之半導體裝置1 0 6 之兩方被接合之構造,但是也可以爲只接合其中一方之構 造。 (第7實施形態) 圖7係顯示第7實施形態之半導體裝置圖。同圖所示 之半導體裝置1 2 0爲在圖4所示之集合型之半導體裝置 5 0安裝散熱器者12 2。關於散熱器1 2 2係使用習知 之物。又’在半導體裝置5 0與散熱器1 2 2之接著是, 係使用熱傳導性之接著劑1 2 4。 - 依據本實施形態,經由散熱器1 2 2,散熱性提昇, 即使爲伴隨高放熱之高積體電路,也可以採用M CM構造 (其他之實施形態) 圖8〜圖1 1係顯示適用本發明之半導體裝置之製造 工程圖。 圖8所示之半導體裝置1 3 0爲具有半導體裝置 1 3 2以及作爲半導體裝置之裸晶片1 3 4之集合型者。 本紙張尺度顧中國@緖準(〔叫&4規格(21(^ 297公楚)~~_ 2〇 . ~ -- H —^1 ί m m *^·. m l 为 、-, {討先閔讀背面之i±意事¾再填寫本頁) 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明(18 ) 半導體裝置132除了在形成於由未圖示出之電極被 引導之配線之襯墊136,被形成金(Au)之電鍍層 1 3 8之點外,與圖4所示之半導體裝置5 2爲相同之構 成。又,在圖8,於圖4所示之銲錫保護層7 4被形成之 前之狀態,半導體裝置1 3 2被顯示著。又,電鍍層 1 3 8也可以爲經由電解電鍍或無電解電鍍之其中之一爲 之者。 裸晶片134係在由鋁(A1 )形成之電極140, 被形成由金(A u )形成之凸點1 4 2而成。 在本實施形態中,接合半導體裝置1 3 2與裸晶片 1 3 4以製造半導體裝置1 3 0。具體而言,將半導體裝 置1 3 2之襯墊1 3 6與裸晶片1 34之電極1 40經由 電鍍層1 3 8以及凸點1 4 2以接合。詳細而言,利用在 規定之溫度與壓力下所產生之擴散之熱壓接合,或利用經 由超音波所生之振動與壓力所致之塑性變形之超音波接合 ,或倂用兩者以接合之。之後,在裸晶片134與半導體 裝置1 3 2之間以及裸晶片1 3 4之側面注入未圖示出之 樹脂。 電鍍層1 3 8以及凸點1 42其中任一皆由金(Au )形成,金之熔點較銲錫之溶點高。因此,依據本實施形 態之半導體裝置1 3 0,即使經過在與對電路基板之實裝 用之銲錫之熔點相等或高若干之溫度之回銲工程,回銲時 之溫度較以金與銲錫所形成之合金之熔點還低,不會融化 之故,半導體裝置1 3 2與裸晶片1 .3 4之接合不會脫漏 i —I— In i m HI m HI I Id ^^^1 nn n \ "T 详 (讀先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公t ) . 21 - 經濟部中央標準局員工消費合作社印製 Μ Β7 五、發明説明(19) 。如此,可以提高對電路基板之實裝時之信賴性。又’經 由金屬擴散以接合時’也可以使用金(A u )以外之金屬 〇 ! 接著,圖9所示之半導體裝置1 5 0爲具有半導體裝 置1 5 2以及作爲半導體裝置之裸晶片1 5 4之集合型者 。半導體裝匱1 5 2係由在與裸晶片15 4之接合用之襯 墊1 5 6之表面,被塗布由共晶銲錫形成之銲錫層1 5 8 所形成。銲錫層1 5 8之厚度爲5〜2 0 之程度即可 。其他之構成與圖8所示之半導體裝置1 3 2相同。又, 裸晶片1 5 4與圖8所示之裸晶片1 3 4相同地,在電極 1 6 0,由金(A u )形成之凸點1 6 2被形成著。又, 爲了對半導體裝置1 5 2之接合用,於進行襯墊之節距變 換時,也可以採用:代替裸晶片1 5 2,在應力緩和層上 形成配線之構造。 在本實施形態中,與上述圖8所示之實施形態相同地 ,將半導體裝置1 5 2與裸晶片1 5 4利用熱壓接合或超 音波接合,或倂用兩者以接合之。如此一來,在銲錫層 1 58中,構成凸點1 6 2之金(Au )擴散,再熔解溫 度上昇。之後,在半導體裝置152與裸晶片154之間 以及裸晶片1 5 4之側面注入未圖示出之樹脂。 如此,可以防止經過回銲工程時之接合部份之再熔解 ,提高對電路基板之實裝時之信賴性。 接著,圖1 0所示之半導體裝置1 70爲具有半導體 裝置1 7 2以及作爲半導體裝置之裸晶片1 7 4之集合型 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)-22 - i tm —mm— In ^^^1 ^^^1 —.ϋ t m in HI ^^^1 一一 .¾-8 (讀先閩讀背面之注意事碩再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7__ 五、發明説明(20) 者。半導體裝置1 7 2係在與裸晶片1 7 4之接合用之襯 墊1 7 6上以及其附近被塗布焊劑而形成者。此處’襯墊 17 6係由鎳(1^:1)或銅((:11)等金屬形成。之後’ 洗淨焊劑,在半導體裝置1 7 2與裸晶片1 74之間以及 裸晶片1 7 4之側面,注入未圖示出之樹脂。 在裸晶片1 7 4之電極1 8 0形成由銲錫形成之凸點 182。構成凸點182之銲錫爲較把半導體裝置170 實裝於電路基板時之銲錫熔點還高者》 依據本實施形態,接合半導體裝置1 7 2與裸晶片 1 7 4之銲錫較實裝時之銲錫熔點還高之故,接合部份之 再熔解被防止,可以提高對電路基板之實裝時之信賴性。 接著,圖1 1所示之半導體裝置1 9 0爲具有半導體 裝置1 9 2以及作爲半導體裝置之裸晶片1 9 4之集合型 者。半導體裝置1 9 2具有與裸晶片1 9 4之接合用之襯 墊1 9 6。具體而言,與襯墊19 6=體地被形成比較廣 面積之襯墊。裸晶片1 9 4具有被接合於半導體裝置 192用之凸點198,裸晶片194之凸點198被接 合於被形成在襯墊196之襯墊。 又,除了圖1之各形態,以低熔點銲錫形成外部端子 (凸點36等),以高溫銲錫形成半導體裝置間之連接部 (凸點43等),或代替雙方使用相同銲錫,在連接後以 樹脂等被覆連接部之凸點,如此一來,在與電路基板之連 接之際,不會有其他之部份成爲連接不良。 襯墊196由鎳(Ni)、白金(Pt)、金(Au 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐)-23 · .^1 m» m 1^1 ^^1 m In · m 穿 、va (諳先閱讀背面之注意事項再填耗本頁) 經濟部中央標準局員工消費合作社印製 A7 .__B7 ,._ 五、發明説明(21 ) )或鉻(Cr)等形成,凸點198由銅(Cu)等形成 〇 在本實施形態中,於襯墊1 9 6與凸點1 9 $之接合 使用包含熱硬化性接著劑之異方性導電膜2 0 0。即,在 / 襯墊1 9 6與凸點1 9 8之間配置異方性導電膜2 0 0以 接合兩者。 依據本實施形態,接合半導體裝置1 9 2與裸晶片 1 9 4之異方性導電膜2 0 0,在回銲工程被加熱時會硬 化之故,接合部份不會脫漏,可以提高對電路基板之實裝 時之信賴性。又,於本實施形態中,代替異方性導電膜 2 0 0,也可以使用導電性或絕緣性之接著劑。 在圖1 2〜圖1 4顯示構成集合型之半導體裝置之個 個之半導體裝置之變形例。以下之說明皆可以適用於本發 明之第1以及第2之半導體裝置之其中之一。 圖1 2所示之半導體裝置2 3 0爲在應力緩和層 2 3 6之下被形成配線2 3 8者。詳細而言,在半導體晶 片2 3 2之上,經由絕緣層之氧化膜(未圖示出),由電 極2 3 4配線2 3 8被形成,在其上應力緩和層2 3 6被 形成。又,配線2 3 8由鉻(C r )所形成。 在應力緩和層2 3 6經由光蝕法,孔2 3 6 a被形成 ,此孔2 3 6 a之領域成爲在配線2 3 8上應力緩和層 2 3 6並無覆蓋。換言之,配線2 3 8位於孔2 3 6 a之 正下方地,孔2 3 6 a被形成著。而且,涵蓋配線2 3 8 以及形成孔2 3 6 a之內周面以及開口端部,經由濺鍍法 本紙張尺度適用中國國家標準(CNS ) A4規輅(210X297公釐)-24- ί in 111 I _ ^^1 I I 1^1 ^^1 n ---- ^^1 (請先間讀背面之注意事項再填寫本頁) A7 經濟部中央標準局員工消費合作社印製 B7 五、 發明説明(22 ) 1 I 形成 銘·( C r ) 層2 4 2以及 銅( C U ) 層2 4 4 〇 即 9 1 1 I 貫通 應力 緩 和層 2 3 6 般地, 鉻(. C r ) 層2 4 2 以 及 銅 1 1 I (C u ) 層 2 4 4 被 形 成。而 且, 於 開 P 端部 寬 度 比 較 寬 ^—S 放 1 地, 絡( C u ) 層 2 4 2以及 銅( C U ) 層2 4 4 擴 張 著 先 閱 I 讀 1 〇 背 1 -V 1 在銅 ( C u ) 層 2 4 4上 被形成 由 銅 (C U ) 所形成 | 之台 座2 4 6, 在此 台 座2 4 6被 形成 銲 錫球 ( 外部 電 極 事 項 再 1 1 % )2 4 〇 0 銲錫 球 ( 外部電極 )2 4 0 經 由絡 層 ( C r ) 填 寫 本 笨 2 4 2、 銅 層.( C U ) 2 4 4 以及 台 座 2 4 6 rfc» 與 配 線 頁 1 2 3 8電 氣 地被 連 接 著 。即, 鉻層 ( C r )2 4 2 、 銅 層 1 I (C U ) 2 4 4 以 及 台 座2 4 6成 爲 連 接 部。 1 I 依據 本 實施 形 態 於孔2 3 6 a 之 開 口端 部 由 絡 層 1 訂 | (C r ) 2 4 2 、 銅 層 (C u )2 4 4 以 及台座 2 4 6 ( 1 1 連接 部) 之 至少 —' 部 分 形成之 應力 傳 達 部 2 4 8 由 銲 錫 1 1 球2 4 0 來 之應 力 被 傳 達至應 力緩 和 層 2 3 6 〇 此 應 力傳 1 I 達部 2 4 8 位於 較 連 接 部2 3 8 a 還 外 圍 處。 I 在本 變 形例 中 應 力傳達 部2 4 8 被 設置 爲 包含 凸 緣 1 I 狀部 2 4 8 a , 即 突 出部份。 因此 應 力 傳達 部 2 4 8 以 1 寬廣 之面 積 可以 將 以 銲 錫球2 4 0 之 中 心 爲軸而作用 爲 推 1 1 倒之 應力 傳 達於 應 力 緩 和層2 3 6 〇 應 力傳達 部 2 4 8 面 1 | 積愈 寬廣 效 果愈 好 〇 1 I 又, 依 據本 變 形例 ,應力 傳達 部 2 4 8被配 置 於不 同 I 1 於對 於配 線 2 3 8 之 連 接部2 3 8 a 之 別的高 度 之位 置 , 1 1 連接 部2 3 8 a > 配 線 2 3 8 被配 置 於 硬 氧化 膜 上 之 故 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)-25 - A7 B7 _ 五、發明説明(23) 產生之應力被應力緩和層2 3 6吸收。因此,應力不易傳 達於連接不2 3 8 a,應力也不易傳達於配線2 3 8之故 ,可以防止龜裂。 接著,圖1 3所示之半導體裝置3 10爲具有應力緩 和層316以及形成於其上之配線318之CSP型者。 詳細而言,避開電極3 1 4,應力緩和層3 1 6被形成於 半導體晶片3 1 2之主動面3 1 2 a上,由電極3 1 4至 應力緩和層316上,配線318被形成。 經濟部中央標準局員工消費合作社印製 (诗先閱讀背面之注意事項再填寫本頁) 此處,應力緩和層3 1 6由聚酉先亞胺樹脂形成,爲 半導體裝置3 1 0被實裝於基板(未圖示出)時,可以緩 和由於半導體晶片與被實裝之基板之熱膨脹係數之差所產 生之應力者。又,聚酉先亞胺樹脂對於配線3 1 8具有絕 緣性,可以保護半導體晶片3 1 2之主動面3 1 2 a,也 具有熔解實裝時之銲錫時之耐熱性。聚酉先亞胺樹脂之中 ,最好使用楊氏係數低者(例如烯烴(-〇 1 e f i η )系 之聚酉先亞胺樹脂或DOW CHE MI CAL公司製之 BCB等),特別是楊氏係數爲40〜50kg/mm2程 度者。應力緩和層3 1 6雖然愈厚應力緩和力變得愈大, 但是考慮半導體裝置之大小或製造成本等,最好爲1〜 1 00#m程度之厚度。但是,在使用楊氏係數爲40〜 5 0 k g/mm2程度之聚酉先亞胺樹脂之情形,1 〇 程度之厚度即足夠。 或者,也可以使用例如砂變性聚酉先亞胺樹脂、還氧 樹脂或矽變性還氧樹脂等之楊氏係數低具有應力緩和功能 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐)· 26 - 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(24) 之材質。代替應力緩和層1 6,形成鈍化層(S i N、 Si〇2等)’應力緩和本身以之後敘述之變形部3 2 0進 行亦可。此情形,也可以補助地設置應力緩和層3 1 6。 配線3 1 8由鉻(Cr )形成。此處鉻(Cr )係由 於與構成應力緩和層316之聚酉先亞胺樹脂之密著性良 好而被選擇。或者,考慮耐龜裂性時,也可以爲鋁或鋁矽 、鋁銅等之銘合金,或銅合金,或銅(C u )、金之類之 有延展性之金屬。又,選擇耐濕性優異之鈦或鈦鎢時,可 以防止因腐蝕之斷線。鈦由與聚酉先亞胺之密著性之觀點 也是很瑝想。又,配線也可以組合上述金屬形成爲2層以 上。 接合部3 1 9被形成於配線3 1 8上,較此接合部 3 1 9斷面積還小之變形部3 2 0被形成於接合部3 1 9 上。變形部3 2 0由銅等之金屬形成,在主動面3 1 2 a 內對於主動面,成爲幾乎直角站立之細長形狀。變形部 3 2 0形成細長形狀之故,在圖1 3之左側如2點虛線所 示般地,成爲可以彎曲。 外部電極部3 2 2被形成在變形部3 2 0之前端。外 部電極部3 2 2爲謀求半導體裝置3 1 0與實裝基板(未 圖示出)之電氣的連接用者,也可以設置於銲錫球等之上 。外部電極部3 2 2被形成爲可以作爲與實裝基板之電氣 的連接或搭載銲錫球之大小。或,使變形部3 2 0之前端 部作爲外部電極部3 2 2也可以。 又,覆蓋主動面3 1 2 a之全面之上方地,銲錫保護 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐)_ 27 I----.---1· I 袈丨— (請先閱讀背面之;/--i意事邛再填寫本頁) -a A7 ____B7 五、發明説明(25 ) 層3 2 4被設置於配線3 1 8以及應力緩和層3 1 6之上 。此銲錫保護層3 2 4保護配線3 1 8以及主動面 3 1 2 έ,防止其之腐蝕等。 依據本實施形態,變形部3 2 0彎曲變形時,伴隨此 ’外部電極部3 2 2移動。如此,對於半導體裝置3 1 0 之外部電極部3 2 2被施加之熱應力,經由變形部3 2 0 之變形而被吸收。即,變形部3 2 0成爲應力緩和構造。 又,在本實施形態中,雖然應力緩和層3 1 6被形成 ,但是變形部3 2 0被形成爲較應力緩和層3 1 6還容易 變形之故,只以變形部3 2 0即可能吸收熱應力。因此, 代替應力緩和層3 1 6,形成由具有應力緩和機能之材質 形成之層(例如單純之絕緣層或保護層)之構造,也可能 吸收熱應力。 接著,圖14所示之半導體裝置4 10包含半導體晶 片4 1 2以及絕緣薄膜4 1 4,外部連接端子4 1 6被形 成於絕緣薄膜4 1 4 »半導體晶片4 1 2具有複數之電極 經濟部中央標準局員工消費合作社印製 (讀先閱讀背面之注意事項再填寫本頁) 4 1 3。電極4 1 3雖只被形成於相向之兩邊,但如習知 般地,也可以被形成於四邊。 詳細而言,絕緣膜4 1 4由聚酉先亞胺樹脂等形成, 配線圖案4 1 8被形成於其中一面。又,複數之孔 414a被形成於絕緣膜414,經由此孔414a,外 部連接端子4 1 6被形成於配線圖案4 1 8上》因此,外 部連接端子416成爲突出於配線圖案418之相反側。 又,外部連接端子4 1 6由銅或鎳等形成,被形成爲球狀 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)_ 28 - A7 B7 經濟部中央標準局員工消費合作社印掣 五 〇 、 發明説明< 26 ) 1 1 I 凸部 4 1 8 a 被形成於各各之配線 圖 案 4 1 8 〇 各凸 1 1 1 部 4 1 8 a 對 應 半 導 體 晶片 4 1 2之各 電 極 4 1 3 被形成 I 著 讀 1 I 〇 因 此 9 電 極 4 1 3 在沿 著 半 導體晶 片 4 1 2 之 外 緣排 先 閱 1 列於 四 邊 之 情 形 9 凸部 4 1 8 a 也排列於 四 邊 地被形成著 讀 背 面 1 I 〇 . 電 極 4 1 3 被 電 氣 地 連 接 於凸 部4 1 8 a > 經 由 配 線圖 之 注 意 | 案 4 1 8 成 爲 與 外部 連 接 端 子 4 1 6導 通 0 又 9 凸 部 事 項 再 1 1 4 1 8 a 被 形成 y 在 絕 緣 膜 4 1 4與半 導 體 晶 片 4 1 2之 $ 本 裝 間 > 或 在配 線 蘭 案 4 1 8 與 半 導 體晶片 4 1 2 之 間 可以 頁 1 空 出 寬 間 隔 〇 I 此 處 9 電 極 4 1 3 與 凸 部 4 18a 之 電 氣 的 連 接 ,可 1 1 I 以 經 由 異 方性 導 電 膜 4 2 0 以 謀 得。異 方性 導 電 膜 4 2 0 1 訂 爲 使 樹 脂 中 之金 屬 微 粒 子 ( 導 電 粒子) 分散 成 爲 板狀者 1 1 〇 在 電 極 4 1 3 與凸部 4 1 8 a 之間, 異 方性 導 電 膜 1 1 4 2 0 被 擠 碎時 金 屬 微 粒子 ( 導電粒子 ) 也被擠碎 ,使 1 | 兩者 間 電 氣 地 導 通 〇 又 使 用 異 方性導 電 膜 4 2 0 時 ,只 ...‘ 1 在金 屬 微 粒 子 ( 導 電 粒 子 ) 被 擠 碎之方 向 電 氣 的 導 通 ,其 1 之 外 之 方 向 並 不 導 通 〇 因 此 ) 即使在複 數 之 電 極 4 1 3上 1 L 貼 上 板 狀 之 異 方性 導 電 膜 4 2 0 ,在相 鄰 之 電 極 4 1 3間 1 I 也 不 會 電 氣 的 導 通 〇 Ί I 在本 實 施 形 態 中 J 異 方性 導 電膜4 2 0 雖 只 在 電 極 1 1 4 1 3 與 凸 部 4 1 8 a 之 間 以 及其附近被形成 但只在電 1 1 極 4 1 3 與 凸部 4 1 8 a 之 間 形 成也可 〇 而 且 在 形 成於 1 1 絕 緣 膜 4 1 4 與 半 導 體 晶 片 4 1 2之間 之 間 隙 作 爲 應力 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公t ) - 29 - 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(27 ) 緩和構造之應力緩和部4 2 2被形成?應力緩和部4 2 2 係由被形成於絕緣膜4 1 4之凝膠注入孔4 2 4注入樹脂 而形成。 此處,構成應力緩和部4 2 2之樹脂係使用楊氏係數 低之具有應力緩和之效果之材質。例如,可舉:聚酉先亞 胺樹脂、矽樹脂、矽變性聚酉先亞胺樹脂、環氧樹脂、矽 變性環氧樹脂、丙烯基樹脂等。形成此應力緩和部4 2 2 對於外部連接端子4 1 6,成爲可以緩和由外部施加之應 力。. 接著,關於本實施形態之半導體裝置410之製造方 法’說明主要工程。首先,在絕緣膜4 1 4形成設置外部 連接端子4 1 6用之孔4 1 4 a,以及凝膠注入孔4 2 4 。而且,在絕緣膜4 1 4貼上銅箔,經由蝕刻形成配線圖 案418,再者,罩住凸部418a之形成領域,使其他 以外之部份成爲薄肉地蝕刻之。如此,·去除光罩時,可以 形成凸部1 1 8 a。 又,在絕緣膜由凸部4 1 8 a之上貼上異方性導電膜 4 2 0。詳細而言,複數之凸部4 1 8 a在沿著相向之兩 邊排列之情形,於平行之2個之直線狀貼上異方性導電膜 420 ’凸部418a排列於四邊之情形,對應於此,描 出矩形狀地貼上異方性導電膜420。 如此’使上述絕緣膜4 1 4對應於凸部4 1 8 a與電 極413 ’壓貼於半導體晶片412上,在凸部418a 與電極4 1 3擠碎異方性導電膜4 2 0。可以謀求凸部 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)_ 30 _ {*先聞讀背面之注意事硕再填SI本頁) 裟· 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(28 ) 418a與電極413之電氣的連接。 接著,由凝膠注入孔4 2 4注入樹脂,在絕緣膜 4 1 4與半導體晶片4 1 2之間形成應力緩和部4 2 2。 而且,經由孔4 1 4 a在配線圖案4 1 8上設置銲錫 ,形成球狀之外部連接端子416。 經由這些工程,可以獲得半導體裝置4 1 0。又,在 本變形例中,雖使用異方性導電膜4 2 0,但是取代其而 使用異方性接著劑也可以。異方性接著劑除了不形成爲板 狀之點外,與異方性導電膜4 2 0爲相同之構成者。 或者,也可以將絕緣性接著劑在凸部4 1 8 a與電極 4 1 3間一邊夾住一邊壓住,使凸部4 1 8 a與電極 41 3壓接。又,也可以不在絕緣膜4 1 4側設置凸部 4 1 8 a,代之使用形成於電極4 1 3側之金或銲錫等之 凸點。 在圖1 5顯示實裝適用本發明之半導體裝置1 1 〇 〇 之電路基板1 0 0 0。電路基板1 0 0 0 —般例如使用玻 璃環氧樹脂基板等之有機系基板。在電路基板1 0 0 〇例 如由銅形成之配線圖案成爲所希望之電路般地被形成著, 這些之配線圖案與半導體裝置1 10 0之凸點機械的連接 以謀求其之電氣的導通。此種情形,半導體裝置1 1 0 〇 具有吸收因如上述之與外部之熱膨脹差所產生之變形之構 造,即使將本半導體裝置1 1 0 0實裝於電路基板 1 000時,可以提昇連接時以及其之後之信賴性。又, 更對於半導體裝置1 1 0 0之配線下功夫時,可以提昇連 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐)_ 31 - I-1- ί .1 In I- ^^1 ^^1 In m 1- - ^^1 In 穿 、τ (討先閩讀背面之注意事碩再填寫本頁) 經濟部中央標準局員工消費合作社印製 A 7 B7 五、發明説明(29 ) 接時以及連接後之信賴性。又,實裝面積也可以小至經由 裸晶片時裝之面積。因此,將此電路基板1 0 0 0使用於 電子機器時,可以謀求電子機器本身之小型化。又,在同 一面積內,可以更確保實裝空間,可以謀求高機能化。 於上述第2實施形態以後之實施形態中,雖然半導體 晶片之裏面以及側面露出,對半導體晶片之損傷等成爲問 題之情形,也可以將半導體晶片之露出部(裏面以及側面 )以環氧樹脂或聚酉先亞胺樹脂等覆蓋之。又,在與電路 基板之連接上·,雖然記載使用銲錫凸點之例,但是也可以 爲金或其他之金屬之凸點,也可以使用利用導電性樹脂之 凸起。 而且,作爲具備此電路基板1 0 0 0之電子機器之筆 記型個人電腦1 2 0 0被顯示於圖1 6。 又,上述實施形態雖係將本發明適用於半導體裝置之 例,只要是與半導體裝置同樣地需要多數之凸點之面實裝 用之電子零件,不管是主動零件或被動零件,可以適用本 發明。電子零件例如有電阻器、電容器、線圈、振盪器、 濾波器、溫度傳感器、熱敏電阻、變阻器、電位器、保險 絲等。 本發明在半導體晶片間之組合之外,不單是組合電子 零件間之情形,以可以適用於組合電子零件與半導體晶片 之情形。又,也可以將應力緩和層設於其中一方之零件或 設於兩方中。 本紙張尺度適用中國國家標準(0奶)六4規格(2丨0'乂297公釐)-32 - (請先閱讀背面之注意事項再填寫本頁) 訂

Claims (1)

  1. A8 B8 C8 D8 六、申請專利範圍 1 . 一種集合型半導體裝置,其特徵爲具有:包含具 有電極之半導體晶片,以及、設置於上述半導體晶片上之應 力緩和構造,以及由上述電極被形成之複數之配線.,以及 被形成在上述應力緩和構造上之、同時’被接合在上述複數 之配線之其中之一之外部電極之第1之半導體裝置,以及 具有與上述第1之,半-導體裝置之上述電極相比,配置 之節距不同之電極,電氣地被接合於上述第1之半導體裝 置之配線之其中之一之第2之半導體裝置。 2.如申請專利範圍第1項記載之集合型之半導體裝 置,其中上述應力緩和構造包含設於上述半導體晶片上之 應力緩和層, 與上述外部電極連接之配線被形成於由上述電極至上 述應力緩和層上, 上述外部電極在上述應力緩和層上,被形成於被連接 在上述外部電極之配線上。 - 經濟部令央標隼局員工消費合作社印製 ---------策---;----訂 (讀先聞讀背面之注意事項再填寫本頁) 3 .如申請專利範圍第1項記載之集合型之半導體裝 置,其中上述應力緩和構造包含:設於上述半導體晶片上 之應力緩和層,以及貫通該應力緩和層同時傳達應力於該 應力緩和層上之連接部, 與上述外部電極連接之配線形成於上述應力緩和層之 下, 上述外部電極形成於上述連接部上。 4 .如申請專利範圍第1項記載之集合型之半導體裝 置,其中上述第2之半導體裝置係由具有上述電極之半導 本紙張尺度逍用中國國家標準(CNS ) A4規格(210X 297公釐)-33 - A8 B8 C8 D8 經濟部十央楼隼局員工消費合作社印策 六、 申請專利範園 1 I 體晶片 y 以 及被設 於上述 電 極 之外部 電 極 所形成之裸晶 1 1 I 片 〇 1 1 5 / 如 申請專 利 範圍 第 1 項 記 載 之 集 合型之半 導 體 裝 I I η 1 I 置 ,其 中 上 述第2 之半導 體 裝 置 具 有 γ 具 有 上述 電 極 之 半 先 閾 1 I 1 1 導體晶 片 , 以及被 設 於上述半 導 體 晶 片 上 之 應 力 緩 和 層 背 1 I 、以及由 上 述 電極至 上 述應 力 緩 和 層 上 形成 之配 線 > 以 及在 之 注 意 1 | 上述應 力 緩 和層上 被 形成於上 述 配 線 之外部 電 極 〇 事 項 再 1 1 6 * 如 申請專 利 範圍 第 1 項 記 載 之 集 合型 之 半 導 體 裝 f 本 笨 m ,其 中 上 述第2之 半導 體 裝 置 具 有 具 有 上 述 電 極 之半 頁 1 1 導體晶 片 > 以及設 於上述半 導 體 rUL· 晶 片 上 之 應 力 緩 和 層 以 1 I 及在上 述 應 力緩和 層 之下 由 上 述 電 極 形成 之配 線 以 及 1 1 1 貫通上 述 應 力緩和 層 同時 傳 達 應 力 於 該 應 力 緩 和 層 上 之 連 1 訂 接部’ 以 及 被形成於 上述 連 接 部 上 之 外 部 電 極 Ο 1 1 7 如 申請專 利 範圍 第 1 項 記 載 之 集 合 型 之 半 導 體 tuz. 裝 1 I 置 其 中 上 述第2 之 半導 體 裝 置 具 有 * 由 上 述 電 極 形成 之 1 I 配線, 以 及 被形成於 該配 線 之 外部 電 極 9 : > I 上 述 第 2之毕 導 體裝 置 之 上 述 外 部 電 極 電 氣 地 被 連 1 接於上 述 第 1之半 導 體裝 置 〇 1 8 • 如 申請專 利 範圍 第 2 項 記 載 之 集 合 型 之 半 導 體 裝 1 置 其 中 被 連接於 上 述第 2 之 i 半 導 體 裝 置 之 配 線 被 形成於 1 | 上述半 導 體 晶片上 > 1 1 I 上 述 第 2之半 導 體裝 置 具 有 ; 由上 述 電 極 形 成 之 配 1 1 線’ 以 及 被 形成於 該 配線 之 外 部 電 極 上 述 應 力緩和 層 被形成於 避 開 被 與 上 述 第 2 之半 導 體 1 1 1 張 紙 本 適 準 標 家 國 釐 公 7 9 2 34 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 裝置連接之配線之至少其中一部分之領域。 9 .如申請專利範圍第2項記載;ζ集合型之半導體裝 置,其中被與上述第2之半導髓裝置連接之配線被形成於 上述應力緩和層上, 上述第2之半導體裝置具有:由上述電極形成之配 線,以及被形成於該配線之外部電極。 1 0 .如申請專利範圍第3項記載之集合型之半導體 裝置,其中被與上述第2之半導體裝置連接之配線被形成 於上述半導體晶片上, 上述第2之半導體裝置具有:由上述電極形成之配 線,以及被形成於該配線、.之、外部電極, 上述應力緩和層被形成於避開與上述第2之半導體裝 置連接之配線之至少其中一部分之領域。 1 1 .如申請專利範圍第3項記載之集合型之半導體 裝置,其中被與上述第2之半導體裝置連接之配線被形成 於上述應力緩和層上, 上述第2之半導體裝置具有:由上述電極形成之配 線,以及被形成於該配線之外部電極。 12. 如申請專利範圍第1項至第11項之其中一項 記載之集合型之半導體裝置,其中具有與上述第1之半導 體裝置電氣地接合之至少1個之第3之半導體裝置。 13. 如申請專利範圍第1項至第11項之其中一項 記載之集合型之半導體裝置,其中具有:密封上述全部之 半導體裝置之樹脂封裝(package),以及 本紙張尺度逋用中國國家標準(CNS ) A4規格(210X297公嫠)-35 - (許先E讀背面.55一意事呼再填寫本頁) 訂- 經濟部中央標準局員工消費合作社印裝 A8 B8 C8 D8 六、申請專利範園 被連接於上述第1之半導體裝置之電極之外導線( outer le.ad )。‘ 1 4 ·如申請專利範圍第1項至第1 1項之丼中一項 記載之集合型之半導體裝置,其中上述第1之半導體裝置 具有:被黏貼在與上述第2之半導體裝置之連接面之相反 側面之散熱器。 1 5 . —種集合型之電子零件,其特徵爲具有:具備 具有電極之元件晶片,以及被設於上述元件晶片上之應力 緩和構造,以及被由上述電極形成之複數之·配線,以及被 形成於上述應力緩和構造上之同時,被連接於上述複數之 配線之其中之一之外部電極之第1之電子零件,以及 與上述第1之電子零件之上述電極相比,具有不同之 配置節距之電極,被與上述第1之f導體裝置之配線之其 中之一電氣地_合之第2之電子零件。 1 6 ·—種集合型之電子零件之製造方法,其特徵係 包含在具有電極之元件晶片,以及被設於上述元件晶片上 之應力緩和構造,以及被由上述電極形成之複數之配線, 以及被形成於上述應力緩和構造上之同時,被連接於上述 複數之配線之其中之一之外部電極之第1之電子零件,經 由上述複數之配線之其中之一,電氣地接合第2之電子零、 .件之工程。 1 7 · —種集合型之..電子零件之製造方法,其特徵係 包含在具有電極之半導體晶片,以及被設於上述半導體晶 片上之應力緩和構造,以及被由上述電極形成之複數之配 本紙張尺度逋用中國國家標準(CNS ) A4規格(210X297公釐)-36 - C 0 、、, _n HI Hi _m 1 i^la vni (讀先閣讀背面之注意事項再填寫本頁) A8 B8 C8 _ D8 六、申請專利範圍 線,以及被形成於上述應力緩和構造上之同時,被連接於 / · 上述複數之配線之其中之一之外部電極之第1之半導體裝 蓴,經由上述複數之配線之其中之一,電氣地接合第2之 半導體裝置之工程。 ' 1 8 .如申請專利範圍第1 7項記載之集合型之半導_ 體裝置之製造方法,其中被與述第2之半導體裝置連接 之配線被形成在具」有襯墊之上述半導體晶片上, 上述應力緩和構造包含被形成在避開上述襯墊之領域 之應力緩和層', 、 上述第2之半導體裝置具有:電極,以及由該電極形 成之配線,以及被形成於該配線之外部電極, 接合上述第2之半導體裝置之外部電極,以及上述筹 1之半導體裝置之上述襯墊。 1 9 ·如申請專利範圍第1 7項記載之-集合型之半導 體裝置之製造方法,其中上述應〜力緩和構造包含被設於上 述半導體晶片上之應力緩和層, 被於上述第2之半導體裝置連接之配線被形成於具有 襯墊之上述應力緩和層上, 經濟部中央標準局負工消費合作社印製 --—II----农-----—訂 (請先《讀背面之注$項再填寫本頁) 上述第2之半導體裝置具有:電極,以及由該電極形 成之配線,以及被形成於該配線之外部電極, 接合上述第2之半導體裝置之外部電極,以及上述第 1之半導體裝置之上述襯墊。 2 0 .如申請專利範圍第1 8或第19項記載之集合 型之半導體裝置之製造方法,其中上述第1之半導體裝置 本紙張尺度適用中國國家榇準(CNS ) A4規格(210 X 297公釐)-37 - A8 B8 C8 D8 六、申請專利範圍 之上述襯墊以及上述第2之半導體裝置之上述外部電極之 中,至少其中一方’由較被使用於電路基板之實裝之銲錫 熔點還高之銲錫所形成者。 2 1 .如申請專利範圍第1 8或第1 9項記載之集合 ,型之‘半導體裝置之製造方法,其中上述第1之半導體裝置 之上述襯墊以及上述第2之半導體裝置之上述外部電極, 由表面較銲.錫熔點還高之金屬形成者。 2 2 .如申請專利範圍第1 8或第1 9項記載之集合 型之半導體裝·置之製造方法,其中上述第1之半導體裝置、 之上述襯墊以及上述第2之半導體装置之上述外部電極之 中’其中一方之表面由銲錫形成,另一方之表面由較銲錫 熔點還高之金屬形成。 經濟部中央標隼局員工消費合作社印製 ---------策------訂 (請先s讀背面之注意事項再填寫本頁) 2 3 .紅申請專利範圍第1 8或第1 9項記載之集合 型之半導體裝置之製造方法,其中在上述第2之半導體裝 置之外部電極與上述第1之半導體裝置之上述襯墊之間、, 配置包含熱硬化性接著劑之異方性導電膜,經由此異方性. 導電膜,接合上述第1之半導體裝置之上述襯墊以及上述 第2之半導體裝置之上述外部電極。 24.—種如申請專利範圍第1項至第11項之其中 之一所記載之集合型之半導體裝置被實裝之電路基板。 2 5 .—種具有如申請專利範圍第2 4項記載之電路 基板之電子機器。 本紙張尺度逍用中國國家標準(CNS ) A4規格(210X297公釐)-38 -
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6870272B2 (en) * 1994-09-20 2005-03-22 Tessera, Inc. Methods of making microelectronic assemblies including compliant interfaces
US6211572B1 (en) 1995-10-31 2001-04-03 Tessera, Inc. Semiconductor chip package with fan-in leads
US6284563B1 (en) * 1995-10-31 2001-09-04 Tessera, Inc. Method of making compliant microelectronic assemblies
TW448524B (en) 1997-01-17 2001-08-01 Seiko Epson Corp Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment
DE69830883T2 (de) 1997-03-10 2006-04-20 Seiko Epson Corp. Halbleiterbauelement und mit diesem Bauelement bestückte Leiterplatte
JP3661444B2 (ja) * 1998-10-28 2005-06-15 株式会社ルネサステクノロジ 半導体装置、半導体ウエハ、半導体モジュールおよび半導体装置の製造方法
JP4822019B2 (ja) * 1999-03-25 2011-11-24 セイコーエプソン株式会社 配線基板、半導体装置及びこれらの製造方法、回路基板並びに電子機器
KR100319624B1 (ko) * 1999-05-20 2002-01-09 김영환 반도체 칩 패키지 및 그 제조방법
US6228687B1 (en) * 1999-06-28 2001-05-08 Micron Technology, Inc. Wafer-level package and methods of fabricating
JP3526788B2 (ja) * 1999-07-01 2004-05-17 沖電気工業株式会社 半導体装置の製造方法
US6770547B1 (en) * 1999-10-29 2004-08-03 Renesas Technology Corporation Method for producing a semiconductor device
JP2001320014A (ja) * 2000-05-11 2001-11-16 Seiko Epson Corp 半導体装置及びその製造方法
US7247932B1 (en) 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
JP2002050716A (ja) * 2000-08-02 2002-02-15 Dainippon Printing Co Ltd 半導体装置及びその作製方法
US6862189B2 (en) * 2000-09-26 2005-03-01 Kabushiki Kaisha Toshiba Electronic component, circuit device, method for manufacturing the circuit device, and semiconductor device
JP4505983B2 (ja) * 2000-12-01 2010-07-21 日本電気株式会社 半導体装置
JP4051893B2 (ja) * 2001-04-18 2008-02-27 株式会社日立製作所 電子機器
CN100407422C (zh) 2001-06-07 2008-07-30 株式会社瑞萨科技 半导体装置及其制造方法
JP4631223B2 (ja) * 2001-07-04 2011-02-16 パナソニック株式会社 半導体実装体およびそれを用いた半導体装置
JP4917225B2 (ja) * 2001-09-28 2012-04-18 ローム株式会社 半導体装置
US6777648B2 (en) * 2002-01-11 2004-08-17 Intel Corporation Method and system to manufacture stacked chip devices
JP2003243604A (ja) * 2002-02-13 2003-08-29 Sony Corp 電子部品及び電子部品の製造方法
US7423336B2 (en) 2002-04-08 2008-09-09 Micron Technology, Inc. Bond pad rerouting element, rerouted semiconductor devices including the rerouting element, and assemblies including the rerouted semiconductor devices
US20050104211A1 (en) * 2002-05-07 2005-05-19 Shinji Baba Semiconductor device having semiconductor chips mounted on package substrate
JP2003324183A (ja) * 2002-05-07 2003-11-14 Mitsubishi Electric Corp 半導体装置
JP3529050B2 (ja) 2002-07-12 2004-05-24 沖電気工業株式会社 半導体装置の製造方法
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
WO2004049439A1 (ja) * 2002-11-26 2004-06-10 Renesas Technology Corp. 半導体装置
TW569416B (en) * 2002-12-19 2004-01-01 Via Tech Inc High density multi-chip module structure and manufacturing method thereof
US7253510B2 (en) 2003-01-16 2007-08-07 International Business Machines Corporation Ball grid array package construction with raised solder ball pads
US20040187976A1 (en) * 2003-03-31 2004-09-30 Fay Hua Phase change lead-free super plastic solders
US20050029675A1 (en) * 2003-03-31 2005-02-10 Fay Hua Tin/indium lead-free solders for low stress chip attachment
JP3968051B2 (ja) * 2003-05-14 2007-08-29 富士通株式会社 半導体装置とその製造方法、および半導体装置前駆体とその製造方法
US20040262728A1 (en) * 2003-06-30 2004-12-30 Sterrett Terry L. Modular device assemblies
DE10345391B3 (de) * 2003-09-30 2005-02-17 Infineon Technologies Ag Verfahren zur Herstellung eines Multi-Chip-Moduls und Multi-Chip-Modul
US20050110161A1 (en) * 2003-10-07 2005-05-26 Hiroyuki Naito Method for mounting semiconductor chip and semiconductor chip-mounted board
US7049170B2 (en) * 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US7060601B2 (en) 2003-12-17 2006-06-13 Tru-Si Technologies, Inc. Packaging substrates for integrated circuits and soldering methods
TW200721932A (en) * 2004-01-30 2007-06-01 Hitachi Chemical Co Ltd Adhesion assisting agent-bearing metal foil, printed wiring board, and production method of printed wiring board
EP1739739A4 (en) * 2004-03-26 2010-02-24 Fujikura Ltd TRAVERSATION WIRING PLATE AND METHOD OF PRODUCING THE SAME
JP2006041401A (ja) * 2004-07-29 2006-02-09 Sharp Corp 半導体装置及びその製造方法
US20060038272A1 (en) * 2004-08-17 2006-02-23 Texas Instruments Incorporated Stacked wafer scale package
JP2006303408A (ja) * 2004-09-09 2006-11-02 Seiko Epson Corp 電子装置及びその製造方法
JP2006100385A (ja) 2004-09-28 2006-04-13 Rohm Co Ltd 半導体装置
US11842972B2 (en) 2004-09-28 2023-12-12 Rohm Co., Ltd. Semiconductor device with a semiconductor chip connected in a flip chip manner
JP2006179570A (ja) * 2004-12-21 2006-07-06 Renesas Technology Corp 半導体装置の製造方法
US7999379B2 (en) 2005-02-25 2011-08-16 Tessera, Inc. Microelectronic assemblies having compliancy
JP4142041B2 (ja) * 2005-03-23 2008-08-27 セイコーエプソン株式会社 半導体装置の製造方法
US7364945B2 (en) * 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
US7354800B2 (en) * 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
TWI330863B (en) * 2005-05-18 2010-09-21 Megica Corp Semiconductor chip with coil element over passivation layer
JP4548264B2 (ja) * 2005-08-01 2010-09-22 株式会社デンソー 車両用交流発電機
KR100893558B1 (ko) * 2005-08-10 2009-04-17 세이코 엡슨 가부시키가이샤 반도체 장치, 반도체 장치의 제조 방법 및 전자 부품
JP4289335B2 (ja) 2005-08-10 2009-07-01 セイコーエプソン株式会社 電子部品、回路基板及び電子機器
US7768125B2 (en) * 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US7456088B2 (en) 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
US7750482B2 (en) 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US8704349B2 (en) 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
US7385299B2 (en) * 2006-02-25 2008-06-10 Stats Chippac Ltd. Stackable integrated circuit package system with multiple interconnect interface
US7915081B2 (en) 2006-03-31 2011-03-29 Intel Corporation Flexible interconnect pattern on semiconductor package
JP5177625B2 (ja) * 2006-07-11 2013-04-03 独立行政法人産業技術総合研究所 半導体チップの電極接続構造および導電部材、並びに半導体装置およびその製造方法
US7538429B2 (en) * 2006-08-21 2009-05-26 Intel Corporation Method of enabling solder deposition on a substrate and electronic package formed thereby
US20080054496A1 (en) 2006-08-30 2008-03-06 Neill Thornton High temperature operating package and circuit design
TWI473245B (zh) 2006-10-31 2015-02-11 Sumitomo Bakelite Co 半導體電子零件及使用該半導體電子零件之半導體裝置
US7749886B2 (en) * 2006-12-20 2010-07-06 Tessera, Inc. Microelectronic assemblies having compliancy and methods therefor
US20090032972A1 (en) * 2007-03-30 2009-02-05 Kabushiki Kaisha Toshiba Semiconductor device
TWI368978B (en) * 2007-09-21 2012-07-21 Unimicron Technology Corp Method for fabricating ball-implantation side surface structure of package substrate
US20090102050A1 (en) * 2007-10-17 2009-04-23 Phoenix Precision Technology Corporation Solder ball disposing surface structure of package substrate
KR20090042574A (ko) * 2007-10-26 2009-04-30 삼성전자주식회사 반도체 모듈 및 이를 구비하는 전자 장치
JP4759582B2 (ja) 2008-02-15 2011-08-31 Okiセミコンダクタ株式会社 半導体デバイスの製造方法及び半導体デバイス
DE102008039360B4 (de) * 2008-08-22 2021-05-12 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
JP4881369B2 (ja) * 2008-12-24 2012-02-22 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP5170134B2 (ja) * 2010-03-16 2013-03-27 日本電気株式会社 半導体装置及びその製造方法
JP5271402B2 (ja) * 2011-10-31 2013-08-21 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US20130228916A1 (en) * 2012-03-02 2013-09-05 Texas Instruments Incorporated Two-solder method for self-aligning solder bumps in semiconductor assembly
US11213690B2 (en) * 2012-06-15 2022-01-04 Medtronic, Inc. Wafer level packages of high voltage units for implantable medical devices
US10479474B2 (en) * 2016-07-14 2019-11-19 The Boeing Company Friction stir welded wingtip torque box
US10950511B2 (en) * 2018-10-30 2021-03-16 Medtronic, Inc. Die carrier package and method of forming same
CN113557556B (zh) * 2019-03-13 2023-09-08 公立大学法人公立诹访东京理科大学 头部佩戴装置、中暑预防***以及水分补充警告***
US11404365B2 (en) * 2019-05-07 2022-08-02 International Business Machines Corporation Direct attachment of capacitors to flip chip dies
CN112201647A (zh) * 2020-09-09 2021-01-08 苏州通富超威半导体有限公司 一种高密度互连芯片结构
JP2022129553A (ja) * 2021-02-25 2022-09-06 セイコーエプソン株式会社 センサーモジュール

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US573974A (en) * 1896-12-29 henery
US376825A (en) * 1888-01-24 Painter s combination pot-hook
JPS5337383A (en) 1976-09-20 1978-04-06 Hitachi Ltd Semiconductor integrated circuit
JPS5339068A (en) 1976-09-22 1978-04-10 Hitachi Ltd Semiconductor device
JPS58140143A (ja) * 1982-02-15 1983-08-19 Seiko Epson Corp 複合型半導体装置
JPS5952859A (ja) * 1982-09-20 1984-03-27 Nec Corp 半導体装置
JPS5988863A (ja) * 1982-11-12 1984-05-22 Matsushita Electric Ind Co Ltd 半導体装置
JPS59218744A (ja) 1983-05-27 1984-12-10 Hitachi Ltd ボンデイング方法
JPS60150668A (ja) 1984-01-18 1985-08-08 Seiko Epson Corp 半導体装置
JPS59210649A (ja) 1984-05-07 1984-11-29 Hitachi Ltd 半導体装置の実装構造
JPS6189657A (ja) * 1984-10-08 1986-05-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPS63142663A (ja) 1986-12-04 1988-06-15 Sharp Corp 半導体装置とその製造方法
JPH01209746A (ja) 1988-02-17 1989-08-23 Nec Corp 半導体装置
JPH0750759B2 (ja) * 1988-07-01 1995-05-31 シャープ株式会社 半導体装置
JPH02241045A (ja) 1989-03-15 1990-09-25 Matsushita Electric Works Ltd 半導体装置およびその製造方法
US5399898A (en) 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
JPH0442957A (ja) * 1990-06-06 1992-02-13 Matsushita Electron Corp 半導体集積回路装置の製造方法
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5136365A (en) 1990-09-27 1992-08-04 Motorola, Inc. Anisotropic conductive adhesive and encapsulant material
JP2876773B2 (ja) * 1990-10-22 1999-03-31 セイコーエプソン株式会社 プログラム命令語長可変型計算装置及びデータ処理装置
US5173764A (en) * 1991-04-08 1992-12-22 Motorola, Inc. Semiconductor device having a particular lid means and encapsulant to reduce die stress
JP3016910B2 (ja) * 1991-07-19 2000-03-06 富士通株式会社 半導体モジュール構造
JPH05129373A (ja) 1991-10-31 1993-05-25 Nec Corp 半導体装置及びその製造方法
JPH05129516A (ja) 1991-11-01 1993-05-25 Hitachi Ltd 半導体装置
JP3119927B2 (ja) 1992-03-18 2000-12-25 株式会社東芝 半導体装置
JP3339881B2 (ja) 1992-07-16 2002-10-28 株式会社日立製作所 半導体集積回路装置およびその製造方法
JPH06209071A (ja) * 1993-01-12 1994-07-26 Sharp Corp 樹脂封止半導体装置およびその製造方法
JPH06224334A (ja) 1993-01-26 1994-08-12 Hitachi Ltd マルチチップモジュール
US5477611A (en) 1993-09-20 1995-12-26 Tessera, Inc. Method of forming interface between die and chip carrier
US5366933A (en) * 1993-10-13 1994-11-22 Intel Corporation Method for constructing a dual sided, wire bonded integrated circuit chip package
JPH07263620A (ja) 1994-03-22 1995-10-13 Hitachi Ltd 半導体装置
US5776796A (en) * 1994-05-19 1998-07-07 Tessera, Inc. Method of encapsulating a semiconductor package
JP3278533B2 (ja) 1994-07-28 2002-04-30 三菱電機株式会社 樹脂封止型半導体装置の製造方法
JPH0864049A (ja) 1994-08-19 1996-03-08 Takaoka Electric Mfg Co Ltd 傾斜ブラシ式碍子清掃装置
JP2616565B2 (ja) * 1994-09-12 1997-06-04 日本電気株式会社 電子部品組立体
JPH08115174A (ja) * 1994-10-17 1996-05-07 Nippon Telegr & Teleph Corp <Ntt> ライブラリ装置のデータアクセス制御方法
JP3259562B2 (ja) 1995-01-27 2002-02-25 富士電機株式会社 バンプ付き半導体装置の製造方法
JP3186941B2 (ja) 1995-02-07 2001-07-11 シャープ株式会社 半導体チップおよびマルチチップ半導体モジュール
JPH08222571A (ja) 1995-02-13 1996-08-30 Sony Corp フリップチップicとその製造方法
JP3356921B2 (ja) 1995-03-24 2002-12-16 新光電気工業株式会社 半導体装置およびその製造方法
JPH08279591A (ja) 1995-04-07 1996-10-22 Nec Corp 半導体装置とその製造方法
JP3211659B2 (ja) 1995-04-24 2001-09-25 松下電器産業株式会社 半導体装置およびその製造方法
TW520816U (en) * 1995-04-24 2003-02-11 Matsushita Electric Ind Co Ltd Semiconductor device
US5721452A (en) * 1995-08-16 1998-02-24 Micron Technology, Inc. Angularly offset stacked die multichip device and method of manufacture
US5777379A (en) * 1995-08-18 1998-07-07 Tessera, Inc. Semiconductor assemblies with reinforced peripheral regions
JP3313547B2 (ja) 1995-08-30 2002-08-12 沖電気工業株式会社 チップサイズパッケージの製造方法
KR0182073B1 (ko) * 1995-12-22 1999-03-20 황인길 반도체 칩 스케일 반도체 패키지 및 그 제조방법
KR100443484B1 (ko) * 1996-02-19 2004-09-18 마츠시타 덴끼 산교 가부시키가이샤 반도체장치및그제조방법
JP3262728B2 (ja) 1996-02-19 2002-03-04 松下電器産業株式会社 半導体装置及びその製造方法
US5917242A (en) * 1996-05-20 1999-06-29 Micron Technology, Inc. Combination of semiconductor interconnect
US5677567A (en) * 1996-06-17 1997-10-14 Micron Technology, Inc. Leads between chips assembly
US5990545A (en) * 1996-12-02 1999-11-23 3M Innovative Properties Company Chip scale ball grid array for integrated circuit package
US6054337A (en) * 1996-12-13 2000-04-25 Tessera, Inc. Method of making a compliant multichip package
US6057598A (en) * 1997-01-31 2000-05-02 Vlsi Technology, Inc. Face on face flip chip integration
DE69830883T2 (de) * 1997-03-10 2006-04-20 Seiko Epson Corp. Halbleiterbauelement und mit diesem Bauelement bestückte Leiterplatte
US5898223A (en) * 1997-10-08 1999-04-27 Lucent Technologies Inc. Chip-on-chip IC packages
JP4158565B2 (ja) 2003-03-18 2008-10-01 日産自動車株式会社 内燃機関の触媒劣化診断装置

Also Published As

Publication number Publication date
US20090302467A1 (en) 2009-12-10
KR20050026049A (ko) 2005-03-14
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DE69830883D1 (de) 2005-08-25
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US20110180927A1 (en) 2011-07-28
US7119445B2 (en) 2006-10-10
JP4973878B2 (ja) 2012-07-11
JP2009010436A (ja) 2009-01-15
US8134237B2 (en) 2012-03-13
DE69830883T2 (de) 2006-04-20
US20090026631A1 (en) 2009-01-29
WO1998040915A1 (fr) 1998-09-17
EP1447849A3 (en) 2005-07-20
EP1427016A2 (en) 2004-06-09
US6989605B2 (en) 2006-01-24
US7436071B2 (en) 2008-10-14
US20050023652A1 (en) 2005-02-03
US20030116859A1 (en) 2003-06-26
AU6121598A (en) 1998-09-29
KR100563585B1 (ko) 2006-03-22
US20060065968A1 (en) 2006-03-30
EP1447849A2 (en) 2004-08-18
EP0913866A4 (en) 2000-03-22
US6515370B2 (en) 2003-02-04
EP0913866B1 (en) 2005-07-20
EP0913866A1 (en) 1999-05-06
US20060284320A1 (en) 2006-12-21
US20020024124A1 (en) 2002-02-28
US7932612B2 (en) 2011-04-26
US6803663B2 (en) 2004-10-12

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