JP3259562B2 - バンプ付き半導体装置の製造方法 - Google Patents
バンプ付き半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、プリント基板、フィル
ム基板等へのボンディングのための突起状の電極、いわ
ゆるバンプを有するバンプ付き半導体装置の製造方法に
関する。
ム基板等へのボンディングのための突起状の電極、いわ
ゆるバンプを有するバンプ付き半導体装置の製造方法に
関する。
【０００２】
【従来の技術】半導体装置の多数の電極の高信頼性の接
続のため、突起状の電極、いわゆるバンプを有する半導
体装置が量産されている。従来のバンプ付き半導体装置
の一例として図４に、ｎ型基板を用いたｎｐｎトランジ
スタチップに半田バンプを形成した例の平面図を示す。
半導体チップ１にフォトエッチング技術を用いたパター
ン形成、酸化、不純物拡散等の工程により、トランジス
タ構造が作り込まれているものとする。３はベース拡散
領域、４はエミッタ拡散領域であり、その上の酸化膜に
電極接続のために設けられたベース開口部５、エミッタ
開口部６が点線で示されている。１９はコレクタの電極
接続のための開口部である。そして、これらの開口部上
にＡｌ等の金属を蒸着、パターン形成したＡｌ電極７が
設けられ、チップ１上の周辺部に設けられたパッドに接
続されている。各パッド上には他の基板等に接続するた
めのベースバンプ１４、エミッタバンプ１５、コレクタ
バンプ２０が形成されている。コレクタ開口部１９およ
びコレクタバンプ２０が二つずつ設けられているのは、
構造的、熱的なバランスを考慮したためであり、場合に
よっては一つでもよい。このトランジスにおいて、ｎエ
ミッタ拡散領域４から、ｐベース拡散領域３、ｎ型基板
１８の一部を通って、コレクタ電極へと電流が流れるの
で、ｐベース拡散領域３およびｐベース拡散領域３から
コレクタ開口部１９までの範囲が活性領域である。
続のため、突起状の電極、いわゆるバンプを有する半導
体装置が量産されている。従来のバンプ付き半導体装置
の一例として図４に、ｎ型基板を用いたｎｐｎトランジ
スタチップに半田バンプを形成した例の平面図を示す。
半導体チップ１にフォトエッチング技術を用いたパター
ン形成、酸化、不純物拡散等の工程により、トランジス
タ構造が作り込まれているものとする。３はベース拡散
領域、４はエミッタ拡散領域であり、その上の酸化膜に
電極接続のために設けられたベース開口部５、エミッタ
開口部６が点線で示されている。１９はコレクタの電極
接続のための開口部である。そして、これらの開口部上
にＡｌ等の金属を蒸着、パターン形成したＡｌ電極７が
設けられ、チップ１上の周辺部に設けられたパッドに接
続されている。各パッド上には他の基板等に接続するた
めのベースバンプ１４、エミッタバンプ１５、コレクタ
バンプ２０が形成されている。コレクタ開口部１９およ
びコレクタバンプ２０が二つずつ設けられているのは、
構造的、熱的なバランスを考慮したためであり、場合に
よっては一つでもよい。このトランジスにおいて、ｎエ
ミッタ拡散領域４から、ｐベース拡散領域３、ｎ型基板
１８の一部を通って、コレクタ電極へと電流が流れるの
で、ｐベース拡散領域３およびｐベース拡散領域３から
コレクタ開口部１９までの範囲が活性領域である。
【０００３】図５は、図４の半導体チップのＢ−Ｂ線に
おける断面図である。ｎ型半導基板１８の表面層にｐ型
のベース拡散領域３と、その表面層にｎ型のエミッタ拡
散領域４が形成されている。半導体基板１８の表面上
は、酸化膜２が覆っており、その酸化膜２に開けられた
ベース開口部５、エミッタ開口部６を通じてＡｌ電極７
が接触している。Ａｌ電極７の上に、窒化膜からなる表
面保護膜２２が覆っておりその保護膜２２に開けられた
ベースバンプ用開口部２３、エミッタバンプ用開口部２
４に下地金属膜９を介してベースバンプ１４、エミッタ
バンプ１５が形成されている。
おける断面図である。ｎ型半導基板１８の表面層にｐ型
のベース拡散領域３と、その表面層にｎ型のエミッタ拡
散領域４が形成されている。半導体基板１８の表面上
は、酸化膜２が覆っており、その酸化膜２に開けられた
ベース開口部５、エミッタ開口部６を通じてＡｌ電極７
が接触している。Ａｌ電極７の上に、窒化膜からなる表
面保護膜２２が覆っておりその保護膜２２に開けられた
ベースバンプ用開口部２３、エミッタバンプ用開口部２
４に下地金属膜９を介してベースバンプ１４、エミッタ
バンプ１５が形成されている。
【０００４】図６（ａ）〜（ｄ）は図４、５のトランジ
スタの製造方法を説明するための工程順の断面図であ
る。この図に基づき、製造工程を説明する。ｎ型基板１
８にフォトエッチング技術を用いたパターン形成、酸
化、不純物拡散等の工程により、トランジスタの接合構
造が作り込まれるまでの工程は良く知られているので省
略する。そのような半導体基板１８上の酸化膜２に、フ
ォトエッチング技術により、ベース開口部５、エミッタ
開口部６を設ける、次に、Ａｌ膜を全面に堆積し、所定
の形状にパターン形成し、Ａｌ電極７を設ける。その上
全面にＣＶＤ法による窒化膜の表面保護膜２２を被着
し、ベースバンプ用開口部２３、エミッタバンプ用開口
部２４を設ける〔図６（ａ）〕。
スタの製造方法を説明するための工程順の断面図であ
る。この図に基づき、製造工程を説明する。ｎ型基板１
８にフォトエッチング技術を用いたパターン形成、酸
化、不純物拡散等の工程により、トランジスタの接合構
造が作り込まれるまでの工程は良く知られているので省
略する。そのような半導体基板１８上の酸化膜２に、フ
ォトエッチング技術により、ベース開口部５、エミッタ
開口部６を設ける、次に、Ａｌ膜を全面に堆積し、所定
の形状にパターン形成し、Ａｌ電極７を設ける。その上
全面にＣＶＤ法による窒化膜の表面保護膜２２を被着
し、ベースバンプ用開口部２３、エミッタバンプ用開口
部２４を設ける〔図６（ａ）〕。
【０００５】続いて、バンプ下地金属層９を全面に被着
する〔図６（ｂ）〕。バンプ下地金属層９としては、Ａ
ｌ電極７と密着性のよい、Ｔｉ、Ｔｉ−Ｗ、Ｃｒ、Ｗ等
を蒸着又はスパッタで被着し、その上に柔らかくて延性
のあるＣｕ、Ｐｄ、Ａｕ、Ａｇなどを付けるのが普通で
ある。半田でバンプ電極を作る時には、更にＮｉ等のＳ
ｎバリア層を形成して、３層以上の多層構造とする。
する〔図６（ｂ）〕。バンプ下地金属層９としては、Ａ
ｌ電極７と密着性のよい、Ｔｉ、Ｔｉ−Ｗ、Ｃｒ、Ｗ等
を蒸着又はスパッタで被着し、その上に柔らかくて延性
のあるＣｕ、Ｐｄ、Ａｕ、Ａｇなどを付けるのが普通で
ある。半田でバンプ電極を作る時には、更にＮｉ等のＳ
ｎバリア層を形成して、３層以上の多層構造とする。
【０００６】その後、フォトレジスト１０を塗布し、バ
ンプ電極形成用マスクでパターニングし、続いて電解メ
ッキ法でバンプ電極１２を形成する〔図６（ｃ）〕。こ
の時、同様にパターニングしたフォトレジスト１０をマ
スクにした蒸着法を行い、フォトレジスト１０およびそ
の上の金属膜を除去するリフトオフ法を使用しても良
い。
ンプ電極形成用マスクでパターニングし、続いて電解メ
ッキ法でバンプ電極１２を形成する〔図６（ｃ）〕。こ
の時、同様にパターニングしたフォトレジスト１０をマ
スクにした蒸着法を行い、フォトレジスト１０およびそ
の上の金属膜を除去するリフトオフ法を使用しても良
い。
【０００７】最後に、図６（ｃ）のフォトレジスト１０
を除去し、必要に応じてフォトエッチング処理で電解メ
ッキ時に被着したバンプ下地金属膜９の不要部分をエッ
チング除去し、各々の電極を電気的に分離後、トンネル
炉で加熱溶融してバンプ形状を整え、ベースバンプ１
４、エミッタバンプ１５および図示されないコレクタバ
ンプを完成する〔図６（ｄ）〕。
を除去し、必要に応じてフォトエッチング処理で電解メ
ッキ時に被着したバンプ下地金属膜９の不要部分をエッ
チング除去し、各々の電極を電気的に分離後、トンネル
炉で加熱溶融してバンプ形状を整え、ベースバンプ１
４、エミッタバンプ１５および図示されないコレクタバ
ンプを完成する〔図６（ｄ）〕。
【０００８】
【発明が解決しようとする課題】図４に示したように、
従来の半導体装置においては、ボンディングの容易さを
優先して半導体チップの周辺部分にボンディング用のパ
ッドを設けていた。そして、そのパッドにボンディング
用のバンプを形成するのが普通であった。しかし、その
ため、ボンディングパッドの面積が必要であり、半導体
チップはその分だけ大きくせざるを得なかった。
従来の半導体装置においては、ボンディングの容易さを
優先して半導体チップの周辺部分にボンディング用のパ
ッドを設けていた。そして、そのパッドにボンディング
用のバンプを形成するのが普通であった。しかし、その
ため、ボンディングパッドの面積が必要であり、半導体
チップはその分だけ大きくせざるを得なかった。
【０００９】以上の問題に鑑み本発明は、チップ面積を
できるだけ縮小し、よって安価な半導体装置を提供する
ことを目的とする。
できるだけ縮小し、よって安価な半導体装置を提供する
ことを目的とする。
【００１０】
【課題を解決するための手段】上記の課題の解決のた
め、本発明のバンプ付き半導体装置の製造方法は、半導
体基板の電流が流れる活性領域上のバンプ形成部位に、
活性領域に接続される電極全面を覆わないようにポリイ
ミド樹脂を滴下形成するものとする。そして、上記の半
導体装置の製造方法において、前記電極がＡｌ電極であ
るものとする。
め、本発明のバンプ付き半導体装置の製造方法は、半導
体基板の電流が流れる活性領域上のバンプ形成部位に、
活性領域に接続される電極全面を覆わないようにポリイ
ミド樹脂を滴下形成するものとする。そして、上記の半
導体装置の製造方法において、前記電極がＡｌ電極であ
るものとする。
【００１１】
【作用】上記の手段を講じ半導体基板の電流が流れる活
性領域上のバンプ形成部位に、活性領域に接続される電
極全面を覆わないようにポリイミド樹脂を滴下形成する
ことによって、工程が簡単にしかも確実にできる。
性領域上のバンプ形成部位に、活性領域に接続される電
極全面を覆わないようにポリイミド樹脂を滴下形成する
ことによって、工程が簡単にしかも確実にできる。
【００１２】そして、上記の半導体装置の製造方法にお
いて、前記活性領域に接続される電極がＡｌ電極である
場合には、Ａｌ電極を腐食する恐れがない。また、ポリ
イミド樹脂であることで、Ａｌおよび半田の熱膨張係数
に近い熱膨張係数をもつため、熱ストレスに対して強い
構造となる。
いて、前記活性領域に接続される電極がＡｌ電極である
場合には、Ａｌ電極を腐食する恐れがない。また、ポリ
イミド樹脂であることで、Ａｌおよび半田の熱膨張係数
に近い熱膨張係数をもつため、熱ストレスに対して強い
構造となる。
【００１３】
【実施例】以下に図面を参照しながら、本発明の実施例
について説明する。図２は、本発明を実施した簡単な半
導体装置の例として、ｎ型基板に形成したｎｐｎトラン
ジスタの平面図である。半導体チップ１にフォトエッチ
ング技術を用いたパターン形成、酸化、不純物拡散等の
工程により、トランジスタの構造が作り込まれているも
のとする。３はｐベース拡散領域、４はｎエミッタ拡散
領域である。チップの表面を覆う酸化膜にそれぞれ電極
接続のためのベース開口部５、エミッタ開口部６が設け
られている。１９はコレクタの電極接続のためのコレク
タ開口部である。このトランジスにおいて、ｎエミッタ
拡散領域４から、ｐベース拡散領域３、ｎ型基板１８の
一部を通って、コレクタ電極へと電流が流れるので、ｐ
ベース拡散領域３およびｐベース拡散領域３からコレク
タ開口部１９までの範囲が活性領域である。そして、こ
れらの開口部上にＡｌ等の金属を蒸着、パターン形成し
た電極７が設けられ、それらの電極上にポリイミド樹脂
からなる絶縁膜８を介して他の基板等に接続するための
ベースバンプ１４、エミッタバンプ１５、コレクタバン
プ２０が形成されている。このポリイミド樹脂として
は、例えば信越化学（株）製のＫＪＲ−６５１を用い
た。図２の構成とすれば、従来のように半導体チップの
周辺部にパッドを形成する必要が無く、その分だけ半導
体チップを縮小できる。例えば、４００μｍ角のパッド
を省略した結果、４ｍｍ角のチップが３．２ｍｍ角にで
き、面積で４０％近い縮小が可能になった。
について説明する。図２は、本発明を実施した簡単な半
導体装置の例として、ｎ型基板に形成したｎｐｎトラン
ジスタの平面図である。半導体チップ１にフォトエッチ
ング技術を用いたパターン形成、酸化、不純物拡散等の
工程により、トランジスタの構造が作り込まれているも
のとする。３はｐベース拡散領域、４はｎエミッタ拡散
領域である。チップの表面を覆う酸化膜にそれぞれ電極
接続のためのベース開口部５、エミッタ開口部６が設け
られている。１９はコレクタの電極接続のためのコレク
タ開口部である。このトランジスにおいて、ｎエミッタ
拡散領域４から、ｐベース拡散領域３、ｎ型基板１８の
一部を通って、コレクタ電極へと電流が流れるので、ｐ
ベース拡散領域３およびｐベース拡散領域３からコレク
タ開口部１９までの範囲が活性領域である。そして、こ
れらの開口部上にＡｌ等の金属を蒸着、パターン形成し
た電極７が設けられ、それらの電極上にポリイミド樹脂
からなる絶縁膜８を介して他の基板等に接続するための
ベースバンプ１４、エミッタバンプ１５、コレクタバン
プ２０が形成されている。このポリイミド樹脂として
は、例えば信越化学（株）製のＫＪＲ−６５１を用い
た。図２の構成とすれば、従来のように半導体チップの
周辺部にパッドを形成する必要が無く、その分だけ半導
体チップを縮小できる。例えば、４００μｍ角のパッド
を省略した結果、４ｍｍ角のチップが３．２ｍｍ角にで
き、面積で４０％近い縮小が可能になった。
【００１４】図１は、図２の半導体チップのＡ−Ａ線に
おける断面図である。ｎ型半導体基板１８の表面層にｐ
型のベース拡散領域３と、その表面層にｎ型のエミッタ
拡散領域４が形成されている。半導体基板１８の表面上
は、酸化膜２が覆っており、その酸化膜２にあけられた
ベース開口部５、エミッタ開口部６を通じてＡｌ電極７
が接触している。Ａｌ電極７の上に、ポリイミドの絶縁
膜８があり、その絶縁膜８上に下地金属膜９を介して半
田からなるベースバンプ１４、エミッタバンプ１５が形
成されている。Ａｌ電極７とベースバンプ１４、エミッ
タバンプ１５とはそれぞれベースコンタクト部１６、エ
ミッタコンタクト部１７で接触している。ヤング率が約
２０００Ｐａと柔らかいポリイミド樹脂の絶縁膜８の上
に、Ｔｉ、Ｃｕ、および半田があって、半田接合前も、
また後にも上方からの衝撃に強い構造となっている。
おける断面図である。ｎ型半導体基板１８の表面層にｐ
型のベース拡散領域３と、その表面層にｎ型のエミッタ
拡散領域４が形成されている。半導体基板１８の表面上
は、酸化膜２が覆っており、その酸化膜２にあけられた
ベース開口部５、エミッタ開口部６を通じてＡｌ電極７
が接触している。Ａｌ電極７の上に、ポリイミドの絶縁
膜８があり、その絶縁膜８上に下地金属膜９を介して半
田からなるベースバンプ１４、エミッタバンプ１５が形
成されている。Ａｌ電極７とベースバンプ１４、エミッ
タバンプ１５とはそれぞれベースコンタクト部１６、エ
ミッタコンタクト部１７で接触している。ヤング率が約
２０００Ｐａと柔らかいポリイミド樹脂の絶縁膜８の上
に、Ｔｉ、Ｃｕ、および半田があって、半田接合前も、
また後にも上方からの衝撃に強い構造となっている。
【００１５】Ａｌ電極７、絶縁膜８、下地金属膜９のＴ
ｉ、バンプ１４、１５の半田の熱膨張係数は、それぞ
れ、２．９×１０-5、５．０×１０-5、８．４×１
０-6、２．０×１０-5／℃で極めて近い値なので、密着
性も良く且つサーマルストレスに強い構造になっていて
信頼性も高い。また、バンプ１４、１５、２０が、半導
体装置の活性領域の直上に配置されているので、活性領
域で発生する熱の放散を有効に行うという効果も得ら
れ、電流容量の増大が図れる。
ｉ、バンプ１４、１５の半田の熱膨張係数は、それぞ
れ、２．９×１０-5、５．０×１０-5、８．４×１
０-6、２．０×１０-5／℃で極めて近い値なので、密着
性も良く且つサーマルストレスに強い構造になっていて
信頼性も高い。また、バンプ１４、１５、２０が、半導
体装置の活性領域の直上に配置されているので、活性領
域で発生する熱の放散を有効に行うという効果も得ら
れ、電流容量の増大が図れる。
【００１６】図３（ａ）〜（ｄ）は図１、２のトランジ
スタの製造方法を説明するための工程順の断面図であ
る。この図に基づき、工程を説明する。ｎ型基板１８に
フォトエッチング技術を用いたパターン形成、酸化、不
純物拡散等の工程により、トランジスタの接合構造を作
り、更に酸化膜２を全面に被着し、ベース拡散領域３、
エミッタ拡散領域４の上の酸化膜２に、それぞれベース
開口部５、エミッタ開口部６を設け、Ａｌ電極７を設け
る所までは従来の製造方法と同じでよい。次に、ポリイ
ミド樹脂をバンプ電極を形成したい部位に選択的に滴下
し、絶縁膜８を設ける〔図３（ａ）〕。このときＡｌ電
極７の上全部には滴下せず、一部残すことが必要であ
る。
スタの製造方法を説明するための工程順の断面図であ
る。この図に基づき、工程を説明する。ｎ型基板１８に
フォトエッチング技術を用いたパターン形成、酸化、不
純物拡散等の工程により、トランジスタの接合構造を作
り、更に酸化膜２を全面に被着し、ベース拡散領域３、
エミッタ拡散領域４の上の酸化膜２に、それぞれベース
開口部５、エミッタ開口部６を設け、Ａｌ電極７を設け
る所までは従来の製造方法と同じでよい。次に、ポリイ
ミド樹脂をバンプ電極を形成したい部位に選択的に滴下
し、絶縁膜８を設ける〔図３（ａ）〕。このときＡｌ電
極７の上全部には滴下せず、一部残すことが必要であ
る。
【００１７】続いて、バンプ下地金属層９として、従来
と同じく下地と密着性の良いＴｉを蒸着法により被着す
る〔図３（ｂ）〕。全面に被着してもよいし、フォトエ
ッチング技術を用いて部分的に被着しても良い。但し、
前の工程で絶縁膜８を滴下せずに残したＡｌ電極７上に
も被着して、ベースコンタクト部１６、エミッタコンタ
クト部１７、図示していないがコレクタコンタクト部を
形成する。下地金属層９としてはＴｉの他に、Ｔｉ−
Ｗ、Ｃｒ、Ｗでもよく、またその被着方法としては、ス
パッタでもよい。その上に柔らかくて延性のあるＣｕを
蒸着する。Ｃｕの代わりに、Ｐｄ、Ａｕ、Ａｇなどでも
よい。更に半田でバンプ電極を作るため、Ｓｎバリア層
となるＮｉを蒸着し、３層の多層構造とする。
と同じく下地と密着性の良いＴｉを蒸着法により被着す
る〔図３（ｂ）〕。全面に被着してもよいし、フォトエ
ッチング技術を用いて部分的に被着しても良い。但し、
前の工程で絶縁膜８を滴下せずに残したＡｌ電極７上に
も被着して、ベースコンタクト部１６、エミッタコンタ
クト部１７、図示していないがコレクタコンタクト部を
形成する。下地金属層９としてはＴｉの他に、Ｔｉ−
Ｗ、Ｃｒ、Ｗでもよく、またその被着方法としては、ス
パッタでもよい。その上に柔らかくて延性のあるＣｕを
蒸着する。Ｃｕの代わりに、Ｐｄ、Ａｕ、Ａｇなどでも
よい。更に半田でバンプ電極を作るため、Ｓｎバリア層
となるＮｉを蒸着し、３層の多層構造とする。
【００１８】次に、フォトレジスト１０を塗布し、バン
プ電極形成用マスクにパターニングして、ベースバンプ
用開口部２３、エミッタバンプ用開口部２４及び図示し
ていないがコレクタバンプ用開口部を設ける〔図３
（ｃ）〕。続いて半田の電解メッキ法でバンプ電極１２
を形成する。この時、同様にパターニングしたフォトレ
ジスト１０をマスクにした蒸着法を行い、フォトレジス
ト１０およびその上の金属膜を除去するリフトオフ法を
使用しても良い。
プ電極形成用マスクにパターニングして、ベースバンプ
用開口部２３、エミッタバンプ用開口部２４及び図示し
ていないがコレクタバンプ用開口部を設ける〔図３
（ｃ）〕。続いて半田の電解メッキ法でバンプ電極１２
を形成する。この時、同様にパターニングしたフォトレ
ジスト１０をマスクにした蒸着法を行い、フォトレジス
ト１０およびその上の金属膜を除去するリフトオフ法を
使用しても良い。
【００１９】最後に、フォトレジスト１０を除去し、必
要に応じてフォトエッチング技術を用いて電解メッキ時
に被着したバンプ下地金属膜９の不要部分をエッチング
除去し、各々の電極を電気的に分離した後、トンネル炉
で加熱溶融してバンプ形状を整え、ベースバンプ１４と
エミッタバンプ１５とを形成する〔図３（ｄ）〕。先の
ポリイミド樹脂はこの半田溶融のための熱処理に十分耐
える耐熱性を有している。
要に応じてフォトエッチング技術を用いて電解メッキ時
に被着したバンプ下地金属膜９の不要部分をエッチング
除去し、各々の電極を電気的に分離した後、トンネル炉
で加熱溶融してバンプ形状を整え、ベースバンプ１４と
エミッタバンプ１５とを形成する〔図３（ｄ）〕。先の
ポリイミド樹脂はこの半田溶融のための熱処理に十分耐
える耐熱性を有している。
【００２０】図３（ａ）のところで、ポリイミド樹脂を
全面に塗布し、フォトエッチングで絶縁膜８の所定パタ
ーンを得ることもできる。しかし、エッチャントには、
通常強いアルカリ性の溶液を使用するため、露出部のＡ
ｌ電極７がエッチングされてしまう。本法では、必要部
に選択的に滴下して、絶縁膜８を設けるのでＡｌ電極７
を腐食する恐れもない。また、従来の窒化膜からなる保
護膜も不要となり、工数、コスト面でもメリットが見出
される。
全面に塗布し、フォトエッチングで絶縁膜８の所定パタ
ーンを得ることもできる。しかし、エッチャントには、
通常強いアルカリ性の溶液を使用するため、露出部のＡ
ｌ電極７がエッチングされてしまう。本法では、必要部
に選択的に滴下して、絶縁膜８を設けるのでＡｌ電極７
を腐食する恐れもない。また、従来の窒化膜からなる保
護膜も不要となり、工数、コスト面でもメリットが見出
される。
【００２１】本発明は、上記の例だけでなく、バンプを
有する集積回路にも適用できることは勿論である。
有する集積回路にも適用できることは勿論である。
【００２２】
【発明の効果】以上に説明したように、本発明のバンプ
付き半導体装置の製造方法においては、外部応力に強
く、電流容量が大きい半導体装置を、工数が簡単にしか
も確実にできるものである。
付き半導体装置の製造方法においては、外部応力に強
く、電流容量が大きい半導体装置を、工数が簡単にしか
も確実にできるものである。
【図１】本発明の製造方法により製造した実施例の半導
体装置の断面図
体装置の断面図
【図２】図１の半導体装置の平面図
【図３】図１の半導体装置の製造工程を（ａ）から
（ｄ）の順に示した断面図
（ｄ）の順に示した断面図
【図４】従来の半導体装置の例の平面図
【図５】図４の半導体装置のＢ−Ｂ線における断面図
【図６】図４の半導体装置の製造工程を（ａ）から
（ｄ）の順に示した断面図
（ｄ）の順に示した断面図
１ 半導体チップ ２ 酸化膜 ３ ベース拡散領域 ４ エミッタ拡散領域 ５ ベース開口部 ６ エミッタ開口部 ７ Ａｌ電極 ８ 絶縁膜 ９ 下地金属膜 １０ フォトレジスト １２ バンプ電極 １４ ベースバンプ １５ エミッタバンプ １６ ベースコンタクト部 １７ エミッタコンタクト部 １８ ｎ型基板 １９ コレクタ開口部 ２０ コレクタバンプ ２１ コレクタコンタクト部 ２２ 表面保護膜 ２３ ベースバンプ用開口部 ２４ エミッタバンプ用開口部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−72143（ＪＰ，Ａ) 特開 昭64−1257（ＪＰ，Ａ) 特開 昭64−81330（ＪＰ，Ａ) 特開 平７−321244（ＪＰ，Ａ) 特開 平７−226418（ＪＰ，Ａ) 特開 平７−321157（ＪＰ，Ａ) 特開 平８−102475（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/56 H01L 21/60 H01L 23/12
Claims (2)
- 【請求項１】半導体基板の電流が流れる活性領域上のバ
ンプ形成部位に、活性領域に接続される電極全面を覆わ
ないようにポリイミド樹脂を滴下形成することを特徴と
するバンプ付き半導体装置の製造方法。 - 【請求項２】前記電極がＡｌ電極であることを特徴とす
る請求項２に記載のバンプ付き半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP01130695A JP3259562B2 (ja) | 1995-01-27 | 1995-01-27 | バンプ付き半導体装置の製造方法 |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08203906A JPH08203906A (ja) | 1996-08-09 |
| JP3259562B2 true JP3259562B2 (ja) | 2002-02-25 |
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| JP01130695A Expired - Fee Related JP3259562B2 (ja) | 1995-01-27 | 1995-01-27 | バンプ付き半導体装置の製造方法 |
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| Country | Link |
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| JP (1) | JP3259562B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW459323B (en) * | 1996-12-04 | 2001-10-11 | Seiko Epson Corp | Manufacturing method for semiconductor device |
| JP4513973B2 (ja) * | 1996-12-04 | 2010-07-28 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| TW480636B (en) * | 1996-12-04 | 2002-03-21 | Seiko Epson Corp | Electronic component and semiconductor device, method for manufacturing and mounting thereof, and circuit board and electronic equipment |
| KR100563585B1 (ko) | 1997-03-10 | 2006-03-22 | 세이코 엡슨 가부시키가이샤 | 전자 부품과 반도체 장치 및 이들의 제조 방법과 이들을실장한 회로 기판 및 이 회로 기판을 가지는 전자 기기 |
| JP4330919B2 (ja) * | 1997-03-14 | 2009-09-16 | 株式会社東芝 | マイクロ波集積回路素子 |
| JP3335575B2 (ja) | 1997-06-06 | 2002-10-21 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
-
1995
- 1995-01-27 JP JP01130695A patent/JP3259562B2/ja not_active Expired - Fee Related
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