JP4917225B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体チップの表面に他の半導体チップを重ね合わせて接続するチップオンチップ構造を有する半導体装置に関し、特に信号を高速伝送可能な半導体装置に関する。
【０００２】
【従来の技術】
信号伝送速度の向上を目的とした半導体装置として、マルチチップモジュールがある。マルチチップモジュールにおいては、１つのパッケージ内で配線基板上に複数の半導体チップが高密度に実装され、半導体チップを相互に接続する配線が短くされることにより、信号の高速伝送を図っている。配線基板上には、機能素子が形成された複数の半導体チップが実装されており、個々の半導体チップは、配線基板にフェイスダウン状態で接続（フリップチップ接続）されている。配線基板としては、通常、絶縁基板に多層配線が施されたものが用いられる。すなわち、配線基板は、表層の配線、内層各層の配線、および層間を接続する配線を含んで構成されている。
【０００３】
配線基板上に実装された半導体チップの上には、さらに他の半導体チップが積み重ねて配置されてチップオンチップ構造が形成される場合もある。
このようなマルチチップモジュールにおいては、配線基板と半導体チップとの間、および配線基板における半導体チップ相互間の配線長を短くすることにより、各半導体チップに形成された機能素子間の信号の高速伝送を実現しようとしている。また、配線基板の下面に設けたバンプなどを介して、他の配線基板などに接続可能なため、外部接続のための配線長も比較的短く、外部との信号の伝送も或る程度高速に行うことが可能である。
【０００４】
【発明が解決しようとする課題】
ところが、このようなマルチチップモジュールにおいて、配線基板の配線は、半導体プロセスによる配線に比して、配線幅や配線相互の間隔が広い。このため、配線基板上に半導体チップを相互に密に実装した場合でも、配線が相互に干渉しないように配置するためには、配線の層数を増やすなどの必要があり、結局配線長は長かった。そのため、信号の伝送速度を充分に高くすることができなかった。
【０００５】
また、半導体チップは絶縁基板を用いた配線基板を介して外部接続されるので、配線長の短縮には限界があり、外部接続における信号伝送速度を充分に高くすることができなかった。
そこで、この発明の目的は、信号の伝送速度を向上させることができる半導体装置を提供することである。
【０００６】
【課題を解決するための手段および発明の効果】
半導体装置は、第１の半導体チップ（１）と、互いに横方向に配された第２の半導体チップ（２）および第３の半導体チップ（３，４）とを活性面（１ａ，２ａ，３ａ）を対向させて相互接続して構成される半導体装置であって、上記第２の半導体チップおよび上記第３の半導体チップが、それぞれ活性面に機能素子（２ｃ，３ｃ）を備えており、上記第１の半導体チップが、活性面に上記第２の半導体チップおよび上記第３の半導体チップを接続する配線（Ｌ１２３）を備えており、活性面とは反対側の面に外部接続用の端子（８）を備えていてもよい。
【０００７】
なお、括弧内の英数字は後述の実施形態における対応構成要素等を示す。以下、この項において同じ。
第１の半導体チップの配線は、半導体プロセスにより形成されるものであり、配線幅や配線相互の間隔は、たとえば、１μｍ以下とすることができる。絶縁基板を用いた配線基板では、配線の幅や配線相互の間隔が数十μｍないし数百μｍ程度であるので、これらに比べて半導体プロセスによる配線は、格段に微細である。これにより、第１の半導体チップの配線は、多層化した場合でも、長さを短くすることができる。したがって、第２の半導体チップと第３の半導体チップとを短い配線長で接続（内部接続）することができる。
【０００８】
また、第１の半導体チップは、活性面の反対側の面に外部接続用の端子を備えている。外部接続用の端子は、たとえば、半田ボール等で構成されたバンプとすることができる。この外部接続用の端子を用いて、他の配線基板などに面実装することができる。したがって、半導体チップは、配線基板を介することなく、短い距離で外部接続されるので、この半導体装置の外部との信号伝送速度は大きい。
【０００９】
以上のように、このような半導体装置は、内部接続、外部接続ともに短い配線長で行うことができるので、信号の伝送速度を向上させることが可能である。
第１の半導体チップには、第２の半導体チップおよび第３の半導体チップ以外に、さらに他の半導体チップが接続されていてもよい。また、第２または第３の半導体チップの上には、縦方向にさらに別の半導体チップが積み重ねられて接続されていてもよい。
【００１０】
第１ないし第３の半導体チップを同種の半導体材料（たとえば、シリコン）で構成することにより、これらの熱膨張係数を一致させることができるので、熱膨張／収縮の差により応力が生ずることを回避できる。
上記第１の半導体チップは、活性面に機能素子（１ｃ）を備えていてもよい。
第１の半導体チップに配線基板としての役割以外に、機能を持たせることにより、半導体装置内において、機能素子を有する半導体チップがより密に配された状態とすることができる。これにより、半導体装置の小型化や高機能化を実現することができる。
【００１１】
また、第１の半導体チップが機能素子を有することにより、機能素子は第１ないし第３の半導体チップに分散配置された状態となるので、平均的な配線長を短くすることができる。すなわち、第１の半導体チップには、第１の半導体チップ内の機能素子相互間や第１の半導体チップの機能素子と第２または第３の半導体チップの機能素子との間を接続するための配線も設けられている。これらの配線の大部分は、第２および第３の半導体チップの機能素子相互間を接続するための配線と比べて短い。
【００１２】
これにより、従来のマルチチップモジュールのように、互いに横方向に配された半導体チップの機能素子を接続する場合と比べて、全体として配線長は短くなる。このため、信号の伝送速度をさらに向上することができる。
上記第１の半導体チップは、スルーホール（９）を有してもよい。
第１の半導体チップに設けられたスルーホールは、内部に導電体が配されたものとすることができる。この場合、スルーホール内の導電体を介して、活性面上の配線と外部接続用の端子とを短い距離で接続することができる。このような構成により、外部との信号の伝送速度をより高くすることができる。
【００１３】
スルーホール内部は、たとえば、導電性ペーストを用いて導電体で充填してもよい。このような場合、スルーホール直下に外部接続用の端子を設けてもよい。これにより、活性面上の配線と外部接続用の端子との間の距離（第１の半導体チップの厚さにほぼ等しい。）は、最短となる。第１の半導体チップの活性面上の配線は、すべてスルーホールを介して外部接続用の端子に接続する必要はなく、信号の高速伝送に必要な配線を優先して、スルーホールにより外部接続することができる。
【００１４】
上記第２の半導体チップおよび上記第３の半導体チップは、それぞれ内部の機能素子を相互に接続する配線（Ｌ２２，Ｌ３３）を備えており、上記第１の半導体チップの配線（Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１２３）が、上記第２の半導体チップの配線および上記第３の半導体チップの配線より断面積が大きくてもよい。
【００１５】
第１の半導体チップの配線は、上記のように半導体プロセスにより形成されるので幅が狭い。配線は、断面積が小さくなると、単位長さあたりの抵抗が高くなり、配線全体の抵抗が増大してしまう。この構成によれば、第１の半導体チップの配線は、第２または第３の半導体チップの配線より断面積が大きい。したがって、第１の半導体チップの配線の単位長さあたりの抵抗は低いので、第１の半導体チップの配線全体の抵抗は低い。このような構成により、第１の半導体チップを配線基板として良好な機能を有するものとすることができる。第１の半導体チップの配線は、すべて同じ断面積にする必要はなく、たとえば、長い配線を優先して断面積を大きくしてもよい。
【００１６】
第１の半導体チップにおける配線を、第２または第３の半導体チップにおける配線よりも断面積を大きくするためには、その幅を広くしたり、その厚さを厚くしたりすればよい。
請求項１記載の発明は、第１の活性面を有する第１の半導体チップと、上記第１の半導体チップの上記第１の活性面に接続された第２の半導体チップであって、上記第１の半導体チップの上記第１の活性面に対向している第２の活性面、および上記第２の活性面に形成された機能素子を有する第２の半導体チップと、上記第１の半導体チップの上記第１の活性面に接続された第３の半導体チップであって、上記第１の半導体チップの上記第１の活性面上で、上記第２の半導体チップに対して横方向に配され、上記第１の半導体チップの上記第１の活性面に対向している第３の活性面、および上記第３の活性面に形成された機能素子を有する第３の半導体チップと、上記第１の半導体チップの上記第１の活性面内に設けられ、上記第２の半導体チップと上記第３の半導体チップとを電気的に接続している内部の配線と、上記第１の活性面とは反対側の上記第１の半導体チップの面上に設けられた外部接続用の端子とを備えており、上記第２の半導体チップが、当該第２の半導体チップの複数の上記機能素子と、当該第２の半導体チップの上記複数の機能素子を相互に電気的に接続している内部の配線とを有し、上記第３の半導体チップが、当該第３の半導体チップの複数の上記機能素子と、当該第３の半導体チップの上記複数の機能素子を相互に電気的に接続している内部の配線とを有し、上記第１の半導体チップの上記内部の配線が、上記第２および第３の半導体チップに接続されており、上記第１の半導体チップの上記内部の配線が、上記第２の半導体チップの上記内部の配線の断面積より大きく、かつ、上記第３の半導体チップの上記内部の配線の断面積より大きな断面積を有することを特徴とする半導体装置である。
請求項２記載の発明は、上記第１の半導体チップが、上記第１の活性面に、機能素子を有していることを特徴とする請求項１記載の半導体装置である。
請求項３記載の発明は、上記第１の半導体チップが、複数の上記機能素子と、上記複数の機能素子の間を相互に電気的に接続している内部の配線とを有していることを特徴とする請求項２記載の半導体装置である。
請求項４記載の発明は、上記第１の半導体チップに、スルーホールが形成されていることを特徴とする請求項１ないし３のいずれかに記載の半導体装置である。
請求項５記載の発明は、第１の活性面、および第１の非活性面を有する第１の半導体チップと、上記第１の半導体チップの上記第１の活性面に接続された第２の半導体チップであって、上記第１の半導体チップの上記第１の活性面に対向している第２の活性面、および第２の非活性面を有する第２の半導体チップと、上記第２の半導体チップの上記第２の非活性面に接続された第３の半導体チップであって、上記第２の半導体チップの上記第２の非活性面に対向している第３の活性面、および第３の非活性面を有する第３の半導体チップと、上記第２の半導体チップに形成されたスルーホール内に設けられ、上記第２の半導体チップと上記第３の半導体チップとを電気的に接続している導電体と、上記第１の半導体チップの上記第１の非活性面上に設けられた外部接続用の端子とを備え、上記第１の半導体チップが、上記第２の半導体チップと、上記第１の半導体チップの上記第１の活性面に接続され、上記第２の半導体チップに対して横方向に配されたさらなる半導体チップとに接続された内部の配線を備え、上記第２の半導体チップが、内部の配線を備え、上記第１の半導体チップの上記内部の配線が、上記第２の半導体チップの上記内部の配線の断面積より大きな断面積を有することを特徴とする半導体装置である。
請求項６記載の発明は、上記第３の半導体チップの上記第３の非活性面に接続された第４の半導体チップであって、上記第３の半導体チップの上記第３の非活性面に対向している第４の活性面、および第４の非活性面を有する第４の半導体チップと、上記第３の半導体チップに形成されたスルーホール内に設けられ、上記第３の半導体チップと上記第４の半導体チップとを電気的に接続しているさらなる導電体とを備えていることを特徴とする請求項５記載の半導体装置である。
請求項７記載の発明は、第１の活性面、および第１の非活性面を有する第１の半導体チップと、積層された複数の第２の半導体チップであって、当該複数の第２の半導体チップの各々が、上記第１の半導体チップの上記第１の活性面を向いている第２の活性面を有し、当該複数の第２の半導体チップが、上記第１の半導体チップの上記第１の活性面に接続された上記第２の活性面を有する最下部の第２の半導体チップを含む複数の第２の半導体チップと、上記最下部の第２の半導体チップに形成されたスルーホール内に設けられ、上記最下部の第２の半導体チップと、上記最下部の第２の半導体チップ上に積層された他の上記第２の半導体チップとを電気的に接続している導電体とを備えており、上記第１の半導体チップが、上記第２の半導体チップと、上記第１の半導体チップの上記第１の活性面に接続され、上記第２の半導体チップに対して横方向に配されたさらなる半導体チップとに接続された内部の配線を備え、上記最下部の第２の半導体チップが、内部の配線を備え、上記第１の半導体チップの上記内部の配線が、上記最下部の第２の半導体チップの上記内部の配線の断面積より大きな断面積を有することを特徴とする半導体装置である。
請求項８記載の発明は、上記複数の第２の半導体チップが、上記複数の第２の半導体チップのうち最も上に積層された最上部の第２の半導体チップであって、内部に導電体が設けられたスルーホールが形成されていない最上部の第２の半導体チップをさらに含むことを特徴とする請求項７記載の半導体装置である。
請求項９記載の発明は、第１の活性面、第１の非活性面、および上記第１の活性面上の配線を有し、上記第１の活性面、および上記第１の非活性面に、上記第１の活性面、および上記第１の非活性面を貫通する第１のスルーホールが形成された第１の半導体チップと、上記第１の半導体チップの上記第１の非活性面上に設けられた外部接続用の端子と、上記第１の半導体チップの上記第１の活性面に接続された第２の半導体チップであって、上記第１の半導体チップの上記第１の活性面に対向している第２の活性面、および第２の非活性面を有し、上記第２の活性面、および上記第２の非活性面に、上記第２の活性面、および上記第２の非活性面を貫通する第２のスルーホールが形成されており、上記第２の活性面に形成された複数の内部の機能素子、および上記複数の内部の機能素子を相互に接続する内部の配線をさらに有する第２の半導体チップと、上記第１の半導体チップの上記第１の活性面に接続された第３の半導体チップであって、上記第２の半導体チップに対して横方向に配された第３の半導体チップとを備え、上記第１の活性面上の上記配線が、上記第２の半導体チップと上記第３の半導体チップとを互いに電気的に接続している内部の相互接続配線を含み、上記第１の半導体チップの上記内部の相互接続配線が、上記第２の半導体チップの上記内部の配線の断面積より大きな断面積を有することを特徴とする半導体装置である。
請求項１０記載の発明は、外部接続用の上記端子が、上記第１のスルーホールに電気的に接続されていることを特徴とする請求項９記載の半導体装置である。
請求項１１記載の発明は、外部接続用の上記端子が、上記第２のスルーホールに電気的に接続されていることを特徴とする請求項１０記載の半導体装置である。
請求項１２記載の発明は、上記第２の半導体チップの上記第２の非活性面上に、１つまたは複数の半導体チップが積層されていることを特徴とする請求項９ないし１１のいずれかに記載の半導体装置である。
請求項１３記載の発明は、上記第１の活性面と、上記第１の非活性面とが、上記第１の半導体チップにおいて、互いに反対側にあり、上記第２の活性面と、上記第２の非活性面とが、上記第２の半導体チップにおいて、互いに反対側にあることを特徴とする請求項９ないし１２のいずれかに記載の半導体装置である。
請求項１４記載の発明は、第１の活性面を有する第１の半導体チップと、上記第１の半導体チップの上記第１の活性面に形成された内部の第１の配線と、上記第１の半導体チップを厚さ方向に貫通している第１のスルーホールと、第２の活性面を有する第２の半導体チップと、上記第２の半導体チップの上記第２の活性面に形成された内部の第２の配線と、上記第２の半導体チップを厚さ方向に貫通している第２のスルーホールと、上記第１のスルーホールと、上記第２のスルーホールとを接合しているバンプとを備え、上記第１の半導体チップの上記第１の活性面に、上記バンプを介して、上記第２の半導体チップが接続されており、上記内部の第１の配線が、上記第２の半導体チップと、上記第１の半導体チップの上記第１の活性面に接続され、上記第２の半導体チップに対して横方向に配されたさらなる半導体チップとに接続されており、上記内部の第１の配線の断面積が、上記内部の第２の配線の断面積よりも大きいことを特徴とする半導体装置である。
請求項１５記載の発明は、複数の上記第２のスルーホールを備えたことを特徴とする請求項１４に記載の半導体装置である。
請求項１６記載の発明は、上記第２の半導体チップに接続された第３の半導体チップをさらに備えたことを特徴とする請求項１４または１５に記載の半導体装置である。
請求項１７記載の発明は、上記第３の半導体チップを上記第２の半導体チップに接合している第２のバンプをさらに備えたことを特徴とする請求項１６に記載の半導体装置である。
請求項１８記載の発明は、複数の上記第２のバンプを備えたことを特徴とする請求項１７に記載の半導体装置である。
請求項１９記載の発明は、上記第３の半導体チップを厚さ方向に貫通している第３のスルーホールが形成されていることを特徴とする請求項１６ないし１８のいずれかに記載の半導体装置である。
請求項２０記載の発明は、上記第３の半導体チップに、複数の上記第３のスルーホールが形成されていることを特徴とする請求項１９記載の半導体装置である。
請求項２１記載の発明は、上記第２の半導体チップと、上記第３の半導体チップとが、同じ大きさを有していることを特徴とする請求項１６ないし２０のいずれかに記載の半導体装置である。
【００１７】
【発明の実施の形態】
以下では、添付図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の図解的な斜視図である。
１つの大きな半導体チップ（親チップ）１の上に、これより小さな半導体チップ（子チップ）２，３，４が互いに横方向に配されるように接続されている。子チップ２の上には、さらに子チップ２とほぼ同じ大きさの子チップ５，６が、縦方向に積層されて接続されている。
【００１８】
図２は、図１の半導体装置の子チップ２，３，５，６を含む断面の図解的な断面図である。図３は、親チップ１および子チップ２，３の配線を示す図解的な断面図である。
親チップ１と子チップ２，３とは、それぞれの活性面１ａと活性面２ａ，３ａとが対向されてフリップチップ接続されている。すなわち、子チップ２，３の活性面２ａ，３ａには、バンプ２ｂ，３ｂが設けられており、バンプ２ｂ，３ｂが親チップ１の活性面１ａに設けられた電極パッド（図示せず。）に接続することにより、機械的および電気的に接続されている。親チップ１および子チップ２，３のそれぞれの活性面１ａ，２ａ，３ａには、機能素子１ｃ，２ｃ，３ｃがそれぞれ形成されている。
【００１９】
活性面１ａには、親チップ１の機能素子１ｃ相互間を接続する配線Ｌ１１、親チップ１の機能素子１ｃと子チップ２，３との間を接続するための配線Ｌ１２，Ｌ１３、および子チップ２と子チップ３との間を接続するための配線Ｌ１２３が形成されている。
活性面２ａには、子チップ２の機能素子２ｃ相互間を接続する配線Ｌ２２、および子チップ２の機能素子２ｃと親チップ１との間を接続するための配線Ｌ２１が形成されている。活性面３ａには、子チップ３の機能素子３ｃ相互間を接続する配線Ｌ３３、および子チップ３の機能素子３ｃと親チップ１との間を接続するための配線Ｌ３１が形成されている。
【００２０】
親チップ１の機能素子１ｃと子チップ２の機能素子２ｃとは、配線Ｌ１２、バンプ２ｂ、および配線Ｌ２１により接続されている。親チップ１の機能素子１ｃと子チップ３の機能素子３ｃとは、配線Ｌ１３、バンプ３ｂ、および配線Ｌ３１により接続されている。子チップ２の機能素子２ｃと子チップ３の機能素子３ｃとは、配線Ｌ２１、バンプ２ｂ、配線Ｌ１２３、バンプ３ｂ、および配線Ｌ３１により接続されている。
【００２１】
親チップ１の配線Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１２３は、子チップ２，３の配線Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３３より太くかつ厚く形成されて、子チップ２，３の配線Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３３よりも断面積が大きくなっている。すなわち、親チップ１と子チップ２，３とでは、デザインルールが異なる。
親チップ１には、親チップ１を厚さ方向に貫通するスルーホール９が設けられている。スルーホール９の内部には、導電体１２が充填されている。導電体１２は、たとえば、導電ペーストを用いて充填することができる。スルーホール９の直下には、外部接続用の端子としてのバンプ８が設けられている。バンプ８は、たとえば、半田ボールで構成されたものとすることができる。活性面１ａ上の配線Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１２３とバンプ８とは、導電体１２により電気的に接続されている。スルーホール９の一部は、親チップ１と子チップ２，３との接合部（バンプ２ｂ，３ｂ）の直下に設けられている。
【００２２】
子チップ２，５には、子チップ２，５を厚さ方向に貫通するスルーホール２１，２２がそれぞれ設けられており、スルーホール２１，２２内には、導電体２３，２４がそれぞれ充填されている。子チップ５，６の下面（親チップ１側の面）は、機能素子や配線が形成された活性面５ａ，６ａとなっている。活性面５ａ，６ａには、導電体２３，２４の直上の位置に、それぞれバンプ５ｂ，６ｂが設けられている。バンプ５ｂ，６ｂと導電体２３，２４とは、導電体２３，２４の上部に形成された電極パッド（図示しない。）を介して、それぞれ接合されている。これにより、子チップ２と子チップ５とは電気的に接続されており、子チップ５と子チップ６とは電気的に接続されている。
【００２３】
このような半導体装置の内部において、親チップ１と子チップ２，３とは、バンプ２ｂ，３ｂを介して接続されている。子チップ２の機能素子２ｃと子チップ３の機能素子３ｃとは、親チップ１の活性面１ａ上に形成された配線Ｌ１２３を介して接続されている。親チップ１の配線Ｌ１２３は、半導体プロセスによるものであるので、配線幅や配線相互の間隔は、たとえば、１μｍ以下とすることができる。絶縁基板を用いた配線基板では、配線幅や配線相互の間隔が数十μｍないし数百μｍ程度であるので、これらに比べて半導体プロセスによる配線は、格段に微細である。これにより、親チップ１の配線Ｌ１２３は、多層化した場合でも、長さを短くすることができる。したがって、子チップ２と子チップ３とを短い配線長で接続（内部接続）することができる。
【００２４】
また、親チップ１が機能素子１ｃを有することにより、機能素子１ｃ，２ｃ，３ｃは親チップ１および子チップ２，３に分散配置された状態となるので、平均的な配線長を短くすることができる。すなわち、親チップ１には、親チップ１内の機能素子１ｃ相互間や親チップ１の機能素子１ｃと子チップ２，３の機能素子２ｃ，３ｃとの間を接続するための配線Ｌ１１，Ｌ１２，Ｌ１３も設けられている。これらの配線Ｌ１１，Ｌ１２，Ｌ１３の大部分は、子チップ２，３の機能素子２ｃ，３ｃ相互間を接続するための配線Ｌ１２３と比べて短い。これにより、従来のマルチチップモジュールのように、互いに横方向に配された半導体チップの機能素子を接続する場合と比べて、全体として配線長は短くなる。
【００２５】
親チップ１の配線Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１２３と外部接続用の端子であるバンプ８とは、スルーホール９内の導電体１２を介して接続されているので、配線距離が短い。そして、この半導体装置は、親チップ１のバンプ８を用いて、配線基板１０に面実装することができる。バンプ８は、たとえば、配線基板１０に設けられた接続パッド１１に接続することができる。このため、親チップ１および子チップ２，３は、短い距離で外部接続できる。
【００２６】
以上のように、この半導体装置は内部接続、外部接続ともに短い配線長でなされている。このため、内部での信号伝送速度および外部との信号伝送速度はともに大きいので、半導体装置全体として信号伝送速度を向上することができる。
子チップ４（図１参照）の構造および親チップ１との接続様式は、子チップ２，３と同様である。したがって、子チップ４も短い距離で外部接続できる。
親チップ１および子チップ２，３を、同種の半導体材料（たとえば、シリコン）で構成することにより、これらの熱膨張係数を一致させることができるので、熱膨張／収縮の差により応力が生じ接合が劣化することを回避できる。
【００２７】
親チップ１の配線Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１２３は、子チップ２，３の配線Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３３に比べて、幅が広くかつ厚さが厚いので、単位長さあたりの抵抗が低い。したがって、親チップ１の配線Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１２３は、子チップ２，３間を接続する長い配線Ｌ１２３を含んでいても、全体として低い抵抗を有する。
親チップ１の配線Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１２３は、子チップ２，３の配線Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３３と比べて、厚さが同じで幅のみが広くてもよく、幅が同じで厚さのみが厚くてもよい。また、親チップ１の配線Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１２３は、子チップ２，３の配線Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３３と比べて、一律に幅が広くまたは（および）厚さが厚くされている必要はない。たとえば、子チップ２の機能素子２ｃと子チップ３の機能素子３ｃとを接続するための長い配線Ｌ１２３のみを幅が広くまたは（および）厚さが厚くされていてもよい。この場合、効率的に親チップ１の配線Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１２３の平均的な抵抗を低減することができる。
【００２８】
バンプ８は、スルーホール９の直下に配されていなくてもよい。その場合、活性面１ａと反対側の面に配線を設け、スルーホール９内の導電体１２とバンプ８とを接続してもよい。その場合、スルーホール９の内部は、完全に導電体１２で充填されていなくてもよく、たとえば、スルーホール９の内面のみにめっき等により導電膜が形成されていてもよい。
親チップ１の活性面１ａや子チップ２，３，４，５，６を保護するために、これらを含む領域が樹脂で封止されていてもよい。
【００２９】
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の図解的な斜視図である。
【図２】図１の半導体装置の図解的な断面図である。
【図３】親チップおよび子チップの配線を示す図解的な断面図である。
【符号の説明】
１ 親チップ
２，３，４，５，６ 子チップ
１ａ，２ａ，３ａ 活性面
２ｂ，３ｂ，８ バンプ
１ｃ，２ｃ，３ｃ 機能素子
Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１２３ 親チップの配線
Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３３ 子チップの配線
９ スルーホール
１２ 導電体

Claims (21)

  1. 第１の活性面を有する第１の半導体チップと、
    上記第１の半導体チップの上記第１の活性面に接続された第２の半導体チップであって、上記第１の半導体チップの上記第１の活性面に対向している第２の活性面、および上記第２の活性面に形成された機能素子を有する第２の半導体チップと、
    上記第１の半導体チップの上記第１の活性面に接続された第３の半導体チップであって、上記第１の半導体チップの上記第１の活性面上で、上記第２の半導体チップに対して横方向に配され、上記第１の半導体チップの上記第１の活性面に対向している第３の活性面、および上記第３の活性面に形成された機能素子を有する第３の半導体チップと、
    上記第１の半導体チップの上記第１の活性面内に設けられ、上記第２の半導体チップと上記第３の半導体チップとを電気的に接続している内部の配線と、
    上記第１の活性面とは反対側の上記第１の半導体チップの面上に設けられた外部接続用の端子とを備えており、
    上記第２の半導体チップが、当該第２の半導体チップの複数の上記機能素子と、当該第２の半導体チップの上記複数の機能素子を相互に電気的に接続している内部の配線とを有し、
    上記第３の半導体チップが、当該第３の半導体チップの複数の上記機能素子と、当該第３の半導体チップの上記複数の機能素子を相互に電気的に接続している内部の配線とを有し、
    上記第１の半導体チップの上記内部の配線が、上記第２および第３の半導体チップに接続されており、
    上記第１の半導体チップの上記内部の配線が、上記第２の半導体チップの上記内部の配線の断面積より大きく、かつ、上記第３の半導体チップの上記内部の配線の断面積より大きな断面積を有することを特徴とする半導体装置。
  2. 上記第１の半導体チップが、上記第１の活性面に、機能素子を有していることを特徴とする請求項１記載の半導体装置。
  3. 上記第１の半導体チップが、複数の上記機能素子と、上記複数の機能素子の間を相互に電気的に接続している内部の配線とを有していることを特徴とする請求項２記載の半導体装置。
  4. 上記第１の半導体チップに、スルーホールが形成されていることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
  5. 第１の活性面、および第１の非活性面を有する第１の半導体チップと、
    上記第１の半導体チップの上記第１の活性面に接続された第２の半導体チップであって、上記第１の半導体チップの上記第１の活性面に対向している第２の活性面、および第２の非活性面を有する第２の半導体チップと、
    上記第２の半導体チップの上記第２の非活性面に接続された第３の半導体チップであって、上記第２の半導体チップの上記第２の非活性面に対向している第３の活性面、および第３の非活性面を有する第３の半導体チップと、
    上記第２の半導体チップに形成されたスルーホール内に設けられ、上記第２の半導体チップと上記第３の半導体チップとを電気的に接続している導電体と、
    上記第１の半導体チップの上記第１の非活性面上に設けられた外部接続用の端子とを備え、
    上記第１の半導体チップが、上記第２の半導体チップと、上記第１の半導体チップの上記第１の活性面に接続され、上記第２の半導体チップに対して横方向に配されたさらなる半導体チップとに接続された内部の配線を備え、
    上記第２の半導体チップが、内部の配線を備え、
    上記第１の半導体チップの上記内部の配線が、上記第２の半導体チップの上記内部の配線の断面積より大きな断面積を有することを特徴とする半導体装置。
  6. 上記第３の半導体チップの上記第３の非活性面に接続された第４の半導体チップであって、上記第３の半導体チップの上記第３の非活性面に対向している第４の活性面、および第４の非活性面を有する第４の半導体チップと、
    上記第３の半導体チップに形成されたスルーホール内に設けられ、上記第３の半導体チップと上記第４の半導体チップとを電気的に接続しているさらなる導電体とを備えていることを特徴とする請求項５記載の半導体装置。
  7. 第１の活性面、および第１の非活性面を有する第１の半導体チップと、
    積層された複数の第２の半導体チップであって、当該複数の第２の半導体チップの各々が、上記第１の半導体チップの上記第１の活性面を向いている第２の活性面を有し、当該複数の第２の半導体チップが、上記第１の半導体チップの上記第１の活性面に接続された上記第２の活性面を有する最下部の第２の半導体チップを含む複数の第２の半導体チップと、
    上記最下部の第２の半導体チップに形成されたスルーホール内に設けられ、上記最下部の第２の半導体チップと、上記最下部の第２の半導体チップ上に積層された他の上記第２の半導体チップとを電気的に接続している導電体とを備えており、
    上記第１の半導体チップが、上記第２の半導体チップと、上記第１の半導体チップの上記第１の活性面に接続され、上記第２の半導体チップに対して横方向に配されたさらなる半導体チップとに接続された内部の配線を備え、
    上記最下部の第２の半導体チップが、内部の配線を備え、
    上記第１の半導体チップの上記内部の配線が、上記最下部の第２の半導体チップの上記内部の配線の断面積より大きな断面積を有することを特徴とする半導体装置。
  8. 上記複数の第２の半導体チップが、上記複数の第２の半導体チップのうち最も上に積層された最上部の第２の半導体チップであって、内部に導電体が設けられたスルーホールが形成されていない最上部の第２の半導体チップをさらに含むことを特徴とする請求項７記載の半導体装置。
  9. 第１の活性面、第１の非活性面、および上記第１の活性面上の配線を有し、上記第１の活性面、および上記第１の非活性面に、上記第１の活性面、および上記第１の非活性面を貫通する第１のスルーホールが形成された第１の半導体チップと、
    上記第１の半導体チップの上記第１の非活性面上に設けられた外部接続用の端子と、
    上記第１の半導体チップの上記第１の活性面に接続された第２の半導体チップであって、上記第１の半導体チップの上記第１の活性面に対向している第２の活性面、および第２の非活性面を有し、上記第２の活性面、および上記第２の非活性面に、上記第２の活性面、および上記第２の非活性面を貫通する第２のスルーホールが形成されており、上記第２の活性面に形成された複数の内部の機能素子、および上記複数の内部の機能素子を相互に接続する内部の配線をさらに有する第２の半導体チップと、
    上記第１の半導体チップの上記第１の活性面に接続された第３の半導体チップであって、上記第２の半導体チップに対して横方向に配された第３の半導体チップとを備え、
    上記第１の活性面上の上記配線が、上記第２の半導体チップと上記第３の半導体チップとを互いに電気的に接続している内部の相互接続配線を含み、
    上記第１の半導体チップの上記内部の相互接続配線が、上記第２の半導体チップの上記内部の配線の断面積より大きな断面積を有することを特徴とする半導体装置。
  10. 外部接続用の上記端子が、上記第１のスルーホールに電気的に接続されていることを特徴とする請求項９記載の半導体装置。
  11. 外部接続用の上記端子が、上記第２のスルーホールに電気的に接続されていることを特徴とする請求項１０記載の半導体装置。
  12. 上記第２の半導体チップの上記第２の非活性面上に、１つまたは複数の半導体チップが積層されていることを特徴とする請求項９ないし１１のいずれかに記載の半導体装置。
  13. 上記第１の活性面と、上記第１の非活性面とが、上記第１の半導体チップにおいて、互いに反対側にあり、
    上記第２の活性面と、上記第２の非活性面とが、上記第２の半導体チップにおいて、互いに反対側にあることを特徴とする請求項９ないし１２のいずれかに記載の半導体装置。
  14. 第１の活性面を有する第１の半導体チップと、
    上記第１の半導体チップの上記第１の活性面に形成された内部の第１の配線と、
    上記第１の半導体チップを厚さ方向に貫通している第１のスルーホールと、
    第２の活性面を有する第２の半導体チップと、
    上記第２の半導体チップの上記第２の活性面に形成された内部の第２の配線と、
    上記第２の半導体チップを厚さ方向に貫通している第２のスルーホールと、
    上記第１のスルーホールと、上記第２のスルーホールとを接合しているバンプとを備え、
    上記第１の半導体チップの上記第１の活性面に、上記バンプを介して、上記第２の半導体チップが接続されており、
    上記内部の第１の配線が、上記第２の半導体チップと、上記第１の半導体チップの上記第１の活性面に接続され、上記第２の半導体チップに対して横方向に配されたさらなる半導体チップとに接続されており、
    上記内部の第１の配線の断面積が、上記内部の第２の配線の断面積よりも大きいことを特徴とする半導体装置。
  15. 複数の上記第２のスルーホールを備えたことを特徴とする請求項１４に記載の半導体装置。
  16. 上記第２の半導体チップに接続された第３の半導体チップをさらに備えたことを特徴とする請求項１４または１５に記載の半導体装置。
  17. 上記第３の半導体チップを上記第２の半導体チップに接合している第２のバンプをさらに備えたことを特徴とする請求項１６に記載の半導体装置。
  18. 複数の上記第２のバンプを備えたことを特徴とする請求項１７に記載の半導体装置。
  19. 上記第３の半導体チップを厚さ方向に貫通している第３のスルーホールが形成されていることを特徴とする請求項１６ないし１８のいずれかに記載の半導体装置。
  20. 上記第３の半導体チップに、複数の上記第３のスルーホールが形成されていることを特徴とする請求項１９記載の半導体装置。
  21. 上記第２の半導体チップと、上記第３の半導体チップとが、同じ大きさを有していることを特徴とする請求項１６ないし２０のいずれかに記載の半導体装置。
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