JPH05129516A - 半導体装置 - Google Patents

半導体装置

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JPH05129516A
JPH05129516A JP3287635A JP28763591A JPH05129516A JP H05129516 A JPH05129516 A JP H05129516A JP 3287635 A JP3287635 A JP 3287635A JP 28763591 A JP28763591 A JP 28763591A JP H05129516 A JPH05129516 A JP H05129516A
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semiconductor
semiconductor pellet
pellet
circuit
semiconductor device
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Yoshiaki Hanabusa
善明 英
Motonori Kawaji
幹規 河路
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Hitachi Ltd
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Abstract

(57)【要約】 【目的】 ベース基板５の実装面上に半導体ペレットが
実装される半導体装置において、実装密度を高め、動作
速度の高速化を図り、歩留まりを高める。 【構成】 前記半導体装置において、ベース基板５の実
装面上にバイポーラトランジスタ(単一能動素子)を主体
に構成される論理回路システムを有する半導体ペレット
１を塔載し、この半導体ペレット１の論理回路システム
上に、この論理回路システムの能動素子と異なる相補型
ＭＩＳＦＥＴ(単一能動素子)を主体に構成される記憶回
路システムを有する半導体ペレット３を、その記憶回路
システムと半導体ペレット１の論理回路システムとが対
向する状態で塔載し、前記半導体ペレット１の論理回路
システム、半導体ペレット３の記憶回路システムの夫々
をバンプ電極１０を介在して電気的に接続する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、ベース基板の実装面上に半導体ペレットが実装され
る半導体装置に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】高い実装密度が得られる半導体装置とし
て、フェースダウン方式を利用した半導体装置が知られ
ている。この種の半導体装置は、ベース基板のペレット
塔載面上にフェースダウン方式で半導体ペレット(半導
体集積回路装置)を実装し、この半導体ペレットを封止
用キャップで封止する。半導体ペレットはベース基板及
び封止用キャップで形成されるキャビティ内に封止され
る。フェースダウン方式は、半導体ペレットの素子形成
面側に形成された外部端子(ボンディングパッド)、ベー
ス基板のペレット塔載面側に形成された電極の夫々を例
えば半田を使用したバンプ電極(ＣＣＢ電極、突起電極)
で電気的及び機械的に接続する方式である。フェースダ
ウン方式は、半導体ペレットの占有面積内においてベー
ス基板に実装できるので、ボンディングワイヤ方式に比
べて実装面積並びに信号伝達経路を縮小できる。
【０００３】本発明者が開発中のフェースダウン方式を
利用する半導体装置は、モジュール基板、ＰＣＢ基板等
の実装基板の実装面上に複数個実装され、冷却装置で強
制冷却される冷却システムに組込まれる。この半導体装
置は、半導体ペレットの素子形成面と対向する裏面が熱
伝導用充填材を介在して封止用キャップのペレット連結
面(内壁)に連結され、半導体ペレットの素子形成面側に
塔載された回路システムの動作で発生する熱を封止用キ
ャップに伝導している。封止用キャップに伝導された熱
はさらに冷却装置に伝導される。熱伝導用充填材は熱伝
導性が高い半田を使用する。
【０００４】前記半導体ペレットに塔載される回路シス
テムは、集積度（半導体装置の実装密度）を高める目的
として、例えばバイポーラトランジスタ、相補型ＭＩＳ
ＦＥＴ等の多種類の能動素子を主体に構成される。バイ
ポーラトランジスタは高い駆動能力が得られ、相補型Ｍ
ＩＳＦＥＴは高い集積度や低消費電力化が得られる。ま
た、半導体ペレットに塔載される回路システムは、論理
回路システム、記憶回路システム等の混合回路システム
で構成される。
【０００５】なお、前記フェースダウン方式を利用する
半導体装置については、特開昭６２−２４９４２９号公
報に記載されている。
【０００６】
【発明が解決しようとする課題】本発明者は、前記フェ
ースダウン方式を利用する半導体装置について検討した
結果、以下の問題点を見出した。
【０００７】前記半導体装置の半導体ペレットに塔載さ
れる回路システムは、バイポーラトランジスタ、相補型
ＭＩＳＦＥＴ等の多種類の能動素子を主体に構成され
る。このため、半導体ペレットは、異なるデバイスが混
在し、単純に約２倍の製造プロセス数の増大となるの
で、半導体ペレットの歩留まりが低下し、結果的に半導
体装置の歩留まりが低下する。
【０００８】本発明の目的は、ベース基板の実装面上に
半導体ペレットが実装される半導体装置において、実装
密度を高めることが可能な技術を提供することにある。
【０００９】本発明の他の目的は、前記半導体装置の動
作速度の高速化を図ることが可能な技術を提供すること
にある。
【００１０】本発明の他の目的は、前記目的を達成する
と共に、前記半導体装置の歩留まりを高めることが可能
な技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１３】(１)ベース基板の実装面上に半導体ペレッ
トが実装される半導体装置において、前記ベース基板の
実装面上に単一能動素子を主体に構成される第１回路を
有する第１半導体ペレットを塔載し、この第１半導体ペ
レットの第１回路上に、この第１回路の能動素子と異な
る他の単一能動素子を主体に構成される第２回路を有す
る第２半導体ペレットを、その第２回路と第１半導体ペ
レットの第１回路とが対向する状態で塔載し、この第１
半導体ペレットの第１回路、第２半導体ペレットの第２
回路の夫々をバンプ電極を介在して電気的に接続する。
【００１４】(２)前記第１半導体ペレットの第１回路、
第２半導体ペレットの第２回路の夫々は、前記ベース基
板側から夫々独立に電源が供給される。
【００１５】(３)前記第１半導体ペレットの第１回路、
第２半導体ペレットの第２回路のうち、回路動作で発生
する熱量が大きい一方を、発生する熱量が小さい他方に
比べて、冷却システムに近づけてベース基板の実装面上
に塔載する。
【００１６】
【作用】上述した手段(１)によれば、第１半導体ペレッ
ト、第２半導体ペレットのうち、いずれか一方の占有面
積内に他方を配置したので、この他方の占有面積に相当
する分、半導体装置の実装密度を向上できる。
【００１７】また、第１半導体ペレットの第１回路、第
２半導体ペレットの第２回路の夫々をバンプ電極を介在
して最短距離で電気的に接続したので、ワイヤボンディ
ング方式でボンディングされたワイヤを介在する場合に
比べて信号伝達径路を短くでき、半導体装置の動作速度
の高速化を図ることができる。
【００１８】また、第１半導体ペレットの第１回路、第
２半導体ペレットの第２回路の夫々に塔載される能動素
子を相互に異なる最適かつ独立な製造プロセスで形成で
きるので、多種類の能動素子を１つの半導体ペレットに
混在して形成する場合に比べて、第１半導体ペレット、
第２半導体ペレットの夫々の製造プロセスを低減し、夫
々の製造プロセスでの歩留まりを向上でき、結果的に最
終的な半導体装置の歩留まりを向上できる。
【００１９】上述した手段(２)によれば、第１半導体ペ
レットの第１回路、第２半導体ペレットの第２回路の夫
々の動作時に生じる電源ノイズを吸収できるので、夫々
の回路の動作速度を速め、半導体装置の動作速度の高速
化を図ることができる。
【００２０】上述した手段(３)によれば、第１半導体ペ
レットの第１回路、第２半導体ペレットの第２回路のう
ち、回路動作で発生する熱量の大きい半導体ペレットを
冷却システムで冷却でき、この半導体ペレットの放熱効
率を高められるので、半導体ペレットの誤動作を防止
し、半導体装置の信頼性を向上できる。
【００２１】以下、本発明の構成について、フェースダ
ウン方式を利用する半導体装置に本発明を適用した一実
施例とともに説明する。
【００２２】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００２３】
【実施例】本発明の一実施例であるフェースダウン方式
を利用する半導体装置の概略構成を図１(断面図)で示
す。
【００２４】図１に示すように、本発明の一実施例であ
るフェースダウン方式を利用する半導体装置は、ベース
基板５のペレット塔載面(実装面)側に半導体ペレット
１、半導体ペレット３の夫々を塔載し、この半導体ペレ
ット１、半導体ペレット３の夫々を封止用キャップ１１
で封止する。
【００２５】前記半導体ペレット１は、例えば単結晶珪
素からなる半導体基板を主体に構成され、その素子形成
面(図１中下面)に例えば論理回路システムを塔載してい
る。この論理回路システムは、例えば高い駆動能力が得
られるバイポーラトランジスタを主体に構成され、単一
能動素子で構成される。半導体ペレット１の素子形成面
側には外部端子(ボンディングパッド)２が複数個配列さ
れる。この外部端子２は、前記論理回路システムを構成
するバイポーラトランジスタ間を接続する配線層のうち
最上層の配線層で形成され、例えばアルミニウム合金膜
で形成される。半導体ペレット１は、単一能動素子(バ
イポーラトランジスタ)で論理回路システムを構成して
いるので、多種類の能動素子（例えばバイポーラトラン
ジスタ、ＭＩＳＦＥＴ等）で論理回路システムを構成す
る場合に比べて製造プロセス数を低減でき、最適な製造
プロセスで形成できる。
【００２６】前記半導体ペレット３は、例えば単結晶珪
素からなる半導体基板を主体に構成され、その素子形成
面(図１中上面)に例えば記憶回路システムを塔載してい
る。この記憶回路システムは、例えば高い集積度や低消
費電力化が得られる相補型ＭＩＳＦＥＴ(ＣＭＯＳ)を主
体に構成され、単一能動素子で構成される。半導体ペレ
ット３の素子形成面側には外部端子(ボンディングパッ
ド)４が複数個配列される。この外部端子４は、前記記
憶回路システムを構成する相補型ＭＩＳＦＥＴ間を接続
する配線層のうち最上層の配線層で形成され、例えばア
ルミニウム合金膜で形成される。半導体ペレット３は、
単一能動素子（相補型ＭＩＳＦＥＴ）で記憶回路システ
ムを構成しているので、多種類の能動素子で記憶回路シ
ステムを構成する場合に比べて製造プロセス数を低減で
き、最適な製造プロセスで形成できる。
【００２７】前記ベース基板５は、例えばムライトで形
成され、図示していないが多層配線構造で構成される。
ベース基板５のペレット塔載面の中央部には凹部７が形
成され、この凹部７内には前記半導体ペレット３が配置
される。つまり、凹部７の開口サイズは半導体ペレット
３の平面形状に比べてひとまわり大きなサイズで形成さ
れ、凹部７の底面の位置はベース基板５のペレット塔載
面の位置よりも低く構成される。ベース基板５のペレッ
ト塔載面上には凹部７の周囲の領域において電極６が複
数個配列され、ベース基板５のペレット塔載面と対向す
る裏面には電極９が複数個配列される。この電極６、電
極９の夫々は前記多層配線構造の配線を介して電気的に
接続される。
【００２８】前記ベース基板５の電極６、半導体ペレッ
ト１の外部端子２の夫々の間にはバンプ電極(ＣＣＢ電
極、突起電極)１０が介在される。つまり、ベース基板
５、半導体ペレット１の夫々は、バンプ電極１０を介在
して電気的及び機械的に接続され、フェースダウン方式
で接続される。半導体ペレット１はバンプ電極１０を介
在してベース基板５のペレット塔載面上に実装される。
つまり、半導体ペレット１はベース基板５の専有面積内
に配置される。
【００２９】前記半導体ペレット１の外部端子２、半導
体ペレット３の外部端子４の夫々の間にはバンプ電極１
０が介在される。つまり、半導体ペレット１、半導体ペ
レット３の夫々は、バンプ電極１０を介在して電気的及
び機械的に接続され、フェースダウン方式で接続され
る。半導体ペレット３は、その素子形成面が半導体ペレ
ット１の素子形成面と対向する状態でベース基板５のペ
レット塔載面側に塔載され、半導体ペレット１の素子形
成面上に塔載される。つまり、半導体ペレット３はバン
プ電極１０を介在して半導体ペレット１の占有面積内に
配置されるので、この半導体ペレット３の専有面積内に
相当する分、半導体装置の実装密度（平面方向）を向上
できる。また、半導体ペレット１の論理回路システム、
半導体ペレット２の記憶回路システムの夫々は、バンプ
電極１０を介在して最短距離で電気的に接続されるの
で、ワイヤーボンディング方式でボンディングされたワ
イヤを介在する場合に比ベて信号伝達経路を短くでき、
半導体装置の動作速度の高速化を図ることができる。前
記バンプ電極１０は、温度階層の最っとも高い温度に位
置する半田材料で形成される。
【００３０】前記封止用キャップ１１は、断面形状がコ
の字形状に形成され、ベース基板５とで半導体ペレット
１、半導体ペレット３の夫々を収納しかつ気密封止する
キャビティを構成する。封止用キャップ１１は熱伝導性
の良好な例えば窒化アルミニウムで形成される。
【００３１】前記封止用キャップ１１のペレット連結面
(内壁)は熱伝導用充填材１２を介在して半導体ペレット
１の素子形面と対向する裏面に連結される。熱伝導用充
填材１２は、両者間をほぼ完全に密着し、半導体ペレッ
ト１の素子形面に塔載された論理回路システムの動作で
発生する熱を封止用キャップ１１に高い効率で伝達でき
る。この熱伝導用充填材１２は、前記バンプ電極１０に
比べて融点が低い半田材料で形成される。
【００３２】前記封止用キャップ１２は、半導体ペレッ
ト１の周囲において、封止材１３によりベース基板５に
接着される。封止材１３は、半導体ペレット１の裏面に
熱伝導用充填材１２を介在して封止用キャップ１１のペ
レット連結面を連結する際、熱伝導用充填材１２の一部
を封止用キャップ１１とベース基板５との接着領域に流
し込んだ熱伝導用充填材１２で構成される。前記ベース
基板５及び封止用キャップ１１で形成され、封止材１３
で気密封止されるキャビティ内部には、組立プロセス中
での封止工程で使用されるガスが充填される。
【００３３】図２(図１に示す半導体装置の要部拡大断
面図)に示すように、前記半導体ペレット１の外部端子
２のうち、外部端子２Ａは、バンプ電極１０、ベース基
板５の電極６の夫々を介在してベース基板５の多層配線
構造の配線８Ａの一方に電気的に接続される。配線８Ａ
の他方はベース基板５の電極９に接続される。この電極
９には電源が印加され、配線８Ａ、電極６、バンプ電極
１０及び外部端子２Ａを通して半導体ペレット１の論理
回路システムに供給される。
【００３４】前記外部端子２のうち、外部端子２Ｂ１は
隣接する外部端子２Ｂ２と一体に構成される。この外部
端子２Ｂ１、外部端子２Ｂ２の夫々は、半導体ペレット
１の論理回路システムに接続されない所謂ダミーパッド
として構成される。外部端子２Ｂ２は、バンプ電極１０
を介在して半導体ペレット３の外部端子４に電気的に接
続される。外部端子２Ｂ１は、バンプ電極１０、ベース
基板５の電極６の夫々を介在してベース基板５の多層配
線構造の配線８Ｂの一方に接続される。配線８Ｂの他方
はベース基板５の電極９に接続される。この電極９には
電源が印加され、配線８Ｂ、電極６、バンプ電極１０、
外部端子２Ｂ１、２Ｂ２、バンプ電極１０及び外部端子
４を通して半導体ペレット３の記憶回路システムに供給
される。つまり、半導体ペレット１、半導体ペレット２
の夫々にはベース基板５の配線８Ａ、配線８Ｂの夫々で
独立に電源が供給され、半導体ペレット１の論理回路シ
ステム、半導体ペレット３の記憶回路システムの夫々の
動作時に生じる電源ノイズを吸収し易いように構成され
る。
【００３５】このように構成される半導体装置は、図３
(システム構成図)に示すように、フェースダウン方式で
冷却システム２０の実装基板（モジュール基板又はＰＣ
Ｂ基板）２３の実装面上に１個或は複数個実装される。
つまり、半導体装置は、そのベース基板５の電極９にバ
ンプ電極２５を介在して実装基板２３の電極２４に電気
的及び機械的に接続することにより実装基板２３に実装
される。この半導体装置は、実装基板２３及び封止用キ
ャップ２２で形成されるキャビティ内部に封止される。
封止用キャップ２２は封止材２７により実装基板２３に
接着される。冷却システム２０の実装基板２３は、前記
半導体装置のベース基板５と同様に多層配線構造で構成
される。
【００３６】前記半導体装置の封止用キャップ１１の上
側表面上にはクシ歯形状で形成される放熱フィン２１が
構成される。この放熱フィン２１は熱伝導用充填材１
２、封止用キャップ１１の夫々を通して伝導される、半
導体ペレット１に塔載された論理回路システムの動作で
発生する熱を冷却システム２０側に放熱する目的で構成
される。
【００３７】前記封止用キャップ２２は例えば窒化アル
ミニウムで構成される。この封止用キャップ２２は、前
記放熱フィン２１と接触するクシ歯２２Ａが構成され、
放熱フィン２１を通して伝導される熱を上部に配置され
た水冷ジャケット２６に放出する。この水冷ジャケット
２６には複数個の冷却用水管２６Ａが構成され、この冷
却用水管２６Ａ内には冷却水が循環する。前述の放熱フ
ィン２１から封止用キャップ２２に伝導される熱は、こ
の水冷ジャケット２６の冷却用水管２６Ａ内を循環する
冷却水に伝達され、冷却システム２０の外部に放出され
る。
【００３８】前記半導体装置は、冷却システム２０側に
半導体ペレット１を配置している。この半導体ペレット
１は、相補型ＭＩＳＦＥＴに比べて消費電力が高い、つ
まり発熱量が大きいバイポーラトランジスタで構成され
た論理回路システムを塔載している。この論理回路シス
テムの動作で発生する熱は、半導体ペレット１の裏面か
ら熱伝導用充填材１２を通して封止型キャップ１１に効
率的に伝導され、封止用キャップ１１に伝導された熱
は、放熱フィン２１を通して効率的に冷却システム２０
に伝導される。
【００３９】このように、ベース基板５のペレット塔載
面(実装面)上に半導体ペレットが実装される半導体装置
において、前記ベース基板５のペレット塔載面上にバイ
ポーラトランジスタ(単一能動素子)を主体に構成される
論理回路システムを有する半導体ペレット１を塔載し、
この半導体ペレット１の論理回路システム上に、この論
理回路システムのバイポーラトランジスタと異なる相補
型ＭＩＳＦＥＴ（単一能動素子）を主体に構成される記
憶回路システムを有する半導体ペレット３を、その記憶
回路システムと半導体ペレット１の論理回路システムと
が対向する状態で塔載し、前記半導体ペレット１の論理
回路システム、半導体ペレット３の記憶回路システムの
夫々をバンプ電極１０を介在して電気的に接続する。こ
の構成により、半導体ペレット１の占有面積内に半導体
ペレット３を配置したので、この半導体ペレット３の占
有面積に相当する分、半導体装置の実装密度を向上する
ことができる。
【００４０】また、半導体ペレット１の論理回路システ
ム、半導体ペレット３の記憶回路システムの夫々をバン
プ電極１０を介在して最短距離で電気的に接続したの
で、ワイヤボンディング方式でボンディングされたワイ
ヤを介在する場合に比べて信号伝達経路を短くでき、半
導体装置の動作速度の高速化を図ることができる。
【００４１】また、半導体ペレット１の論理回路システ
ムを構成するバイポーラトランジスタ、半導体ペレット
３の記憶回路システムを構成する相補型ＭＩＳＦＥＴの
夫々を相互に異なる最適かつ独立な製造プロセスで形成
でき、多種類の能動素子（バイポーラトランジスタ、相
補型ＭＩＳＦＥＴ）を１つの半導体ペレットに混在して
形成する場合に比べて、半導体ペレット１、半導体ペレ
ット３の夫々の製造プロセス数を低減できるので、夫々
の製造プロセスでの歩留まりを向上でき、結果的に最終
的な半導体装置の歩留まりを向上できる。
【００４２】また、前記半導体ペレット１の論理回路シ
ステム、半導体ペレット３の記憶回路システムの夫々
は、前記ベース基板５の配線８Ａ、配線８Ｂの夫々から
独立に電源が供給される。この構成により、半導体ペレ
ット１の論理回路システム、半導体ペレット３の記憶回
路システムの夫々の動作時に生じる電源ノイズを吸収で
きるので、夫々の回路の動作速度を速め、半導体装置の
動作速度の高速化をより図ることができる。
【００４３】また、前記半導体ペレット１の論理回路シ
ステム、半導体ペレット３の記憶回路システムのうち、
高い駆動能力が得られる(発熱量が大きい)バイポーラト
ランジスタで構成された論理回路システムを有する半導
体ペレット１を、低消費電力化が得られる(発熱量が小
さい)相補型ＭＩＳＦＥＴで構成された記憶回路システ
ムを有する半導体ペレット３に比ベて、冷却システム２
０に近づけてベース基板５のペレット塔載面上に塔載す
る。この構成により、回路動作で発生する熱量の大きい
半導体ペレット１を冷却システム２０で冷却でき、この
半導体ペレット１の放熱効率を高められるので、半導体
ペレット１の誤動作を防止し、半導体装置の信頼性を向
上できる。
【００４４】なお、本実施例では、半導体ペレット１、
半導体ペレット３の夫々を単晶珪素基板で構成したが、
このどちらか一方を例えばＧａＡｓ(ガリウム・砒素)か
らなる半絶縁性基板で構成し、多機能化を高めてもよ
い。
【００４５】また、半導体ペレット１、半導体ペレット
２のうちどちらか一方の半導体ペレットを他方の半導体
ペレットの補修用として構成してもよい。
【００４６】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００４７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００４８】ベース基板の実装面上に半導体ペレットが
実装される半導体装置において、実装密度を向上でき
る。
【００４９】また、前記半導体装置の動作速度の高速化
を図ることができる。
【００５０】また、前記半導体装置の歩留まりを向上で
きる。
【００５１】また、前記半導体装置の動作速度の高速化
をより図ることができる。
【００５２】また、前記半導体装置の誤動作を防止でき
る。
【図面の簡単な説明】
【図１】 本発明の一実施例である半導体装置の断面
図。
【図２】 前記半導体装置の要部拡大断面図。
【図３】 前記半導体装置を冷却システムに組込んだシ
ステム構成図。
【符号の説明】
１…半導体ペレット、２…外部端子、３…半導体ペッ
ト、４…外部端子、５…ベース基板、６…電極、７…凹
部、８Ａ，８Ｂ…配線、９…電極、１０…バンプ電極、
１１…封止用キャップ、１２…熱伝導用充填材、１３…
封止材、２０…冷却システム、２１…放熱フィン、２２
…封止用キャップ、２３…実装基板。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 ベース基板の実装面上に半導体ペレット
    が実装される半導体装置において、前記ベース基板の実
    装面上に単一能動素子を主体に構成される第１回路を有
    する第１半導体ペレットを塔載し、この第１半導体ペレ
    ットの第１回路上に、この第１回路の能動素子と異なる
    他の単一能動素子を主体に構成される第２回路を有する
    第２半導体ペレットを、その第２回路と第１半導体ペレ
    ットの第１回路とが対向する状態で塔載し、前記第１半
    導体ペレットの第１回路、第２半導体ペレットの第２回
    路の夫々をバンプ電極を介在して電気的に接続したこと
    を特徴とする半導体装置。
  2. 【請求項２】 前記第１半導体ペレットの第１回路、第
    ２半導体ペレットの第２回路のうち、一方はバイポーラ
    トランジスタを主体に構成され、他方はＭＩＳＦＥＴを
    主体に構成されることを特徴する請求項１に記載の半導
    体装置。
  3. 【請求項３】 前記第１半導体ペレットの第１回路、第
    ２半導体ペレットの第２回路の夫々は、前記ベース基板
    側から夫々独立に電源が供給されることを特徴とする請
    求項１又は請求項２に記載の半導体装置。
  4. 【請求項４】 前記第１半導体ペレットの第１回路、第
    ２半導体ペレットの第２回路のうち、回路動作で発生す
    る熱量が大きい一方を、発生する熱量が小さい他方に比
    べて、冷却システムに近づけてベース基板の実装面上に
    塔載したことを特徴とする請求項１乃至請求項３に記載
    のいずれかの半導体装置。
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