JPH04107877A - 半導体装置及びその製造方法 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置とその製造方法に関し、特にドレイ
ン−ソース間の降伏電圧を高くする必要があるＭＯＳＦ
ＥＴとして利用できるものである。
ン−ソース間の降伏電圧を高くする必要があるＭＯＳＦ
ＥＴとして利用できるものである。
従来の技術
第２図に従来の高耐圧横型ＭＯ３ＦＥＴの断面を示す。
ドレイン２０−ソース２３間の降伏電圧を高くするため
、半導体基板２５内に不純物濃度の低い延長ドレイン領
域２１を形成し、ドレイン２０−ソース２３間が逆バイ
アスされた場合、延長ドレイン領域２１に空乏層が広が
るようにしている。なお、図中、１６はドレイン電極、
１７はソース電極、１８はシリコン酸化膜、１９はゲー
ト電極、２２はアンチパンチスルー領域、２４は基板コ
ンタクト領域である。
、半導体基板２５内に不純物濃度の低い延長ドレイン領
域２１を形成し、ドレイン２０−ソース２３間が逆バイ
アスされた場合、延長ドレイン領域２１に空乏層が広が
るようにしている。なお、図中、１６はドレイン電極、
１７はソース電極、１８はシリコン酸化膜、１９はゲー
ト電極、２２はアンチパンチスルー領域、２４は基板コ
ンタクト領域である。
発明が解決しようとする課題
上記のような延長ドレイン領域をもうけた従来構造では
、逆電圧がかかったとき、延長ドレイン領域２１と半導
体基板２５間の接合より空乏層が広がるが、ドレイン２
０−ソース２３間降伏電圧を高くするため延長ドレイン
領域２１が空乏化するように延長ドレイン領域２１の濃
度を低くしなければならない。このことによって高耐圧
は実現できるが、延長ドレイン領域２１内の抵抗成分が
大きくなり、ＭＯＳＦＥＴのドレイン２０−ソース２３
間オン抵抗が大きくなってしまい、動作時の損失が大き
くなり、大電流を流すためには、素子サイズを大きくし
なければならなくなるという欠点があった。
、逆電圧がかかったとき、延長ドレイン領域２１と半導
体基板２５間の接合より空乏層が広がるが、ドレイン２
０−ソース２３間降伏電圧を高くするため延長ドレイン
領域２１が空乏化するように延長ドレイン領域２１の濃
度を低くしなければならない。このことによって高耐圧
は実現できるが、延長ドレイン領域２１内の抵抗成分が
大きくなり、ＭＯＳＦＥＴのドレイン２０−ソース２３
間オン抵抗が大きくなってしまい、動作時の損失が大き
くなり、大電流を流すためには、素子サイズを大きくし
なければならなくなるという欠点があった。
課題を解決するための手段
上記の問題点を解決するため、本発明では、第１導電型
半導体基板に設けた第２導電型のソース領域とドレイン
コンタクト領域との間に、上記ドレインコンタクト領域
に接する第２導電型の延長ドレイン領域を設け、この延
長ドレイン領域内に延長ドレイン領域と逆バイアスされ
た第１導電型領域を設け、延長ドレイン領域とソース領
域間の半導体基板表面をチャネル領域とし、このチャネ
ル領域上にゲート酸化膜を介してゲート電極を設けた製
造としている。
半導体基板に設けた第２導電型のソース領域とドレイン
コンタクト領域との間に、上記ドレインコンタクト領域
に接する第２導電型の延長ドレイン領域を設け、この延
長ドレイン領域内に延長ドレイン領域と逆バイアスされ
た第１導電型領域を設け、延長ドレイン領域とソース領
域間の半導体基板表面をチャネル領域とし、このチャネ
ル領域上にゲート酸化膜を介してゲート電極を設けた製
造としている。
作 用
このような本発明の構造をとることで高耐圧を実現しつ
つ、ドレイン−ソース間オン抵抗を大幅に低下すること
ができる。
つ、ドレイン−ソース間オン抵抗を大幅に低下すること
ができる。
実施例
第１図に本発明の半導体装置の一実施例におけるＮチャ
ネルＭＯＳＦＥＴの断面を示す。延長ドレイン領域１１
の表面濃度は約ｌＸ１０ｃｍ とし、この延長ドレイ
ン領域１１内にＰ型領域１０を形成し、このＰ型領域１
０の濃度は５Ｘ１０ ｃｍ以上とした。半導体基板１
５の濃度は３×１０１４０Ｉ１１−３とし、半導体基板
１５の表面のシリコン酸化膜８の厚さは２μｍ以上とし
た。ゲート電極７には多結晶シリコン膜を使用した。ゲ
ートを極７下に位置するシリコン酸化膜がゲート酸化膜
となる。Ｐ型領域１０を形成するには、まず延長ドレイ
ン領域１１を、半導体基板１５へのイオン注入、不純物
ドープ、拡散で形成した後、Ｐ型領域１０の不純物をド
ープするため延長ドレイン領域１１にボロンをイオン注
入し、若干の熱処理をおこなった後、半導体基板１５の
表面を熱酸化する。このことでシリコン酸化膜８とシリ
コン間のボロンの偏析係数が異なることから、基板１５
表面のボロン濃度が低下しＮ型となり、Ｐ型領域は型延
長ドレイン領域１１中に埋め込まれた構造となる。この
Ｐ型領域１０をドレイン領域１１と逆バイアスすること
で延長ドレイン領域１１と半導体基板１５間、及び上記
延長ドレイン領域１１中のＰ型領域１０と延長ドレイン
領域１１間に空乏層が広がる。したがって従来構造の場
合とちがって、延長ドレイン領域１１のｉ１度を高くし
ても、延長ドレイン領域１１を空乏化できる。したがっ
てドレイン−ソース間オン抵抗を従来構造のＭＯＳＦＥ
Ｔよりも小さくすることができる。このことで従来構造
のＭＯＳＦＥＴと比較して単位面積当りのトレイン−ソ
ース間オン抵抗は１７７５〜１７′６にできた。
ネルＭＯＳＦＥＴの断面を示す。延長ドレイン領域１１
の表面濃度は約ｌＸ１０ｃｍ とし、この延長ドレイ
ン領域１１内にＰ型領域１０を形成し、このＰ型領域１
０の濃度は５Ｘ１０ ｃｍ以上とした。半導体基板１
５の濃度は３×１０１４０Ｉ１１−３とし、半導体基板
１５の表面のシリコン酸化膜８の厚さは２μｍ以上とし
た。ゲート電極７には多結晶シリコン膜を使用した。ゲ
ートを極７下に位置するシリコン酸化膜がゲート酸化膜
となる。Ｐ型領域１０を形成するには、まず延長ドレイ
ン領域１１を、半導体基板１５へのイオン注入、不純物
ドープ、拡散で形成した後、Ｐ型領域１０の不純物をド
ープするため延長ドレイン領域１１にボロンをイオン注
入し、若干の熱処理をおこなった後、半導体基板１５の
表面を熱酸化する。このことでシリコン酸化膜８とシリ
コン間のボロンの偏析係数が異なることから、基板１５
表面のボロン濃度が低下しＮ型となり、Ｐ型領域は型延
長ドレイン領域１１中に埋め込まれた構造となる。この
Ｐ型領域１０をドレイン領域１１と逆バイアスすること
で延長ドレイン領域１１と半導体基板１５間、及び上記
延長ドレイン領域１１中のＰ型領域１０と延長ドレイン
領域１１間に空乏層が広がる。したがって従来構造の場
合とちがって、延長ドレイン領域１１のｉ１度を高くし
ても、延長ドレイン領域１１を空乏化できる。したがっ
てドレイン−ソース間オン抵抗を従来構造のＭＯＳＦＥ
Ｔよりも小さくすることができる。このことで従来構造
のＭＯＳＦＥＴと比較して単位面積当りのトレイン−ソ
ース間オン抵抗は１７７５〜１７′６にできた。
発明の効果
以上のように本発明によれば、高耐圧横型ＭＯＳＦＥＴ
のチップサイズを縮小することができる。
のチップサイズを縮小することができる。
第１図は本発明の一実施例におけるＮチャネルＭＯＳＦ
ＥＴの断面図、第２図は従来の高耐圧横型ＭＯ５ＦＥＴ
の断面図である。 ■・・・・・・ドレイン端子、２・・・・・延長トレイ
ン中Ｐ型領域電極端子、３・・・・・・ゲート電子、４
・・・・・・ソース端子、５・・・・・・ドレイン電極
、６・・・・・・ソース電極、７・・・・・・ゲート電
極、８・・・・・・シリコン酸化膜、９・・・・・・ド
レインコンタクト領域、１０・・・・・・延長ドレイン
領域内Ｐ型領域、１１・・・・・・延長ドレイン領域、
１２・・・・・・アンチバンチスルー領域、１３・・・
・・・ソース領域、１４・・・・・・基板コンタクト領
域、１５・・・・・・半導体基板。
ＥＴの断面図、第２図は従来の高耐圧横型ＭＯ５ＦＥＴ
の断面図である。 ■・・・・・・ドレイン端子、２・・・・・延長トレイ
ン中Ｐ型領域電極端子、３・・・・・・ゲート電子、４
・・・・・・ソース端子、５・・・・・・ドレイン電極
、６・・・・・・ソース電極、７・・・・・・ゲート電
極、８・・・・・・シリコン酸化膜、９・・・・・・ド
レインコンタクト領域、１０・・・・・・延長ドレイン
領域内Ｐ型領域、１１・・・・・・延長ドレイン領域、
１２・・・・・・アンチバンチスルー領域、１３・・・
・・・ソース領域、１４・・・・・・基板コンタクト領
域、１５・・・・・・半導体基板。
Claims (2)
- （１）第１導電型半導体基板に設けた第２導電型のソー
ス領域とドレインコンタクト領域との間に、上記ドレイ
ンコンタクト領域に接する第２導電型の延長ドレイン領
域を設け、上記延長ドレイン領域内に延長ドレイン領域
と逆バイアスされた第１導電型領域を設け、延長ドレイ
ン領域とソース領域間の半導体基板表面をチャネル領域
とし、このチャネル領域上にゲート酸化膜を介してゲー
ト電極を設けた半導体装置。 - （２）請求項１記載の半導体装置をＮチャネルＭＯＳＦ
ＥＴとし、Ｎ型延長ドレイン領域内に、このドレイン領
域と逆バイアスされた第１導電型領域としてのＰ型領域
を形成する場合、延長ドレイン領域を形成してから、Ｐ
型領域を形成するためのボロンイオン注入を行い、その
後、表面をおおうシリコン酸化膜を形成し、Ｐ型領域表
面の濃度を低下させて延長ドレイン領域表面の濃度より
も低くし、Ｐ型領域を延長ドレイン領域内にとじこめる
ようにした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225797A JP2991753B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225797A JP2991753B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04107877A true JPH04107877A (ja) | 1992-04-09 |
| JP2991753B2 JP2991753B2 (ja) | 1999-12-20 |
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ID=16834933
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225797A Expired - Fee Related JP2991753B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置及びその製造方法 |
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|---|---|
| JP (1) | JP2991753B2 (ja) |
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1990
- 1990-08-27 JP JP2225797A patent/JP2991753B2/ja not_active Expired - Fee Related
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