JPH04107877A - 半導体装置及びその製造方法 - Google Patents
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- H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置とその製造方法に関し、特にドレイ
ン−ソース間の降伏電圧を高くする必要があるMOSF
ETとして利用できるものである。
ン−ソース間の降伏電圧を高くする必要があるMOSF
ETとして利用できるものである。
従来の技術
第2図に従来の高耐圧横型MO3FETの断面を示す。
ドレイン20−ソース23間の降伏電圧を高くするため
、半導体基板25内に不純物濃度の低い延長ドレイン領
域21を形成し、ドレイン20−ソース23間が逆バイ
アスされた場合、延長ドレイン領域21に空乏層が広が
るようにしている。なお、図中、16はドレイン電極、
17はソース電極、18はシリコン酸化膜、19はゲー
ト電極、22はアンチパンチスルー領域、24は基板コ
ンタクト領域である。
、半導体基板25内に不純物濃度の低い延長ドレイン領
域21を形成し、ドレイン20−ソース23間が逆バイ
アスされた場合、延長ドレイン領域21に空乏層が広が
るようにしている。なお、図中、16はドレイン電極、
17はソース電極、18はシリコン酸化膜、19はゲー
ト電極、22はアンチパンチスルー領域、24は基板コ
ンタクト領域である。
発明が解決しようとする課題
上記のような延長ドレイン領域をもうけた従来構造では
、逆電圧がかかったとき、延長ドレイン領域21と半導
体基板25間の接合より空乏層が広がるが、ドレイン2
0−ソース23間降伏電圧を高くするため延長ドレイン
領域21が空乏化するように延長ドレイン領域21の濃
度を低くしなければならない。このことによって高耐圧
は実現できるが、延長ドレイン領域21内の抵抗成分が
大きくなり、MOSFETのドレイン20−ソース23
間オン抵抗が大きくなってしまい、動作時の損失が大き
くなり、大電流を流すためには、素子サイズを大きくし
なければならなくなるという欠点があった。
、逆電圧がかかったとき、延長ドレイン領域21と半導
体基板25間の接合より空乏層が広がるが、ドレイン2
0−ソース23間降伏電圧を高くするため延長ドレイン
領域21が空乏化するように延長ドレイン領域21の濃
度を低くしなければならない。このことによって高耐圧
は実現できるが、延長ドレイン領域21内の抵抗成分が
大きくなり、MOSFETのドレイン20−ソース23
間オン抵抗が大きくなってしまい、動作時の損失が大き
くなり、大電流を流すためには、素子サイズを大きくし
なければならなくなるという欠点があった。
課題を解決するための手段
上記の問題点を解決するため、本発明では、第1導電型
半導体基板に設けた第2導電型のソース領域とドレイン
コンタクト領域との間に、上記ドレインコンタクト領域
に接する第2導電型の延長ドレイン領域を設け、この延
長ドレイン領域内に延長ドレイン領域と逆バイアスされ
た第1導電型領域を設け、延長ドレイン領域とソース領
域間の半導体基板表面をチャネル領域とし、このチャネ
ル領域上にゲート酸化膜を介してゲート電極を設けた製
造としている。
半導体基板に設けた第2導電型のソース領域とドレイン
コンタクト領域との間に、上記ドレインコンタクト領域
に接する第2導電型の延長ドレイン領域を設け、この延
長ドレイン領域内に延長ドレイン領域と逆バイアスされ
た第1導電型領域を設け、延長ドレイン領域とソース領
域間の半導体基板表面をチャネル領域とし、このチャネ
ル領域上にゲート酸化膜を介してゲート電極を設けた製
造としている。
作 用
このような本発明の構造をとることで高耐圧を実現しつ
つ、ドレイン−ソース間オン抵抗を大幅に低下すること
ができる。
つ、ドレイン−ソース間オン抵抗を大幅に低下すること
ができる。
実施例
第1図に本発明の半導体装置の一実施例におけるNチャ
ネルMOSFETの断面を示す。延長ドレイン領域11
の表面濃度は約lX10cm とし、この延長ドレイ
ン領域11内にP型領域10を形成し、このP型領域1
0の濃度は5X10 cm以上とした。半導体基板1
5の濃度は3×10140I11−3とし、半導体基板
15の表面のシリコン酸化膜8の厚さは2μm以上とし
た。ゲート電極7には多結晶シリコン膜を使用した。ゲ
ートを極7下に位置するシリコン酸化膜がゲート酸化膜
となる。P型領域10を形成するには、まず延長ドレイ
ン領域11を、半導体基板15へのイオン注入、不純物
ドープ、拡散で形成した後、P型領域10の不純物をド
ープするため延長ドレイン領域11にボロンをイオン注
入し、若干の熱処理をおこなった後、半導体基板15の
表面を熱酸化する。このことでシリコン酸化膜8とシリ
コン間のボロンの偏析係数が異なることから、基板15
表面のボロン濃度が低下しN型となり、P型領域は型延
長ドレイン領域11中に埋め込まれた構造となる。この
P型領域10をドレイン領域11と逆バイアスすること
で延長ドレイン領域11と半導体基板15間、及び上記
延長ドレイン領域11中のP型領域10と延長ドレイン
領域11間に空乏層が広がる。したがって従来構造の場
合とちがって、延長ドレイン領域11のi1度を高くし
ても、延長ドレイン領域11を空乏化できる。したがっ
てドレイン−ソース間オン抵抗を従来構造のMOSFE
Tよりも小さくすることができる。このことで従来構造
のMOSFETと比較して単位面積当りのトレイン−ソ
ース間オン抵抗は1775〜17′6にできた。
ネルMOSFETの断面を示す。延長ドレイン領域11
の表面濃度は約lX10cm とし、この延長ドレイ
ン領域11内にP型領域10を形成し、このP型領域1
0の濃度は5X10 cm以上とした。半導体基板1
5の濃度は3×10140I11−3とし、半導体基板
15の表面のシリコン酸化膜8の厚さは2μm以上とし
た。ゲート電極7には多結晶シリコン膜を使用した。ゲ
ートを極7下に位置するシリコン酸化膜がゲート酸化膜
となる。P型領域10を形成するには、まず延長ドレイ
ン領域11を、半導体基板15へのイオン注入、不純物
ドープ、拡散で形成した後、P型領域10の不純物をド
ープするため延長ドレイン領域11にボロンをイオン注
入し、若干の熱処理をおこなった後、半導体基板15の
表面を熱酸化する。このことでシリコン酸化膜8とシリ
コン間のボロンの偏析係数が異なることから、基板15
表面のボロン濃度が低下しN型となり、P型領域は型延
長ドレイン領域11中に埋め込まれた構造となる。この
P型領域10をドレイン領域11と逆バイアスすること
で延長ドレイン領域11と半導体基板15間、及び上記
延長ドレイン領域11中のP型領域10と延長ドレイン
領域11間に空乏層が広がる。したがって従来構造の場
合とちがって、延長ドレイン領域11のi1度を高くし
ても、延長ドレイン領域11を空乏化できる。したがっ
てドレイン−ソース間オン抵抗を従来構造のMOSFE
Tよりも小さくすることができる。このことで従来構造
のMOSFETと比較して単位面積当りのトレイン−ソ
ース間オン抵抗は1775〜17′6にできた。
発明の効果
以上のように本発明によれば、高耐圧横型MOSFET
のチップサイズを縮小することができる。
のチップサイズを縮小することができる。
第1図は本発明の一実施例におけるNチャネルMOSF
ETの断面図、第2図は従来の高耐圧横型MO5FET
の断面図である。 ■・・・・・・ドレイン端子、2・・・・・延長トレイ
ン中P型領域電極端子、3・・・・・・ゲート電子、4
・・・・・・ソース端子、5・・・・・・ドレイン電極
、6・・・・・・ソース電極、7・・・・・・ゲート電
極、8・・・・・・シリコン酸化膜、9・・・・・・ド
レインコンタクト領域、10・・・・・・延長ドレイン
領域内P型領域、11・・・・・・延長ドレイン領域、
12・・・・・・アンチバンチスルー領域、13・・・
・・・ソース領域、14・・・・・・基板コンタクト領
域、15・・・・・・半導体基板。
ETの断面図、第2図は従来の高耐圧横型MO5FET
の断面図である。 ■・・・・・・ドレイン端子、2・・・・・延長トレイ
ン中P型領域電極端子、3・・・・・・ゲート電子、4
・・・・・・ソース端子、5・・・・・・ドレイン電極
、6・・・・・・ソース電極、7・・・・・・ゲート電
極、8・・・・・・シリコン酸化膜、9・・・・・・ド
レインコンタクト領域、10・・・・・・延長ドレイン
領域内P型領域、11・・・・・・延長ドレイン領域、
12・・・・・・アンチバンチスルー領域、13・・・
・・・ソース領域、14・・・・・・基板コンタクト領
域、15・・・・・・半導体基板。
Claims (2)
- (1)第1導電型半導体基板に設けた第2導電型のソー
ス領域とドレインコンタクト領域との間に、上記ドレイ
ンコンタクト領域に接する第2導電型の延長ドレイン領
域を設け、上記延長ドレイン領域内に延長ドレイン領域
と逆バイアスされた第1導電型領域を設け、延長ドレイ
ン領域とソース領域間の半導体基板表面をチャネル領域
とし、このチャネル領域上にゲート酸化膜を介してゲー
ト電極を設けた半導体装置。 - (2)請求項1記載の半導体装置をNチャネルMOSF
ETとし、N型延長ドレイン領域内に、このドレイン領
域と逆バイアスされた第1導電型領域としてのP型領域
を形成する場合、延長ドレイン領域を形成してから、P
型領域を形成するためのボロンイオン注入を行い、その
後、表面をおおうシリコン酸化膜を形成し、P型領域表
面の濃度を低下させて延長ドレイン領域表面の濃度より
も低くし、P型領域を延長ドレイン領域内にとじこめる
ようにした半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2225797A JP2991753B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置及びその製造方法 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2225797A JP2991753B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04107877A true JPH04107877A (ja) | 1992-04-09 |
JP2991753B2 JP2991753B2 (ja) | 1999-12-20 |
Family
ID=16834933
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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---|---|
JP (1) | JP2991753B2 (ja) |
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- 1990-08-27 JP JP2225797A patent/JP2991753B2/ja not_active Expired - Fee Related
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