JPH0462975A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0462975A JPH0462975A JP17497190A JP17497190A JPH0462975A JP H0462975 A JPH0462975 A JP H0462975A JP 17497190 A JP17497190 A JP 17497190A JP 17497190 A JP17497190 A JP 17497190A JP H0462975 A JPH0462975 A JP H0462975A
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- JP
- Japan
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- oxide film
- diffusion region
- drain
- element isolation
- impurity diffusion
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- Pending
Links
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯ３型半導体装置に関する。
本発明は、ドレインに隣接する素子分離用酸化膜の下側
の低濃度不純物拡散領域の一部からドレインにまで延在
する高濃度不純物拡散領域を形成したため、従来の高耐
圧半導体装置に比べ、ホントキャリアの発生を抑制する
ことを可能としたものである。
の低濃度不純物拡散領域の一部からドレインにまで延在
する高濃度不純物拡散領域を形成したため、従来の高耐
圧半導体装置に比べ、ホントキャリアの発生を抑制する
ことを可能としたものである。
従来、第２図に示したように半導体基板１表面付近に素
子分離用酸化膜４を設け、素子分離用酸化膜４番こ囲ま
れた領域にゲート酸化膜２を設け、ゲート酸化膜２を介
して素子分離用酸化膜４上の一部にまで延在するゲート
電極３を設け、ゲート酸化膜２に隣接する素子分離用酸
化膜４のチャネル方向の外側に隣接するソース７、ドレ
イン８を設け、ゲート酸化膜２及びソース７、ドレイン
８に隣接する素子分離用酸化膜の下側のｎ型低濃度不純
物拡散領域５を設けることによって高耐圧半導体装置を
形成していた。
子分離用酸化膜４を設け、素子分離用酸化膜４番こ囲ま
れた領域にゲート酸化膜２を設け、ゲート酸化膜２を介
して素子分離用酸化膜４上の一部にまで延在するゲート
電極３を設け、ゲート酸化膜２に隣接する素子分離用酸
化膜４のチャネル方向の外側に隣接するソース７、ドレ
イン８を設け、ゲート酸化膜２及びソース７、ドレイン
８に隣接する素子分離用酸化膜の下側のｎ型低濃度不純
物拡散領域５を設けることによって高耐圧半導体装置を
形成していた。
しかし、従来の技術ではホントキャリア発生による基板
電流の増大、高耐圧化が困難という問題点を有していた
。
電流の増大、高耐圧化が困難という問題点を有していた
。
以上に述べた問題点を解決するために、本発明では、ド
レイン側素子分離用酸化膜の下側の第２導電型の低濃度
不純物拡散領域の一部がらドレインにまで延在する高濃
度不純物拡散領域を設けた。
レイン側素子分離用酸化膜の下側の第２導電型の低濃度
不純物拡散領域の一部がらドレインにまで延在する高濃
度不純物拡散領域を設けた。
上記のごとく形成された半導体装置は、ドレイン側素子
分離用酸化膜の下側の半導体基板中にキャリアが流れる
時にポテンシャルのギャップを、１カ所に集中させない
ため、ホントキャリアの発生を抑制し、基板電流の低減
化ができる。
分離用酸化膜の下側の半導体基板中にキャリアが流れる
時にポテンシャルのギャップを、１カ所に集中させない
ため、ホントキャリアの発生を抑制し、基板電流の低減
化ができる。
したがって、高耐圧トランジスタの高耐圧化を可能とし
た。
た。
本発明の一実施例を図面に基づいて詳細に説明する。第
１図は、本発明の高耐圧ＭＯ３型半導体装置の一実施例
のチャネル方向の断面図を示したものである。例えばＰ
型半導体基板１表面付近に素子分利用酸化膜４を形成し
、素子分離用酸化膜４に囲まれた領域にゲート酸化膜を
形成し、ゲート酸化膜２を介して素子分離用酸化膜４」
二の一部にまで延在するゲート電極３を形成し、ゲート
酸化膜２に隣接する素子分離用酸化膜４のチャネル方向
の外側に隣接するｎ型のソース７、ｎ型のドレイン８を
形成する。ここで、ｎ型ソース７、 ｎ型ドレイン８
は素子分離用酸化膜４をインプラマスクとして形成でき
、ドーパントはＰ’、 Ａｓ’、Ｐｂ’等を用いて、例
えば５Ｘ１０”／ｃＪ程度のドーズ量とする。次に、ｎ
型のソース７、ｎ型のドレイン８およびゲート酸化膜２
に隣接する素子分離用酸化膜４の下側に低濃度不純物拡
散５を形成し、ｎ型ドレイン８に隣接する低濃度不純物
拡散領域５の一部からｎ型トレイン８にまで延在する高
濃度不純物拡散領域６を形成する。ここで、低濃度子鈍
物拡散領域は、素子分離用酸化ｌ！４形成時に用いる酸
化マスクをイオンインプラマスクとしてセルフアライメ
ントに形成でき、ドーパントはＰ＋Ａｓ” 、 Ｐｂ”
等を用いて、例えば、２．０Ｘ１０”／ｃＪから８．０
Ｘ４０”／ｃ＋Ｊ程度のドーズ量とする。また、高濃度
不純物拡散領域６は、素子分離用酸化膜４形成前に、イ
ンプラマスク７を形成後、ｎ”、 Ａｓ”Ｐｂ４等のｎ
型ドーパントをイオン注入することにより形成でき、例
えば２．ＯＸｌ０１３／ｃＪ程度のドーズ量を用いる。
１図は、本発明の高耐圧ＭＯ３型半導体装置の一実施例
のチャネル方向の断面図を示したものである。例えばＰ
型半導体基板１表面付近に素子分利用酸化膜４を形成し
、素子分離用酸化膜４に囲まれた領域にゲート酸化膜を
形成し、ゲート酸化膜２を介して素子分離用酸化膜４」
二の一部にまで延在するゲート電極３を形成し、ゲート
酸化膜２に隣接する素子分離用酸化膜４のチャネル方向
の外側に隣接するｎ型のソース７、ｎ型のドレイン８を
形成する。ここで、ｎ型ソース７、 ｎ型ドレイン８
は素子分離用酸化膜４をインプラマスクとして形成でき
、ドーパントはＰ’、 Ａｓ’、Ｐｂ’等を用いて、例
えば５Ｘ１０”／ｃＪ程度のドーズ量とする。次に、ｎ
型のソース７、ｎ型のドレイン８およびゲート酸化膜２
に隣接する素子分離用酸化膜４の下側に低濃度不純物拡
散５を形成し、ｎ型ドレイン８に隣接する低濃度不純物
拡散領域５の一部からｎ型トレイン８にまで延在する高
濃度不純物拡散領域６を形成する。ここで、低濃度子鈍
物拡散領域は、素子分離用酸化ｌ！４形成時に用いる酸
化マスクをイオンインプラマスクとしてセルフアライメ
ントに形成でき、ドーパントはＰ＋Ａｓ” 、 Ｐｂ”
等を用いて、例えば、２．０Ｘ１０”／ｃＪから８．０
Ｘ４０”／ｃ＋Ｊ程度のドーズ量とする。また、高濃度
不純物拡散領域６は、素子分離用酸化膜４形成前に、イ
ンプラマスク７を形成後、ｎ”、 Ａｓ”Ｐｂ４等のｎ
型ドーパントをイオン注入することにより形成でき、例
えば２．ＯＸｌ０１３／ｃＪ程度のドーズ量を用いる。
この後は、図示しないが中間層形成し、コンタクトホー
ルを選択的に形成し、配線層を形成し、保護膜を形成す
ることにより完成する。
ルを選択的に形成し、配線層を形成し、保護膜を形成す
ることにより完成する。
以上詳細に説明した半導体装置は、素子分離用酸化膜の
下側に設けた低濃度不純物拡散領域とドレインとの間に
高濃度不純物拡散領域を設けたため、濃度差によるポテ
ンシャルのギャップを緩和し、ホントキャリアの発生を
抑制するとともに、電流集中による熱破壊を抑制した。
下側に設けた低濃度不純物拡散領域とドレインとの間に
高濃度不純物拡散領域を設けたため、濃度差によるポテ
ンシャルのギャップを緩和し、ホントキャリアの発生を
抑制するとともに、電流集中による熱破壊を抑制した。
第１図は本発明のＭＯ３型半導体装置のチャネル方向断
面図、第２図は従来のＭＯ３型半導体装置のチャネル方
向断面図である。 ・Ｐ型半導体基板 ・ゲート酸化膜 ・ゲート電極 素子分離用酸化膜 ・ｎ型低濃度不純物拡散領域 ・ｎ型高濃度不純物拡散領域 ・ｎ型のソース ・ｎ型のドレイン 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助
面図、第２図は従来のＭＯ３型半導体装置のチャネル方
向断面図である。 ・Ｐ型半導体基板 ・ゲート酸化膜 ・ゲート電極 素子分離用酸化膜 ・ｎ型低濃度不純物拡散領域 ・ｎ型高濃度不純物拡散領域 ・ｎ型のソース ・ｎ型のドレイン 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助
Claims (1)
- 第１導電型の半導体基板表面付近に素子分離用酸化膜
を設け、前記素子分離用酸化膜に囲まれた領域にゲート
酸化膜を設け、前記ゲート酸化膜を介して前記素子分離
用酸化膜上の一部にまで延在するゲート電極を設け、前
記ゲート酸化膜に隣接する前記素子分離用酸化膜のチャ
ネル方向の外側に隣接する第２導電型のソース、第２導
電型のドレインを設け、前記ゲート酸化膜および前記第
２導電型のソース、前記第２導電型のドレインに隣接す
る前記素子分離用酸化膜の下側に第２導電型の低濃度不
純物拡散領域を設け、前記第２導電型のドレインに隣接
する前記低濃度不純物拡散領域の一部から前記ドレイン
にまで延在する第２導電型の高濃度不純物拡散領域を設
けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17497190A JPH0462975A (ja) | 1990-07-02 | 1990-07-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17497190A JPH0462975A (ja) | 1990-07-02 | 1990-07-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0462975A true JPH0462975A (ja) | 1992-02-27 |
Family
ID=15987942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17497190A Pending JPH0462975A (ja) | 1990-07-02 | 1990-07-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0462975A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6784490B1 (en) | 1999-09-24 | 2004-08-31 | Matsushita Electric Industrial Co., Ltd. | High-voltage MOS transistor |
| JP2007165398A (ja) * | 2005-12-09 | 2007-06-28 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2009158821A (ja) * | 2007-12-27 | 2009-07-16 | Sharp Corp | 半導体装置及びその製造方法 |
-
1990
- 1990-07-02 JP JP17497190A patent/JPH0462975A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6784490B1 (en) | 1999-09-24 | 2004-08-31 | Matsushita Electric Industrial Co., Ltd. | High-voltage MOS transistor |
| KR100710947B1 (ko) * | 1999-09-24 | 2007-04-24 | 마츠시타 덴끼 산교 가부시키가이샤 | 고 내압 모스 트랜지스터 |
| JP2007165398A (ja) * | 2005-12-09 | 2007-06-28 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2009158821A (ja) * | 2007-12-27 | 2009-07-16 | Sharp Corp | 半導体装置及びその製造方法 |
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