TW201431094A - 二極體、靜電放電保護電路及其製造方法 - Google Patents

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Abstract

提供一種製造二極體的方法。在N型磊晶層的第一上方部分中形成N型井區域。在所述N型磊晶層的第二上方部分中形成P型漂移區域。在所述N型井區域中形成N型摻雜區域。在所述P型漂移區域中形成P型摻雜區域。在所述P型漂移區域中形成隔離結構。所述隔離結構安置於所述P型摻雜區域與所述N型井區域之間。在所述N型磊晶層的部分上形成第一電極。所述N型磊晶層的所述部分安置於所述N型井區域與所述P型漂移區域之間。所述第一電極與所述隔離結構的部分重疊。形成連接結構以電耦接所述N型摻雜區域與所述第一電極。

Description

二極體、靜電放電保護電路及其製造方法 【相關申請案的交叉參考】
本申請案主張2013年1月25日在韓國智慧財產局申請的韓國專利申請案第10-2013-0008397號的優先權，所述專利申請案的全部揭露內容以引用的方式併入本文中。
本發明概念是關於二極體、包含二極體的靜電放電(electrostatic discharge,ESD)保護電路及其製造方法。
側向擴散金屬氧化物半導體(lateral diffused metal oxide semiconductor,LDMOS)電晶體具有快速切換回應(switching response)以及高輸入阻抗，且因此，LDMOS電晶體被廣泛用於電力裝置應用中。LDMOS電晶體的閘極氧化物的厚度經判定以使得當閘極與汲極之間的電位差為約數十伏特時，閘極與源極之間的電位差變為約5伏特。因此，使用LDMOS電晶體的閘極氧化物的MOS電晶體未直接耦接於有高電壓施加至閘極的LDMOS電 晶體的閘極與汲極之間。
根據本發明概念的例示性實施例，一種二極體包含N型井區域、P型漂移區域、陰極電極、陽極電極以及隔離結構。N型井區域安置於N型磊晶層中。P型漂移區域安置於N型磊晶層中且與N型井區域間隔開。陰極電極包含第一電極以及電耦接至第一電極的N型摻雜區域。N型井區域僅包含N型摻雜區域且不包含P型摻雜區域。第一電極安置於N型磊晶層上。陽極電極包含P型摻雜區域。P型摻雜區域安置於P型漂移區域中。隔離結構安置於P型漂移區域中且安置於N型井區域與P型摻雜區域之間。陰極的第一電極與隔離結構的一部分重疊。第一電極對應於P型LDMOS電晶體的閘極。二極體的N型井區域、P型漂移區域、P型摻雜區域以及隔離結構分別對應於P型LDMOS電晶體的N型井區域、P型漂移區域、汲極區域以及隔離結構。
根據本發明概念的例示性實施例，一種靜電放電(ESD)保護電路包含N型側向擴散金屬氧化物半導體(LDMOS)電晶體、二極體以及電阻器。N型LDMOS電晶體包含閘極、源極電極以及汲極電極。源極電極耦接至被施加第一電壓的第一襯墊。汲極電極耦接至被施加高於第一電壓的第二電壓的第二襯墊。二極體包含N型井區域、P型漂移區域、陰極電極、陽極電極以及隔離結構。陰極電極耦接至第二襯墊。陽極電極耦接至N型LDMOS電 晶體的閘極。電阻器包含耦接至N型LDMOS電晶體的閘極的第一端子以及耦接至第一襯墊的第二端子。
根據本發明概念的例示性實施例，提供一種製造二極體的方法。在N型磊晶層的第一上方部分中形成N型井區域。在N型磊晶層的第二上方部分中形成P型漂移區域。在N型井區域中形成N型摻雜區域。在P型漂移區域中形成P型摻雜區域。在P型漂移區域中形成隔離結構。隔離結構安置於P型摻雜區域與N型井區域之間。在N型磊晶層的部分上形成第一電極。N型磊晶層的部分安置於N型井區域與P型漂移區域之間。第一電極與隔離結構的部分重疊。形成連接結構以電耦接N型摻雜區域與第一電極。
在N型磊晶層中同時形成二極體的第一N型井區域以及PLDMOS的第二N型井區域。在N型磊晶層中同時形成二極體的第一P型漂移區域以及PLDMOS的第二P型漂移區域。分別在第一N型井區域以及第二N型井區域中同時形成二極體的第一N型摻雜區域以及PLDMOS的第二N型摻雜區域。第一N型摻雜區域大於第二N型摻雜區域。在第二N型井區域中形成PLDMOS的第二P型摻雜區域。對應的第一P型摻雜區域未形成於第一N型井區域中。分別在第一P型漂移區域以及第二P型漂移區域中同時形成二極體的第三P型摻雜區域以及PLDMOS的第四P型摻雜區域。在第一P型漂移區域中形成二極體的第一隔離結構。在第二P型漂移區域中同時形成PLDMOS的第二隔離結構。第一隔離結構 安置於第一P型摻雜區域與第一N型井區域之間。第二隔離結構安置於第二P型摻雜區域與第二N型井區域之間。分別在N型磊晶層的第一部分以及N型磊晶層的第二部分上同時形成二極體的第一電極以及PLDMOS的閘極。N型磊晶層的第一部分安置於第一N型井區域與第一P型漂移區域之間。第一電極與第一隔離結構的部分重疊。N型磊晶層的第二部分安置於第二N型井區域與第二P型漂移區域之間。閘極與第二隔離結構的部分重疊。第一連接結構電耦接第一N型摻雜區域與第一電極以形成二極體。
10‧‧‧半導體基板
11‧‧‧磊晶區域
12‧‧‧上方區域
13‧‧‧金屬層
14‧‧‧襯墊
15‧‧‧襯墊
16‧‧‧凸塊
17‧‧‧凸塊
20‧‧‧第一襯墊
30‧‧‧第二襯墊
32‧‧‧高電壓ESD脈衝
51‧‧‧罩幕圖案
52‧‧‧襯墊氧化物層
53‧‧‧襯墊氮化物層
54‧‧‧光阻層
56‧‧‧罩幕圖案
57‧‧‧罩幕圖案
61‧‧‧襯墊氧化物層
62‧‧‧襯墊氮化物層
63‧‧‧硬罩幕
110‧‧‧N型內埋層
112‧‧‧N型內埋層
120‧‧‧P型內埋層
200‧‧‧N型磊晶層
310‧‧‧P型漂移區域
320‧‧‧N型井區域
330‧‧‧N型漂移區
340‧‧‧第一P型井區域
342‧‧‧P型深井區域
344‧‧‧第一P型井區域
350‧‧‧第二P型井區域
360‧‧‧第二N型井區域
390‧‧‧深溝渠
391‧‧‧氧化物
392‧‧‧導電材料
410‧‧‧P型摻雜區域
420‧‧‧N型摻雜區域
422‧‧‧井偏壓區域
424‧‧‧源極區域
430‧‧‧隔離結構
432‧‧‧隔離結構
434‧‧‧隔離結構
440‧‧‧第三N型摻雜區域
451‧‧‧第二N型摻雜區域
452‧‧‧第二P型摻雜區域
460‧‧‧P型IIP區
510‧‧‧閘極介電層
511‧‧‧第二介電層
512‧‧‧閘極介電層
514‧‧‧閘極介電層
610‧‧‧第一電極
612‧‧‧第一電極/閘極
620‧‧‧閘極
700‧‧‧層間介電層
801‧‧‧垂直接觸窗
802‧‧‧垂直接觸窗
803‧‧‧垂直接觸窗
804‧‧‧垂直接觸窗
805‧‧‧垂直接觸窗
806‧‧‧垂直接觸窗
807‧‧‧垂直接觸窗
808‧‧‧垂直接觸窗
901‧‧‧金屬圖案
902‧‧‧金屬圖案
903‧‧‧金屬圖案
904‧‧‧金屬圖案
905‧‧‧金屬圖案
911‧‧‧金屬圖案
912‧‧‧金屬圖案
913‧‧‧金屬圖案
914‧‧‧金屬圖案
1000‧‧‧二極體
1100‧‧‧P型LDMOS電晶體
2000‧‧‧靜電放電保護電路
2000a‧‧‧靜電放電保護電路
2000b‧‧‧靜電放電保護電路
2000c‧‧‧靜電放電保護電路
2000d‧‧‧靜電放電保護電路
4000‧‧‧半導體封裝
4010‧‧‧基底基板
4011‧‧‧凸塊
4020‧‧‧控制器晶片
4021‧‧‧輸入-輸出凸塊
4060‧‧‧導線
4070‧‧‧樹脂
4100‧‧‧半導體記憶體晶片
5000‧‧‧半導體封裝
5010‧‧‧基底基板
5011‧‧‧凸塊
5020‧‧‧控制器晶片
5021‧‧‧凸塊
5022‧‧‧輸入-輸出凸塊
5060‧‧‧矽通孔
5070‧‧‧樹脂
5100‧‧‧半導體記憶體晶片
C1、C2‧‧‧線
Cp‧‧‧寄生電容
Dg‧‧‧二極體
DM‧‧‧資料罩幕凸塊襯墊
DQ‧‧‧資料凸塊
DQS‧‧‧選通凸塊襯墊
EAN‧‧‧陽極電極
ECTH‧‧‧陰極電極
ED‧‧‧汲級電極
EG‧‧‧閘極電極
ES‧‧‧源極電極
ESDP‧‧‧ESD保護電路
EWB‧‧‧井偏壓電極
INT‧‧‧內部電路
L‧‧‧長度
N‧‧‧虛擬襯墊
NLDMOS‧‧‧N型側向擴散金屬氧化物半導體電晶體
Rg‧‧‧電阻器
UL‧‧‧單位長度
VDDQ‧‧‧電力凸塊襯墊
VSSQ‧‧‧電力凸塊襯墊
藉由參看附圖詳細描述本發明概念的例示性實施例，本發明概念的此等以及其他特徵將變得更顯而易見。
圖1是說明根據例示性實施例的二極體的橫截面圖。
圖2是說明圖1的二極體的等效電路的圖式。
圖3是說明P型LDMOS電晶體的橫截面圖。
圖4是說明圖3的P型LDMOS電晶體的等效電路的圖式。
圖5至圖13是用於描述根據例示性實施例的製造二極體的方法的橫截面圖。
圖14是說明根據例示性實施例的靜電放電(ESD)保護電路的電路圖。
圖15是說明根據例示性實施例的ESD保護電路的橫截面圖。
圖16是說明根據例示性實施例的ESD保護電路的效能的圖 式。
圖17是說明根據例示性實施例的ESD保護電路的橫截面圖。
圖18是用於描述製造圖17的二極體的方法的橫截面圖。
圖19、圖20及圖21是說明根據例示性實施例的ESD保護電路的橫截面圖。
圖22及圖23是用於描述製造圖21的二極體的方法的橫截面圖。
圖24是說明半導體記憶體裝置中的輸入-輸出襯墊部分的例示性佈局的圖式。
圖25是用於描述圖24的輸入-輸出襯墊部分的垂直結構的圖式。
圖26是說明圖24的輸入-輸出襯墊部分中的例示性電力襯墊區域的圖式。
圖27及圖28是說明根據例示性實施例的半導體封裝的圖式。
下文中，將參看附圖來詳細描述本發明概念的例示性實施例。然而，本發明概念可按照不同形式來體現且不應解釋為限於本文中所闡述的實施例。在圖中，為了清楚起見，可能誇示層以及區域的厚度。亦應理解，當一層被稱為在另一層或基板「上」時，所述層可直接在所述另一層或基板上，或亦可存在介入層。通篇說明書及附圖中相似參考數字可指相似元件。
應理解，當一元件被稱為「連接至」或「耦接至」另一元件時，所述元件可直接連接至或耦接至所述另一元件，或可存在介入元件。
圖1是說明根據例示性實施例的具有高崩潰電壓(breakdown voltage)的二極體的橫截面圖，且圖2是說明圖1的二極體的等效電路的圖式。
參看圖1及圖2，二極體1000包含陰極電極ECTH以及陽極電極EAN。在本揭露中，電極可單獨指摻雜區域或指垂直接觸窗及/或金屬圖案以及摻雜區域。一個電極可包含形成等電位組件的一或多個結構。
陰極電極ECTH至少包含第一電極610以及形成於N型井區域(NWL)320中的N型摻雜區域420。陽極電極EAN至少包含形成於P型漂移區域(PDFT)310中的P型摻雜區域410。如參看圖3及圖4所描述，二極體1000具有LDMOS電晶體的經修改結構。
舉例而言，二極體1000具有P型LDMOS電晶體的經修改結構且是使用用於製造P型LDMOS電晶體的程序而形成。二極體1000的第一電極610對應於P型LDMOS電晶體的閘極。P型LDMOS包含對應於N型井區域320的N型井。P型LDMOS包含對應於P型漂移區域310的P型漂移區域。P型LDMOS包含對應於P型摻雜區域410的P型摻雜區域。在例示性實施例中，二極體1000以及P型LDMOS電晶體的對應部分可使用用於製造 P型LDMOS電晶體的程序而同時形成。
陰極電極ECTH包含第一電極610、N型摻雜區域420、垂直接觸窗801、802及803以及金屬圖案901。第一電極610、N型摻雜區域420、垂直接觸窗801、802及803以及金屬圖案901彼此電耦接。金屬圖案901經由穿透介電質層510以及層間介電質層700的垂直接觸窗801及802而耦接至N型摻雜區域420。金屬圖案901經由垂直接觸窗803而亦耦接至第一電極610。耦接N型摻雜區域420與金屬圖案901的垂直接觸窗的數目以及耦接第一電極610與金屬圖案901的垂直接觸窗的數目可改變。
陽極電極EAN包含垂直接觸窗804、金屬圖案902以及P型摻雜區域410。
陰極電極ECTH的第一電極610包含摻雜有N型摻雜劑的多晶矽層。如參看圖10所描述，陰極電極ECTH的第一電極610以及N型摻雜區域420可同時摻雜有相同種類的N型摻雜劑。
在例示性實施例中，隔離結構430是在第一電極610與P型摻雜區域410之間形成於P型漂移區域310中。隔離結構包含淺溝渠隔離(shallow trench isolation,STI)結構。隔離結構430隔離第一電極610與P型摻雜區域410以減少接收高電壓的第一電極610與P型摻雜區域410之間的電相互作用(electrical interaction)。
在例示性實施例中，二極體1000形成於半導體基板(PSUB)10上。舉例而言，半導體基板10是由P型半導體基板 形成。N型磊晶層(NEPI)200生長於半導體基板10上，且N型井區域320以及P型漂移區域310形成於N型磊晶層200的上方部分中。舉例而言，N型內埋層NBL 110形成於半導體基板10上，且N型磊晶層200形成於N型內埋層110上。
圖3是說明P型LDMOS電晶體的橫截面圖，且圖4是說明圖3的P型LDMOS電晶體的等效電路的圖式。圖1的二極體1000以及P型LDMOS電晶體1100具有共同結構，且可省略重複描述。
參看圖3及圖4，P型LDMOS電晶體1100包含井偏壓電極EWB、源極電極ES、閘極電極EG以及汲極電極ED。井偏壓電極EWB至少包含形成於N型井區域(NWL)320中的井偏壓區域422，且源極電極ES至少包含形成於N型井區域320中的源極區域424。閘極電極EG至少包含第一電極612，且汲極電極ED至少包含形成於P型漂移區域(PDFT)310中的汲極區域410。
比較圖1的二極體1000與圖3的P型LDMOS電晶體1100，二極體1000的P型摻雜區域410對應於P型LDMOS電晶體1100的汲極區域410。二極體1000的N型摻雜區域420替代P型LDMOS電晶體1100的井偏壓區域422以及源極區域424而形成於二極體1000的NWL 320中。
在P型LDMOS電晶體1100中，井偏壓區域422、源極區域424以及第一電極612經由垂直接觸窗801、802及803而分別耦接至金屬圖案903、904及905。
因而，二極體1000是使用P型LDMOS程序的設計規則而製造。此外，二極體1000具有P型LDMOS電晶體的高崩潰電壓。
圖5至圖13是用於描述根據例示性實施例的使用製造P型LDMOS電晶體的方法來製造二極體的方法的橫截面結構。
參看圖5，使用罩幕圖案51而在半導體基板10的上方部分上形成N型內埋層(NBL)110。罩幕圖案51界定將形成N型內埋層的二極體區域Dg。圖1的二極體1000形成於NBL 110上。舉例而言，可藉由在半導體基板10的上表面上形成氧化物層及/或氮化物層且接著藉由相對於所形成的層執行蝕刻製程來形成罩幕圖案51。使用罩幕圖案51，藉由以N型摻雜劑執行離子植入製程來形成N型內埋層110。在形成N型內埋層110之後，可經由(例如)濕式蝕刻製程來移除罩幕圖案51。
半導體基板10可包含(但不限於)矽(Si)半導體基板、鎵-砷(Ga-As)、矽-鍺(Si-Ge)半導體基板、陶瓷半導體基板、石英半導體基板或玻璃半導體基板。
參看圖6，使用磊晶生長方法(包含(但不限於)選擇性磊晶生長製程或固相磊晶生長(solid phase epitaxial growth,SPE)製程)而在N型內埋層110上形成N型磊晶層200。
參看圖7，在N型磊晶層200的第一上方部分中形成N型井區域320且在N型磊晶層200的第二上方部分中形成P型漂移區域310，以使得N型井區域320與P型漂移區域310間隔開。 N型井區域320以及P型漂移區域310中的每一者經由如參看圖5所描述的罩幕圖案化製程、離子植入製程以及罩幕移除製程而形成。
參看圖8，在P型漂移區域310中形成隔離結構430以隔離將形成的第一電極610與將形成的P型摻雜區域410。舉例而言，使用淺溝渠隔離(STI)製程來形成隔離結構430。在形成襯墊氧化物層52、襯墊氮化物層53以及光阻層54之後，執行蝕刻製程以形成隔離結構430。
參看圖9，在安置於N型井區域320與P型漂移區域310之間的N型磊晶層200的一部分上形成第一電極610。舉例而言，在N型磊晶層200的整個上表面上形成諸如氧化物層的閘極介電質層510，且在閘極介電質層510上沉積諸如多晶矽層的傳導層(未繪示)。藉由對多晶矽層進行圖案化來形成第一電極610。第一電極610是由諸如金屬、多晶矽或其組合的各種導電材料形成。第一電極610與P型漂移區域310的部分重疊。第一電極610亦與隔離結構430的部分重疊。絕緣結構(圖中未示)可進一步形成於第一電極610的兩個側壁上。在例示性實施例中，第一電極610可與P型LDMOS電晶體的閘極同時形成，且第一電極610的長度L可與P型LDMOS電晶體的長度實質上相同。
參看圖10，在N型井區域320中形成N型摻雜區域420。N型離子植入(IIP)區域800是藉由暴露第一電極610以及將形成N型摻雜區域420的N型井區域320的部分的罩幕圖案56界 定。所界定的N型離子植入(IIP)區域800摻雜有N型摻雜劑，其密度高於N型井區域320。因而，形成N型摻雜區域420以及對第一電極610進行摻雜是使用罩幕圖案56同時執行。在形成N型摻雜區域420之後移除罩幕圖案56。
參看圖11，在P型漂移區域310中形成P型摻雜區域410。P型IIP區域460是由暴露將形成P型摻雜區域410的部分的罩幕圖案57界定，且所界定的P型IIP區域460摻雜有P型摻雜劑，其密度高於P型漂移區域310。在形成P型摻雜區域410之後移除罩幕圖案57。
參看圖12及圖13，在形成層間介電質層700之後，蝕刻層間介電質層700的對應部分以暴露N型摻雜區域420、第一電極610以及P型摻雜區域410。執行高溫加熱製程且接著在所蝕刻的部分中沉積金屬以形成垂直接觸窗801、802、803及804。在相對於層間介電質層700的上表面執行平坦化製程之後，在經平坦化的表面上沉積金屬層(未繪示)，且接著對所述金屬層進行圖案化以形成如圖13所說明的金屬圖案901及902。如上所述，N型摻雜區域420與第一電極610經由垂直接觸窗801、802及803以及金屬圖案901而電耦接。
圖1的二極體1000的製造不限於參看圖5至圖13所描述的製程。可改變圖5至圖13的製程的製程序列，或可根據例示性實施例的二極體的結構來修改及/或添加一些製程。
圖14是說明根據例示性實施例的靜電放電(ESD)保護 電路的電路圖，且圖15是說明根據例示性實施例的ESD保護電路的橫截面圖。
參看圖14及圖15，ESD保護電路2000包含N型LDMOS電晶體NLDMOS、二極體Dg以及電阻器Rg。ESD保護電路2000耦接於第一襯墊20與第二襯墊30之間。ESD保護電路2000包含具有LDMOS電晶體的經修改結構的二極體Dg，且經設置以將第二襯墊30耦接至N型LDMOS電晶體NLDMOS的閘極。ESD保護電路2000不限於圖14及圖15的設置。舉例而言，如圖1所說明的二極體1000可用於P型LDMOS電晶體的閘極耦接，且可用於諸如矽控整流器(silicon controlled rectifier,SRC)的各種ESD電路中。
如參看圖1至圖13所描述，二極體Dg是藉由修改LDMOS電晶體而實施。舉例而言，二極體Dg包含陰極電極ECTH以及陽極電極EAN。陰極電極ECTH至少包含第一電極610以及形成於第一N型井區域(NWL)320中的第一N型摻雜區域420。陽極電極EAN至少包含形成於P型漂移區域(PDFT)310中的第一P型摻雜區域410。陰極電極ECTH耦接至第二襯墊30，且陽極電極EAN耦接至N型LDMOS電晶體NLDMOS的閘極620。
N型LDMOS電晶體NLDMOS耦接於被施加第一電壓的第一襯墊20與被施加高於第一電壓的第二電壓的第二襯墊30之間。電阻器Rg耦接於第一襯墊20與N型LDMOS電晶體NLDMOS的閘極620之間。電阻器Rg亦耦接於第一襯墊20與二極體Dg 的陽極電極EAN之間。
如上所述，在使用LDMOS電晶體的高電壓程序中，每一程序不使用電阻器以及電容器來實施閘極耦接。根據一些習知技術，用於閘極耦接的MOS電容器替換為N型LDMOS電晶體的汲極與閘極之間的寄生電容Cp。然而，在此狀況下，在ESD事件的初始階段中，無法將足夠電壓施加至N型LDMOS電晶體的閘極。由寄生電容Cp引起的電壓可使觸發電壓稍微降低，但通道導通(channel-on)操作無法被觸發。
當高電壓ESD脈衝32經由第二襯墊30而施加至內部電路INT時，ESD保護電路2000快速地釋放電荷以保護內部電路INT。在高電壓ESD脈衝32損害內部電路INT之前，ESD保護電路2000在ESD事件的初始階段中快速地釋放大量電荷。ESD保護電路2000的快速放電是藉由二極體Dg的固有電容來達成。
圖15中包含了參看圖1至圖13所描述的二極體Dg，且因此將省略重複描述。另外，藉由相同或類似於如參看圖5至圖13所描述的二極體Dg的製造程序的程序來形成圖15中的N型LDMOS電晶體NLDMOS，且因此將主要描述N型LDMOS電晶體的設置。
參看圖15，N型LDMOS電晶體NLDMOS包含：閘極電極EG，包含閘極620；源極電極ES，包含形成於第一P型井區域(PWL)340中的第二N型摻雜區域451；井偏壓電極EWB，包含形成於第一P型井區域340中的第二P型摻雜區域452；以及 汲極電極ED，包含形成於N型漂移區域(NDFT)330中的第三N型摻雜區域440。如參考二極體Dg所描述，垂直接觸窗805、806、807及808以及金屬圖案911、912、913及914分別包含於電極EWB、ES、EG及ED中。可使用諸如多晶矽的材料來形成電阻器Rg，或可使用被動式電阻器元件作為電阻器Rg。
諸如淺溝渠的隔離結構434形成於N型漂移區域中以隔離閘極620與第三N型摻雜區域440。隔離結構432形成於二極體Dg與N型LDMOS電晶體NLDMOS之間的邊界區域中。
二極體Dg的第一N型摻雜區域320及P型漂移區域310以及第一P型摻雜區域340及N型漂移區域330形成於半導體基板10上所生長的N型磊晶層200中。
N型內埋層110形成於半導體基板10的第一上方部分中且P型內埋層120形成於半導體基板10的第二上方部分中。二極體Dg形成於N型內埋層110上方且N型LDMOS電晶體NLDMOS形成於P型內埋層120上。第一P型井區域340形成得較深以接觸P型內埋層120。
圖16是說明根據例示性實施例的ESD保護電路的效能的V-I曲線。
圖16說明應用於根據例示性實施例的包含二極體Dg的ESD保護電路2000的70伏特程序的矽資料(silicon data)。已藉由依序增大具有約100奈秒的脈衝寬度的脈衝的電壓位準(voltage level)來量測傳輸線脈衝(transmission line pulsing,TLP)。在圖 16中說明相對於脈衝的增大的電壓位準以點線表示的V-I曲線C1以及漏電流線C2。
如TLP曲線圖中所見，ESD保護電路2000可自ESD事件的初始階段釋放ESD電荷。此效應是經由N型LDMOS電晶體NLDMOS的早期通道導通操作而導致，而N型LDMOS電晶體NLDMOS的早期通道導通操作是因使用二極體Dg而進行的閘極耦接而引起。ESD保護電路2000可釋放大量ESD電荷，所述放電量大於使用N型LDMOS電晶體的汲極與閘極之間的寄生電容Cp而進行的習知閘極耦接的狀況。
另外，在約80伏特的崩潰電壓期間的間隔中，將分割電壓(division voltage)施加至N型LDMOS電晶體NLDMOS的閘極。當二極體Dg中出現崩潰時，二極體Dg被反向導通且由電阻器Rg及二極體Dg分割的電壓被施加至閘極。分割電壓可加速閘極耦合而N型LDMOS電晶體NLDMOS可維持小的導通導通電阻。
換言之，當低於崩潰電壓BV的電壓施加至ESD保護電路2000時，二極體Dg可將感應電壓(induction voltage)施加至N型LDMOS電晶體NLDMOS的閘極620。感應電壓是根據接面電容(亦即，二極體Dg的陰極電極ECTH與陽極電極EAN之間的電容)來判定的。上述寄生電容Cp亦與所述接面電容相加。另外，當高於崩潰電壓BV的電壓施加至ESD保護電路2000時，二極體Dg可將分割電壓施加至閘極620，藉此加速閘極耦接。
圖17是說明根據例示性實施例的ESD保護電路的橫截面圖，且圖18是用於描述製造圖17的二極體的方法的橫截面圖。圖17的ESD保護電路2000a實質上類似於圖15的ESD保護電路2000。省略重複描述且僅描述不同之處。
參看圖17，ESD保護電路2000a包含安置於二極體Dg的第一電極612下的閘極介電質層512。閘極介電質層512比安置於N型LDMOS電晶體NLDMOS的閘極620下的閘極介電質層514厚。因為施加至第一電極612的電壓比施加至閘極620的電壓高，所以安置於第一電極612下的閘極介電質層512的增大的厚度增強ESD保護電路2000a的可靠性。
參看圖18，在整個上表面上形成第一介電質層。除了對應於將形成第一電極612的區域的部分510之外，移除第一介電質層。接著，在整個上表面上形成第二介電質層511。結果，第一電極612下的閘極介電質層512形成得比安置於閘極620下的閘極介電質層514厚。
圖19、圖20及圖21是說明根據例示性實施例的ESD保護電路的橫截面圖。圖19、圖20及圖21的ESD保護電路2000b、2000c及2000d類似於圖15的ESD保護電路2000。將省略重複描述且僅描述不同之處。
參看圖19，第二P型井區域350以及第二N型井區域360進一步形成於N型磊晶層200中。P型漂移區域310形成於第二P型井區域350中且N型漂移區域330形成於第二N型井區域360 中。第二P型井區域350的摻雜密度低於P型漂移區域310的摻雜密度，且第二N型井區域360的摻雜密度低於N型漂移區域330的摻雜密度。第二P井區域350以及第二N型井區域360用來使二極體Dg以及N型LDMOS電晶體NLDMOS的崩潰電壓增大。當需要對LDMOS電晶體中的多個漂移區實施相同摻雜密度時，可實施圖19的實施例，所述多個漂移區各自包含於具有不同崩潰電壓的LDMOS電晶體中。
參看圖20，P型深井區域342進一步形成於P型內埋層120上。在此狀況下，第一P型井區域344經形成而達到用於接觸P型深井區域342的深度。當需要在雙極-CMOS-DMOS製程中實施具有相同深度的多個P型井區時，可採用圖20的實施例，所述雙極-CMOS-DMOS製程為使用相同半導體基板將各種元件整合在一起的製程。井
參看圖21，N型內埋層112形成於半導體基板10的上方部分中，且二極體Dg以及N型LDMOS電晶體NLDMOS形成於N型內埋層112上。舉例而言，圖15中的局部N型內埋層110以及局部P型內埋層120替換為一個整體N型內埋層112。
在此狀況下，深溝渠390形成於二極體Dg與N型LDMOS電晶體NLDMOS之間的邊界區域中，以使得深溝渠390穿透N型內埋層112。深溝渠390使二極體Dg與N型LDMOS電晶體NLDMOS之間的電屏蔽效應增大。深溝渠390塗佈有氧化物391且填充有導電材料392。
圖22及圖23是用於描述製造圖21的二極體的方法的橫截面圖。
參看圖22，在形成襯墊氧化物層61以及襯墊氮化物層62之後，執行深溝渠隔離(deep trench isolation,DTI)製程以形成深溝渠390。舉例而言，使用經圖案化的硬式罩幕63作為蝕刻終止層，蝕刻襯墊氧化物層61以及襯墊氮化物層62，以使得深溝渠390穿透N型內埋層112。
舉例而言，深溝渠390是使用波希製程(Bosch process)而形成。舉例而言，藉由重複地執行使用SF6或O2電漿而進行的感應耦合電漿深反應性離子蝕刻(inductive coupled plasma deep reactive ion etching,ICP DRIE)製程以及使用由(例如)C4F8產生的CFX自由基而進行的側壁鈍化製程來形成深溝渠390。
參看圖23，以氧化物391以及導電材料392填充深溝渠390。舉例而言，相對於整個上表面沉積正矽酸四乙酯(Tetraethyl orthosilicate,TEOS)氧化物391，且接著執行加熱製程。接著沉積多晶矽392，且執行化學機械研磨(chemical mechanical polishing,CMP)製程以移除上表面上的氧化物以及多晶矽並使上表面平整。因而，藉由填充深溝渠390而增強電屏蔽效應。
圖24是說明根據例示性實施例的半導體記憶體裝置的襯墊陣列的圖式。
參看圖24，輸入-輸出襯墊單元包含多個單位襯墊區域。在圖24中，一個四邊形對應於單位長度UL的一個單位襯墊區域， 一個襯墊以及一個凸塊形成於每一單位襯墊區域中，且相鄰襯墊彼此間隔開。凸塊安置於襯墊上。DQ表示用於傳送資料的資料凸塊襯墊，VDDQ以及VSSQ表示用於傳送電源電壓以及接地電壓的電力凸塊襯墊，DQS表示選通凸塊襯墊(strobe bump pad)，N表示襯墊上的凸塊被省略的虛擬襯墊，且DM表示資料罩幕凸塊襯墊。
如圖24所說明，兩個電力凸塊襯墊VDDQ與VSSQ彼此鄰近地安置，另外兩個電力凸塊襯墊VDDQ與VSSQ彼此鄰近地安置。電力凸塊襯墊VDDQ與VSSQ的此設置可應用於記憶體裝置。電力凸塊襯墊VDDQ與VSSQ的此設置可應用於各種裝置，包含(但不限於)記憶體控制器、電力轉換器、顯示驅動器積體電路或RF裝置。
圖25是說明圖24的輸入-輸出襯墊部分的垂直結構，且圖26是說明圖24的輸入-輸出襯墊單元的電力襯墊區域的方塊圖。
參看圖25，所述垂直結構包含半導體基板10、磊晶區域11、上方區域12、凸塊襯墊14及凸塊襯墊15以及凸塊16及凸塊17。單位長度UL表示兩個相鄰凸塊16及17的單位襯墊區域。如本文中所揭露的二極體Dg及/或ESD保護電路形成於半導體基板10、磊晶區域11以及上方區域12中。圖25所示的結構元件是使用半導體製程(諸如，沉積、蝕刻、摻雜、圖案化、濺鍍、加熱等)而形成。
上方區域12包含用於信號路由(signal routing)的多個金屬層13以及金屬圖案。亦使用金屬層13而形成電源線。電晶體的主動區域以及閘極經由金屬圖案以及垂直接觸窗而耦接至襯墊14及襯墊15。導電凸塊16及導電凸塊17經由落球製程(ball drop process)或絲網印刷製程(screen print process)等而形成於襯墊14及襯墊15上，且所形成的凸塊16及凸塊17被加熱並回焊以增強凸塊16及17與襯墊14及15之間的電連接。
參看圖25及圖26，ESD保護電路ESDP是在電源電壓凸塊16與接地電壓凸塊17之間整合於半導體基板10、磊晶區域11以及上方區域12中以保護內部電路INT不受ESD事件影響。
所述ESD保護電路ESDP是使用具有高崩潰電壓的側向二極體來實施。所述ESD保護電路ESDP是使用用於製造LDMOS電晶體的程序而製造。圖14的ESD保護電路ESDP具有一設置以使得二極體Dg用於N型LDMOS電晶體NLDMOS的閘極耦接。二極體Dg亦用於具有高電壓輸入的矽控整流器(SCR)電路或其他各種電路中。
圖27及圖28是說明根據本發明概念的例示性實施例的半導體封裝的圖式。
參看圖27，半導體封裝4000包含基底基板(BASE)4010、安置於基底基板4010上的控制器晶片(CTRL)4020以及安置於控制器晶片4020上的至少一個半導體記憶體晶片(MEM)4100。基底基板4010可為印刷電路板，且控制器晶片4020可包 含微處理器單元(microprocessor unit,MPU)。在將晶片4010、4020及4100彼此堆疊之後，用樹脂4070覆蓋半導體封裝4000的上方部分。
半導體記憶體晶片4100與控制器晶片4020經由形成於半導體記憶體晶片4100上的輸入-輸出凸塊4021而彼此電連接。控制器晶片4020與基底基板4010使用導線4060而彼此電連接。用於電連接至外部裝置的凸塊4011形成於基底基板4010的底表面下。
半導體記憶體晶片4100及/或控制器晶片4020包含如本文中所揭露的ESD保護電路。所述ESD保護電路保護內部電路不受可能經由暴露於外部的凸塊4011而發生的ESD事件影響。
參看圖28，半導體封裝5000包含基底基板(BASE)5010、安置於基底基板5010上的控制器晶片(CTRL)5020以及安置於控制器晶片5020上的至少一個半導體記憶體晶片(MEM)5100。基底基板5010可為印刷電路板，且控制器晶片5020可包含微處理器單元(microprocessor unit,MPU)。在將晶片5010、5020以及5100彼此堆疊之後，用樹脂5070覆蓋半導體封裝5000的上方部分。
半導體記憶體晶片5100與控制器晶片5020經由形成於半導體記憶體晶片5100上的輸入-輸出凸塊5022而彼此電連接。控制器晶片5020與基底基板5010使用形成於控制器晶片5020的底表面下的凸塊5021而彼此電連接。與圖27的打線接合相比， 控制器晶片5020包含矽通孔5060以減小基底基板5010與控制器晶片5020之間的介面電阻(interfacing resistance)。用於電連接至外部裝置的凸塊5011形成於基底基板5010的底表面下。
半導體記憶體晶片5100及/或控制器晶片5020包含如本文中所揭露的ESD保護電路。所述ESD保護電路保護內部電路不受可能經由暴露於外部的凸塊5011而發生的ESD事件影響。
包含使用用於LDMOS的程序而製造的二極體的ESD保護電路可應用於需要保護內部電路不受高電壓的ESD事件影響的各種裝置或系統。特定言之，二極體以及ESD保護電路適宜應用於自外部電源裝置接收高電壓的裝置以及系統。
雖然已參考本發明概念的例示性實施例展示且描述了本發明概念，但一般熟習此項技術者將顯而易見的是，可對本發明概念進行形式以及細節上的各種改變，而不脫離如由以下申請專利範圍界定的本發明概念的精神以及範疇。
10‧‧‧半導體基板
110‧‧‧N型內埋層
200‧‧‧N型磊晶層
310‧‧‧P型漂移區域
320‧‧‧N型井區域
410‧‧‧P型摻雜區域
420‧‧‧N型摻雜區域
430‧‧‧隔離結構
510‧‧‧介電層
610‧‧‧第一電極
700‧‧‧層間介電層
801‧‧‧垂直接觸窗
802‧‧‧垂直接觸窗
803‧‧‧垂直接觸窗
804‧‧‧垂直接觸窗
901‧‧‧金屬圖案
902‧‧‧金屬圖案
1000‧‧‧二極體
EAN‧‧‧陽極電極
ECTH‧‧‧陰極電極

Claims (25)

  1. 一種二極體，所述二極體包括：N型井區域，安置於N型磊晶層中；P型漂移區域，安置於所述N型磊晶層中，其中所述P型漂移區域與所述N型井區域間隔開；陰極電極，包含第一電極以及N型摻雜區域，其中所述N型摻雜區域電耦接至所述第一電極，所述N型井區域僅包含所述N型摻雜區域且不包含P型摻雜區域，且所述第一電極安置於所述N型磊晶層上；陽極電極，包含P型摻雜區域，其中所述P型摻雜區域安置於所述P型漂移區域中；以及隔離結構，安置於所述P型漂移區域中，其中所述隔離結構安置於所述N型井區域與所述P型摻雜區域之間，其中所述陰極的所述第一電極與所述隔離結構的一部分重疊，其中所述第一電極對應於P型LDMOS電晶體的閘極，其中所述二極體的所述N型井區域、所述P型漂移區域、所述P型摻雜區域以及所述隔離結構分別對應於P型LDMOS電晶體的N型井區域、P型漂移區域、汲極區域以及隔離結構。
  2. 如申請專利範圍第1項所述的二極體，更包括：層間介電質層，安置於所述第一電極以及所述N型磊晶層上，第一垂直接觸窗，穿透所述層間介電質層且耦接至所述N型 摻雜區域；第二垂直接觸窗，與所述第一垂直接觸窗間隔開且穿透所述層間介電質層且耦接至所述N型摻雜區域；第三垂直接觸窗，穿透所述層間介電質層且耦接至所述第一電極；第四垂直接觸窗，穿透所述層間介電質層且耦接至所述P型摻雜區域；以及第二電極，安置於所述層間介電質層上且耦接至所述第一電極、所述第一垂直接觸窗以及所述第二垂直接觸窗。
  3. 如申請專利範圍第2項所述的二極體，其中所述陰極電極的所述第一電極摻雜有N型摻雜劑。
  4. 如申請專利範圍第1項所述的二極體，其中對應於所述P型LDMOS電晶體的汲極區域的P型摻雜區域未安置於所述N型井區域中，且其中所述陰極的所述N型摻雜區域延伸至對應於所述P型LDMOS電晶體的所述源極區域的區域。
  5. 如申請專利範圍第1項所述的二極體，其中所述N型磊晶層安置於半導體基板上。
  6. 如申請專利範圍第5項所述的二極體，更包括：P型井區域，安置於所述N型磊晶層中，其中所述P型漂移區域安置於所述P型井區域中。
  7. 如申請專利範圍第5項所述的二極體，更包括： N型內埋層，安置於所述半導體基板的上方部分中，其中所述N型磊晶層安置於所述N型內埋層上。
  8. 一種靜電放電(ESD)保護電路，包括：N型側向擴散金屬氧化物半導體(LDMOS)電晶體，包含閘極、源極電極以及汲極電極，其中所述源極電極耦接至被施加第一電壓的第一襯墊，且其中所述汲極電極耦接至被施加高於所述第一電壓的第二電壓的第二襯墊；二極體，包括：N型井區域，安置於N型磊晶層中；P型漂移區域，安置於所述N型磊晶層中，其中所述P型漂移區域與所述N型井區域間隔開；陰極電極，耦接至所述第二襯墊且包含第一電極以及第一N型摻雜區域，其中所述第一N型摻雜區域電耦接至所述第一電極，所述第一N型摻雜區域僅安置於所述N型井區域中，且所述第一電極安置於所述N型磊晶層上；陽極電極，耦接至所述N型LDMOS電晶體的所述閘極且包含第一P型摻雜區域，其中所述第一P型摻雜區域安置於所述P型漂移區域中；以及隔離結構，安置於所述P型漂移區域中，其中所述隔離結構安置於所述N型井區域與所述第一P型摻雜區域之間，其中所述陰極的所述第一電極與所述隔離結構的一部分重疊， 其中所述第一電極對應於P型LDMOS電晶體的閘極，其中所述二極體的所述N型井區域、所述P型漂移區域、所述第一P型摻雜區域以及所述隔離結構分別對應於P型LDMOS電晶體的N型井區域、P型漂移區域、汲極區域以及隔離結構；以及電阻器，具有耦接至所述N型LDMOS電晶體的所述閘極的第一端子以及耦接至所述第一襯墊的第二端子。
  9. 如申請專利範圍第8項所述的ESD保護電路，更包括：層間介電質層，安置於所述第一電極以及所述N型磊晶層上，第一垂直接觸窗，穿透所述層間介電質層且耦接至所述第一N型摻雜區域；第二垂直接觸窗，與所述第一垂直接觸窗間隔開且穿透所述層間介電質層且耦接至所述第一N型摻雜區域；第三垂直接觸窗，穿透所述層間介電質層且耦接至所述第一電極；第四垂直接觸窗，穿透所述層間介電質層且耦接至所述第一P型摻雜區域；以及第二電極，安置於所述層間介電質層上且耦接至所述第一電極、所述第一垂直接觸窗以及所述第二垂直接觸窗。
  10. 如申請專利範圍第8項所述的ESD保護電路，其中所述二極體經設置以在低於所述二極體的崩潰電壓的電壓施加至所述ESD保護電路時將感應電壓施加至所述閘極，所述感應電壓是藉 由所述陰極電極與所述陽極電極之間的電容來判定，且其中所述二極體經設置以在高於所述崩潰電壓的電壓施加至所述ESD保護電路時將分割電壓施加至所述閘極，所述分割電壓是藉由所述電阻器的電阻與所述二極體的導通狀態電阻的比率來判定。
  11. 如申請專利範圍第8項所述的ESD保護電路，其中所述N型LDMOS電晶體更包含第一P型井區域以及N型漂移區域，其中所述源極電極包含第二N型摻雜區域以及第二P型摻雜區域，所述第二N型摻雜區域以及所述第二P型摻雜區域形成於所述第一P型井區域中，且其中所述汲極電極包含形成於所述N型漂移區域中的第三N型摻雜區域。
  12. 如申請專利範圍第11項所述的ESD保護電路，其中所述N型磊晶層安置於半導體基板上。
  13. 如申請專利範圍第12項所述的ESD保護電路，其中N型內埋層安置於所述半導體基板的上方部分中，且其中所述二極體以及所述N型LDMOS電晶體安置於所述N型內埋層上。
  14. 如申請專利範圍第13項所述的ESD保護電路，其中深溝渠安置於所述二極體與所述N型LDMOS電晶體之間的邊界區域中，且 其中所述深溝渠穿透所述N型內埋層。
  15. 如申請專利範圍第12項所述的ESD保護電路，其中N型內埋層安置於所述半導體基板的第一上方部分中，其中P型內埋層安置於所述半導體基板的第二上方部分中，其中所述二極體安置於所述N型內埋層上，且其中所述N型LDMOS電晶體安置於所述P型內埋層上。
  16. 如申請專利範圍第11項所述的ESD保護電路，其中安置於所述二極體的所述第一電極下的第一介電質層比安置於所述N型LDMOS電晶體的所述閘極下的第二介電質層厚。
  17. 一種製造二極體的方法，所述方法包括：在N型磊晶層的第一上方部分中形成N型井區域；在所述N型磊晶層的第二上方部分中形成P型漂移區域；在所述N型井區域中形成N型摻雜區域；在所述P型漂移區域中形成P型摻雜區域；在所述P型漂移區域中形成隔離結構，其中所述隔離結構安置於所述P型摻雜區域與所述N型井區域之間；在所述N型磊晶層的部分上形成第一電極，其中所述N型磊晶層的所述部分安置於所述N型井區域與所述P型漂移區域之間，且其中所述第一電極與所述隔離結構的部分重疊；以及形成電耦接所述N型摻雜區域與所述第一電極的連接結構。
  18. 如申請專利範圍第17項所述的方法，更包括：在半導體基板的上方部分上形成N型內埋層；以及 在所述N型內埋層上形成所述N型磊晶層。
  19. 如申請專利範圍第17項所述的方法，更包括：用N型摻雜劑對所述第一電極進行摻雜，其中所述第一電極包含多晶矽。
  20. 如申請專利範圍第19項所述的方法，其中形成所述N型摻雜區域與對所述閘極進行摻雜兩者是同時使用暴露所述第一電極以及所述N型磊晶層的部分的罩幕圖案而執行，其中所述N型磊晶層的所述部分對應於將形成的所述N型摻雜區域。
  21. 如申請專利範圍第17項所述的方法，更包括：在所述N型磊晶層的第三上方部分中形成P型井區域，其中所述P型漂移區域形成於所述P型井區域中。
  22. 一種同時製造二極體與P型LDMOS電晶體(PLDMOS)的方法，所述方法包括：在N型磊晶層中形成所述二極體的第一N型井區域且同時在所述N型磊晶層中形成所述PLDMOS的第二N型井區域；在所述N型磊晶層中形成所述二極體的第一P型漂移區域且同時在所述N型磊晶層中形成所述PLDMOS的第二P型漂移區域；在所述第一N型井區域中形成所述二極體的第一N型摻雜區域且同時在所述第二N型井區域中形成所述PLDMOS的第二N型 摻雜區域，其中所述第一N型摻雜區域大於所述第二N型摻雜區域；在所述第二N型井區域中形成所述PLDMOS的第二P型摻雜區域，其中對應的第一P型摻雜區域未形成於所述第一N型井區域中，在所述第一P型漂移區域中形成所述二極體的第三P型摻雜區域且同時在所述第二P型漂移區域中形成所述PLDMOS的第四P型摻雜區域；在所述第一P型漂移區域中形成所述二極體的第一隔離結構且同時在所述第二P型漂移區域中形成所述PLDMOS的第二隔離結構，其中所述第一隔離結構安置於所述第一P型摻雜區域與所述第一N型井區域之間，且其中所述第二隔離結構安置於所述第二P型摻雜區域與所述第二N型井區域之間；在所述N型磊晶層的第一部分上形成所述二極體的第一電極且同時在所述N型磊晶層的第二部分上形成所述PLDMOS的閘極，其中所述N型磊晶層的所述第一部分安置於所述第一N型井區域與所述第一P型漂移區域之間，其中所述第一電極與所述第一隔離結構的部分重疊，其中所述N型磊晶層的所述第二部分安置於所述第二N型井區域與所述第二P型漂移區域之間，且其中所述閘極與所述第二隔離結構的部分重疊；以及 形成電耦接所述第一N型摻雜區域與所述第一電極以形成所述二極體的第一連接結構。
  23. 如申請專利範圍第22項所述的方法，更包括：在半導體基板的上方部分上形成N型內埋層；以及在所述N型內埋層上形成所述N型磊晶層。
  24. 如申請專利範圍第22項所述的方法，更包括：用N型摻雜劑對所述第一電極進行摻雜，其中所述第一電極包含多晶矽。
  25. 如申請專利範圍第24項所述的方法，其中形成所述第一N型摻雜區域與對所述第一電極進行摻雜的兩者是同時使用暴露所述第一電極以及所述N型磊晶層的部分的罩幕圖案而執行，其中所述N型磊晶層的所述部分對應於將形成的所述第一N型摻雜區域。
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