JP5842720B2 - 出力回路 - Google Patents

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Description

本発明は、出力回路に関するものである。
従来、半導体集積回路装置では、１つの半導体装置に多機能を搭載するよりも、所定の機能を有する複数の半導体装置をバスで互いに接続する場合が多い。このため、各半導体装置には、半導体装置間相互の情報伝達のための信号を出力する出力回路が設けられている（例えば、特許文献１参照）。
図１１は、従来の出力回路１１１を有する複数の半導体装置１１０Ａ，１１０ＢがバスＢ１に共通に接続された回路例を示している。半導体装置１１０Ａは第１の高電位電源電圧ＶＤＤ１（例えば、５Ｖ）で動作し、半導体装置１１０Ｂは第２の高電位電源電圧ＶＤＤ２（例えば、３．３Ｖ）で動作する。以下に、半導体装置１１０Ａが有する出力回路１１１について説明する。
出力回路１１１は、半導体装置１１０Ａの内部回路から入力信号Ｖｉｎを入力し、その入力信号Ｖｉｎに応じた電圧を出力するバッファ回路１２０と、バッファ回路１２０の出力電圧を入力し、上記入力信号Ｖｉｎに応じた出力信号Ｖｏｕｔを出力する出力段１３０とを有している。バッファ回路１２０は、電流源として機能するＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＴＰ２１と、そのトランジスタＴＰ２１に接続されたＰチャネルＭＯＳトランジスタＴＰ２２とを含むソースフォロア回路である。トランジスタＴＰ２２のドレインは、低電位電源電圧ＧＮＤが供給される電源端子Ｔ２に接続されている。また、トランジスタＴＰ２２は、ゲートに上記入力信号Ｖｉｎが供給され、ソースが出力段１３０に接続されている。
出力段１３０は、電流源として機能するＰチャネルＭＯＳトランジスタＴＰ２３と、そのトランジスタＴＰ２３に接続されたＮチャネルＭＯＳトランジスタＴＮ２１とを含むソースフォロア回路である。トランジスタＴＮ２１のドレインは、トランジスタＴＰ２３を介して第１の高電位電源電圧ＶＤＤ１の供給される電源端子Ｔ１に接続されている。また、トランジスタＴＮ２１は、ゲートに上記トランジスタＴＰ２２のソースが接続され、ソースが出力端子Ｔｏに接続されている。この出力端子Ｔｏから上記出力信号Ｖｏｕｔ、つまり入力信号Ｖｉｎと略同じ電圧レベルの出力信号ＶｏｕｔがバスＢ１に出力される。
また、出力回路１１１では、バスＢ１の電位が出力回路１１１の第１の高電位電源電圧ＶＤＤ１よりも高くなった場合であっても、バスＢ１からトランジスタＴＮ２１，ＴＰ２３を通じて電源端子Ｔ１に電流が流れないように、トランジスタＴＮ２１のバックゲートが電源端子Ｔ２に接続されている。
特開平０８−１４８９８６号公報
しかしながら、トランジスタＴＮ２１のバックゲートを電源端子Ｔ２に接続した場合には、例えば半導体装置１１０Ａの電源端子Ｔ２が意図せずに低電位側の電源配線から外れた場合に以下のような問題が発生する。すなわち、半導体装置１１０Ａの電源端子Ｔ２が電源配線から外れると、半導体装置１１０Ａ内部のＤＣ電流により、半導体装置１１０Ａの電源端子Ｔ２の電位が第１の高電位電源電圧ＶＤＤ１レベルまで上昇してしまう。さらに、この状態で、他の半導体装置１１０Ｂから例えば第２の高電位電源電圧ＶＤＤ２レベルの信号が出力されると、電源端子Ｔ２からトランジスタＴＮ２１のバックゲートを通じてバスＢ１に大電流が流れてしまう。詳述すると、トランジスタＴＮ２１のソース・バックゲート間には、バックゲートからソースに向かう方向が順方向になる寄生ダイオードＤ２１が形成されている。このとき、トランジスタＴＮ２１のソースに、バックゲート電圧である電源端子Ｔ２の電位（ここでは、第１の高電位電源電圧ＶＤＤ１）よりも低い電圧（ここでは、第２の高電位電源電圧ＶＤＤ２）が印加されると、電源端子Ｔ２から上記寄生ダイオードＤ２１を通じてバスＢ１に大電流が流れてしまう。このような電流によって他の半導体装置１１０Ｂが誤動作等を起こすおそれがある。
本発明の一観点によれば、高電位側の電源端子と出力端子との間に直列に接続された電流源及び第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのバックゲートにドレインが接続され、低電位側の電源端子にゲートが接続された第２ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタのソースにソースが接続され、低電位側の電源端子にドレイン及びゲートが接続された第３ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタのソースに、前記第２ＭＯＳトランジスタ及び前記第３ＭＯＳトランジスタのバックゲートが接続され、該バックゲートがフローティングである。
本発明の一観点によれば、低電位側の電源端子の電位よりも低い電圧が出力端子に印加された場合であっても、低電位側の電源端子からバスに電流が流れることを抑制することができるという効果を奏する。
第１実施形態の出力回路を示す回路図。 第１実施形態の出力部の断面構造を示す説明図。 半導体集積回路装置を示す概略構成図。 第１実施形態の出力回路の動作を示す説明図。 第１実施形態の出力回路の動作を示す説明図。 第２実施形態の出力回路を示す回路図。 第２実施形態の出力部の断面構造を示す説明図。 第２実施形態の出力回路の動作を示す説明図。 変形例の出力回路を示す回路図。 変形例の出力回路を示す回路図。 従来の半導体集積回路装置を示すブロック回路図。
（第１実施形態）
以下、第１実施形態を図１〜図５に従って説明する。
図３に示すように、半導体集積回路装置は、複数の半導体装置１０Ａ，１０Ｂを有している。これら半導体装置１０Ａ，１０Ｂは、共通のバスＢ１に接続されている。
半導体装置１０Ａは、第１の高電位電源電圧ＶＤＤ１及び低電位電源電圧（例えば、グランドＧＮＤ）で動作する。この半導体装置１０Ａは、当該半導体装置１０Ａの内部回路（図示略）から供給される入力信号Ｖｉｎに応じた出力信号Ｖｏｕｔを、出力端子Ｔｏを通じてバスＢ１に出力する出力回路１１Ａを有している。ここで、第１の高電位電源電圧ＶＤＤ１は例えば５Ｖであり、低電位電源電圧ＧＮＤは例えば０Ｖである。
一方、半導体装置１０Ｂは、第２の高電位電源電圧ＶＤＤ２及び低電位電源電圧ＧＮＤで動作する。この半導体装置１０Ｂは、当該半導体装置１０Ｂの内部回路から供給される入力信号Ｖｉｎ１に応じた出力信号Ｖｏｕｔ１を、出力端子Ｔｏを通じてバスＢ１に出力する出力回路１１Ｂを有している。ここで、第２の高電位電源電圧ＶＤＤ２は例えば３．３Ｖである。なお、第２の高電位電源電圧ＶＤＤ２は、第１の高電位電源電圧ＶＤＤ１と同じ電源電圧であってもよい。
次に、出力回路１１Ａの内部構成例について説明する。なお、出力回路１１Ｂは、出力回路１１Ａと同様の構成を有しているため、ここでは説明を省略する。
図１に示すように、出力回路１１Ａは、内部回路（図示略）から該内部回路の動作電圧に応じたレベルを持つ入力信号Ｖｉｎを入力するバッファ回路２０と、入力信号Ｖｉｎに応じた出力信号Ｖｏｕｔを出力端子Ｔｏに出力する出力段３０とを有している。本実施形態では、内部回路の動作電圧は、第１の高電位電源電圧ＶＤＤ１と同じ電圧値に設定されている。なお、内部回路の動作電圧は、第１の高電位電源電圧ＶＤＤ１よりも低い電圧値に設定するようにしてもよい。この場合において、第１の高電位電源電圧ＶＤＤ１よりも低い電圧は、例えば降圧レギュレータなどにより第１の高電位電源電圧ＶＤＤ１を降圧して生成することができる。
バッファ回路２０は、第１の高電位電源電圧ＶＤＤ１が供給される高電位側の電源端子Ｔ１と低電位電源電圧ＧＮＤが供給される低電位側の電源端子Ｔ２との間に直列に接続されたＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２を有している。
トランジスタＴＰ１のソースは、電源端子Ｔ１に接続されている。また、トランジスタＴＰ１は、そのドレインがトランジスタＴＰ２のソースに接続され、バックゲートが同トランジスタＴＰ１のソースに接続されている。トランジスタＴＰ１のゲートには、電流制御回路２１の出力端子が接続されている。
電流制御回路２１は、トランジスタＴＰ１が定電流Ｉ１を流すように制御する回路である。電流制御回路２１は、定電流源２２と、上記トランジスタＴＰ１とカレントミラー接続されたＰチャネルＭＯＳトランジスタＴＰ３とを有している。定電流源２２は、定電流Ｉ２を流す。定電流源２２の第１端子は、電源端子Ｔ２に接続されている。また、定電流源２２の第２端子は、トランジスタＴＰ３のドレインに接続されている。トランジスタＴＰ３は、そのソースが電源端子Ｔ１に接続され、ゲートが同トランジスタＴＰ３のドレイン及び上記トランジスタＴＰ１のゲートに接続されている。したがって、トランジスタＴＰ１とトランジスタＴＰ３とはカレントミラー回路に含まれる。このカレントミラー回路は、両トランジスタＴＰ１，ＴＰ３の電気的特性に応じて、トランジスタＴＰ３に流れる定電流Ｉ２に比例した上記定電流Ｉ１を流す。このように、トランジスタＴＰ１及び電流制御回路２１は、定電流Ｉ１を流す定電流源として機能する。
上記トランジスタＴＰ２のドレインは電源端子Ｔ２に接続されている。トランジスタＴＰ２のゲートには、上記入力信号Ｖｉｎが供給される。トランジスタＴＰ２のバックゲートは、同トランジスタＴＰ２のソースに接続されている。そして、トランジスタＴＰ１，ＴＰ２間のノードＮ１、つまりトランジスタＴＰ２のソースは出力段３０に接続されている。
このように、バッファ回路２０は、トランジスタＴＰ１を含む電流源とトランジスタＴＰ２とを有するソースフォロア回路である。
出力段３０は、電源端子Ｔ１と出力端子Ｔｏとの間に直列に接続されたＰチャネルＭＯＳトランジスタＴＰ４及びＮチャネルＭＯＳトランジスタＴＮ１と、トランジスタＴＮ１のバックゲートに接続されたＰチャネルＭＯＳトランジスタＴＰ５，ＴＰ６と、を有している。
トランジスタＴＰ４は、上記トランジスタＴＰ３とカレントミラー接続されている。詳述すると、トランジスタＴＰ４は、そのソースが電源端子Ｔ１に接続され、ゲートが上記トランジスタＴＰ３のゲート及びドレインに接続されている。したがって、トランジスタＴＰ３とトランジスタＴＰ４とはカレントミラー回路に含まれる。このカレントミラー回路は、両トランジスタＴＰ３，ＴＰ４の電気的特性に応じて、トランジスタＴＰ３に流れる定電流Ｉ２に比例した定電流Ｉ３を流す。このように、トランジスタＴＰ４及び電流制御回路２１は、定電流Ｉ３を流す定電流源として機能する。すなわち、上記電流制御回路２１は、トランジスタＴＰ４が定電流Ｉ３を流すように制御する回路としても機能する。ここで、上記定電流Ｉ１が定電流Ｉ２と比例していることから、定電流Ｉ１と定電流Ｉ３も比例することになる。
また、トランジスタＴＰ４は、そのドレインがトランジスタＴＮ１のドレインに接続され、バックゲートが同トランジスタＴＰ４のソースに接続されている。
トランジスタＴＮ１のゲートには、上記トランジスタＴＰ２のソース（ノードＮ１）が接続されており、電圧ＶＮ１が供給される。また、トランジスタＴＮ１のソースは出力端子Ｔｏに接続されている。なお、出力端子Ｔｏは抵抗Ｒを介して電源端子Ｔ２に接続されている。
このように、出力段３０は、トランジスタＴＰ４を含む電流源とトランジスタＴＮ１とを有するソースフォロア回路である。
また、トランジスタＴＮ１のバックゲートと電源端子Ｔ２との間には、２つのＰチャネルＭＯＳトランジスタＴＰ５，ＴＰ６が直列に接続されている。詳述すると、トランジスタＴＰ５のドレインはトランジスタＴＮ１のバックゲートに接続されている。トランジスタＴＰ５のソースはトランジスタＴＰ６のソースに接続されている。トランジスタＴＰ６のドレインは電源端子Ｔ２に接続されている。これらトランジスタＴＰ５，ＴＰ６のゲートには、電源端子Ｔ２が接続されている。そして、トランジスタＴＰ５のソースに、トランジスタＴＰ５，ＴＰ６のバックゲート（ノードＮ２）が接続されている。このトランジスタＴＰ５，ＴＰ６のバックゲート（ノードＮ２）は、フローティング状態になっている。
このようなＮチャネルＭＯＳトランジスタＴＮ１は、上記ＰチャネルＭＯＳトランジスタＴＰ２とは導電型の異なるＭＯＳトランジスタである。なお、本実施形態では、トランジスタＴＮ１のゲート・ソース間電圧Ｖｇｓ１とトランジスタＴＰ２のゲート・ソース間電圧Ｖｇｓ２とが略同一になるように設定されている。
以上説明した出力回路１１Ａでは、内部回路から入力信号ＶｉｎがトランジスタＴＰ２のゲートに供給されると、トランジスタＴＰ１，ＴＰ２間のノードＮ１の電圧ＶＮ１が、入力信号ＶｉｎにトランジスタＴＰ２のゲート・ソース間電圧Ｖｇｓ２を加えた電圧値となる。すなわち、電圧ＶＮ１の電圧値は、
ＶＮ１＝Ｖｉｎ＋Ｖｇｓ２
となる。そして、このノードＮ１の電圧ＶＮ１がトランジスタＴＮ１のゲート電圧となる。したがって、トランジスタＴＮ１のソースから出力される出力信号Ｖｏｕｔは、電圧ＶＮ１からトランジスタＴＮ１のゲート・ソース間電圧Ｖｇｓ１を差し引いた電圧値となる。すなわち、出力信号Ｖｏｕｔは、
Ｖｏｕｔ＝ＶＮ１−Ｖｇｓ１
＝Ｖｉｎ＋Ｖｇｓ２−Ｖｇｓ１
となる。ここで、本実施形態では、上述したようにトランジスタＴＮ１，ＴＰ２のゲート・ソース間電圧Ｖｇｓ１，Ｖｇｓ２が略同一になるように設定されている。このため、出力信号Ｖｏｕｔは、下記式より入力信号Ｖｉｎと略同一になる。
Ｖｏｕｔ＝Ｖｉｎ＋Ｖｇｓ２−Ｖｇｓ１
≒Ｖｉｎ＋Ｖｇｓ１−Ｖｇｓ１
≒Ｖｉｎ
なお、トランジスタＴＮ１のゲート・ソース間電圧Ｖｇｓ１は、トランジスタＴＮ１のドレイン電圧及びドレイン電流によって決定される。換言すると、トランジスタＴＮ１のゲート・ソース間電圧Ｖｇｓ１は、トランジスタＴＰ４のドレイン電圧とトランジスタＴＰ４のドレイン電流（定電流Ｉ３）とによって決定される。また、トランジスタＴＰ２のゲート・ソース間電圧Ｖｇｓ２は、トランジスタＴＰ１のドレイン電圧とトランジスタＴＰ１のドレイン電流（定電流Ｉ１）とによって決定される。このため、本実施形態では、トランジスタＴＮ１，ＴＰ２のゲート・ソース間電圧Ｖｇｓ１，Ｖｇｓ２が略同一になるように、トランジスタＴＮ１，ＴＰ２の素子サイズ及びトランジスタＴＰ１，ＴＰ４の素子サイズが設定されている。
本実施形態において、
次に、出力段３０の断面構造を説明する。まず、ＰチャネルＭＯＳトランジスタＴＰ４及びＮチャネルＭＯＳトランジスタＴＮ１の断面構造について説明する。
図２に示すように、ｐ−型半導体基板４０の表面にｎ−型ウェル領域４１が形成されている。このｎ−型ウェル領域４１の表面にｐ＋型ドレイン領域４２とｐ＋型ソース領域４３とｎ＋型バックゲート領域４４とが形成されている。また、ｐ＋型ソース領域４２とｐ＋型ドレイン領域４３との間においてｎ−型ウェル領域４１の表面にゲート酸化膜４５及びゲート電極４６が形成されている。これらｐ＋型ドレイン領域４２、ｐ＋型ソース領域４３、ゲート電極４６及びｎ＋型バックゲート領域４４がそれぞれ、ＰチャネルＭＯＳトランジスタＴＰ４のドレイン、ソース、ゲート及びバックゲートになる。
また、ｐ−型半導体基板４０の表面にｎ−型ウェル領域４７が形成され、そのｎ−型ウェル領域４７の表面にｐ−型ウェル領域４８が形成されている。このｐ−型ウェル領域４８の表面には、ｎ＋型ドレイン領域４９とｎ＋型ソース領域５０とｐ＋型バックゲート領域５１とが形成されている。また、ｎ＋型ドレイン領域４９とｎ＋型ソース領域５０との間においてｐ−型ウェル領域４８の表面にゲート酸化膜５２及びゲート電極５３が形成されている。これらｎ＋型ドレイン領域４９、ｎ＋型ソース領域５０、ゲート電極５３及びｐ＋型バックゲート領域５１がそれぞれ、ＮチャネルＭＯＳトランジスタＴＮ１のドレイン、ソース、ゲート及びバックゲートになる。
さらに、ｐ＋型ドレイン領域４２はｎ＋型ドレイン領域４９と接続され、ｐ＋型ソース領域４３及びｎ＋型バックゲート領域４４は電源端子Ｔ１に接続されている。また、ｎ＋型ソース領域５０は出力端子Ｔｏに接続され、ｐ＋型バックゲート領域５１はＰチャネルＭＯＳトランジスタＴＰ５に接続されている。
次に、ＮチャネルＭＯＳトランジスタＴＮ１のバックゲートに接続されたＰチャネルＭＯＳトランジスタＴＰ５，ＴＰ６の断面構造を説明する。
ｐ−型半導体基板４０の表面にｎ−型ウェル領域５４が形成されている。このｎ−型ウェル領域５４の表面には、ｐ＋型ドレイン領域５５と、ｐ＋型ソース領域５６と、ｎ＋型バックゲート領域５７と、ｐ＋型ソース領域５８と、ｐ＋型ドレイン領域５９とが形成されている。また、ｐ＋型ドレイン領域５５とｐ＋型ソース領域５６との間においてｎ−型ウェル領域５４の表面にゲート酸化膜６０及びゲート電極６１が形成され、ｐ＋型ソース領域５８とｐ＋型ドレイン領域５９との間においてｎ−型ウェル領域５４の表面にゲート酸化膜６２及びゲート電極６３が形成されている。これらｐ＋型ドレイン領域５５、ｐ＋型ソース領域５６、ゲート電極６１及びｎ＋型バックゲート領域５７がそれぞれ、ＰチャネルＭＯＳトランジスタＴＰ５のドレイン、ソース、ゲート及びバックゲートになる。また、ｐ＋型ソース領域５８、ｐ＋型ドレイン領域５９、ゲート電極６３及びｎ＋型バックゲート領域５７がそれぞれ、ＰチャネルＭＯＳトランジスタＴＰ６のソース、ドレイン、ゲート及びバックゲートになる。このため、ｐ＋型ドレイン領域５５は上記ｐ＋型バックゲート領域５１に接続され、ゲート電極６１，６３及びｐ＋型ドレイン領域５９は電源端子Ｔ２に接続されている。そして、ｐ＋型ソース領域５６とｎ＋型バックゲート領域５７とｐ＋型ソース領域５８とが共通にノードＮ２に接続されている。
次に、上記出力回路１１Ａの動作について説明する。
まず、半導体装置１０Ａの電源端子Ｔ２が低電位側の電源配線から外れた場合の出力回路１１Ａの動作について説明する。
図４に示すように、半導体装置１０Ａの電源端子Ｔ２が意図せずに低電位側の電源配線から外れると、半導体装置１０Ａ内部のＤＣ電流により、出力回路１１Ａの電源端子Ｔ２の電位が低電位電源電圧ＧＮＤレベルから第１の高電位電源電圧ＶＤＤ１レベルまで上昇する。このとき、他の半導体装置１０Ｂ（図３参照）からバスＢ１に第２の高電位電源電圧ＶＤＤ２レベルの出力信号Ｖｏｕｔ１が出力されていると、出力回路１１Ａの出力端子Ｔｏに第２の高電位電源電圧ＶＤＤ２が印加される。すなわち、出力回路１１Ａの電源端子Ｔ２の電位（ここでは、第１の高電位電源電圧ＶＤＤ１）よりも低い電圧（ここでは、第２の高電位電源電圧ＶＤＤ２）が出力端子Ｔｏに印加される。すると、トランジスタＴＮ１のソース電圧が第２の高電位電源電圧ＶＤＤ２レベルになる。ここで、図２に示すように、トランジスタＴＮ１のｎ＋型ソース領域５０と、ｐ−型ウェル領域４８（ｐ＋型バックゲート領域５１）との間にはＰＮ接合により寄生ダイオードＤ１が形成されている。この寄生ダイオードＤ１は、ｐ＋型バックゲート領域５１からｎ＋型ソース領域５０に向かう方向が順方向になる寄生ダイオードとなる。このため、トランジスタＴＮ１のバックゲート電圧は、第２の高電位電源電圧ＶＤＤ２よりも寄生ダイオードＤ１の順方向電圧Ｖｆ分だけ高い電圧になる。
一方、図４に示すように、トランジスタＴＰ５，ＴＰ６のゲート及びトランジスタＴＰ６のドレインには、第１の高電位電源電圧ＶＤＤ１が供給されている。また、トランジスタＴＰ５，ＴＰ６のソースは、トランジスタＴＰ５，ＴＰ６のバックゲートと共にノードＮ２に接続され、そのノードＮ２がフローティング状態になっている。このとき、図２に示すように、トランジスタＴＰ６のｐ＋型ドレイン領域５９とｎ−型ウェル領域５４（トランジスタＴＰ５，ＴＰ６のバックゲートとなるｎ＋型バックゲート領域５７）との間にはＰＮ接合により寄生ダイオードＤ２が形成されている。この寄生ダイオードＤ２は、ｐ＋型ドレイン領域５９からｎ−型ウェル領域５４（ｎ＋型バックゲート領域５７）に向かう方向が順方向になる。このため、ノードＮ２の電圧、つまりトランジスタＴＰ５，ＴＰ６のソース電圧は、第１の高電位電源電圧ＶＤＤ１よりも寄生ダイオードＤ２の順方向電圧Ｖｆ分だけ低い電圧になる。したがって、トランジスタＴＰ５，ＴＰ６はオフする。このとき、トランジスタＴＮ１のバックゲートと接続されるｐ＋型ドレイン領域５５から電源端子Ｔ２までの間には、上記寄生ダイオードＤ２と、上記ｐ＋型ドレイン領域５５とｎ−型ウェル領域５４との間に形成された寄生ダイオードＤ３とが存在する。この寄生ダイオードＤ３は、ｐ＋型ドレイン領域５５からｎ−型ウェル領域５４（ｎ＋型バックゲート領域５７）に向かう方向が順方向になる。このため、図４に示すように、電源端子Ｔ２の電位（ここでは、第１の高電位電源電圧ＶＤＤ１）よりも低い電圧（ここでは、第２の高電位電源電圧ＶＤＤ２）が出力端子Ｔｏに印加された場合であっても、寄生ダイオードＤ３によって電源端子Ｔ２からバスＢ１に向かって電流が流れることを抑制することができる。したがって、当該半導体装置１０Ａが故障した場合であっても、その故障に起因して他の半導体装置１０Ｂが誤動作を起こすことが抑制される。
なお、本例の場合には、トランジスタＴＰ４のゲート電圧が同トランジスタＴＰ４のソース電圧と同電位の第１の高電位電源電圧ＶＤＤ１レベルとなるため、トランジスタＴＰ４はオフされる。このとき、図２に示すように、トランジスタＴＰ４のｐ＋型ドレイン領域４２とｎ−型ウェル領域４１との間には、ｐ＋型ドレイン領域４２からｎ−型ウェル領域４１に向かう方向が順方向になる寄生ダイオードＤ４が形成されている。このため、図４に示すように、第２の高電位電源電圧ＶＤＤ２がトランジスタＴＮ１のソースに印加され、そのトランジスタＴＮ１がオンされた場合であっても、上記寄生ダイオードＤ４によって出力端子Ｔｏから電源端子Ｔ１に向かって電流が流れることが抑制される。
次に、半導体装置１０Ａの電源端子Ｔ１が高電位側の電源配線から外れた場合の出力回路１１Ａの動作について説明する。
図５に示すように、半導体装置１０Ａの電源端子Ｔ１が意図せずに高電位側の電源配線から外れると、出力回路１１Ａの電源端子Ｔ１の電位が第１の高電位電源電圧ＶＤＤ１レベルから低電位電源電圧ＧＮＤレベルまで低下する。このとき、他の半導体装置１０Ｂ（図３参照）からバスＢ１に第２の高電位電源電圧ＶＤＤ２レベルの出力信号Ｖｏｕｔ１が出力されていると、出力回路１１Ａの出力端子Ｔｏに第２の高電位電源電圧ＶＤＤ２が印加される。すなわち、出力回路１１Ａの電源端子Ｔ１の電位（ここでは、低電位電源電圧ＧＮＤ）よりも高い電圧（ここでは、第２の高電位電源電圧ＶＤＤ２）が出力端子Ｔｏに印加される。すると、トランジスタＴＮ１のソース電圧が第２の高電位電源電圧ＶＤＤ２レベルになる。ここで、トランジスタＴＮ１のゲート電圧が低電位電源電圧ＧＮＤレベルとなるため、トランジスタＴＮ１はオフされる。このとき、トランジスタＴＮ１のソースとバックゲートとの間には、バックゲートからソースに向かう方向が順方向となる上記寄生ダイオードＤ１が形成されている。このため、図５に示すように、電源端子Ｔ１の電位（ここでは、低電位電源電圧ＧＮＤ）よりも高い電圧（ここでは、第２の高電位電源電圧ＶＤＤ２）が出力端子Ｔｏに印加された場合であっても、寄生ダイオードＤ１によって出力端子Ｔｏから電源端子Ｔ１に向かって電流が流れることを抑制することができる。
詳述すると、仮にトランジスタＴＮ１のバックゲートを同トランジスタＴＮ１のソースに接続した場合には、トランジスタＴＮ１，ＴＰ４の寄生ダイオードＤ５，Ｄ４を通じて出力端子Ｔｏから電源端子Ｔ１に電流が流れてしまう。具体的には、図２を参照して説明すると、例えばトランジスタＴＮ１のソースがバックゲートに接続されると、トランジスタＴＮ１のｐ＋型バックゲート領域５１が出力端子Ｔｏに接続されることになる。このため、出力端子Ｔｏからｐ＋型バックゲート領域５１を通じてｐ−型ウェル領域４８に電流が流れ、そのｐ−型ウェル領域４８からｎ＋型ドレイン領域４９に向かう方向が順方向になる上記寄生ダイオードＤ５を通じてトランジスタＴＰ４のｐ＋型ドレイン領域４２に電流が流れる。さらに、そのｐ＋型ドレイン領域４２からｎ−型ウェル領域４１に向かう方向が順方向となる上記寄生ダイオードＤ４を通じて電源端子Ｔ１に電流が流れてしまう。これに対し、本実施形態の出力回路１１Ａでは、図２に示すように、トランジスタＴＮ１のバックゲートを同トランジスタＴＮ１のソースから切り離したため、出力端子Ｔｏからｐ＋型バックゲート領域５１を通じてｐ−型ウェル領域４８に電流が流れることが防止される。さらに、上述したように出力端子Ｔｏが接続されるｎ＋型ソース領域５０とｐ−型ウェル領域４８との間には、ｐ−型ウェル領域４８からｎ＋型ソース領域５０に向かう方向が順方向となる寄生ダイオードＤ１が形成されている。このため、電源端子Ｔ１の電位よりも高い電圧が出力端子Ｔｏに印加された場合であっても、その出力端子Ｔｏからｎ＋型ソース領域５０を通じてｐ−型ウェル領域４８に電流が流れることが抑制される。これにより、出力端子Ｔｏから電源端子Ｔ１に向かって電流が流れることを抑制することができる。
以上説明した本実施形態によれば、以下の効果を奏する。
（１）出力段３０の出力トランジスタであるＮチャネルＭＯＳトランジスタＴＮ１のバックゲートと電源端子Ｔ２との間に２つのＰチャネルＭＯＳトランジスタＴＰ５，ＴＰ６を直列に接続するようにした。また、それらトランジスタＴＰ５，ＴＰ６のソースとトランジスタＴＰ５，ＴＰ６のバックゲートとをノードＮ２に接続し、そのノードＮ２をフローティング状態にするようにした。これにより、電源端子Ｔ２の電位よりも低い電圧が出力端子Ｔｏに印加された場合であっても、ＰチャネルＭＯＳトランジスタＴＰ５の寄生ダイオードＤ３によって電源端子Ｔ２からバスＢ１に向かって電流が流れることを抑制することができる。したがって、１つの半導体装置１０Ａが故障した場合であっても、その故障に起因して他の半導体装置１０Ｂが誤動作を起こすことが好適に抑制される。
（２）さらに、トランジスタＴＮ１のバックゲートをトランジスタＴＰ５，ＴＰ６を介して電源端子Ｔ２に接続するようにした。これにより、電源端子Ｔ１の電位よりも高い電圧が出力端子Ｔｏに印加された場合であっても、トランジスタＴＮ１のソース・バックゲート間に形成された寄生ダイオードＤ１によって出力端子Ｔｏから電源端子Ｔ１に向かって電流が流れることを抑制することができる。
（３）出力段３０の前段に、電流源として機能するＰチャネルＭＯＳトランジスタＴＰ１と、そのトランジスタＴＰ１に接続されたＰチャネルＭＯＳトランジスタＴＰ２とを含むソースフォロア回路であるバッファ回路２０を設けるようにした。また、トランジスタＴＮ１のゲート・ソース間電圧Ｖｇｓ１と、トランジスタＴＰ２のゲート・ソース間電圧Ｖｇｓ２とが等しくなるように、トランジスタＴＮ１，ＴＰ２の素子サイズ等を設定するようにした。これにより、出力回路１１Ａの出力端子Ｔｏからは、入力信号Ｖｉｎと略同じレベルの出力信号Ｖｏｕｔを出力することができる。
（第２実施形態）
以下、第２実施形態を図６〜図８に従って説明する。先の図１〜図５に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
本実施形態の半導体集積回路装置は、図３に示した上記第１実施形態の半導体集積回路装置と同様に、共通のバスＢ１に接続された複数の半導体装置１０Ａ，１０Ｂを有している。これら半導体装置１０Ａ，１０Ｂは、例えば自動車に搭載される電子制御ユニット（ＥＣＵ：Electronic Control Unit）である。各半導体装置１０Ａ，１０Ｂ（ＥＣＵ）は、エンジン、トランスミッション、パワーウィンドウ、ランプ、ドアミラー等をそれぞれ制御する。そして、各半導体装置１０Ａ，１０Ｂ間でバスＢ１を介して通信が行われる。なお、本実施形態では、第１の高電位電源電圧ＶＤＤ１及び第２の高電位電源電圧ＶＤＤ２はバッテリ電圧（例えば１２Ｖ）であり、低電位電源電圧ＧＮＤは例えば０Ｖである。
次に、半導体装置１０Ａが有する出力回路１１Ａの内部構成例について説明する。
図６に示すように、出力回路１１Ａのバッファ回路２０は、電源端子Ｔ１と電源端子Ｔ２との間に直列に接続されたＰチャネルの横型二重拡散絶縁ゲートＭＯＳ（ＬＤＭＯＳ：Laterally Diffused Metal Oxide Semiconductor）トランジスタＴＰ１１，ＴＰ１２を有している。ここで、ＬＤＭＯＳトランジスタとは、周知なように、ゲート（チャネル領域）とソースとの離間距離に比してゲートとドレインとの離間距離を大きくすることでドレインの高い耐圧を確保した高耐圧ＭＯＳトランジスタである。なお、図中のＬＤＭＯＳトランジスタを示す記号のうち複線で示した部分がＬＤＭＯＳトランジスタのドレインを表わしている。
トランジスタＴＰ１１のソースは、電源端子Ｔ１に接続されている。また、トランジスタＴＰ１１は、そのドレインがトランジスタＴＰ１２のソースに接続され、バックゲートが当該トランジスタＴＰ１１のソースに接続されている。トランジスタＴＰ１１のゲートには、電流制御回路２１の出力端子が接続されている。
電流制御回路２１は、トランジスタＴＰ１１が定電流Ｉ１１を流すように制御する回路である。電流制御回路２１は、定電流源２２と、上記トランジスタＴＰ１１とカレントミラー接続されたＰチャネルのＬＤＭＯＳトランジスタＴＰ１３とを有している。定電流源２２は、定電流Ｉ１２を流す。定電流源２２の第１端子は、電源端子Ｔ２に接続されている。また、定電流源２２の第２端子は、トランジスタＴＰ１３のドレインに接続されている。トランジスタＴＰ１３は、そのソースが電源端子Ｔ１に接続され、ゲートが同トランジスタＴＰ１３のドレイン及び上記トランジスタＴＰ１１のゲートに接続されている。したがって、トランジスタＴＰ１１とトランジスタＴＰ１３とはカレントミラー回路に含まれる。このカレントミラー回路は、両トランジスタＴＰ１１，ＴＰ１３の電気的特性に応じて、トランジスタＴＰ１３に流れる定電流Ｉ１２に比例した上記定電流Ｉ１１を流す。このように、トランジスタＴＰ１１及び電流制御回路２１は、定電流Ｉ１１を流す定電流源として機能する。
上記トランジスタＴＰ１２のドレインは電源端子Ｔ２に接続されている。トランジスタＴＰ１２のゲートには、上記入力信号Ｖｉｎが供給される。トランジスタＴＰ１２のバックゲートは、抵抗Ｒ１を介して同トランジスタＴＰ１２のソースに接続されている。そして、トランジスタＴＰ１１，ＴＰ１２間のノードＮ１１、つまりトランジスタＴＰ１２のソースは出力段３０に接続されている。
このように、バッファ回路２０は、トランジスタＴＰ１１を含む電流源とトランジスタＴＰ１２とを有するソースフォロア回路である。
出力段３０は、電源端子Ｔ１と出力端子Ｔｏとの間に直列に接続されたＰチャネルのＬＤＭＯＳトランジスタＴＰ１４及びＮチャネルのＬＤＭＯＳトランジスタＴＮ１１と、トランジスタＴＮ１１のバックゲートに接続されたＰチャネルのＬＤＭＯＳトランジスタＴＰ１５，ＴＰ１６及び抵抗Ｒ２と、を有している。
トランジスタＴＰ１４は、上記トランジスタＴＰ１３とカレントミラー接続されている。詳述すると、トランジスタＴＰ１４は、そのソースが電源端子Ｔ１に接続され、ゲートが上記トランジスタＴＰ１３のゲート及びドレインに接続されている。したがって、トランジスタＴＰ１３とトランジスタＴＰ１４とはカレントミラー回路に含まれる。このカレントミラー回路は、両トランジスタＴＰ１３，ＴＰ１４の電気的特性に応じて、トランジスタＴＰ１３に流れる定電流Ｉ１２に比例した定電流Ｉ１３を流す。このように、トランジスタＴＰ１４及び電流制御回路２１は、定電流Ｉ１３を流す定電流源として機能する。すなわち、上記電流制御回路２１は、トランジスタＴＰ１４が定電流Ｉ１３を流すように制御する回路としても機能する。
上記トランジスタＴＰ１４は、そのドレインがトランジスタＴＮ１１のドレインに接続され、バックゲートが同トランジスタＴＰ１４のソースに接続されている。また、トランジスタＴＰ１４のゲートには、ツェナーダイオードＺＤ１のアノードが接続されている。このツェナーダイオードＺＤ１のカソードは電源端子Ｔ１に接続されている。このツェナーダイオードＺＤ１は、第１の高電位電源電圧ＶＤＤ１よりも高い過電圧がトランジスタＴＰ１４のゲートに印加されるのを抑制するために設けられている。具体的には、ツェナーダイオードＺＤ１は、トランジスタＴＰ１４のゲート耐圧（例えば１２Ｖ）以上の過電圧がトランジスタＴＰ１４のゲートに印加されるのを抑制する。
トランジスタＴＮ１１のゲートには、上記トランジスタＴＰ１２のソース（ノードＮ１１）が接続されており、電圧ＶＮ１１が供給される。また、トランジスタＴＮ１１のソースは出力端子Ｔｏに接続されている。なお、出力端子Ｔｏは抵抗Ｒを介して電源端子Ｔ２に接続されている。
このように、出力段３０は、トランジスタＴＰ１４を含む電流源とトランジスタＴＮ１１とを有するソースフォロア回路である。
また、トランジスタＴＮ１１のバックゲートと電源端子Ｔ２との間には、２つのＬＤＭＯＳトランジスタＴＰ１５，ＴＰ１６が直列に接続されている。詳述すると、トランジスタＴＰ１５のドレインはトランジスタＴＮ１１のバックゲートに接続されている。トランジスタＴＰ１５のソースはトランジスタＴＰ１６のソースに接続されている。トランジスタＴＰ１６のドレインは電源端子Ｔ２に接続されている。これらトランジスタＴＰ１５，ＴＰ１６のゲートには、電源端子Ｔ２が接続されている。そして、トランジスタＴＰ１５のソースに、トランジスタＴＰ１５，ＴＰ１６のバックゲート（ノードＮ１２）が接続されている。このトランジスタＴＰ１５，ＴＰ１６のバックゲート（ノードＮ１２）は、フローティング状態になっている。
また、トランジスタＴＮ１１のバックゲート（ノードＮ１３）は、抵抗Ｒ２を介して同トランジスタＴＮ１１のゲートに接続されている。
このようなＮチャネルのＬＤＭＯＳトランジスタＴＮ１１は、上記ＰチャネルのＬＤＭＯＳトランジスタＴＰ１２とは導電型の異なるＭＯＳトランジスタである。なお、本実施形態では、トランジスタＴＮ１１のゲート・ソース間電圧Ｖｇｓ１１とトランジスタＴＰ１２のゲート・ソース間電圧Ｖｇｓ１２とが略同一になるように、トランジスタＴＮ１１，ＴＰ１２の素子サイズ及びトランジスタＴＰ１１，ＴＰ１４の素子サイズが設定されている。
次に、出力段３０の断面構造を説明する。まず、ＰチャネルのＬＤＭＯＳトランジスタＴＰ１４及びＮチャネルのＬＤＭＯＳトランジスタＴＮ１１の断面構造を説明する。
図７に示すように、ｐ−型半導体基板７０の表面には、ｎ型ボディ領域（ｎ型ウェル領域）７１と、ｎ型ドリフト領域（ｎ型ウェル領域）７２と、素子分離膜７３とが形成されている。なお、素子分離膜７３は、例えば周知のＳＴＩ（Shallow Trench Isolation）法やＬＯＣＯＳ（Local Oxidation of Silicon）法などを用いて形成される。
ｎ型ボディ領域７１にはＰチャネルのＬＤＭＯＳトランジスタＴＰ１４が形成されている。詳述すると、ｎ型ボディ領域７１の表面には、ｐ型ドリフト領域７４と、ｐ＋型ソース領域７５と、フィールド酸化膜７６と、ｎ＋型バックゲート領域７７とが形成されている。ｐ型ドリフト領域７４の表面には、ｐ＋型ドレイン領域７８と、フィールド酸化膜７９とが形成されている。フィールド酸化膜７６は、ｐ＋型ソース領域７５とｎ＋型バックゲート領域７７との間に形成されている。また、フィールド酸化膜７９は、ｐ＋型ドレイン領域７８とｐ＋型ソース領域７５との間に形成されており、ｎ型ボディ領域７１とは離間して形成されている。これらフィールド酸化膜７６，７９は、例えば周知のＳＴＩ法やＬＯＣＯＳ法などを用いて形成される。なお、ｐ＋型ソース領域７５とｐ＋型ドレイン領域７８とｎ＋型バックゲート領域７７にはシリサイド層がそれぞれ形成されている。このシリサイド層は、例えばシリコンに高融点金属材料（例えば、コバルト）を反応させて形成されている。
ｐ＋型ソース領域７５とフィールド酸化膜７９との間においてｎ型ボディ領域７１及びｐ型ドリフト領域７４の表面には、ゲート酸化膜８０が形成されている。このゲート酸化膜８０上からフィールド酸化膜７９上に亘ってゲート電極８１が形成されている。このゲート電極８１の上部にはシリサイド層が形成されている。また、ゲート電極８１の側部にはサイドウォールが形成されている。
一方、ｎ型ドリフト領域７２の表面には、ｎ＋型ドレイン領域８２と、フィールド酸化膜８３と、ｐ型ボディ領域８４（ｐ型ウェル領域）とが形成されている。ｐ型ボディ領域８４の表面には、ｎ＋型ソース領域８５と、フィールド酸化膜８６と、ｐ＋型バックゲート領域８７とが形成されている。フィールド酸化膜８３は、ｎ＋型ドレイン領域８２とｎ＋型ソース領域８５との間に形成されており、ｐ型ボディ領域８４とは離間して形成されている。また、フィールド酸化膜８６は、ｎ＋型ソース領域８５とｐ＋型バックゲート領域８７との間に形成されている。これらフィールド酸化膜８３，８６は、例えば周知のＳＴＩ法やＬＯＣＯＳ法などを用いて形成される。なお、ｎ＋型ドレイン領域８２とｎ＋型ソース領域８５とｐ＋型バックゲート領域８７にはシリサイド層がそれぞれ形成されている。
ｎ＋型ソース領域８５とフィールド酸化膜８３との間においてｐ型ボディ領域８４及びｎ型ドリフト領域７２の表面には、ゲート酸化膜８８が形成されている。このゲート酸化膜８８上からフィールド酸化膜８３上に亘ってゲート電極８９が形成されている。また、ゲート電極８９の上部にはシリサイド層が形成されている。このゲート電極８９の側部にはサイドウォールが形成されている。
このようなＬＤＭＯＳトランジスタＴＰ１４，ＴＮ１１では、ｐ＋型ソース領域７５及びｎ＋型バックゲート領域７７が電源端子Ｔ１に接続され、ｐ＋型ドレイン領域７８がｎ＋型ドレイン領域８２に接続されている。また、ｎ＋型ソース領域８５が出力端子Ｔｏに接続され、ｐ＋型バックゲート領域８７が抵抗Ｒ２を介してゲート電極８９に接続されている。そして、ｐ＋型バックゲート領域８７は、ＰチャネルのＬＤＭＯＳトランジスタＴＰ１５に接続されている。
次に、ＮチャネルのＬＤＭＯＳトランジスタＴＮ１１のバックゲートに接続されたＰチャネルのＬＤＭＯＳトランジスタＴＰ１５，ＴＰ１６の断面構造を説明する。
ｐ−型半導体基板７０の表面にｎ型ボディ領域９０が形成されている。このｎ型ボディ領域９０には、ＰチャネルのＬＤＭＯＳトランジスタＴＰ１５，ＴＰ１６が形成されている。詳述すると、このｎ型ボディ領域９０の表面には、ｐ型ドリフト領域９１と、ｐ＋型ソース領域９２と、フィールド酸化膜９３と、ｎ＋型バックゲート領域９４と、フィールド酸化膜９５と、ｐ＋型ソース領域９６と、ｐ型ドリフト領域９７とが形成されている。ｐ型ドリフト領域９１には、ｐ＋型ドレイン領域９８と、フィールド酸化膜９９とが形成されている。このフィールド酸化膜９９は、ｐ＋型ドレイン領域９８とｐ＋型ソース領域９２との間に形成されており、ｎ型ボディ領域９０とは離間して形成されている。また、ｐ型ドリフト領域９７には、ｐ＋型ドレイン領域１００と、フィールド酸化膜１０１とが形成されている。このフィールド酸化膜１０１は、ｐ＋型ドレイン領域１００とｐ＋型ソース領域９６との間に形成されており、ｎ型ボディ領域９０とは離間して形成されている。また、フィールド酸化膜９３はｐ＋型ソース領域９２とｎ＋型バックゲート領域９４との間に形成され、フィールド酸化膜９５はｐ＋型ソース領域９６とｎ＋型バックゲート領域９４との間に形成されている。これらフィールド酸化膜９３，９５，９９，１０１は、例えば周知のＳＴＩ法やＬＯＣＯＳ法などを用いて形成される。なお、ｐ＋型ドレイン領域９８，１００とｐ＋型ソース領域９２，９６とｎ＋型バックゲート領域９４にはシリサイド層がそれぞれ形成されている。
ｐ＋型ソース領域９２とフィールド酸化膜９９との間においてｐ型ドリフト領域９１及びｎ型ボディ領域９０の表面には、ゲート酸化膜１０２が形成されている。このゲート酸化膜１０２上からフィールド酸化膜９９上に亘ってゲート電極１０３が形成されている。このゲート電極１０３の上部にはシリサイド層が形成されている。また、ゲート電極１０３の側部にはサイドウォールが形成されている。
同様に、ｐ＋型ソース領域９６とフィールド酸化膜１０１との間においてｐ型ドリフト領域９７及びｎ型ボディ領域９０の表面には、ゲート酸化膜１０４が形成されている。このゲート酸化膜１０４上からフィールド酸化膜１０１上に亘ってゲート電極１０５が形成されている。このゲート電極１０５の上部にはシリサイド層が形成されている。また、ゲート電極１０５の側部にはサイドウォールが形成されている。
このようなＬＤＭＯＳトランジスタＴＰ１５，ＴＰ１６では、トランジスタＴＰ１５のｐ＋型ドレイン領域９８が上記トランジスタＴＮ１１のｐ＋型バックゲート領域８７に接続され、ゲート電極１０３，１０５及びトランジスタＴＰ１６のｐ＋型ドレイン領域１００が電源端子Ｔ２に接続されている。そして、両トランジスタＴＰ１５，ＴＰ１６のｎ＋型バックゲート領域９４と、トランジスタＴＰ１５のｐ＋型ソース領域９２と、トランジスタＴＰ１６のｐ＋型ソース領域９６とが共通にノードＮ１２に接続されている。
以上説明したＬＤＭＯＳトランジスタＴＮ１１，ＴＰ１４，ＴＰ１５，ＴＰ１６では、フィールド酸化膜７９，８３，９９，１０１の形成によって、ゲートとソースとの離間距離に比してゲートとドレインとの離間距離が大きくなるため、ドレインの高い耐圧が確保されている。具体的には、ＮチャネルのＬＤＭＯＳトランジスタＴＮ１１では、ゲート・ソース間耐圧が例えば１２Ｖであるのに対し、ドレイン・ソース間耐圧が例えば４２Ｖである。また、ＰチャネルのＬＤＭＯＳトランジスタＴＰ１４，ＴＰ１５，ＴＰ１６では、ドレインとｐ−型半導体基板７０との間の耐圧が例えば４２Ｖである。さらに、ＰチャネルのＬＤＭＯＳトランジスタＴＰ１４，ＴＰ１５，ＴＰ１６のドレインとｐ−型半導体基板７０との間では、負電圧に対する耐圧も高く確保されている。具体的には、ＰチャネルのＬＤＭＯＳトランジスタＴＰ１４，ＴＰ１５，ＴＰ１６では、ドレインとｐ−型半導体基板７０との間の負電圧に対する耐圧が例えば−４２Ｖである。なお、上述した各耐圧の電圧値は、ｐ−型半導体基板７０の電位を０Ｖとした場合の絶対電圧である。また、上記各耐圧の電圧値は一例であり、その電圧値は適宜調整可能である。
次に、上記出力回路１１Ａの動作について説明する。ここでは、半導体装置１０Ａの電源端子Ｔ２が低電位側の電源配線から外れた場合の出力回路１１Ａの動作について説明する。
図８に示すように、半導体装置１０Ａの電源端子Ｔ２が意図せずに低電位側の電源配線から外れると、半導体装置１０Ａ内部のＤＣ電流により、出力回路１１Ａの電源端子Ｔ２の電位が低電位電源電圧ＧＮＤレベルから第１の高電位電源電圧ＶＤＤ１レベルまで上昇する。このとき、他の半導体装置１０ＢからバスＢ１に低電位電源電圧ＧＮＤレベルの出力信号Ｖｏｕｔ１が出力されていると、出力回路１１Ａの出力端子Ｔｏに低電位電源電圧ＧＮＤが印加される。ここで、出力回路１１Ａの電源端子Ｔ２の電位を０Ｖとした場合には、電源端子Ｔ２から出力端子Ｔｏをみると、相対的に負電圧（ここでは、−１２Ｖ）が印加されていることになる。同様に、図８においては、半導体装置１０Ａの電源端子Ｔ２の電位を０Ｖ（より具体的には、上記ｐ−型半導体基板７０の電位を０Ｖ）とした場合の相対的な電圧値を括弧内に示している。詳述すると、トランジスタＴＮ１のソース電圧は−１２Ｖになる。また、図７に示すように、トランジスタＴＮ１１のソースとなるｎ＋型ソース領域８５と、ｐ型ボディ領域８４（トランジスタＴＮ１１のｐ＋型バックゲート領域８７）との間にはＰＮ接合により寄生ダイオードＤ１１が形成されている。この寄生ダイオードＤ１１は、バックゲート領域８７からｎ＋型ソース領域８５に向かう方向が順方向になる。このため、図８に示すように、トランジスタＴＮ１１のバックゲート電圧は、トランジスタＴＮ１１のソース電圧よりも寄生ダイオードＤ１１の順方向電圧Ｖｆ（ここでは、０．６Ｖ）分だけ高い電圧、つまり−１１．４Ｖになる。したがって、トランジスタＴＰ１５のドレインには、−１１．４Ｖが印加されることになる。但し、上述したようにＰチャネルのＬＤＭＯＳトランジスタＴＰ１５のドレインとｐ−型半導体基板７０との間の負電圧に対する耐圧は−４２Ｖであるため、−１１．４Ｖという比較的高い負電圧が印加された場合であってもトランジスタＴＰ１５が破壊されることはない。
一方、図８に示すように、トランジスタＴＰ１５，ＴＰ１６のゲート及びトランジスタＴＰ１６のドレインには、第１の高電位電源電圧ＶＤＤ１が供給されている。すなわち、トランジスタＴＰ１５，ＴＰ１６のゲート電圧及びトランジスタＴＰ１６のドレイン電圧は０Ｖである。また、トランジスタＴＰ１５，ＴＰ１６のソースは、トランジスタＴＰ１５，ＴＰ１６のバックゲートと共にノードＮ１２に接続され、そのノードＮ１２がフローティング状態になっている。このとき、図７に示すように、トランジスタＴＰ１６のｐ＋型ドレイン領域１００とｎ型ボディ領域９０（トランジスタＴＰ１５，ＴＰ１６のバックゲートとなるｎ＋型バックゲート領域９４）との間にはＰＮ接合により寄生ダイオードＤ１２が形成されている。この寄生ダイオードＤ１２は、ｐ＋型ドレイン領域１００からｐ型ドリフト領域９７を通じてｎ型ボディ領域９０（ｎ＋型バックゲート領域９４）に向かう方向が順方向になる。このため、図８に示すように、ノードＮ１２の電圧、つまりトランジスタＴＰ１５，ＴＰ１６のソース電圧は、トランジスタＴＰ１６のドレイン電圧（ここでは、０Ｖ）よりも寄生ダイオードＤ１２の順方向電圧Ｖｆ（ここでは、０．６Ｖ）分だけ低い電圧、つまり−０．６Ｖになる。したがって、トランジスタＴＰ１５，ＴＰ１６はオフする。このとき、図７に示すように、トランジスタＴＮ１１のバックゲートと接続されるｐ＋型ドレイン領域９８から電源端子Ｔ２までの間には、上記寄生ダイオードＤ１２と、上記ｐ＋型ドレイン領域９８とｎ型ボディ領域９０との間に形成された寄生ダイオードＤ１３とが存在する。この寄生ダイオードＤ１３は、ｐ＋型ドレイン領域９８からｐ型ドリフト領域９１を通じてｎ型ボディ領域９０に向かう方向が順方向になる。このため、図８に示すように、電源端子Ｔ２の電位（ここでは、０Ｖ）よりも低い電圧（ここでは、−１２Ｖ）が出力端子Ｔｏに印加された場合であっても、寄生ダイオードＤ１３によって電源端子Ｔ２からバスＢ１に向かって電流が流れることを抑制することができる。したがって、当該半導体装置１０Ａが故障した場合であっても、その故障に起因して他の半導体装置１０Ｂが誤動作を起こすことが抑制される。換言すると、１つの半導体装置１０Ａの電源端子Ｔ２が外れた場合（１つの半導体装置１０Ａが故障した場合）であっても、他の半導体装置１０Ｂの通信を正常に行うことができる。
さらに、本実施形態の出力回路１１Ａでは、トランジスタＴＮ１１のバックゲートが抵抗Ｒ２を介して同トランジスタＴＮ１１のゲートに接続されているため、トランジスタＴＮ１１のゲート電圧は、トランジスタＴＮ１１のバックゲート電圧よりも抵抗Ｒ２による電圧降下分だけ高い電圧になる。これにより、トランジスタＴＮ１１のゲート・ソース間電圧を低くすることができる。したがって、例えば電源端子Ｔ１の電圧とバスＢ１から出力端子Ｔｏに印加される電圧との電位差がトランジスタＴＮ１１のゲート・ソース間耐圧（ここでは、１２Ｖ）よりも大きい場合であっても、トランジスタＴＮ１１のゲート・ソース間にその耐圧以上の電圧が印加されることが抑制される。
また、トランジスタＴＮ１１のゲート電圧が負電圧になると、トランジスタＴＰ１２のソース電圧も負電圧になる。ここで、トランジスタＴＰ１２のゲート電圧は０Ｖになるため、トランジスタＴＰ１２はオフされる。このとき、ノードＮ１１から電源端子Ｔ２までの間には、抵抗Ｒ１、及びトランジスタＴＰ１２のバックゲート・ドレイン間に形成される寄生ダイオードＤ１４を通る電流パスが形成される。但し、この電流パスに抵抗Ｒ１を設けているため、この抵抗Ｒ１の抵抗値を調整することにより上記電流パスに流れる電流量を少なくすることができる。具体的には、本実施形態の出力回路１１Ａでは、例えば上記電流パスに流れる電流量がＣＡＮ（Controller Area Network）やＬＩＮ（Local interconnect network）等の規格によって定められた規定値以下となるように上記抵抗Ｒ１の抵抗値が設定されている。
なお、上述したように、トランジスタＴＮ１のソース・バックゲート間には、バックゲートからソースに向かう方向が順方向となる上記寄生ダイオードＤ１１が形成されている。このため、例えば電源端子Ｔ１の電位よりも高い電圧が出力端子Ｔｏに印加された場合であっても、寄生ダイオードＤ１１によって出力端子Ｔｏから電源端子Ｔ１に向かって電流が流れることを抑制することができる。
以上説明した実施形態によれば、第１実施形態の（１）〜（３）の効果に加えて以下の効果を奏する。
（４）ＮチャネルのＬＤＭＯＳトランジスタＴＮ１１のバックゲートに、ドレインが外側になるように２つのＰチャネルのＬＤＭＯＳトランジスタＴＰ１５，ＴＰ１６を直列に接続するようにした。このため、電源端子Ｔ２の電位よりも低い電圧（負電圧）が出力端子Ｔｏに印加された場合には、その負電圧がＰチャネルのＬＤＭＯＳトランジスタＴＰ１５のドレインに印加されることになる。ここで、ＰチャネルのＬＤＭＯＳトランジスタＴＰ１５のドレインとｐ−型半導体基板７０との間の負電圧に対する耐圧（例えば、−４２Ｖ）は高く確保されている。したがって、電源端子Ｔ２の電圧と出力端子Ｔｏに印加された電圧（負電圧）との電位差が比較的高い場合であっても、上記負電圧によってトランジスタＴＰ１５が破壊されることを好適に抑制することができる。
（５）ところで、上記ＰチャネルのＬＤＭＯＳトランジスタＴＰ１５，ＴＰ１６の代わりに、負電圧に対する耐圧を持たせたバイポーラトランジスタを用いる回路も考えられるが、この場合には以下の問題が発生する。すなわち、バイポーラトランジスタをＣＭＯＳと同一チップ上に形成するにはＢｉ−ＣＭＯＳプロセスとなるため、プロセス工程数が増大し、製造コストが増大するという問題がある。さらに、負電圧に対する高い耐圧を持たせたバイポーラトランジスタを形成するには特殊な基板を使用するため、製造コストの増大が顕著となる。これに対し、本実施形態では、ＣＭＯＳプロセスとの親和性が高いＬＤＭＯＳトランジスタを使用するようにした。これにより、バイポーラトランジスタを使用する場合と比べてプロセス工程数の増大を抑制することができ、製造コストの増大を抑制することができる。
（６）トランジスタＴＮ１１のバックゲートに、抵抗Ｒ２を介して同トランジスタＴＮ１１のゲートを接続するようにした。これにより、例えば電源端子Ｔ１の電圧とバスＢ１から出力端子Ｔｏに印加される電圧との電位差がトランジスタＴＮ１１のゲート・ソース間耐圧（ここでは、１２Ｖ）よりも大きい場合であっても、トランジスタＴＮ１１のゲート・ソース間にその耐圧以上の電圧が印加されることが抑制される。したがって、トランジスタＴＮ１１が破壊されることを好適に抑制することができる。
（７）トランジスタＴＰ１２のバックゲートに、抵抗Ｒ１を介して同トランジスタＴＰ１２のソースを接続するようにした。これにより、トランジスタＴＰ１２のソース電圧が電源端子Ｔ２の電位よりも低くなった場合に形成される電流パスに上記抵抗Ｒ１が設けられるため、この抵抗Ｒ１の抵抗値を調整することにより上記電流パスに流れる電流量を少なくすることができる。
なお、上記各実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記各実施形態におけるバッファ回路２０における出力トランジスタ（図１のＰチャネルＭＯＳトランジスタＴＰ２や図６のＰチャネルのＬＤＭＯＳトランジスタＴＰ１２）の接続を変更してもよい。例えば図９に示されるように、図６に示したＰチャネルのＬＤＭＯＳトランジスタＴＰ１２の代わりに、ＮチャネルのＬＤＭＯＳトランジスタＴＮ１２を用いるようにしてもよい。トランジスタＴＮ１２のソースには、入力信号Ｖｉｎが供給される。また、トランジスタＴＮ１２は、そのゲートがトランジスタＴＮ１１のゲートに接続され、ドレインがトランジスタＴＰ１１のドレインに接続されている。トランジスタＴＮ１２のバックゲートは同トランジスタＴＮ１２のソースに接続されている。さらに、トランジスタＴＮ１２のゲートは抵抗Ｒ３を介してドレインに接続されている。
このようなＮチャネルのＬＤＭＯＳトランジスタＴＮ１２は、上記ＮチャネルのＬＤＭＯＳトランジスタＴＮ１１と同一の導電型のＬＤＭＯＳトランジスタである。そして、本実施形態では、トランジスタＴＮ１１のゲート・ソース間電圧Ｖｇｓ１１とトランジスタＴＮ１２のゲート・ソース間電圧Ｖｇｓ１３とが同一になるように、トランジスタＴＮ１１，ＴＮ１２は同一の素子サイズに設定されている。
この図９に示した出力回路１１Ａでは、内部回路から入力信号ＶｉｎがトランジスタＴＮ１２のソースに供給されると、トランジスタＴＮ１２のゲート電圧が、入力信号ＶｉｎよりもトランジスタＴＮ１２のゲート・ソース間電圧Ｖｇｓ１３分だけ高い電圧値となる。そして、このトランジスタＴＮ１２のゲート電圧がトランジスタＴＮ１１のゲート電圧となる。したがって、トランジスタＴＮ１１のソースから出力される出力信号Ｖｏｕｔは、トランジスタＴＮ１２のゲート電圧よりもトランジスタＴＮ１１のゲート・ソース間電圧Ｖｇｓ１１分だけ低い電圧値となる。すなわち、出力信号Ｖｏｕｔは、
Ｖｏｕｔ＝Ｖｉｎ＋Ｖｇｓ１３−Ｖｇｓ１１
となる。ここで、本実施形態では、上述したようにトランジスタＴＮ１１，ＴＮ１２のゲート・ソース間電圧Ｖｇｓ１１，Ｖｇｓ１３が略同一になるように設定されている。このとき、トランジスタＴＮ１１，ＴＮ１２が同一の導電型のＬＤＭＯＳトランジスタであるため、製造ばらつきがあってもトランジスタＴＮ１１，ＴＮ１２のゲート・ソース間電圧Ｖｇｓ１１，Ｖｇｓ１３を高精度に同一に設定することができる（Ｖｇｓ１１＝Ｖｇｓ１３）。このため、出力信号Ｖｏｕｔの電圧値は、下記式より入力信号Ｖｉｎと同一レベルになる。
Ｖｏｕｔ＝Ｖｉｎ＋Ｖｇｓ１３−Ｖｇｓ１１
＝Ｖｉｎ＋Ｖｇｓ１３−Ｖｇｓ１１
＝Ｖｉｎ
さらに、トランジスタＴＮ１２のゲートに、抵抗Ｒ３を介して同トランジスタＴＮ１２のドレインを接続するようにした。このため、トランジスタＴＮ１２のゲート電圧が同トランジスタＴＮ１２のソース電圧よりも低くなった場合に、トランジスタＴＮ１２のゲートからソースに向かって形成される電流パスに上記抵抗Ｒ３が設けられる。詳述すると、トランジスタＴＮ１２のゲート電圧が同トランジスタＴＮ１２のソース電圧よりも低くなると、トランジスタＴＮ１２がオフされ、トランジスタＴＮ１２のドレイン・バックゲート間に、そのバックゲートからドレインに向かう方向が順方向に寄生ダイオードが形成される。このため、トランジスタＴＮ１２のゲートから抵抗Ｒ３を介してドレイン、上記寄生ダイオード、トランジスタＴＮ１２のソースを通る電流パスが形成される。但し、この電流パスに抵抗Ｒ３を設けているため、この抵抗Ｒ３の抵抗値を調整することにより上記電流パスに流れる電流量を少なくすることができる。例えば図９に示した出力回路１１Ａでは、上記電流パスに流れる電流量がＣＡＮやＬＩＮ等の規格によって定められた規定値以下となるように上記抵抗Ｒ３の抵抗値が設定されている。なお、第２抵抗の一例として開示した抵抗Ｒ３を省略するようにしてもよい。また、図９では、第２実施形態のバッファ回路２０の変形例を示したが、第１実施形態のバッファ回路２０についても同様に変更することができる。
・上記第２実施形態において、第１抵抗の一例として開示した抵抗Ｒ２の代わりに、図１０に示されるように、ツェナーダイオードＺＤ２を設けるようにしてもよい。具体的には、トランジスタＴＮ１１のバックゲートとゲートとの間に、トランジスタＴＮ１１のバックゲート（ノードＮ１３）にアノードが接続され、トランジスタＴＮ１１のゲート（ノードＮ１１）にカソードが接続されたツェナーダイオードＺＤ２を設けるようにしてもよい。あるいは、抵抗Ｒ２と上記ツェナーダイオードＺＤ２を並列に接続するように設けるようにしてもよい。
・上記各実施形態では、第１ＭＯＳトランジスタの一例としてＮチャネルＭＯＳトランジスタＴＮ１やＮチャネルのＬＤＭＯＳトランジスタＴＮ１１を開示した。これに限らず、例えば第１ＭＯＳトランジスタとしてＰチャネルＭＯＳトランジスタやＰチャネルのＬＤＭＯＳトランジスタを用いてもよい。なお、この場合の図１や図６に示した出力回路１１Ａでは、第５ＭＯＳトランジスタの一例として開示したＰチャネルＭＯＳトランジスタＴＰ２やＰチャネルのＬＤＭＯＳトランジスタＴＰ１２の代わりに、ＮチャネルＭＯＳトランジスタやＮチャネルのＬＤＭＯＳトランジスタを用いることが好ましい。一方、上記の場合の図９に示した出力回路１１Ａでは、第４ＭＯＳトランジスタの一例として開示したＮチャネルのＬＤＭＯＳトランジスタＴＮ１２の代わりに、ＰチャネルＭＯＳトランジスタやＰチャネルのＬＤＭＯＳトランジスタを用いることが好ましい。
・上記第１実施形態では、第２ＭＯＳトランジスタ及び第３ＭＯＳトランジスタの一例としてＰチャネルＭＯＳトランジスタＴＰ５，ＴＰ６を開示した。これに限らず、例えば第２ＭＯＳトランジスタ及び第３ＭＯＳトランジスタとしてＮチャネルＭＯＳトランジスタを用いてもよい。
・上記第２実施形態では、第２ＭＯＳトランジスタ及び第３ＭＯＳトランジスタの一例としてＰチャネルのＬＤＭＯＳトランジスタＴＰ１５，ＴＰ１６を開示した。これに限らず、例えば第２ＭＯＳトランジスタ及び第３ＭＯＳトランジスタとしてＰチャネルＭＯＳトランジスタを用いてもよい。
・上記第１実施形態では、電流源の一例としてＰチャネルＭＯＳトランジスタＴＰ４を開示した。これに限らず、例えば電流源としてＮチャネルＭＯＳトランジスタを用いてもよい。
・上記第２実施形態では、電流源の一例としてＰチャネルのＬＤＭＯＳトランジスタＴＰ１４を開示した。これに限らず、例えば電流源としてＮチャネルのＬＤＭＯＳトランジスタを用いてもよい。
・上記第１実施形態におけるＰチャネルＭＯＳトランジスタＴＰ４のゲートと電源端子Ｔ１との間にツェナーダイオードＺＤ１を設けるようにしてもよい。
・上記第１実施形態におけるＰチャネルＭＯＳトランジスタＴＰ３のバックゲートを、抵抗Ｒ１を介して同トランジスタＴＰ３のソースに接続するようにしてもよい。
・上記第１実施形態におけるＮチャネルＭＯＳトランジスタＴＮ１のバックゲートを、抵抗Ｒ２を介して同トランジスタＴＮ１のゲートに接続するようにしてもよい。また、トランジスタＴＮ１のバックゲートとゲートとの間にツェナーダイオードＺＤ２を設けるようにしてもよい。あるいは、トランジスタＴＮ１のバックゲートとゲートとの間に抵抗Ｒ２と上記ツェナーダイオードＺＤ２を並列に接続するように設けるようにしてもよい。
・図９に示されるように、上記第２実施形態におけるツェナーダイオードＺＤ１を省略するようにしてもよい。
・上記第２実施形態において、第３抵抗の一例として開示した抵抗Ｒ１を省略するようにしてもよい。この場合には、ＰチャネルのＬＤＭＯＳトランジスタＴＰ１２のバックゲートを同トランジスタＴＰ１２のソースに直接接続する。
・上記第２実施形態において、第１抵抗の一例として開示した抵抗Ｒ２を省略するようにしてもよい。この場合には、ＮチャネルのＬＤＭＯＳトランジスタＴＮ１１のバックゲートと同トランジスタＴＮ１１のゲートとの接続を省略する。
・上記各実施形態におけるバッファ回路２０の内部構成例に特に限定されない。また、バッファ回路２０を省略するようにしてもよい。この場合には、トランジスタＴＮ１，ＴＮ１１のゲートに入力信号Ｖｉｎを直接供給するようにしてもよい。
１０Ａ，１０Ｂ 半導体装置
１１Ａ，１１Ｂ 出力回路
２０ バッファ回路（ソースフォロア回路）
２１ 電流制御回路（電流源）
３０ 出力段
ＴＮ１，ＴＮ１１ 第１ＭＯＳトランジスタ
ＴＰ５，ＴＰ１５ 第２ＭＯＳトランジスタ
ＴＰ６，ＴＰ１６ 第３ＭＯＳトランジスタ
ＴＮ１２ 第４ＭＯＳトランジスタ
ＴＰ２，ＴＰ１２ 第５ＭＯＳトランジスタ
ＴＰ１，ＴＰ１１ トランジスタ（電流源）
ＴＰ４，ＴＰ１４ トランジスタ（電流源）
Ｒ２ 第１抵抗
Ｒ３ 第２抵抗
Ｒ１ 第３抵抗
Ｔｏ 出力端子
Ｔ１ 高電位側の電源端子
Ｔ２ 低電位側の電源端子
Ｎ２，Ｎ１２ ノード
ＶＮ１，ＶＮ１１ 電圧
Ｖｉｎ 入力信号

Claims (8)

  1. 高電位側の電源端子と出力端子との間に直列に接続された電流源及び第１ＭＯＳトランジスタと、
    前記第１ＭＯＳトランジスタのバックゲートにドレインが接続され、低電位側の電源端子にゲートが接続された第２ＭＯＳトランジスタと、
    前記第２ＭＯＳトランジスタのソースにソースが接続され、低電位側の電源端子にドレイン及びゲートが接続された第３ＭＯＳトランジスタと、
    前記第２ＭＯＳトランジスタのソースに、前記第２ＭＯＳトランジスタ及び前記第３ＭＯＳトランジスタのバックゲートが接続され、該バックゲートがフローティングであることを特徴とする出力回路。
  2. 前記第１ＭＯＳトランジスタのバックゲートは、前記第１ＭＯＳトランジスタのゲートに第１抵抗を介して接続されていることを特徴とする請求項１に記載の出力回路。
  3. 前記第１ＭＯＳトランジスタはＮチャネルのＬＤＭＯＳトランジスタであり、前記第２ＭＯＳトランジスタ及び前記第３ＭＯＳトランジスタはＰチャネルのＬＤＭＯＳトランジスタであることを特徴とする請求項１又は２に記載の出力回路。
  4. 前記第１ＭＯＳトランジスタのゲートに、入力信号に応じた電圧を印加する電圧印加回路を有し、
    前記電圧印加回路は、前記第１ＭＯＳトランジスタと同じ導電型の第４ＭＯＳトランジスタを有し、
    前記第４ＭＯＳトランジスタは、ソースに前記入力信号が供給され、ドレインが前記電流源に比例した電流を流す他の電流源に接続され、ゲートが前記第１ＭＯＳトランジスタのゲートに接続されていることを特徴とする請求項１〜３のいずれか１つに記載の出力回路。
  5. 前記第４ＭＯＳトランジスタのゲートは、前記第４ＭＯＳトランジスタのドレインに第２抵抗を介して接続されていることを特徴とする請求項４に記載の出力回路。
  6. 前記第１ＭＯＳトランジスタと前記第４ＭＯＳトランジスタの素子サイズが等しくなるように設定されていることを特徴とする請求項４又は５に記載の出力回路。
  7. 前記第１ＭＯＳトランジスタのゲートに、入力信号に応じた電圧を印加するソースフォロア回路を有し、
    前記ソースフォロア回路は、前記第１ＭＯＳトランジスタと異なる導電型の第５ＭＯＳトランジスタを有し、
    前記第５ＭＯＳトランジスタは、ゲートに前記入力信号が供給され、ソースが前記第１ＭＯＳトランジスタのゲートに接続され、バックゲートが前記第５ＭＯＳトランジスタのソースに第３抵抗を介して接続されていることを特徴とする請求項１〜３のいずれか１つに記載の出力回路。
  8. 前記第１ＭＯＳトランジスタのゲートにカソードが接続され、前記第１ＭＯＳトランジスタのバックゲートにアノードが接続されたツェナーダイオードを有することを特徴とする請求項１〜７のいずれか１つに記載の出力回路。
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