CN103972303A - 二极管、esd保护电路及其制造方法 - Google Patents

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Abstract

本发明提供了一种二极管、ESD保护电路、制造二极管的方法以及同时制造二极管和PLDMOS晶体管的方法。所述方法如下。在N型外延层的第一上部中形成N型阱区域。在N型外延层的第二上部中形成P型漂移区域。在N型阱区域中形成N型掺杂区域。在P型漂移区域中形成P型掺杂区域。在P型漂移区域中形成隔离结构。隔离结构设置在N型阱区域和P型掺杂区域之间。在N型外延层的一部分上形成第一电极。N型外延层的所述一部分设置在N型阱区域和P型漂移区域之间。第一电极与隔离结构的一部分叠置。形成连接结构以电结合N型掺杂区域和第一电极。

Description

二极管、ESD保护电路及其制造方法
本申请要求于2013年1月25日在韩国知识产权局提交的第10-2013-0008397号韩国专利申请的优先权，该申请的公开通过引用被全部包含于此。
技术领域
本发明构思涉及一种二极管、一种包括该二极管的静电放电（ESD）保护电路及一种制造该二极管的方法。
背景技术
横向扩散金属氧化物半导体（LDMOS）晶体管具有快速切换响应和高输入阻抗，因此LDMOS晶体管被广泛用在功率器件应用中。当栅极和漏极之间的电位差是大约几十V时，确定LDMOS晶体管的栅氧化物的厚度使得栅极和源极之间的电位差变为大约5V。因此，利用LDMOS晶体管的栅氧化物的MOS电容器没有直接结合在其栅极施加有高电压的LDMOS晶体管的栅极和漏极之间。
发明内容
根据本发明构思的示例性实施例，一种二极管包括N型阱区域、P型漂移区域、阴极电极、阳极电极以及隔离结构。N型阱区域设置在N型外延层中。P型漂移区域设置在N型外延层中并且与N型阱区域分隔开。阴极电极包括第一电极和与第一电极电结合的N型掺杂区域。N型阱区域仅包括N型掺杂区域并且不包括P型掺杂区域。第一电极设置在N型外延层上。阳极电极包括P型掺杂区域。P型掺杂区域设置在P型漂移区域中。隔离结构设置在P型漂移区域中并设置在N型阱区域和P型掺杂区域之间。阴极电极的第一电极与隔离结构的一部分叠置。第一电极对应于P型LDMOS晶体管的栅极。二极管的N型阱区域、P型漂移区域、P型掺杂区域和隔离结构分别对应于P型LDMOS晶体管的N型阱区域、P型漂移区域、漏极区域以及隔离结构。
根据本发明构思的示例性实施例，一种静电放电（ESD）保护电路包括N型横向扩散金属氧化物半导体（LDMOS）晶体管、二极管和电阻器。N型LDMOS晶体管包括栅极、源电极和漏电极。源电极结合到施加有第一电压的第一焊盘。漏电极结合到施加有高于第一电压的第二电压的第二焊盘。二极管包括N型阱区域、P型漂移区域、阴极电极、阳极电极以及隔离结构。阴极电极结合到第二焊盘。阳极电极结合到N型LDMOS晶体管的栅极。电阻器包括结合到N型LDMOS晶体管的栅极的第一端子以及结合到第一焊盘的第二端子。
根据本发明构思的示例性实施例，提供一种制造二极管的方法，所述方法如下。在N型外延层的第一上部中形成N型阱区域。在N型外延层的第二上部中形成P型漂移区域。在N型阱区域中形成N型掺杂区域。在P型漂移区域中形成P型掺杂区域。在P型漂移区域中形成隔离结构。隔离结构设置在P型掺杂区域和N型阱区域之间。在N型外延层的一部分上形成第一电极。N型外延层的所述一部分设置在N型阱区域和P型漂移区域之间。第一电极与隔离结构的一部分叠置。形成电结合N型掺杂区域和第一电极的连接结构。
在N型外延层中同时形成二极管的第一N型阱区域和PLDMOS的第二N型阱区域。在N型外延层中同时形成二极管的第一P型漂移区域和PLDMOS的第二P型漂移区域。在第一N型阱区域中形成二极管的第一N型掺杂区域并且在第二N型阱区域中同时形成PLDMOS的第二N型掺杂区域。第一N型掺杂区域的面积大于第二N型掺杂区域的面积。在第二N型阱区域中形成PLDMOS的第二P型掺杂区域。在第一N型阱区域中没有形成对应的第一P型掺杂区域。在第一P型漂移区域中形成二极管的第三P型掺杂区域并且在第二P型漂移区域中同时形成PLDMOS的第四P型掺杂区域。在第一P型漂移区域中形成二极管的第一隔离结构。在第二P型漂移区域中同时形成PLDMOS的第二隔离结构。第一隔离结构设置在第三P型掺杂区域和第一N型阱区域之间。第二隔离结构设置在第四P型掺杂区域和第二N型阱区域之间。在N型外延层的第一部分上形成二极管的第一电极并且在N型外延层的第二部分上同时形成PLDMOS的栅极。N型外延层的第一部分设置在第一N型阱区域和第一P型漂移区域之间。第一电极叠置第一隔离结构的一部分。N型外延层的第二部分设置在第二N型阱区域和第二P型漂移区域之间。栅极叠置第二隔离结构的一部分。第一连接结构电结合第一N型掺杂区域和第一电极以形成二极管。
附图说明
通过参考附图来详细描述本发明构思的示例性实施例，本发明构思的这些和其它特征将变得更明显，在附图中：
图1是示出根据示例性实施例的二极管的剖视图；
图2是示出图1中的二极管的等效电路的示意图；
图3是示出P型LDMOS晶体管的剖视图；
图4是示出图3中的P型LDMOS晶体管的等效电路的示意图；
图5至图13是用于描述根据示例性实施例的制造二极管的方法的剖视图；
图14是示出根据示例性实施例的静电放电（ESD）保护电路的电路图；
图15是示出根据示例性实施例的ESD保护电路的剖视图；
图16是示出根据示例性实施例的ESD保护电路的性能的示意图；
图17是示出根据示例性实施例的ESD保护电路的剖视图；
图18是用于描述制造图17中的二极管的方法的剖视图；
图19、图20和图21是示出根据示例性实施例的ESD保护电路的剖视图；
图22和图23是用于描述制造图21中的二极管的方法的剖视图；
图24是示出半导体存储装置中的输入-输出焊盘部件的示例性布局的示意图；
图25是用于描述图24中的输入-输出焊盘部件的垂直结构的示意图；
图26是示出图24中的输入-输出焊盘部件中的示例性电源焊盘区域的示意图；
图27和图28是示出根据示例性实施例的半导体封装件的示意图。
具体实施方式
下面将参照附图来详细描述本发明构思的示例性实施例。然而，本发明构思可以以不同的形式来实施并且不应被解释为受限于这里阐述的实施例。在附图中，为了清楚起见，可能夸大了层和区域的厚度。还将理解的是，当层被称为“在”另一层或基底“上”时，它可以直接在另一层或基底上，或者也可能存在中间层。贯穿整个说明书和附图，相同的附图标记可以指示相同的元件。
将理解的是，当元件被称为“连接”或“结合”到另一个元件时，它可能直接连接或结合到所述另一元件或者可能存在中间元件。
图1是示出根据示例性实施例的具有高击穿电压的二极管的剖视图，图2是示出图1中的二极管的等效电路的示意图。
参照图1和图2，二极管1000包括阴极电极ECTH和阳极电极EAN。在本公开中，电极可以指单独的掺杂区域或除了掺杂区域之外的垂直接触和/或金属图案。一个电极可以包括形成等电位组件的一个或多个结构。
阴极电极ECTH至少包括第一电极610和形成在N型阱区域（NWL）320中的N型掺杂区域420。阳极电极EAN至少包括形成在P型漂移区域（PDFT）310中的P型掺杂区域410。如参照图3和图4所描述的，晶体管1000具有LDMOS晶体管的改进结构。
例如，晶体管1000具有P型LDMOS晶体管的改进结构，并且利用用于制造P型LDMOS晶体管的工艺形成。二极管1000的第一电极610对应于P型LDMOS晶体管的栅极。P型LDMOS晶体管包括对应于N型阱区域320的N型阱。P型LDMOS晶体管包括对应于P型漂移区域310的P型漂移区域。P型LDMOS晶体管包括对应于P型掺杂区域410的P型掺杂区域。在示例性实施例中，可以利用用于制造P型LDMOS晶体管的工艺同时形成二极管1000和P型LDMOS晶体管的对应部件。
阴极电极ECTH包括第一电极610、N型掺杂区域420、垂直接触801、802和803以及金属图案901。第一电极610、N型掺杂区域420、垂直接触801、802和803以及金属图案901彼此电结合。金属图案901通过贯穿介电层510和层间介电层700的垂直接触801和802结合到N型掺杂区域420。金属图案901还通过垂直接触803结合到第一电极610。使N型掺杂区域420与金属图案901结合的垂直接触的个数和使第一电极610与金属图案901结合的垂直接触的个数可以改变，所述金属图案901为第二电极。
阳极电极EAN包括垂直接触804、金属图案902和P型掺杂区域410。
阴极电极ECTH的第一电极610包括掺杂有N型掺杂剂的多晶硅层。如参照图10所描述的，阴极电极ECTH的第一电极610和N型掺杂区域420可以同时掺杂有相同类型的N型掺杂剂。
在示例性实施例中，隔离结构430形成在N型阱区域320和P型掺杂区域410之间的P型漂移区域310中。隔离结构包括浅沟槽隔离（STI）结构。隔离结构430将第一电极610和P型掺杂区域410隔离以降低在接收高电压的第一电极610和P型掺杂区域410之间的电相互作用。
在示例性实施例中，二极管1000形成在半导体基底（PSUB）10上。例如，半导体基底10由P型半导体基底形成。N型外延层（NEPI）200生长在半导体基底10上，并且N型阱区域320和P型漂移区域310形成在N型外延层200的上部中。例如，N型埋层NBL110形成在半导体基底10上，N型外延层200形成在N型埋层NBL110上。
图3是示出P型LDMOS晶体管的剖视图，图4是示出图3中的P型LDMOS晶体管的等效电路的示意图。图1中的二极管1000和P型LDMOS晶体管1100具有共同的结构，因此可以省略重复的描述。
参照图3和图4，P型LDMOS晶体管1100包括阱偏置电极EWB、源电极ES、栅电极EG和漏电极ED。阱偏置电极EWB至少包括形成在N型阱区域（NWL）320中的阱偏置区域422，并且源电极ES至少包括形成在N型阱区域320中的源极区域424。栅电极EG至少包括栅极612并且漏电极ED至少包括形成在P型漂移区域（PDFT）310中的漏极区域410。
将图1中的二极管1000与图3中的P型LDMOS晶体管1100相比，二极管1000的P型掺杂区域410对应于P型LDMOS晶体管1100的漏极区域410。二极管1000的N型掺杂区域420代替P型LDMOS晶体管1100的阱偏置区域422和源极区域424形成在二极管1000的NWL320中，N型掺杂区域420的面积可以大于阱偏置区域422的面积。
在P型LDMOS晶体管1100中，阱偏置区域422通过垂直接触801结合到金属图案903，源极区域424通过垂直接触802结合到金属图案904并且栅极612通过垂直接触803结合到金属图案905。
如此，利用P型LDMOS工艺的设计规则制造二极管1000。另外，二极管1000具有P型LDMOS晶体管的高击穿电压。
图5至图13是用于描述利用制造根据示例性实施例的P型LDMOS晶体管的方法来制造二极管的方法的剖视结构。
参照图5，利用掩模图案51在半导体基底10的上部上形成N型埋层（NBL）110。掩模图案51限定了其中将要形成N型埋层的二极管区域Dg。图1中的二极管1000形成在NBL110上。例如，可以通过在半导体基底10的上表面上形成氧化物层和/或氮化物层，然后对所形成的层执行蚀刻工艺来形成掩模图案51。利用掩模图案51，通过利用N型掺杂剂执行离子注入工艺来形成N型埋层110。在形成N型埋层110之后，例如，可以通过湿法蚀刻工艺去除掩模图案51。
半导体基底10可以包括，但不限于，硅（Si）半导体基底、镓-砷（Ga-As）半导体基底、硅-锗（Si-Ge）半导体基底、陶瓷半导体基底、石英半导体基底或玻璃半导体基底。
参照图6，利用包括但不限于选择性外延生长工艺或固相外延生长（SPE）工艺的外延生长方法在N型埋层110上形成N型外延层200。
参照图7，在N型外延层200的第一上部中形成N型阱区域320并在N型外延层200的第二上部中形成P型漂移区域310，从而使N型阱区域320与P型漂移区域310分隔开。N型阱区域320和P型漂移区域310中的每个通过如参照图5所述的掩模图案化工艺、离子注入工艺和掩模去除工艺来形成。
参照图8，在P型漂移区域310中形成隔离结构430以使将要形成的第一电极610和将要形成的P型掺杂区域410隔离。例如，利用浅沟槽隔离（STI）工艺形成隔离结构430。在形成焊盘氧化物层52、焊盘氮化物层53和光致抗蚀剂层54之后，执行蚀刻工艺以形成隔离结构430。
参照图9，第一电极610形成在N型外延层200的设置在N型阱区域320和P型漂移区域310之间的部分上。例如，诸如氧化物层的栅极介电层510形成在N型外延层200的整个上表面上，并且诸如多晶硅层的导电层（未示出）沉积在栅极介电层510上。通过使多晶硅层图案化形成第一电极610。第一电极610由诸如金属、多晶硅或它们的组合的各种导电材料形成。第一电极610与P型漂移区域310的一部分叠置。第一电极610还与隔离结构430的一部分叠置。还可以在第一电极610的两个侧壁处形成绝缘结构（未示出）。在示例性实施例中，第一电极610可以与P型LDMOS晶体管的栅极同时形成，并且第一电极610的长度L可以与P型LDMOS晶体管的栅极的长度基本相同。
参照图10，在N型阱区域320中形成N型掺杂区域420。N型离子注入（IIP）区域通过暴露第一电极610和N型阱区域320的其中将要形成N型掺杂区域420的部分的掩模图案56限定。限定的N型IIP区域掺杂有浓度比N型阱区域320的浓度高的N型掺杂剂。如此，利用掩模图案56同时执行形成N型掺杂区域420和掺杂第一电极610。在形成N型掺杂区域420之后去除掩模图案56。
参照图11，在P型漂移区域310中形成P型掺杂区域410。P型IIP区域通过暴露其中将要形成P型掺杂区域410的部分来限定，并且所限定的P型IIP区域掺杂有浓度比P型漂移区域310的浓度高的P型掺杂剂。在形成P型掺杂区域410之后去除掩模图案57。
参照图12和图13，在形成层间介电层700之后，蚀刻层间介电层700的相应部分以暴露N型掺杂区域420、第一电极610和P型掺杂区域410。执行高温加热工艺，然后将金属沉积在蚀刻的部分中以形成垂直接触801、802、803和804。在对层间介电层700的上表面执行平坦化工艺之后，在平坦的表面上沉积金属层（未示出），然后使金属层图案化以形成金属图案901和902，如图13中所示。如上所述，N型掺杂区域420和第一电极610通过垂直接触801、802和803以及金属图案901电结合。
图1中的二极管1000的制造不限于参照图5至图13所述的工艺。根据示例性实施例，可以改变图5至图13中的工艺的工艺顺序，或者可以根据二极管的结构改进和/或添加一些工艺。
图14是示出根据示例性实施例的静电放电（ESD）保护电路的电路图，图15是示出根据示例性实施例的ESD保护电路的剖视图。
参照图14和图15，ESD保护电路2000包括N型LDMOS晶体管NLDMOS、二极管Dg和电阻器Rg。ESD保护电路2000结合在第一焊盘20和第二焊盘30之间。ESD保护电路2000包括具有LDMOS晶体管的改进的结构的二极管Dg，并且被构造为使第二焊盘30结合到N型LDMOS晶体管NLDMOS的栅极。ESD保护电路2000不限于图14和图15中的构造。例如，如图1中所示的二极管1000可以用于P型LDMOS晶体管的栅极结合，并且可以用在诸如硅控制整流器（SCR）的各种ESD电路中。
如参照图1至图13所述，通过改进LDMOS晶体管来实现二极管Dg。例如，二极管Dg包括阴极电极ECTH和阳极电极EAN。阴极电极ECTH至少包括第一电极610和形成在第一N型阱区域（NWL）320中的第一N型掺杂区域420。阳极电极EAN至少包括形成在P型漂移区域（PDFT）310中的第一P型掺杂区域410。阴极电极ECTH结合到第二焊盘30，并且阳极电极EAN结合到N型LDMOS晶体管NLDMOS的栅极620。
N型LDMOS晶体管NLDMOS结合在施加有第一电压的第一焊盘20和施加有比第一电压高的第二电压的第二焊盘30之间。电阻器Rg结合在第一焊盘20和N型LDMOS晶体管NLDMOS的栅极620之间。电阻器Rg也结合在第一焊盘20和二极管Dg的阳极电极EAN之间。
如上所述，在利用LDMOS晶体管的高电压工艺中，不是每个都利用电阻器和电容器实现栅极结合。根据一些传统的技术，用于栅极结合的MOS电容器被N型LDMOS晶体管的漏极和栅极之间的寄生电容Cp替代。然而，在这种情况下，在ESD事件的初始阶段中，不能向N型LDMOS晶体管的栅极施加充足的电压。电压会因寄生电容Cp而稍微降低触发电压，但是不能触发沟道导通操作。
当通过第二焊盘30将高电压ESD脉冲32施加到内部电路INT时，ESD保护电路2000快速释放电荷以保护内部电路INT。在高电压ESD脉冲32损坏内部电路INT之前，ESD保护电路2000在ESD事件的初始阶段快速释放大量电荷。ESD保护电路2000的快速放电通过二极管Dg的固有电容来完成。
如参照图1至图13所描述的二极管Dg包括在图15中，因此将省略重复的描述。此外，在图15中的N型LDMOS晶体管NLDMOS通过与如参照图5至图13所描述的二极管Dg的制造工艺相同或相似的工艺来形成，因此，将主要描述N型LDMOS晶体管的构造。
参照图15，N型LDMOS晶体管NLDMOS包括：栅电极EG，包括栅极620；源电极ES，包括形成在第一P型阱区域（PWL）340中的第二N型掺杂区域451；阱偏置电极EWB，包括形成在第一P型阱区域340中的第二P型掺杂区域452；以及漏电极ED，包括形成在N型漂移区域（NDFT）330中的第三N型掺杂区域440。如参照二极管Dg所描述的，电极EWB包括垂直接触805和金属图案911，电极ES包括垂直接触806和金属图案912，电极EG包括垂直接触807和金属图案913，以及电极ED包括垂直接触808和金属图案914。诸如多晶硅的材料可以被用于形成电阻器Rg或无源电阻元件可以被用作电阻器Rg。
诸如浅沟槽的隔离结构434形成在N型漂移区域中以将栅极620和第三N型掺杂区域440隔离。隔离结构432形成在二极管Dg和N型LDMOS晶体管NLDMOS之间的边界区域中。
二极管Dg的第一N型掺杂区域320和P型漂移区域310以及第一P型掺杂区域340和N型漂移区域330形成在生长在半导体基底10上的N型外延层200中。
N型埋层110形成在半导体基底10的第一上部中，P型埋层120形成在半导体基底10的第二上部中。二极管Dg形成在N型埋层110上方，N型LDMOS晶体管NLDMOS形成在P型埋层120上。第一P型阱区域340形成地深以接触P型埋层120。
图16是示出根据示例性实施例的ESD保护电路的性能的V-I曲线。
图16示出了根据示例性实施例的应用于包括二极管Dg的ESD保护电路2000的70V工艺的硅数据。已经通过顺序地增大具有大约100纳秒的脉冲宽度的脉冲的电压电平测量了传输线脉冲（TLP）。图16示出了相对不断增加的脉冲的电压电平的点状的V-I曲线C1和漏电流线C2。
如在TLP图中所看到的，ESD保护电路2000可以从ESD事件的初始阶段释放ESD电荷。这种效果是通过由于利用二极管Dg的栅极结合导致N型LDMOS晶体管NLDMOS的早期沟道导通操作所引起。与利用N型LDMOS晶体管的漏极和栅极之间的寄生电容Cp的传统栅极结合相比，ESD保护电路2000可以释放更大量的ESD电荷。
此外，在超过大约80V的击穿电压的间隔中，分压被施加到N型LDMOS晶体管NLDMOS的栅极。当在二极管Dg中引起击穿时，二极管Dg反向导通，被电阻器Rg和二极管Dg分压的电压被施加到栅极。分压可以促进栅耦合（gate coupling）并且N型LDMOS晶体管NLDMOS可以维持小的导通电阻。分压通过电阻器的电阻和二极管的导通状态电阻的比率来确定。
换句话说，当低于击穿电压BV的电压被施加到ESD保护电路2000时，二极管Dg可以将感应电压施加到N型LDMOS晶体管NLDMOS的栅极620。感应电压通过结电容（即，二极管Dg的阴极电极ECTH和阳极电极EAN之间的电容）来确定。另外，上述的寄生电容Cp被添加到结电容。此外，当高于击穿电压BV的电压被施加到ESD保护电路2000时，二极管Dg可将分压施加到栅极620，从而促进栅极结合。
图17是示出根据示例性实施例的ESD保护电路的剖视图，图18是用于描述制造图17中的二极管的方法的剖视图。图17中的ESD保护电路2000a与图15中的ESD保护电路2000基本相似。省略重复的描述并且仅描述差别。
参照图17，ESD保护电路2000a包括设置在二极管Dg的第一电极612下方的栅介电层512。栅介电层512比设置在N型LDMOS晶体管NLDMOS的栅极620下方的栅介电层514厚。由于与向栅极620施加的电压相比向第一电极612施加更高的电压，所以设置在第一电极612下方的栅介电层512的增大的厚度增强了ESD保护电路2000a的可靠性。
参照图18，在整个表面上形成第一介电层。去除除了与其上将形成第一电极610的区域对应的部分510之外的第一介电层。然后在整个上表面上形成第二介电层511。结果，第一电极612下面的栅介电层512形成地比设置在栅极620下面的栅介电层514厚。
图19、图20和图21是示出根据示例性实施例的ESD保护电路的剖视图。图19中的ESD保护电路2000b、图20中的ESD保护电路2000c以及图21中的ESD保护电路2000d与图15中的ESD保护电路2000相似。将省略重复的描述并且仅描述差别。
参照图19，在N型外延层200中还形成第二P型阱区域350和第二N型阱区域360。P型漂移区域310形成在第二P型阱区域350中，N型漂移区域330形成在第二N型阱区域360中。第二P型阱区域350的掺杂浓度低于P型漂移区域310的掺杂浓度，第二N型阱区域360的掺杂浓度低于N型漂移区域330的掺杂浓度。第二P型阱区域350和第二N型阱区域360用于增大二极管Dg和N型LDMOS晶体管NLDMOS的击穿电压。当需要对分别包括在具有不同击穿电压的LDMOS晶体管中的多个漂移区域实现相同的掺杂浓度时，可以采用图19的实施例。
参照图20，在P型埋层120上还形成了P型深阱区域342。在这种情况下，第一P型阱区域344被形成为接触P型深阱区域342的深度。在利用相同的半导体基底将各种元件集成在一起的双极-CMOS-DMOS工艺中，当需要实现具有相同深度的多个P型阱区域时，可以采用图20的实施例。
参照图21，在半导体基底10的上部中形成N型埋层112，并在N型埋层112上形成二极管Dg和N型LDMOS晶体管NLDMOS。例如，用一个整体N型埋层112代替图15中的局部N型埋层110和局部P型埋层120。
在这种情况下，在二极管Dg和N型LDMOS晶体管NLDMOS之间的边界区域中形成深沟槽390，使得深沟槽390贯穿N型埋层112。深沟槽390增强了二极管Dg和N型LDMOS晶体管NLDMOS之间的电屏蔽效应。深沟槽390被涂覆有氧化物膜391并且填充有导电材料392。
图22和图23是用于描述制造图21中的二极管的方法的剖视图。
参照图22，在形成焊盘氧化物层61和焊盘氮化物层62之后，执行深沟槽隔离（DTI）工艺以形成深沟槽390。例如，利用图案化的硬掩模63作为蚀刻停止件，蚀刻焊盘氧化物层61和焊盘氮化物层62使得深沟槽390贯穿N型埋层112。
例如，利用博世工艺（Bosch process）形成深沟槽390。例如，通过重复地执行利用SF6或O2等离子体的电感耦合等离子体深反应离子蚀刻（ICPDRIE）工艺以及利用由C4F8产生的CFx自由基的侧壁钝化工艺来形成深沟槽390。
参照图23，利用氧化物391和导电材料392填充深沟槽390。例如，对整个上表面沉积原硅酸四乙酯（TEOS）氧化物391并执行加热工艺。然后沉积多晶硅392，执行化学机械抛光（CMP）工艺以去除上表面上的氧化物和多晶硅并且使上表面平坦。因此，电屏蔽效应通过填充深沟槽390而增强。
图24是示出根据示例性实施例的半导体存储装置的焊盘阵列的示意图。
参照图24，输入-输出焊盘单元包括多个单元焊盘区域。在图24中，一个四边形对应于一个单位长度UL的单元焊盘区域，在每个单元焊盘区域中形成一个焊盘和一个凸起，并且相邻的焊盘彼此分隔开。凸起设置在焊盘上。DQ表示用于传输数据的数据凸起焊盘，VDDQ和VSSQ表示用于传输电源电压和接地电压的电源凸起焊盘，DQS表示选通凸起焊盘，N表示在焊盘上省略凸起的哑焊盘，以及DM表示数据掩码凸起焊盘（data mask bump pad）。
如图24中所示，两个电源凸起焊盘VDDQ和VSSQ彼此相邻设置，另两个电源凸起焊盘VDDQ和VSSQ彼此相邻设置。电源凸起焊盘VDDQ和VSSQ的这样的构造可以应用于存储装置。电源凸起焊盘VDDQ和VSSQ的这样的构造可以应用于包括（但不限于）存储控制器、电源转换器、显示驱动器集成电路或RF装置的各种装置。
图25是示出图24的输入-输出焊盘部件的垂直结构，图26是示出图24的输入-输出焊盘单元的电源焊盘区域的框图。
参照图25，垂直结构包括基底区域10、外延区域11、上部区域12、凸起焊盘14和15以及凸起16和17。单位长度UL表示两个相邻的凸起16和17的单元焊盘区域。如这里公开的二极管Dg和/或ESD保护电路形成在基底区域10、外延区域11和上部区域12中。利用诸如沉积、蚀刻、掺杂、图案化、溅射、加热等的半导体工艺来形成在图25中示出的结构元件。
上部区域12包括多个用于信号路由（signal routing）的金属图案和金属层13。还利用金属层13形成电源线。晶体管的有源区域和栅极通过金属图案和垂直接触结合到焊盘14和15。导电凸起16和17通过落球工艺（ball dropprocess）或丝网印刷工艺等形成在焊盘14和15上，所形成的凸起16和17被加热并回流以增强凸起16和17与焊盘14和15之间的电连接。
参照图25和图26，将ESD保护电路ESDP集成在电源电压凸起16和接地电压凸起17之间的基底区域10、外延区域11以及上部区域12中以保护内部电路INT免受ESD事件影响。
利用具有高击穿电压的横向二极管来实现ESD保护电路ESDP。利用用于制造LDMOS晶体管的工艺来制造ESD保护电路ESDP。图14中的ESD保护电路ESDP具有使得二极管Dg被用于N型LDMOS晶体管NLDMOS的栅极结合的构造。另外，二极管Dg用在硅控制整流器（SCR）电路或具有高电压输入的其它各种电路中。
图27和图28是示出根据本发明构思的示例性实施例的半导体封装件的示意图。
参照图27，半导体封装件4000包括基体基底（BASE）4010、设置在基体基底4010上的控制器芯片（CTRL）4020以及设置在控制器芯片4020上的至少一个半导体存储芯片（MEM）4100。基体基底4010可以是印刷电路板，控制器芯片4020可以包括微处理器单元（MPU）。在芯片4010、4020和4100相互叠置之后，半导体封装件4000的上部被覆盖有树脂4070。
半导体存储芯片4100和控制器芯片4020通过形成在半导体存储芯片4100上的输入-输出凸起4021彼此电连接。控制器芯片4020和基体基底4010利用引线4060彼此电连接。用于电连接到外部装置的凸起4011形成在基体基底4010的底表面下面。
半导体存储芯片4100和/或控制器芯片4020包括如在此公开的ESD保护电路。ESD保护电路保护内部电路免受可能通过暴露于外部的凸起4011发生的ESD事件的影响。
参照图28，半导体封装件5000包括基体基底（BASE）5010、设置在基体基底5010上的控制器芯片（CTRL）5020以及设置在控制器芯片5020上的至少一个半导体存储芯片（MEM）5100。基体基底5010可以是印刷电路板，控制器芯片5020可以包括微处理器单元（MPU）。在芯片5010、5020和5100相互叠置之后，半导体封装件5000的上部被覆盖有树脂5070。
半导体存储芯片5100和控制器芯片5020通过形成在半导体存储芯片5100上的输入-输出凸起5022彼此电连接。控制器芯片5020和基体基底5010利用形成在控制器芯片5020的底表面下的凸起5021彼此电连接。与图27中的引线键合相比，控制器芯片5020包括硅穿孔5060以减小基体基底5010和控制器芯片5020之间的界面电阻。用于电连接到外部装置的凸起5011形成在基体基底5010的底表面下面。
半导体存储芯片5100和/或控制器芯片5020包括如在此公开的ESD保护电路。ESD保护电路保护内部电路免受可能通过暴露于外部的凸起5011发生的ESD事件的影响。
包括利用LDMOS的工艺制造的二极管的ESD保护电路可以应用于需要保护内部电路免受高压的ESD事件影响的各种装置或***。尤其是，二极管和ESD保护电路被有效地应用于从外部电源装置接收高电压的装置和***。
虽然已经参照本发明构思的示例性实施例示出并描述了本发明构思，但是对本领域普通技术人员来说将清楚的是，在不脱离如权利要求所限定的本发明构思的精神和范围的情况下，可以对其进行形式和细节方面的各种改变。

Claims (25)

1.一种二极管，所述二极管包括：
N型阱区域，设置在N型外延层中；
P型漂移区域，设置在N型外延层中，其中，P型漂移区域与N型阱区域分隔开；
阴极电极，包括第一电极和N型掺杂区域，其中，N型掺杂区域电结合到第一电极，N型阱区域仅包括N型掺杂区域并且不包括P型掺杂区域，第一电极设置在N型外延层上；
阳极电极，包括P型掺杂区域，其中，P型掺杂区域设置在P型漂移区域中；以及
隔离结构，设置在P型漂移区域中，其中，隔离结构设置在N型阱区域和P型掺杂区域之间，
其中，阴极电极的第一电极与隔离结构的一部分叠置，
其中，第一电极对应于P型横向扩散金属氧化物半导体晶体管的栅极，
其中，二极管的N型阱区域对应于P型横向扩散金属氧化物半导体晶体管的N型阱区域，二极管的P型漂移区域对应于P型横向扩散金属氧化物半导体晶体管的P型漂移区域，二极管的P型掺杂区域对应于P型横向扩散金属氧化物半导体晶体管的漏极区域，二极管的隔离结构对应于P型横向扩散金属氧化物半导体晶体管的隔离结构。
2.根据权利要求1所述的二极管，所述二极管还包括：
层间介电层，设置在第一电极和N型外延层上；
第一垂直接触，贯穿层间介电层并且结合到N型掺杂区域；
第二垂直接触，与第一垂直接触分隔开，贯穿层间介电层并结合到N型掺杂区域；
第三垂直接触，贯穿层间介电层并且结合到第一电极；
第四垂直接触，贯穿层间介电层并且结合到所述P型掺杂区域；以及
第二电极，设置在层间介电层上并且结合到第一电极、第一垂直接触和所述第二垂直接触。
3.根据权利要求2所述的二极管，其中，阴极电极的第一电极掺杂有N型掺杂剂。
4.根据权利要求1所述的二极管，其中，在N型阱区域中没有设置与P型横向扩散金属氧化物半导体晶体管的源极区域相对应的P型掺杂区域，以及
其中，阴极电极的N型掺杂区域延伸至与P型横向扩散金属氧化物半导体晶体管的源极区域相对应的区域。
5.根据权利要求1所述的二极管，其中，N型外延层设置在半导体基底上。
6.根据权利要求5所述的二极管，所述二极管还包括：
P型阱区域，设置在N型外延层中，
其中，P型漂移区域设置在P型阱区域中。
7.根据权利要求5所述的二极管，所述二极管还包括：
N型埋层，设置在半导体基底的上部中，
其中，N型外延层设置在N型埋层上。
8.一种静电放电保护电路，所述静电放电保护电路包括：
N型横向扩散金属氧化物半导体晶体管，包括栅极、源电极和漏电极，其中，源电极结合到施加有第一电压的第一焊盘，其中，漏电极结合到施加有比第一电压高的第二电压的第二焊盘；
二极管，所述二极管包括：
N型阱区域，设置在N型外延层中；
P型漂移区域，设置在N型外延层中，其中，P型漂移区域与N型阱区域分隔开；
阴极电极，结合到第二焊盘并且包括第一电极和第一N型掺杂区域，其中，第一N型掺杂区域电结合到第一电极，第一N型掺杂区域仅设置在N型阱区域中，第一电极设置在N型外延层上；
阳极电极，结合到N型横向扩散金属氧化物半导体晶体管的栅极并且包括第一P型掺杂区域，其中，所述第一P型掺杂区域设置在P型漂移区域中；以及
隔离结构，设置在P型漂移区域中，其中，隔离结构设置在N型阱区域和第一P型掺杂区域之间，
其中，阴极电极的第一电极与隔离结构的一部分叠置，
其中，第一电极对应于P型横向扩散金属氧化物半导体晶体管的栅极，
其中，二极管的N型阱区域对应于P型横向扩散金属氧化物半导体晶体管的N型阱区域，二极管的P型漂移区域对应于P型横向扩散金属氧化物半导体晶体管的P型漂移区域，二极管的第一P型掺杂区域对应于P型横向扩散金属氧化物半导体晶体管的漏极区域，二极管的隔离结构对应于P型横向扩散金属氧化物半导体晶体管的隔离结构；
电阻器，具有结合到N型横向扩散金属氧化物半导体晶体管的栅极的第一端子以及结合到第一焊盘的第二端子。
9.根据权利要求8所述的静电放电保护电路，所述静电放电保护电路还包括：
层间介电层，设置在第一电极和N型外延层上；
第一垂直接触，贯穿层间介电层并且结合到第一N型掺杂区域；
第二垂直接触，与第一垂直接触分隔开，贯穿层间介电层并结合到第一N型掺杂区域；
第三垂直接触，贯穿层间介电层并且结合到第一电极；
第四垂直接触，贯穿层间介电层并且结合到第一P型掺杂区域；以及
第二电极，设置在层间介电层上并且结合到第一电极、第一垂直接触和第二垂直接触。
10.根据权利要求8所述的静电放电保护电路，其中，当将低于二极管的击穿电压的电压施加到静电放电保护电路时，二极管被构造为向N型横向扩散金属氧化物半导体晶体管的栅极施加感应电压，感应电压通过阴极电极和阳极电极之间的电容确定，以及
其中，当将高于击穿电压的电压施加到静电放电保护电路时，二极管被构造为向N型横向扩散金属氧化物半导体晶体管的栅极施加分压，分压通过电阻器的电阻和二极管的导通状态电阻的比率来确定。
11.根据权利要求8所述的静电放电保护电路，
其中，N型横向扩散金属氧化物半导体晶体管还包括第一P型阱区域和N型漂移区域，
其中，源电极包括第二N型掺杂区域和第二P型掺杂区域，第二N型掺杂区域和第二P型掺杂区域形成在第一P型阱区域中，以及
其中，漏电极包括形成在N型漂移区域中的第三N型掺杂区域。
12.根据权利要求11所述的静电放电保护电路，
其中，N型外延层设置在半导体基底上。
13.根据权利要求12所述的静电放电保护电路，
其中，N型埋层设置在半导体基底的上部中，以及
其中，二极管和N型横向扩散金属氧化物半导体晶体管设置在N型埋层上。
14.根据权利要求13所述的静电放电保护电路，
其中，深沟槽设置在二极管和N型横向扩散金属氧化物半导体晶体管之间的边界区域中，以及
其中，深沟槽贯穿N型埋层。
15.根据权利要求12所述的静电放电保护电路，
其中，N型埋层设置在半导体基底的第一上部中，
其中，P型埋层设置在半导体基底的第二上部中，
其中，二极管设置在N型埋层上，以及
其中，N型横向扩散金属氧化物半导体晶体管设置在P型埋层上。
16.根据权利要求11所述的静电放电保护电路，其中，设置在二极管的第一电极下面的第一介电层比设置在N型横向扩散金属氧化物半导体晶体管的栅极下面的第二介电层厚。
17.一种制造二极管的方法，所述方法包括：
在N型外延层的第一上部中形成N型阱区域；
在N型外延层的第二上部中形成P型漂移区域；
在N型阱区域中形成N型掺杂区域；
在P型漂移区域中形成P型掺杂区域；
在P型漂移区域中形成隔离结构，其中，隔离结构设置在P型掺杂区域和N型阱区域之间；
在N型外延层的一部分上形成第一电极，其中，N型外延层的所述一部分设置在N型阱区域和P型漂移区域之间，其中，第一电极与隔离结构的一部分叠置；以及
形成电结合N型掺杂区域和第一电极的连接结构。
18.根据权利要求17所述的方法，所述方法还包括：
在半导体基底的上部上形成N型埋层；以及
在N型埋层上形成N型外延层。
19.根据权利要求17所述的方法，所述方法还包括：
用N型掺杂剂掺杂第一电极，其中，第一电极包括多晶硅。
20.根据权利要求19所述的方法，
其中，利用暴露第一电极和N型外延层的一部分的掩模图案同时执行形成N型掺杂区域和对第一电极进行掺杂，
其中，N型外延层的所述一部分对应于将要形成的N型掺杂区域。
21.根据权利要求17所述的方法，所述方法还包括：
在N型外延层的第三上部中形成P型阱区域，
其中，在所述P型阱区域中形成P型漂移区域。
22.一种同时制造二极管和P型横向扩散金属氧化物半导体晶体管的方法，所述方法包括：
在N型外延层中形成二极管的第一N型阱区域并且在N型外延层中同时形成P型横向扩散金属氧化物半导体晶体管的第二N型阱区域；
在N型外延层中形成二极管的第一P型漂移区域并且在N型外延层中同时形成P型横向扩散金属氧化物半导体晶体管的第二P型漂移区域；
在第一N型阱区域中形成二极管的第一N型掺杂区域并且在第二N型阱区域中同时形成P型横向扩散金属氧化物半导体晶体管的第二N型掺杂区域，其中，第一N型掺杂区域的面积大于第二N型掺杂区域的面积；
在第二N型阱区域中形成P型横向扩散金属氧化物半导体晶体管的第二P型掺杂区域，其中，在第一N型阱区域中没有形成对应的第一P型掺杂区域；
在第一P型漂移区域中形成二极管的第三P型掺杂区域并且在第二P型漂移区域中同时形成P型横向扩散金属氧化物半导体晶体管的第四P型掺杂区域；
在第一P型漂移区域中形成二极管的第一隔离结构并且在第二P型漂移区域中同时形成P型横向扩散金属氧化物半导体晶体管的第二隔离结构，其中，第一隔离结构设置在第三P型掺杂区域和第一N型阱区域之间，其中，第二隔离结构设置在第四P型掺杂区域和第二N型阱区域之间；
在N型外延层的第一部分上形成二极管的第一电极并且在N型外延层的第二部分上同时形成P型横向扩散金属氧化物半导体晶体管的栅极；
其中，N型外延层的第一部分设置在第一N型阱区域和第一P型漂移区域之间，
其中，第一电极与第一隔离结构的一部分叠置，
其中，N型外延层的第二部分设置在第二N型阱区域和第二P型漂移区域之间，
其中，栅极与第二隔离结构的一部分叠置，以及
形成电结合第一N型掺杂区域和第一电极的第一连接结构以形成二极管。
23.根据权利要求22所述的方法，所述方法还包括：
在半导体基底的上部上形成N型埋层；以及
在N型埋层上形成N型外延层。
24.根据权利要求22所述的方法，所述方法还包括：
用N型掺杂剂掺杂第一电极，其中，第一电极包括多晶硅。
25.根据权利要求24所述的方法，
其中，利用暴露第一电极和N型外延层的一部分的掩模图案同时执行形成第一N型掺杂区域和对第一电极进行掺杂，
其中，N型外延层的所述一部分对应于将要形成的第一N型掺杂区域。
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