KR970030860A - 불휘발성 반도체기억장치 - Google Patents

불휘발성 반도체기억장치 Download PDF

Info

Publication number
KR970030860A
KR970030860A KR1019960053894A KR19960053894A KR970030860A KR 970030860 A KR970030860 A KR 970030860A KR 1019960053894 A KR1019960053894 A KR 1019960053894A KR 19960053894 A KR19960053894 A KR 19960053894A KR 970030860 A KR970030860 A KR 970030860A
Authority
KR
South Korea
Prior art keywords
data
circuit
memory cell
circuits
semiconductor memory
Prior art date
Application number
KR1019960053894A
Other languages
English (en)
Other versions
KR100302217B1 (ko
Inventor
도모하루 다나카
히로아키 하자마
Original Assignee
니시무로 타이조
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로 타이조, 가부시키가이샤 도시바 filed Critical 니시무로 타이조
Publication of KR970030860A publication Critical patent/KR970030860A/ko
Application granted granted Critical
Publication of KR100302217B1 publication Critical patent/KR100302217B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/561—Multilevel memory cell aspects
    • G11C2211/5613—Multilevel memory cell with additional gates, not being floating or control gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/563—Multilevel memory reading aspects
    • G11C2211/5634—Reference cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

EEPROM에 있어서의 데이터 보증시간을 길게 할 수 있으며, 신뢰성의 향상을 도모한다.
4개 값의 데이터 기억가능한 전하축적부를 갖춘 메모리셀을 구비하고, 전하 축적부에 축적되는 전하량에 의해 4개 데이터를 임계치가 낮은 순으로 정한 이산적인 "0", "1", "2", "3"의 임계치 전압영역에 대응시켜 기억시키고, 제j의 임계치 전압영역과 제j-1이 임계치 전압영역 사이의 값을 제j-1로 한 Vr1, Vr2, Vr3(Vr1<Vr2<Vr3)의 독출 참조전압의 대소관계로부터 데이터를 독출하는 EEPROM에 있어서, 제j의 임계치 전압영역의 최소전압과 제j-1의 독출 참조전압의 차(△Vj)를 △V3>△V2>△V1으로 설정한다.

Description

불휘발성 반도체기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도4는 제1실시예에 있어서의 메모리셀의 임계치 분포를 나타낸 도면.

Claims (18)

  1. 다값(n(≥3)값) 데이터 기억가능한 전하축적부를 갖춘 메모리셀을 구비한 불휘발성 반도체기억장치에 있어서, n값데이터를 전하축적부에 축적되는 이산적인 제1,2…, n의 전하량 영역에 대응시켜 기억시키고, 제1, 2,…, n의 전하량 영역중 전하축적부의 정의 전하량이 많은 순으로 제n, n-1, …, i+1, i의 전하량 영역으로 하고, 제j의전하량 영역과 제j-1의 전하량 영역의 전하량차(Mj)를 Mn>Mn-1>…>;Mi+2) Mi+1로 설정하여 이루어진 것을 특징으로 하는 불휘발성 반도체기억장치.
  2. 다값(n(≥3)값) 데이터 기억가능한 전하축적부를 갖춘 메모리셀을 구비한 불휘발성 반도체기억장치에 있어서, n값데이터를 전하축적부에 축적되는 이산적인 제1,2…, n의 전하량 영역에 대응시켜 기억시키고, 제1, 2,…, n의 전하량 영역중 전하축적부의 전하량이 많은 순으로 제n, n-1, …, i+1, i의 전하량 영역으로 하고, 제j-1의 전하량 영역과 제j의 전하량 영역의 전하량차(Mj)를 M>Mn-1>…>Mi+2>Mi+1로 설정하여 이루어진 것을 특징으로 하는 불휘발성 반도체기억장치.
  3. 다값(n(≥3)값) 데이터 기억가능한 전하축적부를 갖춘 메모리셀을 구비하고, 전하축적부에 축적되는 전하량에 의해 n값데이터를 임계치가 높은 순으로 설정된 이산적인 제1,2…, n의 임계치 전압영역에 대응시켜 기억시키고, 제j의 임계치 전압영역과 제j-1의 임계치 전압영역 사이의 값을 제j-1로 한 제1, 2,…, n-1의 독출 참조전압과의 대소관계로부터의 데이터를 독출하는 불휘발성 반도체기억장이체 있어서, 제j-1의 독출 참조전압과 제j의 임계치 전압영역의 최대전압의 차(Vj)를 Vn>Vn-1>…>Vi+2>Vi+1(i≥1)로 설정하여 이루어진 것을 특징으로 하는 불휘발성 반도체기억장치.
  4. 다값(n(≥3)값) 데이터 기억가능한 전하축적부를 갖춘 메모리셀을 구비하고, 전하축적부에 축적되는 전하량에 의해 n값데이터를 임계치가 낮은 순으로 정해진 이산적인 제1,2…, n의 임계치 전압영역에 대응시켜 기억시키고, 제j의 임계치 전압영역과 제j-1의 임계치 전압영역 사이의 값을 제j-1로 한 제1, 2,…, n-1의 독출 참조전압과의 대소관계로부터의 데이터를 독출하는 불휘발성 반도체기억장치에 있어서, 제j의 임계치 전압영역의 최소전압과 제j-1의 독출 참조전압의 차(Vj)를 Vn>Vn-1.…>Vi+2>Vi+1(i≥1)로 설정하여 이루어진 것을 특징으로 하는 불휘발성 반도체기억장치.
  5. 다값(n(≥3)값) 데이터 기억가능한 전하축적부를 갖춘 메모리셀을 구비하고, 전하축적부에 축적되는 전하량에 의해 n값데이터를 독출전류가 적은 순으로 정해진 이산적인 제1,2…, n의 독출 전류영역에 대응시켜 기억시키고, 제j의 독축전류 영역과 제j-1의 독출전류영역 사이의 값을 제j-1로 한 제1, 2,…, n-1의 독출 참조전류의 대소관계로부터의 데이터를 독출하는 불휘발성 반도체기억장치에 있어서, 제j의 독출 전류영역의 최소전류와 제j-1의 독출 참조전류의 차(Ij)를 In>In-1>…>Ii+2>Ii+1(i≥1)로 설정하여 이루어진 것을 특징으로 하는 불휘발성 반도체기억장치.
  6. 다값(n(≥3)값) 데이터 기억가능한 전하축적부를 갖춘 메모리셀을 구비하고, 전하축적부에 축적되는 전하량에 의해 n값데이터를 독출전류가 많은 순으로 정해진 이산적인 제1,2…, n의 독출 전류영역에 대응시켜 기억시키고, 제j의 독출전류 영역과 제j-1의 독출 전류영역 사이의 값을 제j-1로 한 제1, 2,…, n-1의 독출 참조전류의 대소관계로부터의 데이터를 독출하는 불휘발성 반도체기억장치에 있어서, 제j-1의 독출 참조전류와 제j의 독출 전류영역의 최대전류와의 차(Ij)를 In>In-1>…>Ii+2>Ii+1(i≥1)로 설정하여 이루어진 것을 특징으로 하는 불휘발성 반도체기억장치.
  7. 다값(n(≥3)값) 데이터 기억가능한 전하축적부를 갖춘 메모리셀과, 기록데이터를 일시적으로 기억하는 데이터회로를 구비하고, 상기 데이터회로는 n-1개의 입력단자를 갖춘 n개의 논리회로로 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.
  8. 제7항에 있어서, 상기 n-1개 입력단자를 갖춘 n개의 논리회로는 각각의 출력 단자가 다른 n-1개의 각 상기 논리회로의 n-1개의 입력단자중의 1개의 입력단자에 서로 접속되는 데이터회로를 구성한 것을 특징으로 하는 불휘발성 반도체기억장치.
  9. 다값(n(≥3)값) 데이터 기억가능한 전하축적부를 갖춘 메모리셀과, 상기 메모리셀에 기억된 데이터를 독출하는 센스회로 및, 상기 센스회로로 독출된 데이터를 일시적으로 기억하는 데이터회를 구비하고, 상기 센스회로는 독출 데이터의 값에 따라 온·오프하는 n-1개의 스위치회로로 구성되고, 상기 데이터회로는 n-1개의 입력단자를 갖춘 n개의 논리회로로 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.
  10. 상기 n-1개의 스위치회로는 각각 다른 센스회로가 입력되는 제1MOS트랜지스터와 상기 독출 데이터가 입력되는 제2MOS트랜지스터를 직렬접속하여 센스회로를 구비하고, 상기 n-1개의 입력단자를 갖춘 n개의 논리회로는 각각 출력단자가 다른 n-1개의 각 상기 논리회로의 n-1개의 입력단자중의 1개의 입력단자에 서로 접속되어 데이터회로를 구성한 것을 특징으로 하는 불휘발성 반도체기억장치.
  11. 다값(n(≥3)값) 데이터 기억가능한 전하축적부를 갖춘 복수의 메모리셀로 구성되는 메모리셀 어레이와, 복수의 비트선, 복수의 워드선 및, 복수의 프로그램 제어회로를 구비하고, 상기 복수의 프로그램 제어회로는 각각 대응하는 상기 메모리셀에 인>되는 기록전압을 결정하는 기록제어데이터를 보유하고, 상기 보유된 기록제어데이터에 따라 각각 대응하는 상기 메모리셀에 상기 기록전압을 동시에 인가하고, 상기 메모리셀의 기록상태를 검출하고, 기록 불충분한 상기 메모리셀만 미리 결정된 기록상태로 하도록 상기 기록전압이 인>되도록 상기 메모리셀의 기록 상태와 상기 기록제어데이터로부터 미리 결정된 논리관계에 따라 보유되어 있는 상기 기록제어데이터를 선택적으로 변경하며, 또한, 상기 각 프로그램 제어회로는 상기 기록제어데이터를 보유하기 위한 데이터회로를 구비하고, 그 데이터회로는 n-1개의 입력단자를 갖춘 n개의 논리회로로 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.
  12. 제11항에 있어서, 상기 n-1개의 입력단자를 갖춘 n개의 논리회로는 각각 출력단자가 다른 n-1개의 각 상기 논리회로의 n-1개의 입력단자중의 1개의 입력단자에 서로 접촉되어 상기 데이터회로를 구성한 것을 특징으로 하는 불휘발성 반도체기억장치.
  13. 제12항에 있어서, 상기 프로그램 제어회로는 상기 비트선의 신호에 따라 상기 데이터회로에 보유되어 있는 상기 기록제어데이터를 변경하기 위한 센스회로를 구비하여 이루어진 것을 특징으로 하는 불휘발성 반도체기억장치.
  14. 제12항에 있어서, 상기 프로그램 제어회로는 상기 비트선의 신호에 따라 상기 데이터회로에 보유되어 있는 데이터를 변경하기 위하여, 상기 비트선 신호에 따라 온 ·오프하는 n-1개의 스위치회로를 구비하고, 각각의 스위치회로는 각각 다른 센스신호가 입력되는 제1스위치소자와 상기 비트선의 신호가 입력되는 제2스위치소자를 직렬 접속하여 이루어진 것을 특징으로 하는 불휘발성 반도체기억장치.
  15. 다값(n(≥3)값)데이터 기억가능한 전하축적부를 갖춘 복수의 메모리셀로 구성되는 메모리셀 어레이와, 복수의 비트선, 복수의 워드선, 복수의 프로그램 제어 회로 및, 복수의 데이터회로를 구비하고, 상기 복수의 프로그램 제어회로는 상기 메모리셀을 선택하고, 상기 선택한 메모리셀에 기록전압을 인가하고, 상기 복수의 데이터회로는 상기 프로그램 제어회로에 의해 선택된 각각 대응하는 상기 메모리셀에 인가되는 기록제어전압을 제어하는 제1, 2, …, n의 논리레벨의 기록제어데이터를 보유하고, 상기 기록제어전압을 각각 대응하는 상기 메모리 셀에 인가하고, 상기 제1이외의 논리레벨의 기록제어데이터를 보유하고 있는 상기 데이터회로에 대응하는 상기 메모리셀의 기록상태만 선택적으로 검출하고, 미리 결정된 기록상태 도달한 메모리셀에 대응하는 상기 데이터회로의 상기 기록제어데이터의 논리레벨을 상기 제1논리레벨로 변경하고, 미리 결정된 기록상태에 도달하지 않은 메모리셀에 대응하는 상기 데이터회로의 상기 기록제어데이터의 논리레벨을 보유하고, 상기 제1논리레벨의 기록제어데이터를 보유하고 있는 상기 데이터회로의 기록제어데이터의 논리레벨을 상기 제1논리레벨로 보유하며, 또한, 상기 데이터회로는 n-1개의 입력단자를 갖춘 n개의 논리회로로 구성되는 데이터 보유회로를 구비하여 이루어진 것을 특징으로 하는 불휘발성 반도체기억장치.
  16. 제15항에 있어서, 상기 n-1개의 입력단자를 갖춘 n개의 논리회로는 각각의 출력단자가 다른 n-1개의 각 상기 논리회로의 n-1의 입력단자중의 1개의 입력단자에 서로 접속되어 상기 데이터 보유회로를 구성한 것을 특징으로 하는 불휘발성 반도체기억장치.
  17. 제16항에 있어서, 상기 데이터회로는 더욱이 상기 비트선의 신호에 따라 데이터회로에 보유되어 있는 기록제어데이터의 논리레벨을 변경하기 위한 센스회로를 구비하여 이루어진 것을 특징으로 하는 불휘발성 반도체기억장치.
  18. 제16항에 있어서, 상기 데이터회로는 상기 비트선의 신호에 따라 상기 데이터 보유회로에 보유되어 있는 데이터를 변경하기 위하여 상기 비트선의 신호에 따라 온·오프하는 n-1개의 스위치회로를 구비하고, 각각의 스위치회로는 각각 다른 센스신호가 입력되는 제1스위치소자와 상기 비트선의 신호가 입력되는 제2스위치소자를 직렬 접속하여 이루어진 것을 특징으로 하는 불휘발성 반도체기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960053894A 1995-11-14 1996-11-14 불휘발성반도체기억장치 KR100302217B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP29513695A JP3392604B2 (ja) 1995-11-14 1995-11-14 不揮発性半導体記憶装置
JP95-295136 1995-11-14

Publications (2)

Publication Number Publication Date
KR970030860A true KR970030860A (ko) 1997-06-26
KR100302217B1 KR100302217B1 (ko) 2001-11-30

Family

ID=17816752

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960053894A KR100302217B1 (ko) 1995-11-14 1996-11-14 불휘발성반도체기억장치

Country Status (3)

Country Link
US (2) US5815436A (ko)
JP (1) JP3392604B2 (ko)
KR (1) KR100302217B1 (ko)

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100470575B1 (ko) * 1995-01-31 2005-06-27 가부시끼가이샤 히다치 세이사꾸쇼 불휘발성메모리
KR100244864B1 (ko) * 1996-03-18 2000-03-02 니시무로 타이죠 불휘발성 반도체 기억 장치
JP3090066B2 (ja) * 1996-10-29 2000-09-18 日本電気株式会社 多値不揮発性半導体メモリ
JP3159105B2 (ja) * 1997-02-21 2001-04-23 日本電気株式会社 不揮発性半導体記憶装置及びその書込方法
JP3545590B2 (ja) * 1997-03-14 2004-07-21 株式会社東芝 半導体装置
JPH1125681A (ja) * 1997-06-27 1999-01-29 Nec Corp 不揮発性半導体記憶装置
US6137726A (en) * 1997-11-25 2000-10-24 Samsung Electronics Co., Ltd. Multi-level memory devices having memory cell referenced word line voltage generations
KR100283029B1 (ko) * 1997-12-29 2001-03-02 윤종용 반도체 메모리 장치의 워드 라인 전압 발생 회로
US5973958A (en) * 1998-06-23 1999-10-26 Advanced Micro Devices, Inc. Interlaced storage and sense technique for flash multi-level devices
US6091631A (en) * 1998-07-01 2000-07-18 Advanced Micro Devices, Inc. Program/verify technique for multi-level flash cells enabling different threshold levels to be simultaneously programmed
JP4154771B2 (ja) * 1998-11-10 2008-09-24 ソニー株式会社 不揮発性半導体記憶装置およびそのデータ書き込み方法
JP2000348493A (ja) 1999-06-03 2000-12-15 Fujitsu Ltd 不揮発性メモリ回路
JP3863330B2 (ja) * 1999-09-28 2006-12-27 株式会社東芝 不揮発性半導体メモリ
US6532556B1 (en) 2000-01-27 2003-03-11 Multi Level Memory Technology Data management for multi-bit-per-cell memories
US6363008B1 (en) 2000-02-17 2002-03-26 Multi Level Memory Technology Multi-bit-cell non-volatile memory with maximized data capacity
US6424569B1 (en) * 2000-02-25 2002-07-23 Advanced Micro Devices, Inc. User selectable cell programming
US6219276B1 (en) 2000-02-25 2001-04-17 Advanced Micro Devices, Inc. Multilevel cell programming
US6297988B1 (en) 2000-02-25 2001-10-02 Advanced Micro Devices, Inc. Mode indicator for multi-level memory
US6205055B1 (en) 2000-02-25 2001-03-20 Advanced Micro Devices, Inc. Dynamic memory cell programming voltage
US6707713B1 (en) 2000-03-01 2004-03-16 Advanced Micro Devices, Inc. Interlaced multi-level memory
US6662263B1 (en) 2000-03-03 2003-12-09 Multi Level Memory Technology Sectorless flash memory architecture
JP3983969B2 (ja) * 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
JP4517503B2 (ja) * 2000-12-15 2010-08-04 株式会社デンソー 不揮発性半導体記憶装置の多値書き込み及び読み出し方法
US6466476B1 (en) 2001-01-18 2002-10-15 Multi Level Memory Technology Data coding for multi-bit-per-cell memories having variable numbers of bits per memory cell
JP3631463B2 (ja) 2001-12-27 2005-03-23 株式会社東芝 不揮発性半導体記憶装置
JP4282248B2 (ja) * 2001-03-30 2009-06-17 株式会社東芝 半導体記憶装置
JP3977799B2 (ja) * 2003-12-09 2007-09-19 株式会社東芝 不揮発性半導体記憶装置
JP2003346485A (ja) * 2002-05-23 2003-12-05 Fujitsu Ltd 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の書き込み方法
JP4005895B2 (ja) * 2002-09-30 2007-11-14 株式会社東芝 不揮発性半導体メモリ装置
US6778442B1 (en) * 2003-04-24 2004-08-17 Advanced Micro Devices, Inc. Method of dual cell memory device operation for improved end-of-life read margin
JP4223427B2 (ja) * 2004-03-30 2009-02-12 株式会社ルネサステクノロジ 不揮発性半導体記憶装置及びそのデータ書き換え方法
US7020017B2 (en) * 2004-04-06 2006-03-28 Sandisk Corporation Variable programming of non-volatile memory
US7251167B2 (en) * 2004-12-29 2007-07-31 Macronix International Co., Ltd. Method for programming multi-level nitride read-only memory cells
US7352628B2 (en) * 2006-06-19 2008-04-01 Sandisk Corporation Systems for programming differently sized margins and sensing with compensations at select states for improved read operations in a non-volatile memory
US7606084B2 (en) * 2006-06-19 2009-10-20 Sandisk Corporation Programming differently sized margins and sensing with compensations at select states for improved read operations in non-volatile memory
KR100771882B1 (ko) * 2006-09-06 2007-11-01 삼성전자주식회사 멀티-레벨 불휘발성 메모리 장치의 프로그램 방법
KR100764747B1 (ko) * 2006-09-15 2007-10-08 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR100865830B1 (ko) 2007-02-22 2008-10-28 주식회사 하이닉스반도체 메모리 소자의 독출 방법
US7518921B2 (en) * 2007-03-20 2009-04-14 Kabushiki Kaish Toshiba Semiconductor memory device which includes memory cell having charge accumulation layer and control gate
JP4510060B2 (ja) * 2007-09-14 2010-07-21 株式会社東芝 不揮発性半導体記憶装置の読み出し／書き込み制御方法
US7639532B2 (en) * 2007-10-10 2009-12-29 Micron Technology, Inc. Non-equal threshold voltage ranges in MLC NAND
JP2009099206A (ja) * 2007-10-17 2009-05-07 Toshiba Corp 抵抗変化メモリ装置
JP2009123292A (ja) 2007-11-15 2009-06-04 Toshiba Corp 半導体記憶装置
JP2010092559A (ja) * 2008-10-10 2010-04-22 Toshiba Corp Ｎａｎｄ型フラッシュメモリ
KR101559336B1 (ko) * 2008-12-29 2015-10-13 삼성전자주식회사 메모리 장치의 동작 방법 및 이에 따른 메모리 장치
JP4992916B2 (ja) * 2009-01-19 2012-08-08 富士通セミコンダクター株式会社 半導体記憶装置
EP2494597A4 (en) * 2009-10-30 2015-03-18 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT
CN105070717B (zh) 2009-10-30 2019-01-01 株式会社半导体能源研究所 半导体装置
KR101811999B1 (ko) 2009-11-20 2017-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6516978B2 (ja) 2013-07-17 2019-05-22 株式会社半導体エネルギー研究所 半導体装置
US9286978B2 (en) 2013-10-09 2016-03-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
GB2527318A (en) * 2014-06-17 2015-12-23 Ibm Estimation of level-thresholds for memory cells

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5043940A (en) * 1988-06-08 1991-08-27 Eliyahou Harari Flash EEPROM memory systems having multistate storage cells
US5268870A (en) * 1988-06-08 1993-12-07 Eliyahou Harari Flash EEPROM system and intelligent programming and erasing methods therefor
US5172338B1 (en) * 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
KR960002006B1 (ko) * 1991-03-12 1996-02-09 가부시끼가이샤 도시바 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치
US5450341A (en) * 1992-08-31 1995-09-12 Nippon Steel Corporation Non-volatile semiconductor memory device having memory cells, each for at least three different data writable thereinto selectively and a method of using the same
US5555204A (en) * 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US5422842A (en) * 1993-07-08 1995-06-06 Sundisk Corporation Method and circuit for simultaneously programming and verifying the programming of selected EEPROM cells
KR0169267B1 (ko) * 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
JP3999822B2 (ja) * 1993-12-28 2007-10-31 株式会社東芝 記憶システム
JP3476952B2 (ja) * 1994-03-15 2003-12-10 株式会社東芝 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
JP3392604B2 (ja) 2003-03-31
US6055181A (en) 2000-04-25
JPH09139092A (ja) 1997-05-27
US5815436A (en) 1998-09-29
KR100302217B1 (ko) 2001-11-30

Similar Documents

Publication Publication Date Title
KR970030860A (ko) 불휘발성 반도체기억장치
US6678187B2 (en) Semiconductor memory apparatus using tunnel magnetic resistance elements
KR100226597B1 (ko) 셀임계치분포 검지회로 및 셀임계치 분포 검지방법
US6462981B2 (en) Magnetic random access memory
KR100597629B1 (ko) 강유전체 메모리 장치 및 그에 따른 구동방법
US5659503A (en) Nonvolatile semiconductor memory having an improved reference voltage generating circuit
US6462982B1 (en) Magnetic random access memory having voltage control circuitry for maintaining sense lines at constant low voltages
KR960032733A (ko) 불휘발성 반도체메모리장치
KR100324594B1 (ko) 강유전체 메모리 장치
US5883837A (en) Reading circuit for semiconductor memory cells
US5586074A (en) Semiconductor memory device with function of preventing loss of information due to leak of charges or disturbing
EP0698889B1 (en) Memory device
US6906975B2 (en) Reference voltage generating circuit of nonvolatile ferroelectric memory device
US20080175035A1 (en) Non-volatile resistance changing for advanced memory applications
KR960005620A (ko) 비휘발성 메모리
EP0090002A4 (en) MEMORY HAVING PERMANENT RANGE DIVISION CAPACITY.
US5126968A (en) Content addressable semiconductor memory device and operating method therefor
US4901281A (en) Semiconductor memory device having two column transfer gate transistor groups independently provided for a sense amplifier and a programmed circuit
US6980458B2 (en) Sensing circuit for ferroelectric non-volatile memories
KR20030009316A (ko) 칩 전체를 통한 플래시 메모리 워드라인 트래킹
CN112530492B (zh) 存储装置
EP0244628B1 (en) Sense amplifier for a semiconductor memory device
US6466498B2 (en) Discontinuity-based memory cell sensing
KR19980087512A (ko) 하나의 메모리셀에 다수비트의 정보를 저장할 수 있는 반도체 기억장치
JPH10269793A (ja) 不揮発性メモリとその管理方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120621

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20130620

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee