JPH09139092A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 ＥＥＰＲＯＭにおけるデータ保証時間を長く
することができ、信頼性の向上をはかる。 【解決手段】 ４値のデータ記憶可能な電荷蓄積部を有
するメモリセルを備え、電荷蓄積部に蓄えられる電荷量
によって４値データを、しきい値の低い順に定められた
離散的な“０”，“１”，“２”，“３”のしきい値電
圧領域に対応させて記憶させ、第ｊのしきい値電圧領域
と第ｊ−１のしきい値電圧領域の間の値を第ｊ−１とし
たＶr1，Ｖr2，Ｖr3（Ｖr1＜Ｖr2＜Ｖr3）の読み出し参
照電圧との大小関係からデータを読み出すＥＥＰＲＯＭ
において、第ｊのしきい値電圧領域の最小電圧と第ｊ−
１の読み出し参照電圧との差ΔＶｊを、ΔＶ3 ＞ΔＶ2
＞ΔＶ1 に設定する。
することができ、信頼性の向上をはかる。 【解決手段】 ４値のデータ記憶可能な電荷蓄積部を有
するメモリセルを備え、電荷蓄積部に蓄えられる電荷量
によって４値データを、しきい値の低い順に定められた
離散的な“０”，“１”，“２”，“３”のしきい値電
圧領域に対応させて記憶させ、第ｊのしきい値電圧領域
と第ｊ−１のしきい値電圧領域の間の値を第ｊ−１とし
たＶr1，Ｖr2，Ｖr3（Ｖr1＜Ｖr2＜Ｖr3）の読み出し参
照電圧との大小関係からデータを読み出すＥＥＰＲＯＭ
において、第ｊのしきい値電圧領域の最小電圧と第ｊ−
１の読み出し参照電圧との差ΔＶｊを、ΔＶ3 ＞ΔＶ2
＞ΔＶ1 に設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的書き換え可
能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わ
り、特に１つのメモリセルに１ビットより多い情報を記
憶させる多値記憶を行うＥＥＰＲＯＭに関する。
能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わ
り、特に１つのメモリセルに１ビットより多い情報を記
憶させる多値記憶を行うＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭのメモリセルの１つとし
て、半導体基板上に電荷蓄積層と制御ゲートが積層形成
されたＭＯＳＦＥＴ構造を有するものが知られている。
通常、電荷蓄積層に蓄えられた電荷量によって、データ
“０”又は“１”を記憶し、１つのセルに１ビットのデ
ータを記憶する。これに対して、より高密度なＥＥＰＲ
ＯＭを実現させるため、１つのセルに多ビット分のデー
タを記憶させる多値記憶方式も知られている。例えば４
値記憶方式では、データ“０”，“１”，“２”，
“３”を１つのセルに記憶させるため、データに対応し
た４つの電荷量を電荷蓄積層に蓄える。
て、半導体基板上に電荷蓄積層と制御ゲートが積層形成
されたＭＯＳＦＥＴ構造を有するものが知られている。
通常、電荷蓄積層に蓄えられた電荷量によって、データ
“０”又は“１”を記憶し、１つのセルに１ビットのデ
ータを記憶する。これに対して、より高密度なＥＥＰＲ
ＯＭを実現させるため、１つのセルに多ビット分のデー
タを記憶させる多値記憶方式も知られている。例えば４
値記憶方式では、データ“０”，“１”，“２”，
“３”を１つのセルに記憶させるため、データに対応し
た４つの電荷量を電荷蓄積層に蓄える。
【０００３】４値方式を例にデータの記憶状態の一例を
説明する。電荷蓄積層の電荷量が０の状態を中性状態と
し、中性状態より正の電荷を蓄えた状態を消去状態とす
る。また、消去状態をデータ“０”に対応させる。例え
ば、基板に高電圧（〜２０Ｖ）を印加し、制御ゲートを
０Ｖとして消去は行われる。中性状態より負の電荷を蓄
えた状態をデータ“１”の状態とする。データ“２”の
状態も中性状態より負の電荷を蓄えた状態であるが、負
の電荷量がデータ“１”の状態の負の電荷量より多くさ
れる。データ“３”の状態はさらに負の電荷量が多くさ
れる。例えば、基板，ソース，ドレインを０Ｖ、制御ゲ
ートを高電圧（〜２０Ｖ）として負の電荷は電荷蓄積層
に蓄えられる。
説明する。電荷蓄積層の電荷量が０の状態を中性状態と
し、中性状態より正の電荷を蓄えた状態を消去状態とす
る。また、消去状態をデータ“０”に対応させる。例え
ば、基板に高電圧（〜２０Ｖ）を印加し、制御ゲートを
０Ｖとして消去は行われる。中性状態より負の電荷を蓄
えた状態をデータ“１”の状態とする。データ“２”の
状態も中性状態より負の電荷を蓄えた状態であるが、負
の電荷量がデータ“１”の状態の負の電荷量より多くさ
れる。データ“３”の状態はさらに負の電荷量が多くさ
れる。例えば、基板，ソース，ドレインを０Ｖ、制御ゲ
ートを高電圧（〜２０Ｖ）として負の電荷は電荷蓄積層
に蓄えられる。
【０００４】一般的に、ＥＥＰＲＯＭのデータ保持は１
０年間保証される。電荷蓄積層に蓄えられた電荷は、極
僅かずつであるがリークしていく。このリークによって
データ“０”，“１”，“２”，“３”の区別がつかな
くなるのを防ぐため、通常、各データに対応した電荷量
は離散的に設定される。また、その電荷量の差を電荷量
マージンという。
０年間保証される。電荷蓄積層に蓄えられた電荷は、極
僅かずつであるがリークしていく。このリークによって
データ“０”，“１”，“２”，“３”の区別がつかな
くなるのを防ぐため、通常、各データに対応した電荷量
は離散的に設定される。また、その電荷量の差を電荷量
マージンという。
【０００５】しかしながら、電荷量マージンが少なすぎ
ると１０年間保証できなくなる。一方、電荷量マージン
を多くしていくと、例えばデータ“３”に対応する電荷
量も多くしていかなければならない。このため、書き込
み時間が長くなったり、書き込み電圧が高くなったりす
る。さらに、蓄えた電荷量が多いほどリーク電荷量は多
くなるので、電荷量マージンを多くしたほどはデータ保
証時間は長くならないという問題があった。
ると１０年間保証できなくなる。一方、電荷量マージン
を多くしていくと、例えばデータ“３”に対応する電荷
量も多くしていかなければならない。このため、書き込
み時間が長くなったり、書き込み電圧が高くなったりす
る。さらに、蓄えた電荷量が多いほどリーク電荷量は多
くなるので、電荷量マージンを多くしたほどはデータ保
証時間は長くならないという問題があった。
【０００６】また、ＥＥＰＲＯＭの１つとして、複数の
バイト分のデータを一括して書き込むものが知られてい
る。これは、書き込み時間を短縮するためであり、複数
バイト分のデータを一時記憶するためのデータ回路を備
えている。このようなＥＥＰＲＯＭで多値記憶する場
合、データ回路も多値記憶できなければならない。この
ため、データ回路の回路面積が大きくなるという問題が
あった。
バイト分のデータを一括して書き込むものが知られてい
る。これは、書き込み時間を短縮するためであり、複数
バイト分のデータを一時記憶するためのデータ回路を備
えている。このようなＥＥＰＲＯＭで多値記憶する場
合、データ回路も多値記憶できなければならない。この
ため、データ回路の回路面積が大きくなるという問題が
あった。
【０００７】
【発明が解決しようとする課題】以上のように、多値記
憶方式は高密度化のための有効な手段であるが、データ
保証の信頼性が低下するという問題があった。また、メ
モリセル以外のデータ回路等の制御回路が大きくなると
いう問題があった。
憶方式は高密度化のための有効な手段であるが、データ
保証の信頼性が低下するという問題があった。また、メ
モリセル以外のデータ回路等の制御回路が大きくなると
いう問題があった。
【０００８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、データ保証時間を長く
することができ、信頼性の向上をはかり得る多値記憶方
式ＥＥＰＲＯＭを提供することにある。
ので、その目的とするところは、データ保証時間を長く
することができ、信頼性の向上をはかり得る多値記憶方
式ＥＥＰＲＯＭを提供することにある。
【０００９】また、本発明の別の目的は、メモリセル以
外の制御回路面積の増大を抑えることのできる多値記憶
方式ＥＥＰＲＯＭを提供することにある。
外の制御回路面積の増大を抑えることのできる多値記憶
方式ＥＥＰＲＯＭを提供することにある。
【００１０】
（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。
な構成を採用している。
【００１１】即ち、本発明（請求項１）は、多値（ｎ
（≧３）値）データ記憶可能な不揮発性半導体記憶装置
において、電荷蓄積部を有するメモリセルを備え、ｎ値
データを電荷蓄積部に蓄えられる離散的な第１，２，
…，ｎの電荷量領域に対応させて記憶させ、第１，２，
…，ｎの電荷量領域のうち電荷蓄積部の正の電荷量が多
い順に第ｎ，ｎ−１，…，ｉ＋１，ｉの電荷量領域であ
って、第ｊの電荷量領域と第ｊ−１の電荷量領域の第ｊ
の電荷領域差Ｍｊが、Ｍn ＞Ｍn-1 ＞Ｍn-2 ＞…＞Ｍi+
2 ＞Ｍi+1 とされることを特徴とする。
（≧３）値）データ記憶可能な不揮発性半導体記憶装置
において、電荷蓄積部を有するメモリセルを備え、ｎ値
データを電荷蓄積部に蓄えられる離散的な第１，２，
…，ｎの電荷量領域に対応させて記憶させ、第１，２，
…，ｎの電荷量領域のうち電荷蓄積部の正の電荷量が多
い順に第ｎ，ｎ−１，…，ｉ＋１，ｉの電荷量領域であ
って、第ｊの電荷量領域と第ｊ−１の電荷量領域の第ｊ
の電荷領域差Ｍｊが、Ｍn ＞Ｍn-1 ＞Ｍn-2 ＞…＞Ｍi+
2 ＞Ｍi+1 とされることを特徴とする。
【００１２】また、本発明（請求項２）は、多値（ｎ
（≧３）値）データ記憶可能な不揮発性半導体記憶装置
において、電荷蓄積部を有するメモリセルを備え、ｎ値
データを電荷蓄積部に蓄えられる離散的な第１，２，
…，ｎの電荷量領域に対応させて記憶させ、前記第１，
２，…，ｎの電荷量領域のうち電荷蓄積部の負の電荷量
が多い順に第１，２，…，ｈ−１，ｈの電荷量領域であ
って、前記第ｋ＋１の電荷量領域と前記第ｋの電荷量領
域の第ｋの電荷領域差Ｍk が、Ｍ1 ＞Ｍ2 ＞…＞Ｍh-2
＞Ｍh-1 とされることを特徴とする。
（≧３）値）データ記憶可能な不揮発性半導体記憶装置
において、電荷蓄積部を有するメモリセルを備え、ｎ値
データを電荷蓄積部に蓄えられる離散的な第１，２，
…，ｎの電荷量領域に対応させて記憶させ、前記第１，
２，…，ｎの電荷量領域のうち電荷蓄積部の負の電荷量
が多い順に第１，２，…，ｈ−１，ｈの電荷量領域であ
って、前記第ｋ＋１の電荷量領域と前記第ｋの電荷量領
域の第ｋの電荷領域差Ｍk が、Ｍ1 ＞Ｍ2 ＞…＞Ｍh-2
＞Ｍh-1 とされることを特徴とする。
【００１３】即ち本発明（請求項１，２）は、多値（ｎ
（≧３）値）データ記憶可能な電荷蓄積部を有するメモ
リセルを備えた不揮発性半導体記憶装置であって、ｎ値
データを電荷蓄積部に蓄えられる離散的な第１，２，
…，ｎの電荷量領域に対応させて記憶させ、第１，２，
…，ｎの電荷量領域のうち電荷蓄積部の正（又は負）の
電荷量が多い順に第ｎ，ｎ−１，…，ｉ＋１，ｉの電荷
量領域とし、第ｊ−１の電荷量領域と第ｊの電荷量領域
との電荷量差の大きさ（或いは絶対値）Ｍｊを、Ｍn ＞
Ｍn-1 ＞…＞Ｍi+2 ＞Ｍi+1 に設定してなることを特徴
とする。
（≧３）値）データ記憶可能な電荷蓄積部を有するメモ
リセルを備えた不揮発性半導体記憶装置であって、ｎ値
データを電荷蓄積部に蓄えられる離散的な第１，２，
…，ｎの電荷量領域に対応させて記憶させ、第１，２，
…，ｎの電荷量領域のうち電荷蓄積部の正（又は負）の
電荷量が多い順に第ｎ，ｎ−１，…，ｉ＋１，ｉの電荷
量領域とし、第ｊ−１の電荷量領域と第ｊの電荷量領域
との電荷量差の大きさ（或いは絶対値）Ｍｊを、Ｍn ＞
Ｍn-1 ＞…＞Ｍi+2 ＞Ｍi+1 に設定してなることを特徴
とする。
【００１４】また、本発明（請求項３）は、多値（ｎ
（≧３）値）データ記憶可能な不揮発性半導体記憶装置
において、電荷蓄積部を有するメモリセルを備え、電荷
蓄積部に蓄えられる電荷量によってｎ値データを離散的
な第１，２，…，ｎのしきい値電圧領域に対応させて記
憶させ、第２，３，…，ｎの読み出し参照電圧との大小
関係からデータを読み出し、第１，２，…，ｎのしきい
値電圧領域はしきい値の高い順に第ｎ，ｎ−１，…，
２，１のしきい値電圧領域であって、第ｊのしきい値電
圧領域と、第ｊのしきい値電圧領域と第ｊ−１のしきい
値電圧領域の間の値である第ｊの読み出し参照電圧との
差Ｖｊが、Ｖn ＞Ｖn-1 ＞Ｖn-2 ＞…＞Ｖi+2 ＞Ｖi+1
（ｉ≧１）とされることを特徴とする。
（≧３）値）データ記憶可能な不揮発性半導体記憶装置
において、電荷蓄積部を有するメモリセルを備え、電荷
蓄積部に蓄えられる電荷量によってｎ値データを離散的
な第１，２，…，ｎのしきい値電圧領域に対応させて記
憶させ、第２，３，…，ｎの読み出し参照電圧との大小
関係からデータを読み出し、第１，２，…，ｎのしきい
値電圧領域はしきい値の高い順に第ｎ，ｎ−１，…，
２，１のしきい値電圧領域であって、第ｊのしきい値電
圧領域と、第ｊのしきい値電圧領域と第ｊ−１のしきい
値電圧領域の間の値である第ｊの読み出し参照電圧との
差Ｖｊが、Ｖn ＞Ｖn-1 ＞Ｖn-2 ＞…＞Ｖi+2 ＞Ｖi+1
（ｉ≧１）とされることを特徴とする。
【００１５】また、本発明（請求項４）は、多値（ｎ
（≧３）値）データ記憶可能な不揮発性半導体記憶装置
において、電荷蓄積部を有するメモリセルを備え、電荷
蓄積部に蓄えられる電荷量によってｎ値データを離散的
な第１，２，…，ｎ−１，ｎのしきい値電圧領域に対応
させて記憶させ、第１，２，…，ｎ−１の読み出し参照
電圧との大小関係からデータを読み出し、第１，２，
…，ｎ−１，ｎのしきい値電圧領域はしきい値の低い順
に第１，２，…，ｎのしきい値電圧領域であって、第ｊ
のしきい値電圧領域と第ｊ＋１のしきい値電圧領域の間
の値である第ｊの読み出し参照電圧と第ｊのしきい値電
圧領域の差Ｖｊが、Ｖ1 ＞Ｖ2 ＞…＞Ｖi-2＞Ｖi-1
（ｉ≦ｎ）とされることを特徴とする。
（≧３）値）データ記憶可能な不揮発性半導体記憶装置
において、電荷蓄積部を有するメモリセルを備え、電荷
蓄積部に蓄えられる電荷量によってｎ値データを離散的
な第１，２，…，ｎ−１，ｎのしきい値電圧領域に対応
させて記憶させ、第１，２，…，ｎ−１の読み出し参照
電圧との大小関係からデータを読み出し、第１，２，
…，ｎ−１，ｎのしきい値電圧領域はしきい値の低い順
に第１，２，…，ｎのしきい値電圧領域であって、第ｊ
のしきい値電圧領域と第ｊ＋１のしきい値電圧領域の間
の値である第ｊの読み出し参照電圧と第ｊのしきい値電
圧領域の差Ｖｊが、Ｖ1 ＞Ｖ2 ＞…＞Ｖi-2＞Ｖi-1
（ｉ≦ｎ）とされることを特徴とする。
【００１６】即ち本発明（請求項３，４）は、多値（ｎ
（≧３）値）データ記憶可能な電荷蓄積部を有するメモ
リセルを備え、電荷蓄積部に蓄えられる電荷量によって
ｎ値データを、しきい値の高い（又は低い）順に定めら
れた離散的な第１，２，…，ｎのしきい値電圧領域に対
応させて記憶させ、第ｊのしきい値電圧領域と第ｊ−１
のしきい値電圧領域との間の値を第ｊ−１とした第１，
２，…，ｎ−１の読み出し参照電圧との大小関係からデ
ータを読み出す不揮発性半導体記憶装置であって、第ｊ
のしきい値電圧領域の最大電圧（又は最小電圧）と第ｊ
−１の読み出し参照電圧との差の大きさＶｊを、Ｖn ＞
Ｖn-1 ＞…＞Ｖi+2 ＞Ｖi+1 （ｉ≧１）に設定してなる
ことを特徴とする。
（≧３）値）データ記憶可能な電荷蓄積部を有するメモ
リセルを備え、電荷蓄積部に蓄えられる電荷量によって
ｎ値データを、しきい値の高い（又は低い）順に定めら
れた離散的な第１，２，…，ｎのしきい値電圧領域に対
応させて記憶させ、第ｊのしきい値電圧領域と第ｊ−１
のしきい値電圧領域との間の値を第ｊ−１とした第１，
２，…，ｎ−１の読み出し参照電圧との大小関係からデ
ータを読み出す不揮発性半導体記憶装置であって、第ｊ
のしきい値電圧領域の最大電圧（又は最小電圧）と第ｊ
−１の読み出し参照電圧との差の大きさＶｊを、Ｖn ＞
Ｖn-1 ＞…＞Ｖi+2 ＞Ｖi+1 （ｉ≧１）に設定してなる
ことを特徴とする。
【００１７】また、本発明（請求項５）は、多値（ｎ
（≧３）値）データ記憶可能な不揮発性半導体記憶装置
において、電荷蓄積部を有するメモリセルを備え、電荷
蓄積部に蓄えられる電荷量によってｎ値データを離散的
な第１，２，…，ｎの読み出し電流領域に対応させて記
憶させ、第２，３，…，ｎの読み出し参照電流との大小
関係からデータを読み出し、第１，２，…，ｎの読み出
し電流領域は読み出し電流の多い順に第ｎ，ｎ−１，
…，２，１の読み出し電流領域であって、第ｊの読み出
し電流領域と、第ｊの読み出し電流領域と第ｊ−１の読
み出し電流領域の間の値である第ｊの読み出し参照電流
との差Ｉｊが、Ｉn ＞Ｉn-1 ＞Ｉn-2 ＞…＞Ｉi+2 ＞Ｉ
i+1 （ｉ≧１）とされることを特徴とする。
（≧３）値）データ記憶可能な不揮発性半導体記憶装置
において、電荷蓄積部を有するメモリセルを備え、電荷
蓄積部に蓄えられる電荷量によってｎ値データを離散的
な第１，２，…，ｎの読み出し電流領域に対応させて記
憶させ、第２，３，…，ｎの読み出し参照電流との大小
関係からデータを読み出し、第１，２，…，ｎの読み出
し電流領域は読み出し電流の多い順に第ｎ，ｎ−１，
…，２，１の読み出し電流領域であって、第ｊの読み出
し電流領域と、第ｊの読み出し電流領域と第ｊ−１の読
み出し電流領域の間の値である第ｊの読み出し参照電流
との差Ｉｊが、Ｉn ＞Ｉn-1 ＞Ｉn-2 ＞…＞Ｉi+2 ＞Ｉ
i+1 （ｉ≧１）とされることを特徴とする。
【００１８】また、本発明（請求項６）は、多値（ｎ
（≧３）値）データ記憶可能な不揮発性半導体記憶装置
において、電荷蓄積部を有するメモリセルを備え、電荷
蓄積部に蓄えられる電荷量によってｎ値データを離散的
な第１，２，…，ｎ−１，ｎの読み出し電流領域に対応
させて記憶させ、第１，２，…，ｎ−１の読み出し参照
電流との大小関係からデータを読み出し、第１，２，
…，ｎの読み出し電流領域は読み出し電流の少ない順に
第１，２，…，ｎの読み出し電流領域であって、第ｊの
読み出し電流領域と第ｊ＋１の読み出し電流領域の間の
値である第ｊの読み出し参照電流と第ｊの読み出し電流
領域の差Ｉｊが、Ｉ1 ＞Ｉ2 ＞…＞Ｉi-2 ＞Ｉi-1 （ｉ
≦ｎ）とされることを特徴とする。
（≧３）値）データ記憶可能な不揮発性半導体記憶装置
において、電荷蓄積部を有するメモリセルを備え、電荷
蓄積部に蓄えられる電荷量によってｎ値データを離散的
な第１，２，…，ｎ−１，ｎの読み出し電流領域に対応
させて記憶させ、第１，２，…，ｎ−１の読み出し参照
電流との大小関係からデータを読み出し、第１，２，
…，ｎの読み出し電流領域は読み出し電流の少ない順に
第１，２，…，ｎの読み出し電流領域であって、第ｊの
読み出し電流領域と第ｊ＋１の読み出し電流領域の間の
値である第ｊの読み出し参照電流と第ｊの読み出し電流
領域の差Ｉｊが、Ｉ1 ＞Ｉ2 ＞…＞Ｉi-2 ＞Ｉi-1 （ｉ
≦ｎ）とされることを特徴とする。
【００１９】即ち本発明（請求項５，６）は、多値（ｎ
（≧３）値）データ記憶可能な電荷蓄積部を有するメモ
リセルを備え、電荷蓄積部に蓄えられる電荷量によって
ｎ値データを、読み出し電流の少ない（又は多い）順に
定められた離散的な第１，２，…，ｎの読み出し電流領
域に対応させて記憶させ、第ｊの読み出し電流領域と第
ｊ−１の読み出し電流領域の間の値を第ｊ−１とした第
１，２，…，ｎ−１の読み出し参照電流との大小関係か
らデータを読み出す不揮発性半導体記憶装置であって、
第ｊの読み出し電流領域の最小電流（又は最大電流）と
第ｊ−１の読み出し参照電流との差の大きさＩｊを、Ｉ
n ＞Ｉn-1 ＞…＞Ｉi+2 ＞Ｉi+1 （ｉ≧１）に設定して
なることを特徴とする。
（≧３）値）データ記憶可能な電荷蓄積部を有するメモ
リセルを備え、電荷蓄積部に蓄えられる電荷量によって
ｎ値データを、読み出し電流の少ない（又は多い）順に
定められた離散的な第１，２，…，ｎの読み出し電流領
域に対応させて記憶させ、第ｊの読み出し電流領域と第
ｊ−１の読み出し電流領域の間の値を第ｊ−１とした第
１，２，…，ｎ−１の読み出し参照電流との大小関係か
らデータを読み出す不揮発性半導体記憶装置であって、
第ｊの読み出し電流領域の最小電流（又は最大電流）と
第ｊ−１の読み出し参照電流との差の大きさＩｊを、Ｉ
n ＞Ｉn-1 ＞…＞Ｉi+2 ＞Ｉi+1 （ｉ≧１）に設定して
なることを特徴とする。
【００２０】また、本発明（請求項７）は、多値（ｎ
（≧３）値）データ記憶可能な不揮発性半導体記憶装置
において、電荷蓄積部を有するメモリセルと、書き込み
データを一時的に記憶するデータ回路を備え、前記デー
タ回路はｎ−１個の入力端子を有するｎ個の論理回路か
ら構成されることを特徴とする。さらに、前記ｎ−１個
入力端子を有するｎ個の論理回路は、それぞれの出力端
子が他のｎ−１個の各前記論理回路のｎ−１個の入力端
の中の１つの入力端子に互いに接続されてデータ回路を
構成することを特徴とする。
（≧３）値）データ記憶可能な不揮発性半導体記憶装置
において、電荷蓄積部を有するメモリセルと、書き込み
データを一時的に記憶するデータ回路を備え、前記デー
タ回路はｎ−１個の入力端子を有するｎ個の論理回路か
ら構成されることを特徴とする。さらに、前記ｎ−１個
入力端子を有するｎ個の論理回路は、それぞれの出力端
子が他のｎ−１個の各前記論理回路のｎ−１個の入力端
の中の１つの入力端子に互いに接続されてデータ回路を
構成することを特徴とする。
【００２１】また、本発明（請求項９）は、多値（ｎ
（≧３）値）データ記憶可能な不揮発性半導体記憶装置
において、電荷蓄積部を有するメモリセルと、前記メモ
リセルに記憶されたデータを読み出すセンス回路と、前
記センス回路で読み出されたデータを一時的に記憶する
データ回路を備え、前記センス回路は読み出しデータの
値に応じてオン・オフするｎ−１個のスイッチ回路から
構成され、前記データ回路はｎ−１個の入力端子を有す
るｎ個の論理回路から構成されることを特徴とする。さ
らに、前記ｎ−１個のスイッチ回路は、それぞれ異なる
センス信号が入力される第１のＭＯＳトランジスタと前
記読み出しデータが入力される第２のＭＯＳトランジス
タとを直列接続してセンス回路を構成し、前記ｎ−１個
の入力端子を有するｎ個の論理回路は、それぞれの出力
端子が他のｎ−１個の各前記論理回路のｎ−１個の入力
端の中の１つの入力端子に互いに接続されてデータ回路
を構成することを特徴とする。
（≧３）値）データ記憶可能な不揮発性半導体記憶装置
において、電荷蓄積部を有するメモリセルと、前記メモ
リセルに記憶されたデータを読み出すセンス回路と、前
記センス回路で読み出されたデータを一時的に記憶する
データ回路を備え、前記センス回路は読み出しデータの
値に応じてオン・オフするｎ−１個のスイッチ回路から
構成され、前記データ回路はｎ−１個の入力端子を有す
るｎ個の論理回路から構成されることを特徴とする。さ
らに、前記ｎ−１個のスイッチ回路は、それぞれ異なる
センス信号が入力される第１のＭＯＳトランジスタと前
記読み出しデータが入力される第２のＭＯＳトランジス
タとを直列接続してセンス回路を構成し、前記ｎ−１個
の入力端子を有するｎ個の論理回路は、それぞれの出力
端子が他のｎ−１個の各前記論理回路のｎ−１個の入力
端の中の１つの入力端子に互いに接続されてデータ回路
を構成することを特徴とする。
【００２２】また、本発明（請求項１１）は、多値（ｎ
（≧３）値）データ記憶可能な不揮発性半導体記憶装置
において、電荷蓄積部を有する複数のメモリセルから構
成されるメモリセルアレイと、複数のビット線と、複数
のワード線と、複数のプログラム制御回路を備え、前記
複数のプログラム制御回路は、１）それぞれ対応する前
記メモリセルに印加される書き込み電圧を決める書き込
み制御データを保持し、２）前記保持された書き込み制
御データに従ってそれぞれ対応する前記メモリセルに前
記書き込み電圧を同時に印加し、３）前記メモリセルの
書き込み状態を検出し、４）書き込み不十分な前記メモ
リセルのみ予め決められた書き込み状態にするように前
記書き込み電圧が印加されるように、前記メモリセルの
書き込み状態と前記書き込み制御データから予め決めら
れた論理関係に従って、保持されている前記書き込み制
御データを選択的に変更し、各前記プログラム制御回路
は前記書き込み制御データを保持するためのデータ回路
を備える、ことを特徴とする。
（≧３）値）データ記憶可能な不揮発性半導体記憶装置
において、電荷蓄積部を有する複数のメモリセルから構
成されるメモリセルアレイと、複数のビット線と、複数
のワード線と、複数のプログラム制御回路を備え、前記
複数のプログラム制御回路は、１）それぞれ対応する前
記メモリセルに印加される書き込み電圧を決める書き込
み制御データを保持し、２）前記保持された書き込み制
御データに従ってそれぞれ対応する前記メモリセルに前
記書き込み電圧を同時に印加し、３）前記メモリセルの
書き込み状態を検出し、４）書き込み不十分な前記メモ
リセルのみ予め決められた書き込み状態にするように前
記書き込み電圧が印加されるように、前記メモリセルの
書き込み状態と前記書き込み制御データから予め決めら
れた論理関係に従って、保持されている前記書き込み制
御データを選択的に変更し、各前記プログラム制御回路
は前記書き込み制御データを保持するためのデータ回路
を備える、ことを特徴とする。
【００２３】さらに、本発明の望ましい実施態様として
は、次のものがあげられる。
は、次のものがあげられる。
【００２４】（１）データ回路は、ｎ−１個の入力端子
を有するｎ個の論理回路から構成される。
を有するｎ個の論理回路から構成される。
【００２５】（２）ｎ−１個の入力端子を有するｎ個の
論理回路は、それぞれの出力端子が他のｎ−１個の各前
記論理回路のｎ−１の入力端の中の１つの入力端子に互
いに接続されて前記データ回路を構成する。
論理回路は、それぞれの出力端子が他のｎ−１個の各前
記論理回路のｎ−１の入力端の中の１つの入力端子に互
いに接続されて前記データ回路を構成する。
【００２６】（３）各プログラム制御回路は、ビット線
の信号に従ってデータ回路に保持されている書き込み制
御データを変更するためのセンス回路を備えている。
の信号に従ってデータ回路に保持されている書き込み制
御データを変更するためのセンス回路を備えている。
【００２７】（４）各プログラム制御回路は、ビット線
の信号に従ってデータ回路に保持されているデータを変
更するためのｎ−１個のセンス回路を備えている。
の信号に従ってデータ回路に保持されているデータを変
更するためのｎ−１個のセンス回路を備えている。
【００２８】（５）センス回路は、ビット線の信号に従
ってオン・オフするｎ−１個のスイッチ回路から構成さ
れている。
ってオン・オフするｎ−１個のスイッチ回路から構成さ
れている。
【００２９】また、本発明（請求項１５）は、多値（ｎ
（≧３）値）データ記憶可能な不揮発性半導体記憶装置
において、電荷蓄積部を有する複数のメモリセルから構
成されるメモリセルアレイと、複数のビット線と、複数
のワード線と、複数のプログラム制御回路と、複数のデ
ータ回路を備え、この複数のプログラム制御回路は、
１）前記メモリセルを選択し、２）前記選択したメモリ
セルに書き込み電圧を印加し、前記複数のデータ回路
は、１）前記プログラム制御回路によって選択されたそ
れぞれ対応する前記メモリセルに印加される書き込み制
御電圧を制御する第１，２，…，ｎの論理レベルの書き
込み制御データを保持し、２）前記書き込み制御電圧を
それぞれ対応する前記メモリセルに印加し、３）前記第
１以外の論理レベルの書き込み制御データを保持してい
る前記データ回路に対応する前記メモリセルの書き込み
状態のみ選択的に検出し、４）予め決められた書き込み
状態に達したメモリセルに対応する前記データ回路の前
記書き込み制御データの論理レベルを前記第１の論理レ
ベルに変更し、５）予め決められた書き込み状態に達し
ていないメモリセルに対応する前記データ回路の前記書
き込み制御データの論理レベルを保持し、６）前記第１
の論理レベルの書き込み制御データを保持している前記
データ回路の書き込み制御データの論理レベルを前記第
１の論理レベルに保持する、ことを特徴とする。
（≧３）値）データ記憶可能な不揮発性半導体記憶装置
において、電荷蓄積部を有する複数のメモリセルから構
成されるメモリセルアレイと、複数のビット線と、複数
のワード線と、複数のプログラム制御回路と、複数のデ
ータ回路を備え、この複数のプログラム制御回路は、
１）前記メモリセルを選択し、２）前記選択したメモリ
セルに書き込み電圧を印加し、前記複数のデータ回路
は、１）前記プログラム制御回路によって選択されたそ
れぞれ対応する前記メモリセルに印加される書き込み制
御電圧を制御する第１，２，…，ｎの論理レベルの書き
込み制御データを保持し、２）前記書き込み制御電圧を
それぞれ対応する前記メモリセルに印加し、３）前記第
１以外の論理レベルの書き込み制御データを保持してい
る前記データ回路に対応する前記メモリセルの書き込み
状態のみ選択的に検出し、４）予め決められた書き込み
状態に達したメモリセルに対応する前記データ回路の前
記書き込み制御データの論理レベルを前記第１の論理レ
ベルに変更し、５）予め決められた書き込み状態に達し
ていないメモリセルに対応する前記データ回路の前記書
き込み制御データの論理レベルを保持し、６）前記第１
の論理レベルの書き込み制御データを保持している前記
データ回路の書き込み制御データの論理レベルを前記第
１の論理レベルに保持する、ことを特徴とする。
【００３０】さらに、本発明の望ましい実施態様として
は、次のものがあげられる。
は、次のものがあげられる。
【００３１】（１）それぞれのデータ回路は、ｎ−１個
の入力端子を有するｎ個の論理回路から構成されるデー
タ保持回路を備えている。
の入力端子を有するｎ個の論理回路から構成されるデー
タ保持回路を備えている。
【００３２】（２）ｎ−１個の入力端子を有するｎ個の
論理回路は、それぞれの出力端子が他のｎ−１個の各論
理回路のｎ−１の入力端の中の１つの入力端子に互いに
接続されてデータ保持回路を構成する。
論理回路は、それぞれの出力端子が他のｎ−１個の各論
理回路のｎ−１の入力端の中の１つの入力端子に互いに
接続されてデータ保持回路を構成する。
【００３３】（３）各データ回路は、ビット線の信号に
従ってデータ回路に保持されている書き込み制御データ
の論理レベルを変更するためのセンス回路を備えてい
る。
従ってデータ回路に保持されている書き込み制御データ
の論理レベルを変更するためのセンス回路を備えてい
る。
【００３４】（４）各データ回路は、ビット線の信号に
従ってデータ回路に保持されているデータの論理レベル
を変更するためのｎ−１個のセンス回路を備えている。
従ってデータ回路に保持されているデータの論理レベル
を変更するためのｎ−１個のセンス回路を備えている。
【００３５】（５）センス回路は、ビット線の信号に従
ってオン・オフするｎ−１個のスイッチ回路から構成さ
れている。
ってオン・オフするｎ−１個のスイッチ回路から構成さ
れている。
【００３６】また本発明は、多値（ｎ（≧３）値）デー
タ記憶可能な電荷蓄積部を有する複数のメモリセルから
構成されるメモリセルアレイと、複数のビット線と、複
数のワード線と、複数のプログラム制御回路を備え、前
記複数のプログラム制御回路は、１）それぞれ対応する
前記メモリセルに印加される書き込み電圧を決める書き
込み制御データを保持し、２）前記保持された書き込み
制御データに従ってそれぞれ対応する前記メモリセルに
前記書き込み電圧を同時に印加し、３）前記メモリセル
の書き込み状態を検出し、４）書き込み不十分な前記メ
モリセルのみ予め決められた書き込み状態にするように
前記書き込み電圧が印加されるように、前記メモリセル
の書き込み状態と前記書き込み制御データから予め決め
られた論理関係に従って、保持されている前記書き込み
制御データを選択的に変更し、各前記プログラム制御回
路は前記書き込み制御データを保持するためのデータ回
路を備え、各前記プログラム制御回路は、さらに前記ビ
ット線の信号に従って前記データ回路に保持されている
前記書き込み制御データを変更するためのセンス回路を
備えることを特徴とする不揮発性半導体記憶装置。
タ記憶可能な電荷蓄積部を有する複数のメモリセルから
構成されるメモリセルアレイと、複数のビット線と、複
数のワード線と、複数のプログラム制御回路を備え、前
記複数のプログラム制御回路は、１）それぞれ対応する
前記メモリセルに印加される書き込み電圧を決める書き
込み制御データを保持し、２）前記保持された書き込み
制御データに従ってそれぞれ対応する前記メモリセルに
前記書き込み電圧を同時に印加し、３）前記メモリセル
の書き込み状態を検出し、４）書き込み不十分な前記メ
モリセルのみ予め決められた書き込み状態にするように
前記書き込み電圧が印加されるように、前記メモリセル
の書き込み状態と前記書き込み制御データから予め決め
られた論理関係に従って、保持されている前記書き込み
制御データを選択的に変更し、各前記プログラム制御回
路は前記書き込み制御データを保持するためのデータ回
路を備え、各前記プログラム制御回路は、さらに前記ビ
ット線の信号に従って前記データ回路に保持されている
前記書き込み制御データを変更するためのセンス回路を
備えることを特徴とする不揮発性半導体記憶装置。
【００３７】さらに本発明は、多値（ｎ（≧３）値）デ
ータ記憶可能な電荷蓄積部を有する複数のメモリセルか
ら構成されるメモリセルアレイと、複数のビット線と、
複数のワード線と、複数のプログラム制御回路を備え、
前記複数のプログラム制御回路は、１）それぞれ対応す
る前記メモリセルに印加される書き込み電圧を決める書
き込み制御データを保持し、２）前記保持された書き込
み制御データに従ってそれぞれ対応する前記メモリセル
に前記書き込み電圧を同時に印加し、３）前記メモリセ
ルの書き込み状態を検出し、４）書き込み不十分な前記
メモリセルのみ予め決められた書き込み状態にするよう
に前記書き込み電圧が印加されるように、前記メモリセ
ルの書き込み状態と前記書き込み制御データから予め決
められた論理関係に従って、保持されている前記書き込
み制御データを選択的に変更し、各前記プログラム制御
回路は前記書き込み制御データを保持するためのデータ
回路を備え、各前記プログラム制御回路は、さらに前記
ビット線の信号に従って前記データ回路に保持されてい
るデータを変更するためのｎ−１個のセンス回路を備え
ることを特徴とする不揮発性半導体記憶装置。
ータ記憶可能な電荷蓄積部を有する複数のメモリセルか
ら構成されるメモリセルアレイと、複数のビット線と、
複数のワード線と、複数のプログラム制御回路を備え、
前記複数のプログラム制御回路は、１）それぞれ対応す
る前記メモリセルに印加される書き込み電圧を決める書
き込み制御データを保持し、２）前記保持された書き込
み制御データに従ってそれぞれ対応する前記メモリセル
に前記書き込み電圧を同時に印加し、３）前記メモリセ
ルの書き込み状態を検出し、４）書き込み不十分な前記
メモリセルのみ予め決められた書き込み状態にするよう
に前記書き込み電圧が印加されるように、前記メモリセ
ルの書き込み状態と前記書き込み制御データから予め決
められた論理関係に従って、保持されている前記書き込
み制御データを選択的に変更し、各前記プログラム制御
回路は前記書き込み制御データを保持するためのデータ
回路を備え、各前記プログラム制御回路は、さらに前記
ビット線の信号に従って前記データ回路に保持されてい
るデータを変更するためのｎ−１個のセンス回路を備え
ることを特徴とする不揮発性半導体記憶装置。
【００３８】ここで、前記データ回路はｎ−１個の入力
端子を有するｎ個の論理回路から構成されることを特徴
とする。さらに、前記ｎ−１個の入力端子を有するｎ個
の論理回路は、それぞれの出力端子が他のｎ−１個の各
前記論理回路のｎ−１の入力端の中の１つの入力端子に
互いに接続されて前記データ回路を構成することを特徴
とする。
端子を有するｎ個の論理回路から構成されることを特徴
とする。さらに、前記ｎ−１個の入力端子を有するｎ個
の論理回路は、それぞれの出力端子が他のｎ−１個の各
前記論理回路のｎ−１の入力端の中の１つの入力端子に
互いに接続されて前記データ回路を構成することを特徴
とする。
【００３９】また本発明は、多値（ｎ（≧３）値）デー
タ記憶可能な電荷蓄積部を有する複数のメモリセルから
構成されるメモリセルアレイと、複数のビット線と、複
数のワード線と、複数のプログラム制御回路と、複数の
データ回路を備え、この複数のプログラム制御回路は、
１）前記メモリセルを選択し、２）前記選択したメモリ
セルに書き込み電圧を印加し、前記複数のデータ回路
は、１）前記プログラム制御回路によって選択されたそ
れぞれ対応する前記メモリセルに印加される書き込み制
御電圧を制御する第１，２，…，ｎの論理レベルの書き
込み制御データを保持し、２）前記書き込み制御電圧を
それぞれ対応する前記メモリセルに印加し、３）前記第
１以外の論理レベルの書き込み制御データを保持してい
る前記データ回路に対応する前記メモリセルの書き込み
状態のみ選択的に検出し、４）予め決められた書き込み
状態に達したメモリセルに対応する前記データ回路の前
記書き込み制御データの論理レベルを前記第１の論理レ
ベルに変更し、５）予め決められた書き込み状態に達し
ていないメモリセルに対応する前記データ回路の前記書
き込み制御データの論理レベルを保持し、６）前記第１
の論理レベルの書き込み制御データを保持している前記
データ回路の書き込み制御データの論理レベルを前記第
１の論理レベルに保持し、各前記データ回路は、さらに
前記ビット線の信号に従って前記データ回路に保持され
ている前記書き込み制御データの論理レベルを変更する
ためのセンス回路を備える、ことを特徴とすることを特
徴とする不揮発性半導体記憶装置。
タ記憶可能な電荷蓄積部を有する複数のメモリセルから
構成されるメモリセルアレイと、複数のビット線と、複
数のワード線と、複数のプログラム制御回路と、複数の
データ回路を備え、この複数のプログラム制御回路は、
１）前記メモリセルを選択し、２）前記選択したメモリ
セルに書き込み電圧を印加し、前記複数のデータ回路
は、１）前記プログラム制御回路によって選択されたそ
れぞれ対応する前記メモリセルに印加される書き込み制
御電圧を制御する第１，２，…，ｎの論理レベルの書き
込み制御データを保持し、２）前記書き込み制御電圧を
それぞれ対応する前記メモリセルに印加し、３）前記第
１以外の論理レベルの書き込み制御データを保持してい
る前記データ回路に対応する前記メモリセルの書き込み
状態のみ選択的に検出し、４）予め決められた書き込み
状態に達したメモリセルに対応する前記データ回路の前
記書き込み制御データの論理レベルを前記第１の論理レ
ベルに変更し、５）予め決められた書き込み状態に達し
ていないメモリセルに対応する前記データ回路の前記書
き込み制御データの論理レベルを保持し、６）前記第１
の論理レベルの書き込み制御データを保持している前記
データ回路の書き込み制御データの論理レベルを前記第
１の論理レベルに保持し、各前記データ回路は、さらに
前記ビット線の信号に従って前記データ回路に保持され
ている前記書き込み制御データの論理レベルを変更する
ためのセンス回路を備える、ことを特徴とすることを特
徴とする不揮発性半導体記憶装置。
【００４０】さらに本発明は、多値（ｎ（≧３）値）デ
ータ記憶可能な電荷蓄積部を有する複数のメモリセルか
ら構成されるメモリセルアレイと、複数のビット線と、
複数のワード線と、複数のプログラム制御回路と、複数
のデータ回路を備え、この複数のプログラム制御回路
は、１）前記メモリセルを選択し、２）前記選択したメ
モリセルに書き込み電圧を印加し、前記複数のデータ回
路は、１）前記プログラム制御回路によって選択された
それぞれ対応する前記メモリセルに印加される書き込み
制御電圧を制御する第１，２，…，ｎの論理レベルの書
き込み制御データを保持し、２）前記書き込み制御電圧
をそれぞれ対応する前記メモリセルに印加し、３）前記
第１以外の論理レベルの書き込み制御データを保持して
いる前記データ回路に対応する前記メモリセルの書き込
み状態のみ選択的に検出し、４）予め決められた書き込
み状態に達したメモリセルに対応する前記データ回路の
前記書き込み制御データの論理レベルを前記第１の論理
レベルに変更し、５）予め決められた書き込み状態に達
していないメモリセルに対応する前記データ回路の前記
書き込み制御データの論理レベルを保持し、６）前記第
１の論理レベルの書き込み制御データを保持している前
記データ回路の書き込み制御データの論理レベルを前記
第１の論理レベルに保持し、各前記データ回路は、さら
に前記ビット線の信号に従って前記データ回路に保持さ
れているデータの論理レベルを変更するためのｎ−１個
のセンス回路を備えることを特徴とする不揮発性半導体
記憶装置。
ータ記憶可能な電荷蓄積部を有する複数のメモリセルか
ら構成されるメモリセルアレイと、複数のビット線と、
複数のワード線と、複数のプログラム制御回路と、複数
のデータ回路を備え、この複数のプログラム制御回路
は、１）前記メモリセルを選択し、２）前記選択したメ
モリセルに書き込み電圧を印加し、前記複数のデータ回
路は、１）前記プログラム制御回路によって選択された
それぞれ対応する前記メモリセルに印加される書き込み
制御電圧を制御する第１，２，…，ｎの論理レベルの書
き込み制御データを保持し、２）前記書き込み制御電圧
をそれぞれ対応する前記メモリセルに印加し、３）前記
第１以外の論理レベルの書き込み制御データを保持して
いる前記データ回路に対応する前記メモリセルの書き込
み状態のみ選択的に検出し、４）予め決められた書き込
み状態に達したメモリセルに対応する前記データ回路の
前記書き込み制御データの論理レベルを前記第１の論理
レベルに変更し、５）予め決められた書き込み状態に達
していないメモリセルに対応する前記データ回路の前記
書き込み制御データの論理レベルを保持し、６）前記第
１の論理レベルの書き込み制御データを保持している前
記データ回路の書き込み制御データの論理レベルを前記
第１の論理レベルに保持し、各前記データ回路は、さら
に前記ビット線の信号に従って前記データ回路に保持さ
れているデータの論理レベルを変更するためのｎ−１個
のセンス回路を備えることを特徴とする不揮発性半導体
記憶装置。
【００４１】ここで、それぞれ前記データ回路はｎ−１
個の入力端子を有するｎ個の論理回路から構成されるデ
ータ保持回路を備えることを特徴とする。さらに、前記
ｎ−１個の入力端子を有するｎ個の論理回路は、それぞ
れの出力端子が他のｎ−１個の各前記論理回路のｎ−１
の入力端の中の１つの入力端子に互いに接続されて前記
データ保持回路を構成することを特徴とする。
個の入力端子を有するｎ個の論理回路から構成されるデ
ータ保持回路を備えることを特徴とする。さらに、前記
ｎ−１個の入力端子を有するｎ個の論理回路は、それぞ
れの出力端子が他のｎ−１個の各前記論理回路のｎ−１
の入力端の中の１つの入力端子に互いに接続されて前記
データ保持回路を構成することを特徴とする。
【００４２】（作用）本発明に係わる多値（ｎ（≧３）
値）データ記憶可能なＥＥＰＲＯＭは、ｎ値データをメ
モリセルの電荷蓄積層に蓄えられるｎ個の電荷量に対応
させて記憶させる。ｎ個の電荷量は離散的に設定され、
その電荷量差である電荷量マージンは電荷量が多いほど
多く設定される。これにより、比較的多い電荷量に対応
するデータの信頼性を確保しながら、比較的少ない電荷
量に対応するデータのための電荷量マージンを削ること
によって、最大電荷量を低下させることができる。従っ
て、書き込み時間や書き込み電圧の増加を抑えつつ信頼
性の高いＥＥＰＲＯＭを実現することが可能となる。
値）データ記憶可能なＥＥＰＲＯＭは、ｎ値データをメ
モリセルの電荷蓄積層に蓄えられるｎ個の電荷量に対応
させて記憶させる。ｎ個の電荷量は離散的に設定され、
その電荷量差である電荷量マージンは電荷量が多いほど
多く設定される。これにより、比較的多い電荷量に対応
するデータの信頼性を確保しながら、比較的少ない電荷
量に対応するデータのための電荷量マージンを削ること
によって、最大電荷量を低下させることができる。従っ
て、書き込み時間や書き込み電圧の増加を抑えつつ信頼
性の高いＥＥＰＲＯＭを実現することが可能となる。
【００４３】また本発明によれば、ｎ値の書き込みデー
タを一時記憶するためのｎ値記憶データ回路を、ｎ−１
個の入力端子を有するｎ個の論理回路で構成することに
より、制御回路面積を抑えることができる。
タを一時記憶するためのｎ値記憶データ回路を、ｎ−１
個の入力端子を有するｎ個の論理回路で構成することに
より、制御回路面積を抑えることができる。
【００４４】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
参照して説明する。
【００４５】（実施形態１）図１は、本発明の第１の実
施形態におけるメモリセルＭの構造を示している。ｐ型
半導体基板（又はｐ型ウェル）１上にトンネル絶縁膜３
を介して浮遊ゲート（電荷蓄積層）４が形成され、この
上にゲート絶縁膜５を介して制御ゲート６が形成され
る。また、基板１の表面にはｎ型拡散層２がソース・ド
レインとして形成される。浮遊ゲート４に蓄積される電
荷量を制御することで、メモリセルＭにデータは記憶さ
れる。
施形態におけるメモリセルＭの構造を示している。ｐ型
半導体基板（又はｐ型ウェル）１上にトンネル絶縁膜３
を介して浮遊ゲート（電荷蓄積層）４が形成され、この
上にゲート絶縁膜５を介して制御ゲート６が形成され
る。また、基板１の表面にはｎ型拡散層２がソース・ド
レインとして形成される。浮遊ゲート４に蓄積される電
荷量を制御することで、メモリセルＭにデータは記憶さ
れる。
【００４６】例えば、データの記憶は以下のように行わ
れる。基板電圧Ｖsub ，ソース電圧Ｖｓ及びドレイン電
圧Ｖｄを高電圧Ｖpp（例えば２０Ｖ）、制御ゲート電圧
ＶCGを０Ｖとすると、絶縁膜３を介して電荷が移動し、
浮遊ゲート４には正の電荷が蓄積される。この状態をデ
ータ“０”の状態に対応させる。データ“０”の状態か
ら、制御ゲート電圧ＶCGを高電圧Ｖpp（例えば２０
Ｖ）、基板電圧Ｖsub ，ソース電圧Ｖｓ及びドレイン電
圧Ｖｄを０Ｖをすると、浮遊ゲート４には負の電荷が蓄
積される。負の電荷量を３つの領域に制御することでデ
ータ“１”，“２”，“３”が記憶される。浮遊ゲート
４の電荷量によってメモリセルのしきい値Ｖｔが変化
し、実際にはこのＶｔの値を検出することでデータが読
み出される。
れる。基板電圧Ｖsub ，ソース電圧Ｖｓ及びドレイン電
圧Ｖｄを高電圧Ｖpp（例えば２０Ｖ）、制御ゲート電圧
ＶCGを０Ｖとすると、絶縁膜３を介して電荷が移動し、
浮遊ゲート４には正の電荷が蓄積される。この状態をデ
ータ“０”の状態に対応させる。データ“０”の状態か
ら、制御ゲート電圧ＶCGを高電圧Ｖpp（例えば２０
Ｖ）、基板電圧Ｖsub ，ソース電圧Ｖｓ及びドレイン電
圧Ｖｄを０Ｖをすると、浮遊ゲート４には負の電荷が蓄
積される。負の電荷量を３つの領域に制御することでデ
ータ“１”，“２”，“３”が記憶される。浮遊ゲート
４の電荷量によってメモリセルのしきい値Ｖｔが変化
し、実際にはこのＶｔの値を検出することでデータが読
み出される。
【００４７】浮遊ゲート４に蓄えられた電荷は、長い時
間をかけてリークしていく。図２は、メモリセルＭのし
きい値Ｖｔの経時変化の一例を示している。浮遊ゲート
４の電荷量が０の場合のしきい値（中性しきい値）をＶ
ｅとする。負の電荷が多いほどしきい値Ｖｔは高くな
り、メモリセルのしきい値Ｖｔの初期値として３つの値
Ｖ１，Ｖ２，Ｖ３（Ｖ１＜Ｖ２＜Ｖ３）が示してある。
浮遊ゲート４に蓄えられた電荷のリークは、電荷量が０
になると止まる。よって、Ｖ１，Ｖ２，Ｖ３は放置時間
とともにＶｅに漸近していく。また、しきい値が高いほ
どＶｅに近づく速度ｄＶ／ｄｔが速い。これは、電荷量
が多いほどリーク量が多いためである。例えば、１０年
放置後のしきい値の変化量は、ΔＶ１＜ΔＶ２＜ΔＶ３
となる。
間をかけてリークしていく。図２は、メモリセルＭのし
きい値Ｖｔの経時変化の一例を示している。浮遊ゲート
４の電荷量が０の場合のしきい値（中性しきい値）をＶ
ｅとする。負の電荷が多いほどしきい値Ｖｔは高くな
り、メモリセルのしきい値Ｖｔの初期値として３つの値
Ｖ１，Ｖ２，Ｖ３（Ｖ１＜Ｖ２＜Ｖ３）が示してある。
浮遊ゲート４に蓄えられた電荷のリークは、電荷量が０
になると止まる。よって、Ｖ１，Ｖ２，Ｖ３は放置時間
とともにＶｅに漸近していく。また、しきい値が高いほ
どＶｅに近づく速度ｄＶ／ｄｔが速い。これは、電荷量
が多いほどリーク量が多いためである。例えば、１０年
放置後のしきい値の変化量は、ΔＶ１＜ΔＶ２＜ΔＶ３
となる。
【００４８】図３は、メモリセルのしきい値とデータの
関係を示している。複数のメモリセルを有するＥＥＰＲ
ＯＭでは、全てのメモリセルのしきい値を同一の値に制
御することは困難であるので、一般に、あるデータに対
応するしきい値はあるしきい値分布幅を持つ。図３で
は、データ“０”に対応するしきい値はＶr1以下に設定
される。ここでは、中性しきい値Ｖｅ以下に設定され、
浮遊ゲートの電荷量が正である場合である。データ
“１”に対応するしきい値はＶr1以上Ｖr2以下とされ
る。データ“２”に対応するしきい値はＶr2以上Ｖr3以
下とされ、データ“３”に対応するしきい値はＶr3以上
とされる。ここではＶｅ＜Ｖr1とされ、浮遊ゲートの負
の電荷量が多い順にデータ“３”，“２”，“１”に対
応する。電圧Ｖr1，Ｖr2，Ｖr3は参照電圧と呼ばれる。
メモリセルのしきい値とこれら参照電圧との大小関係か
らデータは読み出される。
関係を示している。複数のメモリセルを有するＥＥＰＲ
ＯＭでは、全てのメモリセルのしきい値を同一の値に制
御することは困難であるので、一般に、あるデータに対
応するしきい値はあるしきい値分布幅を持つ。図３で
は、データ“０”に対応するしきい値はＶr1以下に設定
される。ここでは、中性しきい値Ｖｅ以下に設定され、
浮遊ゲートの電荷量が正である場合である。データ
“１”に対応するしきい値はＶr1以上Ｖr2以下とされ
る。データ“２”に対応するしきい値はＶr2以上Ｖr3以
下とされ、データ“３”に対応するしきい値はＶr3以上
とされる。ここではＶｅ＜Ｖr1とされ、浮遊ゲートの負
の電荷量が多い順にデータ“３”，“２”，“１”に対
応する。電圧Ｖr1，Ｖr2，Ｖr3は参照電圧と呼ばれる。
メモリセルのしきい値とこれら参照電圧との大小関係か
らデータは読み出される。
【００４９】データ“１”に対応するしきい値の最小値
とＶr1の間にはΔＶだけマージンが設けられる。データ
“１”に対応するしきい値が放置時間とともにＶｅに近
づきＶr1以下になると、データ“１”がデータ“０”に
化けるため、メモリセルのデータ保持期間を長くするた
めである。同様に、データ“２”或いは“３”に対応す
るしきい値の最小値とＶr2或いはＶr3の間にも、ΔＶだ
けそれぞれマージンが設けられる。
とＶr1の間にはΔＶだけマージンが設けられる。データ
“１”に対応するしきい値が放置時間とともにＶｅに近
づきＶr1以下になると、データ“１”がデータ“０”に
化けるため、メモリセルのデータ保持期間を長くするた
めである。同様に、データ“２”或いは“３”に対応す
るしきい値の最小値とＶr2或いはＶr3の間にも、ΔＶだ
けそれぞれマージンが設けられる。
【００５０】図２を用いて説明したように、浮遊ゲート
の電荷が多いほどしきい値の経時変化量は多いので、図
３に示した例では、データ“１”が“０”に化けるまで
の時間より、データ“２”が“１”に化けるまでの時間
の方が短く、さらにデータ“３”が“２”に化けるまで
の時間の方が短い。各データ保持のためのしきい値マー
ジンΔＶが一定であるためである。
の電荷が多いほどしきい値の経時変化量は多いので、図
３に示した例では、データ“１”が“０”に化けるまで
の時間より、データ“２”が“１”に化けるまでの時間
の方が短く、さらにデータ“３”が“２”に化けるまで
の時間の方が短い。各データ保持のためのしきい値マー
ジンΔＶが一定であるためである。
【００５１】図４は、本発明におけるメモリセルのしき
い値とデータの関係を示している。データ“１”に対応
するしきい値の最小値とＶr1の間にはΔＶ１だけマージ
ンが設けられる。データ“２”に対応するしきい値の最
小値とＶr2の間にはΔＶ２だけマージンが設けられる。
データ“３”に対応するしきい値の最小値とＶr3の間に
はΔＶ３だけマージンが設けられる。ここで、ΔＶ１＜
ΔＶ２＜ΔＶ３とされる。それぞれデータが“１”から
“０”、“２”から“１”、“３”から“２”に化ける
までの時間が等しくなるようにされるのが最も理想的で
ある。ΔＶ１＜ΔＶ２＜ΔＶ３とすることで、例えばデ
ータ“１”保持のためのしきい値マージンΔＶ１を余分
に設ける必要がなくなる。
い値とデータの関係を示している。データ“１”に対応
するしきい値の最小値とＶr1の間にはΔＶ１だけマージ
ンが設けられる。データ“２”に対応するしきい値の最
小値とＶr2の間にはΔＶ２だけマージンが設けられる。
データ“３”に対応するしきい値の最小値とＶr3の間に
はΔＶ３だけマージンが設けられる。ここで、ΔＶ１＜
ΔＶ２＜ΔＶ３とされる。それぞれデータが“１”から
“０”、“２”から“１”、“３”から“２”に化ける
までの時間が等しくなるようにされるのが最も理想的で
ある。ΔＶ１＜ΔＶ２＜ΔＶ３とすることで、例えばデ
ータ“１”保持のためのしきい値マージンΔＶ１を余分
に設ける必要がなくなる。
【００５２】このように、対応するしきい値の経時変化
が小さいデータのためのしきい値マージンを小さくする
ことで、各データに対応するしきい値を低下させること
ができる。よって、浮遊ゲートに蓄える電荷量を低減で
き、書き込み時間の短縮或いは書き込み電圧の低電圧化
が実現される。
が小さいデータのためのしきい値マージンを小さくする
ことで、各データに対応するしきい値を低下させること
ができる。よって、浮遊ゲートに蓄える電荷量を低減で
き、書き込み時間の短縮或いは書き込み電圧の低電圧化
が実現される。
【００５３】図４では、中性しきい値Ｖｅが参照電圧Ｖ
r1以下となっているが、例えば、ＶｅがＶr1とＶr2の間
に位置する場合を考える。ΔＶ２＜ΔＶ３としておく
と、データ“２”からデータ“１”に化ける時間とデー
タ“３”からデータ“２”に化けるまでの時間をほぼ等
しくできる。データ“１”は化けることがない。よっ
て、ΔＶ１＜ΔＶ２＜ΔＶ３と設定する。
r1以下となっているが、例えば、ＶｅがＶr1とＶr2の間
に位置する場合を考える。ΔＶ２＜ΔＶ３としておく
と、データ“２”からデータ“１”に化ける時間とデー
タ“３”からデータ“２”に化けるまでの時間をほぼ等
しくできる。データ“１”は化けることがない。よっ
て、ΔＶ１＜ΔＶ２＜ΔＶ３と設定する。
【００５４】メモリセルのしきい値を検出しデータを読
み出す方法として、制御ゲートに参照電圧を印加してド
レインとソース間に電流が流れるか否かをセンスする方
法がある。この場合、参照電圧を制御ゲートに印加する
ことで電圧ストレスがメモリセルに印加される。このス
トレスによってデータが化ける場合もある。
み出す方法として、制御ゲートに参照電圧を印加してド
レインとソース間に電流が流れるか否かをセンスする方
法がある。この場合、参照電圧を制御ゲートに印加する
ことで電圧ストレスがメモリセルに印加される。このス
トレスによってデータが化ける場合もある。
【００５５】図４で、Ｖr1＜Ｖr2＜Ｖr3＜０Ｖである場
合、読み出し時に制御ゲートに負の電圧が印加され、基
板，ソース，ドレインが０Ｖ又は正の電位であれば、し
きい値はこのストレスによって負の方向へ変化する。メ
モリセルのしきい値が放置時間とともに中性しきい値Ｖ
ｅに漸近する速度より、この電圧ストレスによるしきい
値変化速度の方が顕著な場合、ＶｅがＶr1以下の場合は
もとより、ＶｅがＶr3より大きくても、ΔＶ１＜ΔＶ２
＜ΔＶ３と設定する。Ｖｅ＞Ｖr3の場合、データ“１”
に対応するしきい値はデータ“２”に対応するしきい値
より低く、浮遊ゲートに蓄えられた正の電荷が多い。よ
って、上述のような電圧ストレスについては、データ
“１”に対応するしきい値の変化速度の方がデータ
“２”に対応するしきい値の変化速度より遅い。同様
に、データ“２”に対応するしきい値の変化速度の方が
データ“３”に対応するしきい値の変化速度より遅い。
合、読み出し時に制御ゲートに負の電圧が印加され、基
板，ソース，ドレインが０Ｖ又は正の電位であれば、し
きい値はこのストレスによって負の方向へ変化する。メ
モリセルのしきい値が放置時間とともに中性しきい値Ｖ
ｅに漸近する速度より、この電圧ストレスによるしきい
値変化速度の方が顕著な場合、ＶｅがＶr1以下の場合は
もとより、ＶｅがＶr3より大きくても、ΔＶ１＜ΔＶ２
＜ΔＶ３と設定する。Ｖｅ＞Ｖr3の場合、データ“１”
に対応するしきい値はデータ“２”に対応するしきい値
より低く、浮遊ゲートに蓄えられた正の電荷が多い。よ
って、上述のような電圧ストレスについては、データ
“１”に対応するしきい値の変化速度の方がデータ
“２”に対応するしきい値の変化速度より遅い。同様
に、データ“２”に対応するしきい値の変化速度の方が
データ“３”に対応するしきい値の変化速度より遅い。
【００５６】しきい値マージンが大きいということは、
電荷量マージンも大きいということである。実際のメモ
リ装置では、メモリセルのしきい値以外にもメモリセル
を介して流れる電流（以下、セル電流と呼ぶ）によって
対応づけることもある。例えば、制御ゲートにある一定
の電圧を印加し、ドレインからソースに流れるセル電流
を検出する。ｎチャネル型のメモリセルでは、しきい値
が高いほどセル電流が少なくなる。
電荷量マージンも大きいということである。実際のメモ
リ装置では、メモリセルのしきい値以外にもメモリセル
を介して流れる電流（以下、セル電流と呼ぶ）によって
対応づけることもある。例えば、制御ゲートにある一定
の電圧を印加し、ドレインからソースに流れるセル電流
を検出する。ｎチャネル型のメモリセルでは、しきい値
が高いほどセル電流が少なくなる。
【００５７】図５は、メモリセルにおけるセル電流とデ
ータとの関係を示している。浮遊ゲートに蓄えられた電
荷量が０の場合の中性セル電流をＩｅとする。データ
“１”に対応するセル電流の最大値と参照電流Ｉr1の間
には、ΔＩ１だけマージンが設けられる。データ“２”
に対応するセル電流の最大値と参照電流Ｉr2の間には、
ΔＩ２だけマージンが設けられる。データ“３”に対応
するセル電流の最大値と参照電流Ｉr3の間には、ΔＩ３
だけマージンが設けられる。ΔＩ１＜ΔＩ２＜ΔＩ３と
される。それぞれデータが“１”から“０”、“２”か
ら“１”、“３”から“２”に化けるまでの時間が等し
くなるようにされるのが最も理想的である。ΔＩ１＜Δ
Ｉ２＜ΔＩ３とすることで、例えば、データ“１”保持
のためのセル電流マージンΔＩ１を余分に設ける必要が
なくなる。
ータとの関係を示している。浮遊ゲートに蓄えられた電
荷量が０の場合の中性セル電流をＩｅとする。データ
“１”に対応するセル電流の最大値と参照電流Ｉr1の間
には、ΔＩ１だけマージンが設けられる。データ“２”
に対応するセル電流の最大値と参照電流Ｉr2の間には、
ΔＩ２だけマージンが設けられる。データ“３”に対応
するセル電流の最大値と参照電流Ｉr3の間には、ΔＩ３
だけマージンが設けられる。ΔＩ１＜ΔＩ２＜ΔＩ３と
される。それぞれデータが“１”から“０”、“２”か
ら“１”、“３”から“２”に化けるまでの時間が等し
くなるようにされるのが最も理想的である。ΔＩ１＜Δ
Ｉ２＜ΔＩ３とすることで、例えば、データ“１”保持
のためのセル電流マージンΔＩ１を余分に設ける必要が
なくなる。
【００５８】このように、対応するセル電流の経時変化
が小さいデータのためのセル電流マージンを小さくする
ことで、各データに対応するセル電流を増加させること
ができる。よって、浮遊ゲートに蓄える電荷量を低減で
き、書き込み時間の短縮或いは書き込み電圧の低電圧化
が実現される。
が小さいデータのためのセル電流マージンを小さくする
ことで、各データに対応するセル電流を増加させること
ができる。よって、浮遊ゲートに蓄える電荷量を低減で
き、書き込み時間の短縮或いは書き込み電圧の低電圧化
が実現される。
【００５９】図６は、浮遊ゲートに正の電荷を蓄えた場
合のしきい値の経時変化を示している。正の電荷量が多
いほどしきい値は低く、経時変化率は大きい。図７は、
図４とは逆に、しきい値が高い順にデータ“０”，
“１”，“２”，“３”としている。よって、ΔＶ１＜
ΔＶ２＜ΔＶ３とする。図８は、図５とは逆に図７に対
応させて、セル電流が少ない順にデータ“０”，
“１”，“２”，“３”としている。よって、ΔＩ１＜
ΔＩ２＜ΔＩ３とする。
合のしきい値の経時変化を示している。正の電荷量が多
いほどしきい値は低く、経時変化率は大きい。図７は、
図４とは逆に、しきい値が高い順にデータ“０”，
“１”，“２”，“３”としている。よって、ΔＶ１＜
ΔＶ２＜ΔＶ３とする。図８は、図５とは逆に図７に対
応させて、セル電流が少ない順にデータ“０”，
“１”，“２”，“３”としている。よって、ΔＩ１＜
ΔＩ２＜ΔＩ３とする。
【００６０】図２、４、５及び図６、７、８で説明した
ように、種々様々な原因によってデータが変化し記憶情
報が壊れるのを防ぐために、浮遊ゲートに蓄えられた電
荷量マージン、或いはしきい値マージン、或いはセル電
流マージンを、データ毎に設定することによって、浮遊
ゲートに蓄える電荷量を低減することができる。よっ
て、書き込み時間の短縮或いは書き込み電圧の低電圧化
が実現される。マージンを電荷量で確保するか、しきい
値で確保するか、セル電流で確保するかは、メモリ装置
の制御回路に依存する。
ように、種々様々な原因によってデータが変化し記憶情
報が壊れるのを防ぐために、浮遊ゲートに蓄えられた電
荷量マージン、或いはしきい値マージン、或いはセル電
流マージンを、データ毎に設定することによって、浮遊
ゲートに蓄える電荷量を低減することができる。よっ
て、書き込み時間の短縮或いは書き込み電圧の低電圧化
が実現される。マージンを電荷量で確保するか、しきい
値で確保するか、セル電流で確保するかは、メモリ装置
の制御回路に依存する。
【００６１】また、ここではｎチャネル型のメモリセル
を例に説明したが、ｐチャネル型メモリセルでも同様に
実施できる。
を例に説明したが、ｐチャネル型メモリセルでも同様に
実施できる。
【００６２】図９は、図１に見られるメモリセルＭを用
いて構成される、多値記憶式ＥＥＰＲＯＭの基本構成を
示している。ここでは、３値記憶式を例として示す。メ
モリセルＭがマトリクス状に配置されて構成されるメモ
リセルアレイ７に対して、メモリセルを選択したり、制
御ゲートに書き込み電圧及び読み出し電圧を印加するワ
ード線選択・駆動回路１１が設けられる。ワード線選択
・駆動回路１１はアドレスバッファ１０につながりアド
レス信号を受ける。データ回路８は、書き込みデータを
一時的に保持したり、メモリセルのデータを読み出した
りするための回路である。データ回路８はデータ入出力
バッファ９につながり、アドレスバッファ１０からのア
ドレス信号を受ける。
いて構成される、多値記憶式ＥＥＰＲＯＭの基本構成を
示している。ここでは、３値記憶式を例として示す。メ
モリセルＭがマトリクス状に配置されて構成されるメモ
リセルアレイ７に対して、メモリセルを選択したり、制
御ゲートに書き込み電圧及び読み出し電圧を印加するワ
ード線選択・駆動回路１１が設けられる。ワード線選択
・駆動回路１１はアドレスバッファ１０につながりアド
レス信号を受ける。データ回路８は、書き込みデータを
一時的に保持したり、メモリセルのデータを読み出した
りするための回路である。データ回路８はデータ入出力
バッファ９につながり、アドレスバッファ１０からのア
ドレス信号を受ける。
【００６３】データ入出力バッファ９は、ＥＥＰＲＯＭ
外部とのデータ入出力制御を行うものである。また、メ
モリセルアレイ７は、図１０に見られるようにｐ型基板
１３に形成されるｎ型ウェル１４内のｐ型ウェル１５上
に形成される。そして、ｎ型ウェル１４、ｐ型ウェル１
５の電圧制御をするセルウェル制御回路１２が設けられ
る。
外部とのデータ入出力制御を行うものである。また、メ
モリセルアレイ７は、図１０に見られるようにｐ型基板
１３に形成されるｎ型ウェル１４内のｐ型ウェル１５上
に形成される。そして、ｎ型ウェル１４、ｐ型ウェル１
５の電圧制御をするセルウェル制御回路１２が設けられ
る。
【００６４】図１１は、メモリセルアレイ７の具体的構
成とこれにつながるデータ回路８を示している。メモリ
セルＭ１〜Ｍ４が直列に接続されてＮＡＮＤ型セルを構
成している。その両端は、選択トランジスタＳ１，Ｓ２
を介して、それぞれビット線ＢＬ、ソース線Ｖｓに接続
される。制御ゲートＣＧを共有するメモリセル群は、
“ページ”と呼ばれる単位を形成し、同時に書き込み・
読み出しされる。また、４本の制御ゲートＣＧ１〜ＣＧ
４に繋がるメモリセル群でブロックを形成する。“ペー
ジ”，“ブロック”はワード線選択・駆動回路１１によ
って選択される。各ビット線ＢＬ0 〜ＢＬm には、デー
タ回路８-0〜８-mが接続され、対応するメモリセルへの
書き込みデータを一時的に記憶したりする。
成とこれにつながるデータ回路８を示している。メモリ
セルＭ１〜Ｍ４が直列に接続されてＮＡＮＤ型セルを構
成している。その両端は、選択トランジスタＳ１，Ｓ２
を介して、それぞれビット線ＢＬ、ソース線Ｖｓに接続
される。制御ゲートＣＧを共有するメモリセル群は、
“ページ”と呼ばれる単位を形成し、同時に書き込み・
読み出しされる。また、４本の制御ゲートＣＧ１〜ＣＧ
４に繋がるメモリセル群でブロックを形成する。“ペー
ジ”，“ブロック”はワード線選択・駆動回路１１によ
って選択される。各ビット線ＢＬ0 〜ＢＬm には、デー
タ回路８-0〜８-mが接続され、対応するメモリセルへの
書き込みデータを一時的に記憶したりする。
【００６５】図１２は、図９、１１に見られるデータ回
路８の具体的な構成を示している。ＮＡＮＤ論理回路Ｇ
１，Ｇ２，Ｇ３で、多値データラッチ回路を構成する。
ノードＮ１，Ｎ２，Ｎ３の中、１つだけ“Ｌ”レベルと
なり、残り２つは“Ｈ”レベルである。３つのノードの
中のどれが“Ｌ”レベルであるかによって３値データを
ラッチする。
路８の具体的な構成を示している。ＮＡＮＤ論理回路Ｇ
１，Ｇ２，Ｇ３で、多値データラッチ回路を構成する。
ノードＮ１，Ｎ２，Ｎ３の中、１つだけ“Ｌ”レベルと
なり、残り２つは“Ｈ”レベルである。３つのノードの
中のどれが“Ｌ”レベルであるかによって３値データを
ラッチする。
【００６６】３入力ＮＡＮＤ論理回路を４つ用いて、そ
れぞれの出力を他の３つのＮＡＮＤ論理回路に入力して
互いに接続すれば、４値データをラッチできる。一般的
に、（ｎ−１）入力ＮＡＮＤ論理回路をｎ個用いて、そ
れぞれの出力を他の（ｎ−１）個のＮＡＮＤ論理回路に
入力して互いに接続すると、ｎ値データをラッチでき
る。ＮＡＮＤ論理回路以外に、図１６に示すようにＮＯ
Ｒ論理回路などの回路を用いても構成できる。図１６で
は、３つのノードＮ４，Ｎ５，Ｎ６の中、１つだけ
“Ｈ”レベルとなる。
れぞれの出力を他の３つのＮＡＮＤ論理回路に入力して
互いに接続すれば、４値データをラッチできる。一般的
に、（ｎ−１）入力ＮＡＮＤ論理回路をｎ個用いて、そ
れぞれの出力を他の（ｎ−１）個のＮＡＮＤ論理回路に
入力して互いに接続すると、ｎ値データをラッチでき
る。ＮＡＮＤ論理回路以外に、図１６に示すようにＮＯ
Ｒ論理回路などの回路を用いても構成できる。図１６で
は、３つのノードＮ４，Ｎ５，Ｎ６の中、１つだけ
“Ｈ”レベルとなる。
【００６７】図１７は、インバータＩ２，Ｉ３で構成さ
れる１ビットデータラッチ回路と、Ｉ４，Ｉ５で構成さ
れる１ビットデータラッチ回路の２つで３値データをラ
ッチする従来のデータラッチ回路を示している。図１７
のデータラッチ回路の構成を図１８に、ＮＡＮＤ論理回
路Ｇ１，Ｇ２，Ｇ３で構成される多値データラッチ回路
の構成を図１９に示す。ｐチャネルＭＯＳ領域からｎチ
ャネルＭＯＳ領域に配線される配線数は、図１７のデー
タラッチ回路では４本必要であるが、ＮＡＮＤ論理回路
Ｇ１，Ｇ２，Ｇ３で構成される多値データラッチ回路で
は３本である。ＮＡＮＤ論理回路Ｇ１，Ｇ２，Ｇ３で構
成される多値データラッチ回路の利点は、こうした少な
い配線によって回路面積が小さくできることがあげられ
る。
れる１ビットデータラッチ回路と、Ｉ４，Ｉ５で構成さ
れる１ビットデータラッチ回路の２つで３値データをラ
ッチする従来のデータラッチ回路を示している。図１７
のデータラッチ回路の構成を図１８に、ＮＡＮＤ論理回
路Ｇ１，Ｇ２，Ｇ３で構成される多値データラッチ回路
の構成を図１９に示す。ｐチャネルＭＯＳ領域からｎチ
ャネルＭＯＳ領域に配線される配線数は、図１７のデー
タラッチ回路では４本必要であるが、ＮＡＮＤ論理回路
Ｇ１，Ｇ２，Ｇ３で構成される多値データラッチ回路で
は３本である。ＮＡＮＤ論理回路Ｇ１，Ｇ２，Ｇ３で構
成される多値データラッチ回路の利点は、こうした少な
い配線によって回路面積が小さくできることがあげられ
る。
【００６８】前記図１２において、データ入出力線ＩＯ
Ａ，ＩＯＢと多値データラッチ回路は、ｎチャネルＭＯ
ＳトランジスタＱn11 ，Ｑn12 を介して接続される。デ
ータ入出力線ＩＯＡ，ＩＯＢは、図９中のデータ入出力
バッファ９にも接続される。ｎチャネルＭＯＳトランジ
スタＱn11 ，Ｑn12 のゲートは、ＮＡＮＤ論理回路Ｇ４
とインバータＩ１で構成されるカラムアドレスデコーダ
の出力に接続される。ｎチャネルＭＯＳトランジスタＱ
n1，Ｑn2、或いはＱn3，Ｑn4で構成される回路は、それ
ぞれ活性化信号ＳＥＮ１或いはＳＥＮ２が“Ｈ”となっ
て、ビット線電圧をセンスして多値データラッチ回路の
データを変更する。
Ａ，ＩＯＢと多値データラッチ回路は、ｎチャネルＭＯ
ＳトランジスタＱn11 ，Ｑn12 を介して接続される。デ
ータ入出力線ＩＯＡ，ＩＯＢは、図９中のデータ入出力
バッファ９にも接続される。ｎチャネルＭＯＳトランジ
スタＱn11 ，Ｑn12 のゲートは、ＮＡＮＤ論理回路Ｇ４
とインバータＩ１で構成されるカラムアドレスデコーダ
の出力に接続される。ｎチャネルＭＯＳトランジスタＱ
n1，Ｑn2、或いはＱn3，Ｑn4で構成される回路は、それ
ぞれ活性化信号ＳＥＮ１或いはＳＥＮ２が“Ｈ”となっ
て、ビット線電圧をセンスして多値データラッチ回路の
データを変更する。
【００６９】ｎチャネルＭＯＳトランジスタＱn5，Ｑn
6，Ｑn7，Ｑn8、ｐチャネルＭＯＳトランジスタＱp1で
構成される回路は、信号ＢＬＣ２が“Ｈ”となって、多
値データラッチ回路のデータに応じて書き込み時のビッ
ト線電圧を制御したりする。ｎチャネルＭＯＳトランジ
スタＱn9は、信号ＢＬＣ１が“Ｈ”となって、データ回
路８とビット線ＢＬを接続する。ｎチャネルＭＯＳトラ
ンジスタＱn10 は、信号ＰＲＥが“Ｈ”となって、ビッ
ト線ＢＬを電圧ＶBLP にする。高耐圧ｎチャネルＭＯＳ
トランジスタＨn33 は、消去時にビット線ＢＬに印加さ
れる高電圧がデータ回路に印加されるのを防ぐためのも
ので、消去時以外は信号ＥＲＳＢは“Ｈ”である。
6，Ｑn7，Ｑn8、ｐチャネルＭＯＳトランジスタＱp1で
構成される回路は、信号ＢＬＣ２が“Ｈ”となって、多
値データラッチ回路のデータに応じて書き込み時のビッ
ト線電圧を制御したりする。ｎチャネルＭＯＳトランジ
スタＱn9は、信号ＢＬＣ１が“Ｈ”となって、データ回
路８とビット線ＢＬを接続する。ｎチャネルＭＯＳトラ
ンジスタＱn10 は、信号ＰＲＥが“Ｈ”となって、ビッ
ト線ＢＬを電圧ＶBLP にする。高耐圧ｎチャネルＭＯＳ
トランジスタＨn33 は、消去時にビット線ＢＬに印加さ
れる高電圧がデータ回路に印加されるのを防ぐためのも
ので、消去時以外は信号ＥＲＳＢは“Ｈ”である。
【００７０】次に、このように構成されたＥＥＰＲＯＭ
の動作を、図１３、１４、１５に従って説明する。図１
３は読み出し時のタイミング、図１４は書き込み時のタ
イミング、図１５は書き込みベリファイ時のタイミン
グ、をそれぞれ示している。
の動作を、図１３、１４、１５に従って説明する。図１
３は読み出し時のタイミング、図１４は書き込み時のタ
イミング、図１５は書き込みベリファイ時のタイミン
グ、をそれぞれ示している。
【００７１】図１３に従って、読み出し動作を説明す
る。まず、電圧ＶＢＬＰが電源電圧Ｖcc（例えば５Ｖ）
となって、ビット線は“Ｈ”レベルになる。同時に、電
圧ＶSRもＶccとなり、信号ＳＥＮ１，ＳＥＮ２は“Ｈ”
となって、ノードＮ１，Ｎ３は“Ｈ”、ノードＮ２は
“Ｌ”にリセットされる。信号ＰＲＥが“Ｌ”となっ
て、ビット線はフローティング状態になる。続いて、ワ
ード線選択・駆動回路１１によって選択されたブロック
の選択された制御ゲートＣＧ２は０Ｖ、非選択制御ゲー
トＣＧ１，ＣＧ３，ＣＧ４と選択ゲートＳＧ１，ＳＧ２
はＶccにされる。
る。まず、電圧ＶＢＬＰが電源電圧Ｖcc（例えば５Ｖ）
となって、ビット線は“Ｈ”レベルになる。同時に、電
圧ＶSRもＶccとなり、信号ＳＥＮ１，ＳＥＮ２は“Ｈ”
となって、ノードＮ１，Ｎ３は“Ｈ”、ノードＮ２は
“Ｌ”にリセットされる。信号ＰＲＥが“Ｌ”となっ
て、ビット線はフローティング状態になる。続いて、ワ
ード線選択・駆動回路１１によって選択されたブロック
の選択された制御ゲートＣＧ２は０Ｖ、非選択制御ゲー
トＣＧ１，ＣＧ３，ＣＧ４と選択ゲートＳＧ１，ＳＧ２
はＶccにされる。
【００７２】選択されたメモリセルのしきい値が０Ｖ以
下なら、ビット線電圧は“Ｌ”となる。選択されたメモ
リセルのしきい値が０Ｖ以上なら、ビット線電圧は
“Ｈ”のままとなる。この後、信号ＳＥＮ１が“Ｈ”と
なる。もし、ビット線が“Ｌ”ならｎチャネルＭＯＳト
ランジスタＱn1は“ＯＦＦ”で、ノードＮ１は“Ｈ”の
ままである。もし、ビット線が“Ｈ”ならｎチャネルＭ
ＯＳトランジスタＱn1は“ＯＮ”で、ノードＮ１は０Ｖ
の電圧ＶSRによって“Ｌ”とされる。
下なら、ビット線電圧は“Ｌ”となる。選択されたメモ
リセルのしきい値が０Ｖ以上なら、ビット線電圧は
“Ｈ”のままとなる。この後、信号ＳＥＮ１が“Ｈ”と
なる。もし、ビット線が“Ｌ”ならｎチャネルＭＯＳト
ランジスタＱn1は“ＯＦＦ”で、ノードＮ１は“Ｈ”の
ままである。もし、ビット線が“Ｈ”ならｎチャネルＭ
ＯＳトランジスタＱn1は“ＯＮ”で、ノードＮ１は０Ｖ
の電圧ＶSRによって“Ｌ”とされる。
【００７３】次に、選択された制御ゲートが２Ｖにされ
る。選択されたメモリセルのしきい値が２Ｖ以下なら、
ビット線電圧は“Ｌ”となる。選択されたメモリセルの
しきい値が２Ｖ以上なら、ビット線電圧は“Ｈ”のまま
となる。この後、信号ＳＥＮ２が“Ｈ”となる。もし、
ビット線が“Ｌ”ならｎチャネルＭＯＳトランジスタＱ
n3は“ＯＦＦ”で、ノードＮ３は“Ｈ”のままである。
もし、ビット線が“Ｈ”ならｎチャネルＭＯＳトランジ
スタＱn3は“ＯＮ”で、ノードＮ３は０Ｖの電圧ＶSRに
よって“Ｌ”とされる。
る。選択されたメモリセルのしきい値が２Ｖ以下なら、
ビット線電圧は“Ｌ”となる。選択されたメモリセルの
しきい値が２Ｖ以上なら、ビット線電圧は“Ｈ”のまま
となる。この後、信号ＳＥＮ２が“Ｈ”となる。もし、
ビット線が“Ｌ”ならｎチャネルＭＯＳトランジスタＱ
n3は“ＯＦＦ”で、ノードＮ３は“Ｈ”のままである。
もし、ビット線が“Ｈ”ならｎチャネルＭＯＳトランジ
スタＱn3は“ＯＮ”で、ノードＮ３は０Ｖの電圧ＶSRに
よって“Ｌ”とされる。
【００７４】最後に、カラムアドレスデコーダに入力さ
れるカラム活性化信号ＣＥＮＢが“Ｈ”となると、アド
レス信号によって選択されたデータ回路に保持されてい
るデータがデータ入出力線ＩＯＡ，ＩＯＢに出力され、
データ入出力バッファ９を介してＥＥＰＲＯＭ外部へ出
力される。
れるカラム活性化信号ＣＥＮＢが“Ｈ”となると、アド
レス信号によって選択されたデータ回路に保持されてい
るデータがデータ入出力線ＩＯＡ，ＩＯＢに出力され、
データ入出力バッファ９を介してＥＥＰＲＯＭ外部へ出
力される。
【００７５】メモリセルに記憶されているデータとしき
い値と読み出し後のノードＮ１，Ｎ２，Ｎ３の関係は、
次の（表１）の通りである。
い値と読み出し後のノードＮ１，Ｎ２，Ｎ３の関係は、
次の（表１）の通りである。
【００７６】
【表１】
【００７７】隣り合う２つのメモリセルで９つの記憶状
態ができる。このうち８状態を用いて３ビット分のデー
タを記憶している。データ入出力線ＩＯＡ，ＩＯＢに出
力された信号は、隣り合う偶数、奇数２カラム分の３値
情報をもとに３ビットのデータにデータ入出力バッファ
９で変換されて出力される。例えば、次の（表２）のよ
うに対応させる。
態ができる。このうち８状態を用いて３ビット分のデー
タを記憶している。データ入出力線ＩＯＡ，ＩＯＢに出
力された信号は、隣り合う偶数、奇数２カラム分の３値
情報をもとに３ビットのデータにデータ入出力バッファ
９で変換されて出力される。例えば、次の（表２）のよ
うに対応させる。
【００７８】
【表２】
【００７９】図１４は、書き込み動作を示している。書
き込み動作前に、入力された３ビット分のデータは、
（表２）のようにデータ入出力バッファ９で２つの３値
データに変換されて、隣り合う偶数、奇数カラムのデー
タ回路に入力される。３値データとデータ入出力線ＩＯ
Ａ，ＩＯＢ、ノードＮ１，Ｎ２，Ｎ３の関係は、次の
（表３）の通りである。
き込み動作前に、入力された３ビット分のデータは、
（表２）のようにデータ入出力バッファ９で２つの３値
データに変換されて、隣り合う偶数、奇数カラムのデー
タ回路に入力される。３値データとデータ入出力線ＩＯ
Ａ，ＩＯＢ、ノードＮ１，Ｎ２，Ｎ３の関係は、次の
（表３）の通りである。
【００８０】
【表３】
【００８１】変換された３値データは、カラム活性化信
号ＣＥＮＢが“Ｈ”で、アドレス信号で指定されたカラ
ム番地のデータ回路に転送される。
号ＣＥＮＢが“Ｈ”で、アドレス信号で指定されたカラ
ム番地のデータ回路に転送される。
【００８２】書き込み動作は、まず信号ＰＲＥが“Ｌ”
となってビット線がフローティングにされる。
となってビット線がフローティングにされる。
【００８３】次に、信号ＢＬＣ２が“Ｈ”、電圧ＶＬＨ
が２．５Ｖ、ＶＬＬが０Ｖとされる。これによって、デ
ータ“０”が保持されているデータ回路からはＶcc、デ
ータ“１”が保持されているデータ回路からはＶＬＨ、
データ“２”が保持されているデータ回路からはＶＬＬ
がビット線に出力される。ｎチャネルＭＯＳトランジス
タＱn8，Ｑn9、高耐圧ｎチャネルＭＯＳトランジスタＨ
n33 のしきい値分の電圧降下分が問題になるときは、信
号ＢＬＣ１，ＢＬＣ２，ＥＲＳＢを昇圧すればよい。
が２．５Ｖ、ＶＬＬが０Ｖとされる。これによって、デ
ータ“０”が保持されているデータ回路からはＶcc、デ
ータ“１”が保持されているデータ回路からはＶＬＨ、
データ“２”が保持されているデータ回路からはＶＬＬ
がビット線に出力される。ｎチャネルＭＯＳトランジス
タＱn8，Ｑn9、高耐圧ｎチャネルＭＯＳトランジスタＨ
n33 のしきい値分の電圧降下分が問題になるときは、信
号ＢＬＣ１，ＢＬＣ２，ＥＲＳＢを昇圧すればよい。
【００８４】ワード線選択・駆動回路１１によって、選
択されたブロックの選択ゲートＳＧ１、制御ゲートＣＧ
１〜ＣＧ４がＶccとなる。選択ゲートＳＧ２は０Ｖであ
る。次に、選択された制御ゲートＣＧ２が高電圧Ｖpp
（例えば２０Ｖ）、非選択制御ゲートＣＧ１，ＣＧ３，
ＣＧ４と選択ゲートＳＧ１がＶＭ（例えば１０Ｖ）とな
る。
択されたブロックの選択ゲートＳＧ１、制御ゲートＣＧ
１〜ＣＧ４がＶccとなる。選択ゲートＳＧ２は０Ｖであ
る。次に、選択された制御ゲートＣＧ２が高電圧Ｖpp
（例えば２０Ｖ）、非選択制御ゲートＣＧ１，ＣＧ３，
ＣＧ４と選択ゲートＳＧ１がＶＭ（例えば１０Ｖ）とな
る。
【００８５】データ“２”が保持されているデータ回路
に対応するメモリセルでは、０Ｖのチャネル電位と制御
ゲートのＶppの電位差によって、浮遊ゲートに電子が注
入されしきい値が上昇する。データ“１”が保持されて
いるデータ回路に対応するメモリセルでは、２．５Ｖの
チャネル電位と制御ゲートのＶppの電位差によって、浮
遊ゲートに電子が注入されしきい値が上昇する。チャネ
ル電位を２．５Ｖにしているのは、“２”データ書き込
みより電子の注入量が少なくてよいからである。データ
“０”が保持されているデータ回路に対応するメモリセ
ルでは、チャネル電位と制御ゲートのＶppの電位差が小
さいため、実効的には浮遊ゲートに電子は注入されな
い。よって、メモリセルのしきい値は変動しない。
に対応するメモリセルでは、０Ｖのチャネル電位と制御
ゲートのＶppの電位差によって、浮遊ゲートに電子が注
入されしきい値が上昇する。データ“１”が保持されて
いるデータ回路に対応するメモリセルでは、２．５Ｖの
チャネル電位と制御ゲートのＶppの電位差によって、浮
遊ゲートに電子が注入されしきい値が上昇する。チャネ
ル電位を２．５Ｖにしているのは、“２”データ書き込
みより電子の注入量が少なくてよいからである。データ
“０”が保持されているデータ回路に対応するメモリセ
ルでは、チャネル電位と制御ゲートのＶppの電位差が小
さいため、実効的には浮遊ゲートに電子は注入されな
い。よって、メモリセルのしきい値は変動しない。
【００８６】書き込み動作後、メモリセルのしきい値を
検出する（書き込みベリファイ）。もし、所望のしきい
値に達していれば、データ回路のデータを“０”に変更
する。もし、所望のしきい値に達していなければ、デー
タ回路のデータを保持して再度書き込み動作を行う。書
き込み動作と書き込みベリファイは、全ての選択された
メモリセルが所望のしきい値に達するまで繰り返され
る。
検出する（書き込みベリファイ）。もし、所望のしきい
値に達していれば、データ回路のデータを“０”に変更
する。もし、所望のしきい値に達していなければ、デー
タ回路のデータを保持して再度書き込み動作を行う。書
き込み動作と書き込みベリファイは、全ての選択された
メモリセルが所望のしきい値に達するまで繰り返され
る。
【００８７】図１５を用いて、この書き込みベリファイ
動作を説明する。まず、電圧ＶＢＬＰが電源電圧Ｖcc
（例えば５Ｖ）となって、ビット線は“Ｈ”レベルにな
る。信号ＰＲＥが“Ｌ”となって、ビット線はフローテ
ィング状態になる。続いて、電圧ＶＬＨがＶcc、電圧Ｖ
ＬＬが０Ｖとされ信号ＢＬＣ２が“Ｈ”となると、デー
タ回路に“２”データが保持されされているデータ回路
に対応するビット線ＢＬのみ０Ｖとされる。
動作を説明する。まず、電圧ＶＢＬＰが電源電圧Ｖcc
（例えば５Ｖ）となって、ビット線は“Ｈ”レベルにな
る。信号ＰＲＥが“Ｌ”となって、ビット線はフローテ
ィング状態になる。続いて、電圧ＶＬＨがＶcc、電圧Ｖ
ＬＬが０Ｖとされ信号ＢＬＣ２が“Ｈ”となると、デー
タ回路に“２”データが保持されされているデータ回路
に対応するビット線ＢＬのみ０Ｖとされる。
【００８８】次に、ワード線選択・駆動回路１１によっ
て選択されたブロックの選択された制御ゲートＣＧ２は
０．５Ｖ、非選択制御ゲートＣＧ１，ＣＧ３，ＣＧ４と
選択ゲートＳＧ１，ＳＧ２はＶccにされる。選択された
メモリセルのしきい値が０．５Ｖ以下なら、ビット線電
圧は“Ｌ”となる。選択されたメモリセルのしきい値が
０．５Ｖ以上なら、ビット線電圧は“Ｈ”のままとな
る。この後、信号ＳＥＮ１が“Ｈ”となる。もし、ビッ
ト線が“Ｌ”ならｎチャネルＭＯＳトランジスタＱn1は
“ＯＦＦ”で、ノードＮ１は変わらない。もし、ビット
線が“Ｈ”ならｎチャネルＭＯＳトランジスタＱn1は
“ＯＮ”で、ノードＮ１は０Ｖの電圧ＶSRによって
“Ｌ”とされる。つまり、ここまでの“１”データベリ
ファイ動作で、“１”書き込みに成功したメモリセルに
対応するデータ回路のデータが“１”である場合、
“０”に変更される。その他のデータは変更されない。
て選択されたブロックの選択された制御ゲートＣＧ２は
０．５Ｖ、非選択制御ゲートＣＧ１，ＣＧ３，ＣＧ４と
選択ゲートＳＧ１，ＳＧ２はＶccにされる。選択された
メモリセルのしきい値が０．５Ｖ以下なら、ビット線電
圧は“Ｌ”となる。選択されたメモリセルのしきい値が
０．５Ｖ以上なら、ビット線電圧は“Ｈ”のままとな
る。この後、信号ＳＥＮ１が“Ｈ”となる。もし、ビッ
ト線が“Ｌ”ならｎチャネルＭＯＳトランジスタＱn1は
“ＯＦＦ”で、ノードＮ１は変わらない。もし、ビット
線が“Ｈ”ならｎチャネルＭＯＳトランジスタＱn1は
“ＯＮ”で、ノードＮ１は０Ｖの電圧ＶSRによって
“Ｌ”とされる。つまり、ここまでの“１”データベリ
ファイ動作で、“１”書き込みに成功したメモリセルに
対応するデータ回路のデータが“１”である場合、
“０”に変更される。その他のデータは変更されない。
【００８９】続いて、電圧ＶＢＬＰが電源電圧Ｖcc（例
えば５Ｖ）となって、ビット線は“Ｈ”レベルになる。
次に、ワード線選択・駆動回路１１によって選択された
ブロックの選択された制御ゲートＣＧ２は３Ｖ、非選択
制御ゲートＣＧ１，ＣＧ３，ＣＧ４と選択ゲートＳＧ
１，ＳＧ２はＶccにされる。選択されたメモリセルのし
きい値が３Ｖ以下なら、ビット線電圧は“Ｌ”となる。
選択されたメモリセルのしきい値が３Ｖ以上なら、ビッ
ト線電圧は“Ｈ”のままとなる。この後、信号ＳＥＮ１
が“Ｈ”となる。もし、ビット線が“Ｌ”ならｎチャネ
ルＭＯＳトランジスタＱn1は“ＯＦＦ”で、ノードＮ１
は変わらない。もし、ビット線が“Ｈ”ならｎチャネル
ＭＯＳトランジスタＱn1は“ＯＮ”で、ノードＮ１は０
Ｖの電圧ＶSRによって“Ｌ”とされる。つまり、ここま
での“２”データベリファイ動作で、“２”書き込みに
成功したメモリセルに対応するデータ回路のデータが
“２”である場合、“０”に変更される。その他のデー
タは変更されない。
えば５Ｖ）となって、ビット線は“Ｈ”レベルになる。
次に、ワード線選択・駆動回路１１によって選択された
ブロックの選択された制御ゲートＣＧ２は３Ｖ、非選択
制御ゲートＣＧ１，ＣＧ３，ＣＧ４と選択ゲートＳＧ
１，ＳＧ２はＶccにされる。選択されたメモリセルのし
きい値が３Ｖ以下なら、ビット線電圧は“Ｌ”となる。
選択されたメモリセルのしきい値が３Ｖ以上なら、ビッ
ト線電圧は“Ｈ”のままとなる。この後、信号ＳＥＮ１
が“Ｈ”となる。もし、ビット線が“Ｌ”ならｎチャネ
ルＭＯＳトランジスタＱn1は“ＯＦＦ”で、ノードＮ１
は変わらない。もし、ビット線が“Ｈ”ならｎチャネル
ＭＯＳトランジスタＱn1は“ＯＮ”で、ノードＮ１は０
Ｖの電圧ＶSRによって“Ｌ”とされる。つまり、ここま
での“２”データベリファイ動作で、“２”書き込みに
成功したメモリセルに対応するデータ回路のデータが
“２”である場合、“０”に変更される。その他のデー
タは変更されない。
【００９０】全てのメモリセルが所望のしきい値に達す
ると、全てのデータ回路のノードＮ１は“Ｌ”となるの
で、全てのデータ回路のノードＮ１のレベルが“Ｌ”に
なるとデータのメモリセルへの書き込みは終了させられ
る。書き込みベリファイ時の、データ回路のデータ変換
則は次の（表４）の通りである。
ると、全てのデータ回路のノードＮ１は“Ｌ”となるの
で、全てのデータ回路のノードＮ１のレベルが“Ｌ”に
なるとデータのメモリセルへの書き込みは終了させられ
る。書き込みベリファイ時の、データ回路のデータ変換
則は次の（表４）の通りである。
【００９１】
【表４】
【００９２】図１４、１５で説明したように、ベリファ
イしながら書き込みを行うことで、“１”データに対応
するメモリセルのしきい値はベリファイ参照電圧の０．
５Ｖ以上で２Ｖ以下、“２”データに対応するメモリセ
ルのしきい値はベリファイ参照電圧の３Ｖ以上でＶcc以
下に制御される。図１３で説明したように、読み出し時
の参照電圧は、０Ｖと２Ｖであるから、“１”データの
しきい値マージンは０．５Ｖ、“２”データのしきい値
マージンは１．０Ｖとされる。“０”データに対応する
しきい値は０Ｖ以下であり、これは消去状態と同じであ
る。消去は、セルウェルを高電圧Ｖpp（例えば２０Ｖ）
にして、制御ゲートＣＧを０Ｖとして行われる。電子が
浮遊ゲートから放出されしきい値は０Ｖ以下となる。
イしながら書き込みを行うことで、“１”データに対応
するメモリセルのしきい値はベリファイ参照電圧の０．
５Ｖ以上で２Ｖ以下、“２”データに対応するメモリセ
ルのしきい値はベリファイ参照電圧の３Ｖ以上でＶcc以
下に制御される。図１３で説明したように、読み出し時
の参照電圧は、０Ｖと２Ｖであるから、“１”データの
しきい値マージンは０．５Ｖ、“２”データのしきい値
マージンは１．０Ｖとされる。“０”データに対応する
しきい値は０Ｖ以下であり、これは消去状態と同じであ
る。消去は、セルウェルを高電圧Ｖpp（例えば２０Ｖ）
にして、制御ゲートＣＧを０Ｖとして行われる。電子が
浮遊ゲートから放出されしきい値は０Ｖ以下となる。
【００９３】図２０は、図９中のセルウェル制御回路１
２の具体的な構成を示している。高耐圧ｎチャネルＭＯ
ＳトランジスタＨｎ17〜Ｈｎ28は昇圧回路を構成してい
る。ポンプ活性化信号ＰＭＰが“Ｈ”で、振動する信号
Φが入力されると、出力ＶqqはＶcc以上の高電圧とな
る。電圧Ｖqqは電圧リミッタ１６によってリミットされ
る。昇圧回路リセット信号ＲＳＴＢが“Ｌ”となると、
ＶqqはＶccにリセットされる。デバイス待機信号ＳＴＮ
ＢＹが“Ｈ”となると、昇圧回路への電源供給は遮断さ
れる。これは、電圧転送効率を上げるため、高耐圧ｎチ
ャネルＭＯＳトランジスタＨｎのしきい値を下げると、
待機時にリーク電流のため待機消費電力が大きいためで
ある。昇圧されたＶqqは、信号ＣＷＰＭＰＢが“Ｌ”と
なると、高耐圧ｎチャネルＭＯＳトランジスタＨn10 ，
Ｈn11 を介してセルウェルに印加される。
２の具体的な構成を示している。高耐圧ｎチャネルＭＯ
ＳトランジスタＨｎ17〜Ｈｎ28は昇圧回路を構成してい
る。ポンプ活性化信号ＰＭＰが“Ｈ”で、振動する信号
Φが入力されると、出力ＶqqはＶcc以上の高電圧とな
る。電圧Ｖqqは電圧リミッタ１６によってリミットされ
る。昇圧回路リセット信号ＲＳＴＢが“Ｌ”となると、
ＶqqはＶccにリセットされる。デバイス待機信号ＳＴＮ
ＢＹが“Ｈ”となると、昇圧回路への電源供給は遮断さ
れる。これは、電圧転送効率を上げるため、高耐圧ｎチ
ャネルＭＯＳトランジスタＨｎのしきい値を下げると、
待機時にリーク電流のため待機消費電力が大きいためで
ある。昇圧されたＶqqは、信号ＣＷＰＭＰＢが“Ｌ”と
なると、高耐圧ｎチャネルＭＯＳトランジスタＨn10 ，
Ｈn11 を介してセルウェルに印加される。
【００９４】図２１を用いて、セルウェル制御回路１２
の動作を説明する。待機時、信号ＳＴＮＢＹは“Ｈ”で
ある。信号ＲＳＴＢ，ＣＷＰＭＰＢも“Ｈ”、ＰＭＰと
Φは“Ｌ”である。よって、セルウェルは０Ｖとなって
いる。
の動作を説明する。待機時、信号ＳＴＮＢＹは“Ｈ”で
ある。信号ＲＳＴＢ，ＣＷＰＭＰＢも“Ｈ”、ＰＭＰと
Φは“Ｌ”である。よって、セルウェルは０Ｖとなって
いる。
【００９５】非待機時で消去時以外は、信号ＳＴＮＢ
Ｙ，ＲＳＴＢ，ＰＭＰは“Ｌ”、ＣＷＰＭＰＢは“Ｈ”
である。信号Φは振動する。電圧ＶqqはＶccとなり、セ
ルウェルは０Ｖである。
Ｙ，ＲＳＴＢ，ＰＭＰは“Ｌ”、ＣＷＰＭＰＢは“Ｈ”
である。信号Φは振動する。電圧ＶqqはＶccとなり、セ
ルウェルは０Ｖである。
【００９６】消去時には、信号ＲＳＴＢ，ＰＭＰが
“Ｈ”となって電圧ＶqqはＶppに昇圧される。続いて、
信号ＣＷＰＭＰＢが“Ｌ”となるとセルウェルはＶppと
なる。ＣＷＰＭＰＢが“Ｈ”となってセルウェルは０Ｖ
にリセットされ、信号ＲＳＴＢ，ＰＭＰが“Ｌ”となっ
てＶqqはＶccにリセットされる。
“Ｈ”となって電圧ＶqqはＶppに昇圧される。続いて、
信号ＣＷＰＭＰＢが“Ｌ”となるとセルウェルはＶppと
なる。ＣＷＰＭＰＢが“Ｈ”となってセルウェルは０Ｖ
にリセットされ、信号ＲＳＴＢ，ＰＭＰが“Ｌ”となっ
てＶqqはＶccにリセットされる。
【００９７】（実施形態２）図２２は、図９、１１に見
られるデータ回路８の他の実施形態を示す具体的な構成
図である。３値記憶を例に構成されている。図２２
（ａ）に示すように、クロック同期式インバータＣＩ
１，ＣＩ２とＣＩ３，ＣＩ４でそれぞれ構成される２つ
のフリップ・フロップＦＦ１，ＦＦ２に、書き込み／読
み出しデータをラッチする。また、これらはセンスアン
プとしても動作する。クロック同期式インバータＣＩの
具体的な構成は、図２２（ｂ）に示される。クロック同
期式インバータＣＩの回路しきい値は、例えば電源電圧
Ｖcc（例えば５Ｖ）の半分とする。
られるデータ回路８の他の実施形態を示す具体的な構成
図である。３値記憶を例に構成されている。図２２
（ａ）に示すように、クロック同期式インバータＣＩ
１，ＣＩ２とＣＩ３，ＣＩ４でそれぞれ構成される２つ
のフリップ・フロップＦＦ１，ＦＦ２に、書き込み／読
み出しデータをラッチする。また、これらはセンスアン
プとしても動作する。クロック同期式インバータＣＩの
具体的な構成は、図２２（ｂ）に示される。クロック同
期式インバータＣＩの回路しきい値は、例えば電源電圧
Ｖcc（例えば５Ｖ）の半分とする。
【００９８】フリップ・フロップＦＦ１は、「“０”書
き込みをするか、“１”又は“２”書き込みをするか」
を書き込みデータ情報としてラッチし、メモリセルが
「“０”の情報を保持しているか、“１”又は“２”の
情報を保持しているか」を読み出しデータ情報としてセ
ンスしラッチする。フリップ・フロップＦＦ２は、
「“２”書き込みをするか、“１”又は“０”書き込み
をするか」を書き込みデータ情報としてラッチし、メモ
リセルが「“２”の情報を保持しているか、“１”又は
“０”の情報を保持しているか」を読み出しデータ情報
としてセンスしラッチする。
き込みをするか、“１”又は“２”書き込みをするか」
を書き込みデータ情報としてラッチし、メモリセルが
「“０”の情報を保持しているか、“１”又は“２”の
情報を保持しているか」を読み出しデータ情報としてセ
ンスしラッチする。フリップ・フロップＦＦ２は、
「“２”書き込みをするか、“１”又は“０”書き込み
をするか」を書き込みデータ情報としてラッチし、メモ
リセルが「“２”の情報を保持しているか、“１”又は
“０”の情報を保持しているか」を読み出しデータ情報
としてセンスしラッチする。
【００９９】データ入出力線ＩＯＡ，ＩＯＢとフリップ
・フロップＦＦ１は、ｎチャネルＭＯＳトランジスタＱ
n101，Ｑn102を介して接続される。データ入出力線ＩＯ
Ｃ，ＩＯＤとフリップ・フロップＦＦ２は、ｎチャネル
ＭＯＳトランジスタＱn103，Ｑn104を介して接続され
る。データ入出力線ＩＯＡ，ＩＯＢ，ＩＯＣ，ＩＯＤ
は、図９中のデータ入出力バッファ９にも接続される。
ｎチャネルＭＯＳトランジスタＱn101，Ｑn102，Ｑn10
3，Ｑn104のゲートは、ＮＡＮＤ論理回路Ｇ１０１とイ
ンバータＩ１０１で構成されるカラムアドレスデコーダ
の出力に接続される。ｎチャネルＭＯＳトランジスタＱ
n105，Ｑn109は、フリップ・フロップＦＦ１，ＦＦ２と
ＭＯＳキャパシタＱd101の接続を制御する。ｎチャネル
ＭＯＳトランジスタＱn106，Ｑn107，Ｑn108、ｐチャネ
ルＭＯＳトランジスタＱp102，Ｑp103で構成される回路
は、活性化信号ＶＲＦＹＢ或いはＰＲＯによって、フリ
ップ・フロップＦＦ１，ＦＦ２のデータに応じて、ＭＯ
ＳキャパシタＱd101のゲート電圧を変更する。ＭＯＳキ
ャパシタＱd101は、ディプリーション型ｎチャネルＭＯ
Ｓトランジスタで構成され、ビット線容量より十分小さ
くされる。ｐチャネルＭＯＳトランジスタＱp105は、信
号ＰＲＥＣによってＭＯＳキャパシタＱd101を充電す
る。全てのデータ回路８-0，８-1，…，８-mの書き込み
データが“０”書き込みか否かを検出信号ＰＥＮＤに出
力するため、フリップ・フロップＦＦ１のデータを検出
するｐチャネルＭＯＳトランジスタＱp101が設けられ
る。
・フロップＦＦ１は、ｎチャネルＭＯＳトランジスタＱ
n101，Ｑn102を介して接続される。データ入出力線ＩＯ
Ｃ，ＩＯＤとフリップ・フロップＦＦ２は、ｎチャネル
ＭＯＳトランジスタＱn103，Ｑn104を介して接続され
る。データ入出力線ＩＯＡ，ＩＯＢ，ＩＯＣ，ＩＯＤ
は、図９中のデータ入出力バッファ９にも接続される。
ｎチャネルＭＯＳトランジスタＱn101，Ｑn102，Ｑn10
3，Ｑn104のゲートは、ＮＡＮＤ論理回路Ｇ１０１とイ
ンバータＩ１０１で構成されるカラムアドレスデコーダ
の出力に接続される。ｎチャネルＭＯＳトランジスタＱ
n105，Ｑn109は、フリップ・フロップＦＦ１，ＦＦ２と
ＭＯＳキャパシタＱd101の接続を制御する。ｎチャネル
ＭＯＳトランジスタＱn106，Ｑn107，Ｑn108、ｐチャネ
ルＭＯＳトランジスタＱp102，Ｑp103で構成される回路
は、活性化信号ＶＲＦＹＢ或いはＰＲＯによって、フリ
ップ・フロップＦＦ１，ＦＦ２のデータに応じて、ＭＯ
ＳキャパシタＱd101のゲート電圧を変更する。ＭＯＳキ
ャパシタＱd101は、ディプリーション型ｎチャネルＭＯ
Ｓトランジスタで構成され、ビット線容量より十分小さ
くされる。ｐチャネルＭＯＳトランジスタＱp105は、信
号ＰＲＥＣによってＭＯＳキャパシタＱd101を充電す
る。全てのデータ回路８-0，８-1，…，８-mの書き込み
データが“０”書き込みか否かを検出信号ＰＥＮＤに出
力するため、フリップ・フロップＦＦ１のデータを検出
するｐチャネルＭＯＳトランジスタＱp101が設けられ
る。
【０１００】ｎチャネルＭＯＳトランジスタＱn110、ｐ
チャネルＭＯＳトランジスタＱp104は、信号ＢＬＣＮ，
ＢＬＣＰによって、データ回路８とビット線ＢＬの接続
を制御する。ｎチャネルＭＯＳトランジスタＱn111は、
信号ＰＲＥが“Ｈ”となって、ビット線ＢＬを電圧ＶBL
P にする。高耐圧ｎチャネルＭＯＳトランジスタＨn101
は、消去時にビット線に印加される高電圧がデータ回路
に印加されるのを防ぐためのもので、消去時以外は信号
ERSBは“Ｈ”である。
チャネルＭＯＳトランジスタＱp104は、信号ＢＬＣＮ，
ＢＬＣＰによって、データ回路８とビット線ＢＬの接続
を制御する。ｎチャネルＭＯＳトランジスタＱn111は、
信号ＰＲＥが“Ｈ”となって、ビット線ＢＬを電圧ＶBL
P にする。高耐圧ｎチャネルＭＯＳトランジスタＨn101
は、消去時にビット線に印加される高電圧がデータ回路
に印加されるのを防ぐためのもので、消去時以外は信号
ERSBは“Ｈ”である。
【０１０１】次に、このように構成されたＥＥＰＲＯＭ
の動作を、図２３、２４、２５に従って説明する。図２
３は読み出し時のタイミング、図２４は書き込み時のタ
イミング、図２５は書き込みベリファイ時のタイミン
グ、をそれぞれ示している。
の動作を、図２３、２４、２５に従って説明する。図２
３は読み出し時のタイミング、図２４は書き込み時のタ
イミング、図２５は書き込みベリファイ時のタイミン
グ、をそれぞれ示している。
【０１０２】図２３に従って、読み出し動作を説明す
る。まず、電圧ＶＢＬＰが電源電圧Ｖcc（例えば５Ｖ）
となって、ビット線は“Ｈ”レベルになる。同時に、信
号ＢＬＣＮが“Ｌ”、ＢＬＣＰが“Ｈ”となって、ビッ
ト線とＭＯＳキャパシタＱd101は切り離される。信号Ｐ
ＲＥが“Ｌ”となって、ビット線はフローティング状態
になる。続いて、ワード線選択・駆動回路１１によって
選択されたブロックの選択された制御ゲートＣＧ２は０
Ｖ、非選択制御ゲートＣＧ１，ＣＧ３，ＣＧ４と選択ゲ
ートＳＧ１，ＳＧ２はＶccにされる。信号ＰＲＥＣが
“Ｌ”となってＭＯＳキャパシタＱd101はＶccに充電さ
れる。
る。まず、電圧ＶＢＬＰが電源電圧Ｖcc（例えば５Ｖ）
となって、ビット線は“Ｈ”レベルになる。同時に、信
号ＢＬＣＮが“Ｌ”、ＢＬＣＰが“Ｈ”となって、ビッ
ト線とＭＯＳキャパシタＱd101は切り離される。信号Ｐ
ＲＥが“Ｌ”となって、ビット線はフローティング状態
になる。続いて、ワード線選択・駆動回路１１によって
選択されたブロックの選択された制御ゲートＣＧ２は０
Ｖ、非選択制御ゲートＣＧ１，ＣＧ３，ＣＧ４と選択ゲ
ートＳＧ１，ＳＧ２はＶccにされる。信号ＰＲＥＣが
“Ｌ”となってＭＯＳキャパシタＱd101はＶccに充電さ
れる。
【０１０３】選択されたメモリセルのしきい値が０Ｖ以
下なら、ビット線電圧は“Ｌ”となる。選択されたメモ
リセルのしきい値が０Ｖ以上なら、ビット線電圧は
“Ｈ”のままとなる。この後、信号ＢＬＣＮが例えばＶ
cc以下の１．５Ｖとされる。ｎチャネルＭＯＳトランジ
スタＱｎ110 のしきい値が１Ｖの場合、もしビット線が
０．５Ｖ以下ならｎチャネルＭＯＳトランジスタＱn110
は“ＯＮ”で、ノードＮ１０１は０．５Ｖ以下となる。
もし、ビット線が０．５Ｖ以上ならｎチャネルＭＯＳト
ランジスタＱn110は“ＯＦＦ”で、ノードＮ１０１はＶ
ccに保たれる。
下なら、ビット線電圧は“Ｌ”となる。選択されたメモ
リセルのしきい値が０Ｖ以上なら、ビット線電圧は
“Ｈ”のままとなる。この後、信号ＢＬＣＮが例えばＶ
cc以下の１．５Ｖとされる。ｎチャネルＭＯＳトランジ
スタＱｎ110 のしきい値が１Ｖの場合、もしビット線が
０．５Ｖ以下ならｎチャネルＭＯＳトランジスタＱn110
は“ＯＮ”で、ノードＮ１０１は０．５Ｖ以下となる。
もし、ビット線が０．５Ｖ以上ならｎチャネルＭＯＳト
ランジスタＱn110は“ＯＦＦ”で、ノードＮ１０１はＶ
ccに保たれる。
【０１０４】再度、信号ＢＬＣＮが“Ｌ”となって、ビ
ット線ＢＬとＭＯＳキャパシタＱd101は切り離される。
信号ＬＡＴ１，ＳＥＮ１が“Ｌ”となってフリップ・フ
ロップＦＦ１が非活性化された後、信号ＳＡＣ１が
“Ｈ”となる。再度、信号ＳＥＮ１が“Ｈ”となり続い
て信号ＬＡＴ１が“Ｈ”となることで、ノードＮ１０１
の電圧がセンスされラッチされる。これで、メモリセル
のデータが“０”か否かがフリップ・フロップＦＦ１に
よってセンスされ、その情報はラッチされる。
ット線ＢＬとＭＯＳキャパシタＱd101は切り離される。
信号ＬＡＴ１，ＳＥＮ１が“Ｌ”となってフリップ・フ
ロップＦＦ１が非活性化された後、信号ＳＡＣ１が
“Ｈ”となる。再度、信号ＳＥＮ１が“Ｈ”となり続い
て信号ＬＡＴ１が“Ｈ”となることで、ノードＮ１０１
の電圧がセンスされラッチされる。これで、メモリセル
のデータが“０”か否かがフリップ・フロップＦＦ１に
よってセンスされ、その情報はラッチされる。
【０１０５】次に、選択された制御ゲートが２Ｖにされ
る。選択されたメモリセルのしきい値が２Ｖ以下なら、
ビット線電圧は“Ｌ”となる。選択されたメモリセルの
しきい値が２Ｖ以上なら、ビット線電圧は“Ｈ”のまま
となる。この後、信号ＢＬＣＮが例えばＶcc以下の１．
５Ｖとされる。ｎチャネルＭＯＳトランジスタＱn110の
しきい値が１Ｖの場合、もしビット線が０．５Ｖ以下な
らｎチャネルＭＯＳトランジスタＱn110は“ＯＮ”で、
ノードＮ１０１は０．５Ｖ以下となる。もし、ビット線
が０．５Ｖ以上ならｎチャネルＭＯＳトランジスタＱn1
10は“ＯＦＦ”で、ノードＮ１０１はＶccに保たれる。
る。選択されたメモリセルのしきい値が２Ｖ以下なら、
ビット線電圧は“Ｌ”となる。選択されたメモリセルの
しきい値が２Ｖ以上なら、ビット線電圧は“Ｈ”のまま
となる。この後、信号ＢＬＣＮが例えばＶcc以下の１．
５Ｖとされる。ｎチャネルＭＯＳトランジスタＱn110の
しきい値が１Ｖの場合、もしビット線が０．５Ｖ以下な
らｎチャネルＭＯＳトランジスタＱn110は“ＯＮ”で、
ノードＮ１０１は０．５Ｖ以下となる。もし、ビット線
が０．５Ｖ以上ならｎチャネルＭＯＳトランジスタＱn1
10は“ＯＦＦ”で、ノードＮ１０１はＶccに保たれる。
【０１０６】再度、信号ＢＬＣＮが“Ｌ”となって、ビ
ット線ＢＬとＭＯＳキャパシタＱd101は切り離される。
信号ＬＡＴ２，ＳＥＮ２が“Ｌ”となってフリップ・フ
ロップＦＦ２が非活性化された後、信号ＳＡＣ２が
“Ｈ”となる。再度、信号ＳＥＮ２が“Ｈ”となり続い
て信号ＬＡＴ２が“Ｈ”となることで、ノードＮ１０１
の電圧がセンスされラッチされる。これで、メモリセル
のデータが“２”か否かがフリップ・フロップＦＦ２に
よってセンスされ、その情報はラッチされる。
ット線ＢＬとＭＯＳキャパシタＱd101は切り離される。
信号ＬＡＴ２，ＳＥＮ２が“Ｌ”となってフリップ・フ
ロップＦＦ２が非活性化された後、信号ＳＡＣ２が
“Ｈ”となる。再度、信号ＳＥＮ２が“Ｈ”となり続い
て信号ＬＡＴ２が“Ｈ”となることで、ノードＮ１０１
の電圧がセンスされラッチされる。これで、メモリセル
のデータが“２”か否かがフリップ・フロップＦＦ２に
よってセンスされ、その情報はラッチされる。
【０１０７】読み出し中、信号ERSBは“Ｈ”、ＶＲＦＹ
Ｂは“Ｈ”、ＰＲＯは“Ｌ”である。また、電圧ＶＢＬ
ＭとＶｓは０Ｖとする。
Ｂは“Ｈ”、ＰＲＯは“Ｌ”である。また、電圧ＶＢＬ
ＭとＶｓは０Ｖとする。
【０１０８】カラムアドレスデコーダに入力されるカラ
ム活性化信号ＣＥＮＢが“Ｈ”となると、アドレス信号
によって選択されたデータ回路に保持されているデータ
がデータ入出力線ＩＯＡ，ＩＯＢ，ＩＯＣ，ＩＯＤに出
力され、データ入出力バッファ９を介してＥＥＰＲＯＭ
外部へ出力される。
ム活性化信号ＣＥＮＢが“Ｈ”となると、アドレス信号
によって選択されたデータ回路に保持されているデータ
がデータ入出力線ＩＯＡ，ＩＯＢ，ＩＯＣ，ＩＯＤに出
力され、データ入出力バッファ９を介してＥＥＰＲＯＭ
外部へ出力される。
【０１０９】メモリセルに記憶されているデータ、しき
い値、データ入出力線ＩＯＡ，ＩＯＢ，ＩＯＣ，ＩＯＤ
に読み出し後に出力されるレベル、の関係は次の（表
５）の通りである。
い値、データ入出力線ＩＯＡ，ＩＯＢ，ＩＯＣ，ＩＯＤ
に読み出し後に出力されるレベル、の関係は次の（表
５）の通りである。
【０１１０】
【表５】
【０１１１】隣り合う２つのメモリセルで９つの記憶状
態ができる。このうち８状態を用いて３ビット分のデー
タを記憶している。データ入出力線ＩＯＡ，ＩＯＢ，Ｉ
ＯＣ，ＩＯＤに出力された信号は、隣り合う偶数、奇数
２カラム分の３値情報をもとに３ビットのデータにデー
タ入出力バッファ９で変換されて出力される。例えば、
前記（表２）のように対応させる。
態ができる。このうち８状態を用いて３ビット分のデー
タを記憶している。データ入出力線ＩＯＡ，ＩＯＢ，Ｉ
ＯＣ，ＩＯＤに出力された信号は、隣り合う偶数、奇数
２カラム分の３値情報をもとに３ビットのデータにデー
タ入出力バッファ９で変換されて出力される。例えば、
前記（表２）のように対応させる。
【０１１２】図２４は、書き込み動作を示している。書
き込み動作前に、入力された３ビット分のデータは、前
記（表２）のようにデータ入出力バッファ９で２つの３
値データに変換されて、隣り合う偶数、奇数カラムのデ
ータ回路８に入力される。３値データとデータ入出力線
ＩＯＡ，ＩＯＢ，ＩＯＣ，ＩＯＤの関係は、次の（表
６）の通りである。
き込み動作前に、入力された３ビット分のデータは、前
記（表２）のようにデータ入出力バッファ９で２つの３
値データに変換されて、隣り合う偶数、奇数カラムのデ
ータ回路８に入力される。３値データとデータ入出力線
ＩＯＡ，ＩＯＢ，ＩＯＣ，ＩＯＤの関係は、次の（表
６）の通りである。
【０１１３】
【表６】
【０１１４】変換された３値データは、カラム活性化信
号ＣＥＮＢが“Ｈ”で、アドレス信号で指定されたカラ
ム番地のデータ回路に転送される。
号ＣＥＮＢが“Ｈ”で、アドレス信号で指定されたカラ
ム番地のデータ回路に転送される。
【０１１５】書き込み動作は、まず信号ＰＲＥが“Ｌ”
となってビット線がフローティングにされる。
となってビット線がフローティングにされる。
【０１１６】次に、信号ＶＲＦＹＢが“Ｌ”、信号ＰＲ
Ｏが“Ｈ”、電圧ＶＢＬＭが２．５Ｖとされる。これに
よって、データ“０”が保持されているデータ回路から
はＶcc、データ“１”が保持されているデータ回路から
は２．５Ｖがビット線に出力される。信号ＳＡＣ２が
１．５Ｖとされると、データ“２”が保持されているデ
ータ回路からは０Ｖがビット線に出力される。ｎチャネ
ルＭＯＳトランジスタＱ109 のしきい値を１Ｖとする
と、“０”又は“１”書き込み時にはｎチャネルＭＯＳ
トランジスタＱn109は“ＯＦＦ”、“２”書き込み時に
は“ＯＮ”となる。高耐圧ｎチャネルＭＯＳトランジス
タＨn101のしきい値分の電圧降下分が問題になるとき
は、信号ＥＲＳＢを昇圧すればよい。
Ｏが“Ｈ”、電圧ＶＢＬＭが２．５Ｖとされる。これに
よって、データ“０”が保持されているデータ回路から
はＶcc、データ“１”が保持されているデータ回路から
は２．５Ｖがビット線に出力される。信号ＳＡＣ２が
１．５Ｖとされると、データ“２”が保持されているデ
ータ回路からは０Ｖがビット線に出力される。ｎチャネ
ルＭＯＳトランジスタＱ109 のしきい値を１Ｖとする
と、“０”又は“１”書き込み時にはｎチャネルＭＯＳ
トランジスタＱn109は“ＯＦＦ”、“２”書き込み時に
は“ＯＮ”となる。高耐圧ｎチャネルＭＯＳトランジス
タＨn101のしきい値分の電圧降下分が問題になるとき
は、信号ＥＲＳＢを昇圧すればよい。
【０１１７】ワード線選択・駆動回路１１によって、選
択されたブロックの選択ゲートＳＧ１、制御ゲートＣＧ
１〜ＣＧ４がＶccとなる。選択ゲートＳＧ２は０Ｖであ
る。次に、選択された制御ゲートＣＧ２が高電圧Ｖpp
（例えば２０Ｖ）、非選択制御ゲートＣＧ１，ＣＧ３，
ＣＧ４がＶＭ（例えば１０Ｖ）となる。データ“２”が
保持されているデータ回路に対応するメモリセルでは、
０Ｖのチャネル電位と制御ゲートのＶppの電位差によっ
て、浮遊ゲートに電子が注入されしきい値が上昇する。
データ“１”が保持されているデータ回路に対応するメ
モリセルでは、２．５Ｖのチャネル電位と制御ゲートの
Ｖppの電位差によって、浮遊ゲートに電子が注入されし
きい値が上昇する。チャネル電位を２．５Ｖにしている
のは、“２”データ書き込みより電子の注入量が少なく
てよいからである。
択されたブロックの選択ゲートＳＧ１、制御ゲートＣＧ
１〜ＣＧ４がＶccとなる。選択ゲートＳＧ２は０Ｖであ
る。次に、選択された制御ゲートＣＧ２が高電圧Ｖpp
（例えば２０Ｖ）、非選択制御ゲートＣＧ１，ＣＧ３，
ＣＧ４がＶＭ（例えば１０Ｖ）となる。データ“２”が
保持されているデータ回路に対応するメモリセルでは、
０Ｖのチャネル電位と制御ゲートのＶppの電位差によっ
て、浮遊ゲートに電子が注入されしきい値が上昇する。
データ“１”が保持されているデータ回路に対応するメ
モリセルでは、２．５Ｖのチャネル電位と制御ゲートの
Ｖppの電位差によって、浮遊ゲートに電子が注入されし
きい値が上昇する。チャネル電位を２．５Ｖにしている
のは、“２”データ書き込みより電子の注入量が少なく
てよいからである。
【０１１８】データ“０”が保持されているデータ回路
に対応するメモリセルでは、チャネル電位と制御ゲート
のＶppの電位差が小さいため、実効的には浮遊ゲートに
電子は注入されない。よって、メモリセルのしきい値は
変動しない。書き込み中、信号ＳＥＮ１，ＬＡＴ１，Ｓ
ＥＮ２，ＬＡＴ２は“Ｈ”、信号ＳＡＣ１は“Ｌ”、信
号ＰＲＥＣは“Ｈ”、信号ＢＬＣＮ，ＢＬＣＰはそれぞ
れ“Ｈ”，“Ｌ”、信号ＥＲＳＢは“Ｈ”である。
に対応するメモリセルでは、チャネル電位と制御ゲート
のＶppの電位差が小さいため、実効的には浮遊ゲートに
電子は注入されない。よって、メモリセルのしきい値は
変動しない。書き込み中、信号ＳＥＮ１，ＬＡＴ１，Ｓ
ＥＮ２，ＬＡＴ２は“Ｈ”、信号ＳＡＣ１は“Ｌ”、信
号ＰＲＥＣは“Ｈ”、信号ＢＬＣＮ，ＢＬＣＰはそれぞ
れ“Ｈ”，“Ｌ”、信号ＥＲＳＢは“Ｈ”である。
【０１１９】書き込み動作後、メモリセルのしきい値を
検出する（書き込みベリファイ）。もし、所望のしきい
値に達していれば、データ回路のデータを“０”に変更
する。もし、所望のしきい値に達していなければ、デー
タ回路のデータを保持して再度書き込み動作を行う。書
き込み動作と書き込みベリファイは全ての選択されたメ
モリセルが所望のしきい値に達するまで繰り返される。
検出する（書き込みベリファイ）。もし、所望のしきい
値に達していれば、データ回路のデータを“０”に変更
する。もし、所望のしきい値に達していなければ、デー
タ回路のデータを保持して再度書き込み動作を行う。書
き込み動作と書き込みベリファイは全ての選択されたメ
モリセルが所望のしきい値に達するまで繰り返される。
【０１２０】図２５を用いて、この書き込みベリファイ
動作を説明する。まず、電圧ＶＢＬＰが電源電圧Ｖcc
（例えば５Ｖ）となって、ビット線は“Ｈ”レベルにな
る。同時に、信号ＢＬＣＮが“Ｌ”、ＢＬＣＰが“Ｈ”
となって、ビット線とＭＯＳキャパシタＱd101は切り離
される。信号ＰＲＥが“Ｌ”となって、ビット線はフロ
ーティング状態になる。続いて、ワード線選択・駆動回
路１１によって選択されたブロックの選択された制御ゲ
ートＣＧ２は０．５Ｖ、非選択制御ゲートＣＧ１，ＣＧ
３，ＣＧ４と選択ゲートＳＧ１，ＳＧ２はＶccにされ
る。信号ＰＲＥＣが“Ｌ”となってＭＯＳキャパシタＱ
d101はＶccに充電される。
動作を説明する。まず、電圧ＶＢＬＰが電源電圧Ｖcc
（例えば５Ｖ）となって、ビット線は“Ｈ”レベルにな
る。同時に、信号ＢＬＣＮが“Ｌ”、ＢＬＣＰが“Ｈ”
となって、ビット線とＭＯＳキャパシタＱd101は切り離
される。信号ＰＲＥが“Ｌ”となって、ビット線はフロ
ーティング状態になる。続いて、ワード線選択・駆動回
路１１によって選択されたブロックの選択された制御ゲ
ートＣＧ２は０．５Ｖ、非選択制御ゲートＣＧ１，ＣＧ
３，ＣＧ４と選択ゲートＳＧ１，ＳＧ２はＶccにされ
る。信号ＰＲＥＣが“Ｌ”となってＭＯＳキャパシタＱ
d101はＶccに充電される。
【０１２１】選択されたメモリセルのしきい値が０．５
Ｖ以下なら、ビット線電圧は“Ｌ”となる。選択された
メモリセルのしきい値が０．５Ｖ以上なら、ビット線電
圧は“Ｈ”のままとなる。この後、信号ＢＬＣＮが例え
ばＶcc以下の１．５Ｖとされる。ｎチャネルＭＯＳトラ
ンジスタＱｎ110 のしきい値が１Ｖの場合、もしビット
線が０．５Ｖ以下ならｎチャネルＭＯＳトランジスタＱ
n110は“ＯＮ”で、ノードＮ１０１は０．５Ｖ以下とな
る。もし、ビット線が０．５Ｖ以上ならｎチャネルＭＯ
ＳトランジスタＱn110は“ＯＦＦ”で、ノードＮ１０１
はＶccに保たれる。
Ｖ以下なら、ビット線電圧は“Ｌ”となる。選択された
メモリセルのしきい値が０．５Ｖ以上なら、ビット線電
圧は“Ｈ”のままとなる。この後、信号ＢＬＣＮが例え
ばＶcc以下の１．５Ｖとされる。ｎチャネルＭＯＳトラ
ンジスタＱｎ110 のしきい値が１Ｖの場合、もしビット
線が０．５Ｖ以下ならｎチャネルＭＯＳトランジスタＱ
n110は“ＯＮ”で、ノードＮ１０１は０．５Ｖ以下とな
る。もし、ビット線が０．５Ｖ以上ならｎチャネルＭＯ
ＳトランジスタＱn110は“ＯＦＦ”で、ノードＮ１０１
はＶccに保たれる。
【０１２２】再度、信号ＢＬＣＮが“Ｌ”となって、ビ
ット線ＢＬとＭＯＳキャパシタＱd101は切り離される。
信号ＶＲＦＹＢが“Ｌ”となると、“０”書き込みデー
タが保持されているデータ回路のみ、ｐチャネルＭＯＳ
トランジスタＱp103が“ＯＮ”であり、ノードＮ１０１
はＶccとなる。信号ＳＡＣ２が１．５Ｖとなると、
“２”書き込みデータが保持されているデータ回路の
み、ノードＮ１０１が０Ｖにされる。“１”書き込みデ
ータが保持されているデータ回路では、０．５Ｖ以上の
ノードＮ１０１の電圧は変化しない。０．５Ｖ以下のノ
ードＮ１の電圧は０．５Ｖまでは充電される。信号ＬＡ
Ｔ１，ＳＥＮ１が“Ｌ”となってフリップ・フロップＦ
Ｆ１が非活性化された後、信号ＳＡＣ１が“Ｈ”とな
る。再度、信号ＳＥＮ１が“Ｈ”となり続いて信号ＬＡ
Ｔ１が“Ｈ”となることで、ノードＮ１０１の電圧がセ
ンスされラッチされる。
ット線ＢＬとＭＯＳキャパシタＱd101は切り離される。
信号ＶＲＦＹＢが“Ｌ”となると、“０”書き込みデー
タが保持されているデータ回路のみ、ｐチャネルＭＯＳ
トランジスタＱp103が“ＯＮ”であり、ノードＮ１０１
はＶccとなる。信号ＳＡＣ２が１．５Ｖとなると、
“２”書き込みデータが保持されているデータ回路の
み、ノードＮ１０１が０Ｖにされる。“１”書き込みデ
ータが保持されているデータ回路では、０．５Ｖ以上の
ノードＮ１０１の電圧は変化しない。０．５Ｖ以下のノ
ードＮ１の電圧は０．５Ｖまでは充電される。信号ＬＡ
Ｔ１，ＳＥＮ１が“Ｌ”となってフリップ・フロップＦ
Ｆ１が非活性化された後、信号ＳＡＣ１が“Ｈ”とな
る。再度、信号ＳＥＮ１が“Ｈ”となり続いて信号ＬＡ
Ｔ１が“Ｈ”となることで、ノードＮ１０１の電圧がセ
ンスされラッチされる。
【０１２３】これで、“１”書き込みデータを保持して
いるデータ回路のみ、対応するメモリセルのデータが十
分“１”書き込み状態となったか否かを検出する。メモ
リセルのデータが“１”であれば、フリップ・フロップ
ＦＦ１でノードＮ１０１の電圧をセンスしラッチするこ
とで書き込みデータは“０”に変更される。メモリセル
のデータが“１”でなければ、フリップ・フロップＦＦ
１でノードＮ１０１の電圧をセンスしラッチすることで
書き込みデータは“１”に保持される。“０”又は
“２”書き込みデータを保持しているデータ回路の書き
込みデータは変更されない。
いるデータ回路のみ、対応するメモリセルのデータが十
分“１”書き込み状態となったか否かを検出する。メモ
リセルのデータが“１”であれば、フリップ・フロップ
ＦＦ１でノードＮ１０１の電圧をセンスしラッチするこ
とで書き込みデータは“０”に変更される。メモリセル
のデータが“１”でなければ、フリップ・フロップＦＦ
１でノードＮ１０１の電圧をセンスしラッチすることで
書き込みデータは“１”に保持される。“０”又は
“２”書き込みデータを保持しているデータ回路の書き
込みデータは変更されない。
【０１２４】次に、選択された制御ゲートが３Ｖにされ
る。選択されたメモリセルのしきい値が３Ｖ以下なら、
ビット線電圧は“Ｌ”となる。選択されたメモリセルの
しきい値が３Ｖ以上なら、ビット線電圧は“Ｈ”のまま
となる。この後、信号ＢＬＣＮが例えばＶcc以下の１．
５Ｖとされる。ｎチャネルＭＯＳトランジスタＱn110の
しきい値が１Ｖの場合、もしビット線が０．５Ｖ以下な
らｎチャネルＭＯＳトランジスタＱn110は“ＯＮ”で、
ノードＮ１０１は０．５Ｖ以下となる。もし、ビット線
が０．５Ｖ以上ならｎチャネルＭＯＳトランジスタＱn1
10は“ＯＦＦ”で、ノードＮ１０１はＶccに保たれる。
る。選択されたメモリセルのしきい値が３Ｖ以下なら、
ビット線電圧は“Ｌ”となる。選択されたメモリセルの
しきい値が３Ｖ以上なら、ビット線電圧は“Ｈ”のまま
となる。この後、信号ＢＬＣＮが例えばＶcc以下の１．
５Ｖとされる。ｎチャネルＭＯＳトランジスタＱn110の
しきい値が１Ｖの場合、もしビット線が０．５Ｖ以下な
らｎチャネルＭＯＳトランジスタＱn110は“ＯＮ”で、
ノードＮ１０１は０．５Ｖ以下となる。もし、ビット線
が０．５Ｖ以上ならｎチャネルＭＯＳトランジスタＱn1
10は“ＯＦＦ”で、ノードＮ１０１はＶccに保たれる。
【０１２５】再度、信号ＢＬＣＮが“Ｌ”となって、ビ
ット線ＢＬとＭＯＳキャパシタＱd101は切り離される。
信号ＶＲＦＹＢが“Ｌ”となると、“０”書き込みデー
タが保持されているデータ回路のみ、ｐチャネルＭＯＳ
トランジスタＱp103が“ＯＮ”であり、ノードＮ１０１
はＶccとなる。信号ＬＡＴ１，ＳＥＮ１が“Ｌ”となっ
てフリップ・フロップＦＦ１が非活性化された後、信号
ＳＡＣ１が“Ｈ”となる。再度、信号ＳＥＮ１が“Ｈ”
となり続いて信号ＬＡＴ１が“Ｈ”となることで、ノー
ドＮ１０１の電圧がセンスされラッチされる。
ット線ＢＬとＭＯＳキャパシタＱd101は切り離される。
信号ＶＲＦＹＢが“Ｌ”となると、“０”書き込みデー
タが保持されているデータ回路のみ、ｐチャネルＭＯＳ
トランジスタＱp103が“ＯＮ”であり、ノードＮ１０１
はＶccとなる。信号ＬＡＴ１，ＳＥＮ１が“Ｌ”となっ
てフリップ・フロップＦＦ１が非活性化された後、信号
ＳＡＣ１が“Ｈ”となる。再度、信号ＳＥＮ１が“Ｈ”
となり続いて信号ＬＡＴ１が“Ｈ”となることで、ノー
ドＮ１０１の電圧がセンスされラッチされる。
【０１２６】続いて、信号ＰＲＯが“Ｈ”、電圧ＶＢＬ
ＭがＶccとなる。“１”書き込みデータを保持している
データ回路のみで、そのノードＮ１０１は“Ｈ”に変更
される。信号ＬＡＴ２，ＳＥＮ２が“Ｌ”となってフリ
ップ・フロップＦＦ２が非活性化された後、信号ＳＡＣ
２が“Ｈ”となる。再度、信号ＳＥＮ２が“Ｈ”となり
続いて信号ＬＡＴ２が“Ｈ”となることで、ノードＮ１
０１の電圧がセンスされラッチされる。
ＭがＶccとなる。“１”書き込みデータを保持している
データ回路のみで、そのノードＮ１０１は“Ｈ”に変更
される。信号ＬＡＴ２，ＳＥＮ２が“Ｌ”となってフリ
ップ・フロップＦＦ２が非活性化された後、信号ＳＡＣ
２が“Ｈ”となる。再度、信号ＳＥＮ２が“Ｈ”となり
続いて信号ＬＡＴ２が“Ｈ”となることで、ノードＮ１
０１の電圧がセンスされラッチされる。
【０１２７】これで、“２”書き込みデータを保持して
いるデータ回路のみ、対応するメモリセルのデータが十
分“２”書き込み状態となったか否かを検出する。メモ
リセルのデータが“２”であれば、フリップ・フロップ
ＦＦ１，ＦＦ２でノードＮ１０１の電圧をセンスしラッ
チすることで書き込みデータは“０”に変更される。メ
モリセルのデータが“２”でなければ、フリップ・フロ
ップＦＦ１，ＦＦ２でノードＮ１０１の電圧をセンスし
ラッチすることで書き込みデータは“２”に保持され
る。“０”又は“１”書き込みデータを保持しているデ
ータ回路の書き込みデータは変更されない。
いるデータ回路のみ、対応するメモリセルのデータが十
分“２”書き込み状態となったか否かを検出する。メモ
リセルのデータが“２”であれば、フリップ・フロップ
ＦＦ１，ＦＦ２でノードＮ１０１の電圧をセンスしラッ
チすることで書き込みデータは“０”に変更される。メ
モリセルのデータが“２”でなければ、フリップ・フロ
ップＦＦ１，ＦＦ２でノードＮ１０１の電圧をセンスし
ラッチすることで書き込みデータは“２”に保持され
る。“０”又は“１”書き込みデータを保持しているデ
ータ回路の書き込みデータは変更されない。
【０１２８】書き込みベリファイ中、信号ERSBは
“Ｈ”、電圧Ｖｓは０Ｖとする。
“Ｈ”、電圧Ｖｓは０Ｖとする。
【０１２９】全ての選択されたメモリセルが所望のしき
い値に達したか否かは、信号ＰＥＮＤを検出することで
分る。全ての選択されたメモリセルが所望のしきい値に
達していれば、書き込みデータが全て“０”となり、個
々のデータ回路８-0，８-1，…，８-mのデータ検出用ｐ
チャネルＭＯＳトランジスタＱp101が全て“ＯＦＦ”と
なる。電源電圧Ｖccから信号線ＰＥＮＤが切り離された
か否かを検出すると、全ての選択されたメモリセルが所
望のしきい値に達したか否かが分る。書き込みベリファ
イ時の、データ回路のデータ変換則は前記（表４）の通
りである。
い値に達したか否かは、信号ＰＥＮＤを検出することで
分る。全ての選択されたメモリセルが所望のしきい値に
達していれば、書き込みデータが全て“０”となり、個
々のデータ回路８-0，８-1，…，８-mのデータ検出用ｐ
チャネルＭＯＳトランジスタＱp101が全て“ＯＦＦ”と
なる。電源電圧Ｖccから信号線ＰＥＮＤが切り離された
か否かを検出すると、全ての選択されたメモリセルが所
望のしきい値に達したか否かが分る。書き込みベリファ
イ時の、データ回路のデータ変換則は前記（表４）の通
りである。
【０１３０】図２４、２５で説明したように、ベリファ
イしながら書き込みを行うことで、“１”データに対応
するメモリセルのしきい値はベリファイ参照電圧の０．
５Ｖ以上で２Ｖ以下、“２”データに対応するメモリセ
ルのしきい値はベリファイ参照電圧の３Ｖ以上でＶcc以
下に制御される。図２３で説明したように、読み出し時
の参照電圧は、０Ｖと２Ｖであるから、“１”データの
しきい値マージンは０．５Ｖ、“２”データのしきい値
マージンは１．０Ｖとされる。“０”データに対応する
しきい値は０Ｖ以下である。これは消去状態と同じであ
る。
イしながら書き込みを行うことで、“１”データに対応
するメモリセルのしきい値はベリファイ参照電圧の０．
５Ｖ以上で２Ｖ以下、“２”データに対応するメモリセ
ルのしきい値はベリファイ参照電圧の３Ｖ以上でＶcc以
下に制御される。図２３で説明したように、読み出し時
の参照電圧は、０Ｖと２Ｖであるから、“１”データの
しきい値マージンは０．５Ｖ、“２”データのしきい値
マージンは１．０Ｖとされる。“０”データに対応する
しきい値は０Ｖ以下である。これは消去状態と同じであ
る。
【０１３１】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態ではＥＥＰＲＯＭを例に
説明したが、本発明はＥＰＲＯＭでも同様に実施でき
る。また、ＮＡＮＤ型メモリセルを用いて説明したが、
種々様々なメモリセルでも同様に実施できる。
されるものではない。実施形態ではＥＥＰＲＯＭを例に
説明したが、本発明はＥＰＲＯＭでも同様に実施でき
る。また、ＮＡＮＤ型メモリセルを用いて説明したが、
種々様々なメモリセルでも同様に実施できる。
【０１３２】ＮＡＮＤ型メモリセルを用いた説明では、
読み出し時の参照電位と書き込みベリファイ時の参照電
位を制御することでしきい値マージンを確保した。セル
電流マージンを確保する場合は、読み出し参照電流とベ
リファイ時の参照電流を制御することで実施できる。ま
た、実施形態では３値或いは４値記憶を例に説明した
が、何値でも同様に実施できる。その他、本発明の要旨
を逸脱しない範囲で、種々変形して実施することができ
る。
読み出し時の参照電位と書き込みベリファイ時の参照電
位を制御することでしきい値マージンを確保した。セル
電流マージンを確保する場合は、読み出し参照電流とベ
リファイ時の参照電流を制御することで実施できる。ま
た、実施形態では３値或いは４値記憶を例に説明した
が、何値でも同様に実施できる。その他、本発明の要旨
を逸脱しない範囲で、種々変形して実施することができ
る。
【０１３３】
【発明の効果】以上説明したように本発明によれば、多
値記憶可能なメモリセルにおいて電荷量マージンを電荷
量が多いほど多く設定することにより、書き込み時間や
書き込み電圧の増加を抑えつつ、信頼性の高いＥＥＰＲ
ＯＭを実現することが可能となる。また本発明によれ
ば、一時記憶のためのｎ値記憶データ回路をｎ−１個の
入力端子を有するｎ個の論理回路で構成することによ
り、メモリセル以外の制御回路面積の増大を抑えること
ができる。
値記憶可能なメモリセルにおいて電荷量マージンを電荷
量が多いほど多く設定することにより、書き込み時間や
書き込み電圧の増加を抑えつつ、信頼性の高いＥＥＰＲ
ＯＭを実現することが可能となる。また本発明によれ
ば、一時記憶のためのｎ値記憶データ回路をｎ−１個の
入力端子を有するｎ個の論理回路で構成することによ
り、メモリセル以外の制御回路面積の増大を抑えること
ができる。
【図１】第１の実施形態におけるメモリセルの構成を示
す断面図。
す断面図。
【図２】第１の実施形態におけるメモリセルのデータ保
持特性を示す図。
持特性を示す図。
【図３】従来のメモリセルのしきい値分布を示す図。
【図４】第１の実施形態におけるメモリセルのしきい値
分布を示す図。
分布を示す図。
【図５】第１の実施形態におけるメモリセルのセル電流
分布を示す図。
分布を示す図。
【図６】第１の実施形態におけるメモリセルのデータ保
持特性を示す図。
持特性を示す図。
【図７】第１の実施形態におけるメモリセルのしきい値
分布を示す図。
分布を示す図。
【図８】第１の実施形態におけるメモリセルのセル電流
分布を示す図。
分布を示す図。
【図９】第１の実施形態に係わるＥＥＰＲＯＭの構成を
示すブロック図。
示すブロック図。
【図１０】第１の実施形態におけるＥＥＰＲＯＭの構造
を示す断面図。
を示す断面図。
【図１１】第１の実施形態におけるメモリセルアレイの
回路構成を示す図。
回路構成を示す図。
【図１２】第１の実施形態におけるデータ回路の具体的
な構成を示す図。
な構成を示す図。
【図１３】第１の実施形態におけるデータ読み出し動作
を示すタイミング図。
を示すタイミング図。
【図１４】第１の実施形態におけるデータ書き込み動作
を示すタイミング図。
を示すタイミング図。
【図１５】第１の実施形態における書き込みベリファイ
動作を示すタイミング図。
動作を示すタイミング図。
【図１６】第１の実施形態における多値記憶データラッ
チ回路の変形例を示す図。
チ回路の変形例を示す図。
【図１７】従来のデータラッチ回路を示す図。
【図１８】従来のデータラッチ回路の構成を示す図。
【図１９】第１の実施形態における多値記憶データラッ
チ回路の構成を示す図。
チ回路の構成を示す図。
【図２０】第１の実施形態におけるセルウェル制御回路
の具体的な構成を示す図。
の具体的な構成を示す図。
【図２１】第１の実施形態におけるセルウェル制御回路
の動作を示すタイミング図。
の動作を示すタイミング図。
【図２２】第２の実施形態におけるデータ回路の具体的
な構成を示す図。
な構成を示す図。
【図２３】第２の実施形態におけるデータ読み出し動作
を示すタイミング図。
を示すタイミング図。
【図２４】第２の実施形態におけるデータ書き込み動作
を示すタイミング図。
を示すタイミング図。
【図２５】第２の実施形態における書き込みベリファイ
動作を示すタイミング図。
動作を示すタイミング図。
１…ｐ型半導体基板 ２…ｎ型拡散層 ３…絶縁膜 ４…浮遊ゲート（電荷蓄積層） ５…ゲート絶縁膜 ６…制御ゲート ７…メモリセルアレイ ８…データ回路 ９…データ入出力バッファ １０…アドレスバッファ １１…ワード線選択・駆動回路 １２…セルウェル制御回路 １３…ｐ型半導体基板 １４…ｎ型ウェル １５…ｐ型ウェル １６…電圧リミッタ Ｍ…メモリセル ＳＧ…選択ゲート ＣＧ…制御ゲート ＢＬ…ビット線 Ｑｎ…ｎチャネルＭＯＳトランジスタ Ｑｐ…ｐチャネルＭＯＳトランジスタ Ｈｎ…高耐圧ｎチャネルＭＯＳトランジスタ Ｑｄ…ディプリーション型ｎチャネルＭＯＳトランジス
タ ＣＩ…クロック同期式インバータ ＦＦ…フリップ・フロップ
タ ＣＩ…クロック同期式インバータ ＦＦ…フリップ・フロップ
Claims (18)
- 【請求項１】多値（ｎ（≧３）値）データ記憶可能な電
荷蓄積部を有するメモリセルを備えた不揮発性半導体記
憶装置であって、 ｎ値データを電荷蓄積部に蓄えられる離散的な第１，
２，…，ｎの電荷量領域に対応させて記憶させ、第１，
２，…，ｎの電荷量領域のうち電荷蓄積部の正の電荷量
が多い順に第ｎ，ｎ−１，…，ｉ＋１，ｉの電荷量領域
とし、第ｊの電荷量領域と第ｊ−１の電荷量領域との電
荷量差Ｍｊを、Ｍn ＞Ｍn-1 ＞…＞Ｍi+2＞Ｍi+1 に設
定してなることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】多値（ｎ（≧３）値）データ記憶可能な電
荷蓄積部を有するメモリセルを備えた不揮発性半導体記
憶装置であって、 ｎ値データを電荷蓄積部に蓄えられる離散的な第１，
２，…，ｎの電荷量領域に対応させて記憶させ、第１，
２，…，ｎの電荷量領域のうち電荷蓄積部の負の電荷量
が多い順に第ｎ，ｎ−１，…，ｉ＋１，ｉの電荷量領域
とし、第ｊ−１の電荷量領域と第ｊの電荷量領域との電
荷量差Ｍｊを、Ｍn ＞Ｍn-1 ＞…＞Ｍi+2＞Ｍi+1 に設
定してなることを特徴とする不揮発性半導体記憶装置。 - 【請求項３】多値（ｎ（≧３）値）データ記憶可能な電
荷蓄積部を有するメモリセルを備え、電荷蓄積部に蓄え
られる電荷量によってｎ値データを、しきい値の高い順
に定められた離散的な第１，２，…，ｎのしきい値電圧
領域に対応させて記憶させ、第ｊのしきい値電圧領域と
第ｊ−１のしきい値電圧領域との間の値を第ｊ−１とし
た第１，２，…，ｎ−１の読み出し参照電圧との大小関
係からデータを読み出す不揮発性半導体記憶装置であっ
て、 第ｊ−１の読み出し参照電圧と第ｊのしきい値電圧領域
の最大電圧との差Ｖｊを、Ｖn ＞Ｖn-1 ＞…＞Ｖi+2 ＞
Ｖi+1 （ｉ≧１）に設定してなることを特徴とする不揮
発性半導体記憶装置。 - 【請求項４】多値（ｎ（≧３）値）データ記憶可能な電
荷蓄積部を有するメモリセルを備え、電荷蓄積部に蓄え
られる電荷量によってｎ値データを、しきい値の低い順
に定められた離散的な第１，２，…，ｎのしきい値電圧
領域に対応させて記憶させ、第ｊのしきい値電圧領域と
第ｊ−１のしきい値電圧領域の間の値を第ｊ−１とした
第１，２，…，ｎ−１の読み出し参照電圧との大小関係
からデータを読み出す不揮発性半導体記憶装置であっ
て、 第ｊのしきい値電圧領域の最小電圧と第ｊ−１の読み出
し参照電圧との差Ｖｊを、Ｖn ＞Ｖn-1 ＞…＞Ｖi+2 ＞
Ｖi+1 （ｉ≧１）に設定してなることを特徴とする不揮
発性半導体記憶装置。 - 【請求項５】多値（ｎ（≧３）値）データ記憶可能な電
荷蓄積部を有するメモリセルを備え、電荷蓄積部に蓄え
られる電荷量によってｎ値データを、読み出し電流の少
ない順に定められた離散的な第１，２，…，ｎの読み出
し電流領域に対応させて記憶させ、第ｊの読み出し電流
領域と第ｊ−１の読み出し電流領域の間の値を第ｊ−１
とした第１，２，…，ｎ−１の読み出し参照電流との大
小関係からデータを読み出す不揮発性半導体記憶装置で
あって、 第ｊの読み出し電流領域の最小電流と第ｊ−１の読み出
し参照電流との差Ｉｊを、Ｉn ＞Ｉn-1 ＞…＞Ｉi+2 ＞
Ｉi+1 （ｉ≧１）に設定してなることを特徴とする不揮
発性半導体記憶装置。 - 【請求項６】多値（ｎ（≧３）値）データ記憶可能な電
荷蓄積部を有するメモリセルを備え、電荷蓄積部に蓄え
られる電荷量によってｎ値データを、読み出し電流の多
い順に定められた離散的な第１，２，…，ｎの読み出し
電流領域に対応させて記憶させ、第ｊの読み出し電流領
域と第ｊ−１の読み出し電流領域の間の値を第ｊ−１と
した第１，２，…，ｎ−１の読み出し参照電流との大小
関係からデータを読み出す不揮発性半導体記憶装置であ
って、 第ｊ−１の読み出し参照電流と第ｊの読み出し電流領域
の最大電流との差Ｉｊを、Ｉn ＞Ｉn-1 ＞…＞Ｉi+2 ＞
Ｉi+1 （ｉ≧１）に設定してなることを特徴とする不揮
発性半導体記憶装置。 - 【請求項７】多値（ｎ（≧３）値）データ記憶可能な電
荷蓄積部を有するメモリセルと、書き込みデータを一時
的に記憶するデータ回路を備え、前記データ回路はｎ−
１個の入力端子を有するｎ個の論理回路から構成される
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項８】前記ｎ−１個の入力端子を有するｎ個の論
理回路は、それぞれの出力端子が他のｎ−１個の各前記
論理回路のｎ−１個の入力端の中の１つの入力端子に互
いに接続されてデータ回路を構成することを特徴とする
請求項７記載の不揮発性半導体記憶装置。 - 【請求項９】多値（ｎ（≧３）値）データ記憶可能な電
荷蓄積部を有するメモリセルと、前記メモリセルに記憶
されたデータを読み出すセンス回路と、前記センス回路
で読み出されたデータを一時的に記憶するデータ回路を
備え、 前記センス回路は読み出しデータの値に応じてオン・オ
フするｎ−１個のスイッチ回路から構成され、前記デー
タ回路はｎ−１個の入力端子を有するｎ個の論理回路か
ら構成されることを特徴とする不揮発性半導体記憶装
置。 - 【請求項１０】前記ｎ−１個のスイッチ回路は、それぞ
れ異なるセンス信号が入力される第１のＭＯＳトランジ
スタと前記読み出しデータが入力される第２のＭＯＳト
ランジスタとを直列接続してセンス回路を構成し、前記
ｎ−１個の入力端子を有するｎ個の論理回路は、それぞ
れの出力端子が他のｎ−１個の各前記論理回路のｎ−１
個の入力端の中の１つの入力端子に互いに接続されてデ
ータ回路を構成することを特徴とする請求項９記載の不
揮発性半導体記憶装置。 - 【請求項１１】多値（ｎ（≧３）値）データ記憶可能な
電荷蓄積部を有する複数のメモリセルから構成されるメ
モリセルアレイと、複数のビット線と、複数のワード線
と、複数のプログラム制御回路とを備え、 前記複数のプログラム制御回路は、それぞれ対応する前
記メモリセルに印加される書き込み電圧を決める書き込
み制御データを保持し、前記保持された書き込み制御デ
ータに従ってそれぞれ対応する前記メモリセルに前記書
き込み電圧を同時に印加し、前記メモリセルの書き込み
状態を検出し、書き込み不十分な前記メモリセルのみ予
め決められた書き込み状態にするように前記書き込み電
圧が印加されるように、前記メモリセルの書き込み状態
と前記書き込み制御データから予め決められた論理関係
に従って、保持されている前記書き込み制御データを選
択的に変更し、 かつ前記各プログラム制御回路は前記書き込み制御デー
タを保持するためのデータ回路を備え、該データ回路は
ｎ−１個の入力端子を有するｎ個の論理回路から構成さ
れることを特徴とする不揮発性半導体記憶装置。 - 【請求項１２】前記ｎ−１個の入力端子を有するｎ個の
論理回路は、それぞれの出力端子が他のｎ−１個の各前
記論理回路のｎ−１個の入力端の中の１つの入力端子に
互いに接続されて前記データ回路を構成することを特徴
とする請求項１１記載の不揮発性半導体記憶装置。 - 【請求項１３】前記プログラム制御回路は、前記ビット
線の信号に従って前記データ回路に保持されている前記
書き込み制御データを変更するためのセンス回路を備え
ることを特徴とする請求項１２記載の不揮発性半導体記
憶装置。 - 【請求項１４】前記プログラム制御回路は、前記ビット
線の信号に従って前記データ回路に保持されているデー
タを変更するため、前記ビット線の信号に従ってオン・
オフするｎ−１個のスイッチ回路を備え、各々のスイッ
チ回路はそれぞれ異なるセンス信号が入力される第１の
スイッチ素子と前記ビット線の信号が入力される第２の
スイッチ素子を直列接続してなることを特徴とする請求
項１２記載の不揮発性半導体記憶装置。 - 【請求項１５】多値（ｎ（≧３）値）データ記憶可能な
電荷蓄積部を有する複数のメモリセルから構成されるメ
モリセルアレイと、複数のビット線と、複数のワード線
と、複数のプログラム制御回路と、複数のデータ回路と
を備え、 前記複数のプログラム制御回路は、前記メモリセルを選
択し、前記選択したメモリセルに書き込み電圧を印加
し、 前記複数のデータ回路は、前記プログラム制御回路によ
って選択されたそれぞれ対応する前記メモリセルに印加
される書き込み制御電圧を制御する第１，２，…，ｎの
論理レベルの書き込み制御データを保持し、前記書き込
み制御電圧をそれぞれ対応する前記メモリセルに印加
し、前記第１以外の論理レベルの書き込み制御データを
保持している前記データ回路に対応する前記メモリセル
の書き込み状態のみ選択的に検出し、予め決められた書
き込み状態に達したメモリセルに対応する前記データ回
路の前記書き込み制御データの論理レベルを前記第１の
論理レベルに変更し、予め決められた書き込み状態に達
していないメモリセルに対応する前記データ回路の前記
書き込み制御データの論理レベルを保持し、前記第１の
論理レベルの書き込み制御データを保持している前記デ
ータ回路の書き込み制御データの論理レベルを前記第１
の論理レベルに保持し、 かつ前記各データ回路はｎ−１個の入力端子を有するｎ
個の論理回路から構成されるデータ保持回路を備えるこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項１６】前記ｎ−１個の入力端子を有するｎ個の
論理回路は、それぞれの出力端子が他のｎ−１個の各前
記論理回路のｎ−１個の入力端の中の１つの入力端子に
互いに接続されて前記データ保持回路を構成することを
特徴とする請求項１５記載の不揮発性半導体記憶装置。 - 【請求項１７】前記データ回路は、さらに前記ビット線
の信号に従って前記データ保持回路に保持されている前
記書き込み制御データの論理レベルを変更するためのセ
ンス回路を備えることを特徴とする請求項１６記載の不
揮発性半導体記憶装置。 - 【請求項１８】前記データ回路は、前記ビット線の信号
に従って前記データ保持回路に保持されているデータを
変更するため、前記ビット線の信号に従ってオン・オフ
するｎ−１個のスイッチ回路を備え、各々のスイッチ回
路はそれぞれ異なるセンス信号が入力される第１のスイ
ッチ素子と前記ビット線の信号が入力される第２のスイ
ッチ素子を直列接続してなることを特徴とする請求項１
６記載の不揮発性半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29513695A JP3392604B2 (ja) | 1995-11-14 | 1995-11-14 | 不揮発性半導体記憶装置 |
| US08/748,401 US5815436A (en) | 1995-11-14 | 1996-11-13 | Multi-level nonvolatile semiconductor memory device having improved programming level and read/write multi-level data circuits |
| KR1019960053894A KR100302217B1 (ko) | 1995-11-14 | 1996-11-14 | 불휘발성반도체기억장치 |
| US09/131,161 US6055181A (en) | 1995-11-14 | 1998-08-07 | Nonvolatile semiconductor memory device capable of storing multi-value data of more than one bit in a memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29513695A JP3392604B2 (ja) | 1995-11-14 | 1995-11-14 | 不揮発性半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002345995A Division JP3721159B2 (ja) | 2002-11-28 | 2002-11-28 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09139092A true JPH09139092A (ja) | 1997-05-27 |
| JP3392604B2 JP3392604B2 (ja) | 2003-03-31 |
Family
ID=17816752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29513695A Expired - Lifetime JP3392604B2 (ja) | 1995-11-14 | 1995-11-14 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5815436A (ja) |
| JP (1) | JP3392604B2 (ja) |
| KR (1) | KR100302217B1 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2007524953A (ja) * | 2003-04-24 | 2007-08-30 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 読み込みマージンの寿命を改善するためのデュアルセルメモリデバイスの動作方法 |
| KR100764747B1 (ko) * | 2006-09-15 | 2007-10-08 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 방법 |
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