KR101559336B1 - 메모리 장치의 동작 방법 및 이에 따른 메모리 장치 - Google Patents

메모리 장치의 동작 방법 및 이에 따른 메모리 장치 Download PDF

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Abstract

메모리 장치의 동작 방법이 제공된다. 메모리 장치의 동작 방법은, 외부로부터 제공된 N(N은 2이상의 자연수) 비트 데이터의 전기적 특성 차이를 판단하여 다수의 메모리 셀들 각각에 프로그램 하는 단계 및 다수의 메모리 셀들 중에서 서로 인접하는 적어도 두 개의 메모리 셀들 각각에 저장된 데이터의 전기적 특성 차이를 판단하고, 판단 결과에 따라 적어도 두 개의 메모리 셀들 각각에 저장된 데이터를 독출하는 단계를 포함한다.
플래시, 독출, 리드 레벨

Description

메모리 장치의 동작 방법 및 이에 따른 메모리 장치{Method for driving of memory device and memory device for thereof}
본 발명의 실시예는 메모리 장치의 동작 방법 및 이에 따른 메모리 장치에 관한 것으로, 보다 상세하게는 메모리 장치의 독출 동작에서 리드 에러를 감소시킬 수 있는 메모리 장치의 동작 방법 및 이에 따른 메모리 장치에 관한 것이다.
NAND형 플래시 메모리는 드레인 선택 트랜지스터와 소스 선택 트랜지스터 사이에 직렬로 연결되는 메모리 셀들을 포함할 수 있고, 상기 메모리 셀들의 개수는 디바이스 또는 밀도(density) 등에 기초하여 가변될 수 있다.
종래의 NAND 플래시 메모리에는 메모리 셀이 두 개의 상태, 예컨대 두 개의 일정한 범위의 문턱 전압(Vth) 산포(distribution)를 가지며, 메모리 셀의 독출 동작시 하나의 리드 레벨은 두 개의 문턱 전압 산포 사이의 중간에 정의되어 메모리 셀에 저장된 데이터를 독출하게 된다.
그러나, 종래의 NAND 플래시 메모리에서는 비트 라인 방향으로 인접한 다수의 메모리 셀들 각각에서 기생 커패시터(parasitic capacitor)에 의한 커플링 현상이 발생하게 되며, 이에 따라 메모리 셀의 문턱 전압(Vth)이 증가되어 메모리 셀에 저장된 데이터의 상태, 즉 데이터의 문턱 전압 산포가 변화할 수 있다.
이때, 종래와 같이 하나의 리드 레벨을 이용하여 문턱 전압 산포가 변경된 메모리 셀에서 데이터를 독출하고자 하면, 하나의 리드 레벨이 변경된 문턱 전압 산포에 겹치게 되며, 이에 따라 데이터 독출시 에러가 발생하게 된다.
본 발명이 해결하고자 하는 과제는, 데이터 독출 동작에서 에러를 감소시킬 수 있는 메모리 장치의 동작 방법을 제공하고자 하는데 있다.
본 발명이 해결하고자 하는 다른 과제는, 이러한 메모리 장치의 동작 방법에 따른 메모리 장치를 제공하고자 하는데 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법은, 외부로부터 제공된 N(N은 2이상의 자연수) 비트 데이터의 전기적 특성 차이를 판단하여 다수의 메모리 셀들 각각에 프로그램 단계 및 다수의 메모리 셀들 중에서 서로 인접하는 적어도 두 개의 메모리 셀들 각각에 저장된 데이터의 전기적 특성 차이를 판단하고, 판단 결과에 따라 적어도 두 개의 메모리 셀들 각각에 저장된 데이터를 독출하는 단계를 포함한다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법은, 컨트롤러가 다수의 리드 레벨들을 생성하고, 다수의 리드 레벨들 각각을 이용하여 다수의 메모리 셀들 각각에 저장된 데이터의 전기적 특성 차이를 판단 하는 단계 및 컨트롤러가 다수의 메모리 셀들 각각의 상태 판단 결과에 따라 다수의 메모리 셀들 각각에 저장된 데이터를 독출하는 단계를 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 메모리 장치는, 다수의 메모리 셀들을 포함하는 메모리 셀 어레이 및 외부로부터 제공된 N(N은 2이상의 자연수) 비트 데이터의 전기적 특성 차이를 판단하여 다수의 메모리 셀들 각각에 프로그램 하거나 또는 다수의 메모리 셀들 중에서 서로 인접하는 적어도 두 개의 메모리 셀들 각각에 저장된 데이터의 전기적 특성 차이를 판단하고, 판단 결과에 따라 적어도 두 개의 메모리 셀들 각각에 저장된 데이터를 독출하기 위한 컨트롤러를 포함한다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법 및 이에 따른 메모리 장치는, 메모리 셀에 저장된 데이터를 독출하는 동작에서 다수의 리드 레벨들을 이용함으로써 리드 마진이 증가하게 되며, 독출 동작에서의 리드 마진 증가는 메모리 장치의 리드 에러를 감소시킬 수 있어 신뢰성 있는 메모리 장치를 구현할 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시예에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 블록도이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110) 및 컨트롤러(120)를 포함할 수 있다. 또한, 도면에 도시하지는 않았으나, 메모리 셀 어레이(110)는 페이지 버퍼(미도시) 및 디코더(미도시)를 더 포함할 수 있다.
메모리 셀 어레이(110)에는 다수의 메모리 셀들(미도시)이 배열될 수 있다. 예컨대, 메모리 셀 어레이(110)는 다수의 메모리 셀들이 매트릭스 형태로 배열될 수 있으며, 다수의 메모리 셀들 각각은 디코더에 접속될 수 있다. 다수의 메모리 셀들 각각은 SLC(Single Level Cell) 또는 MLC(Multi Level Cell)로 구현될 수 있다.
메모리 셀 어레이(110)의 다수의 메모리 셀들 각각은 후술될 컨트롤러(120)에 의해 외부로부터 제공된 데이터(Data)가 기록(Write, 또는 프로그램) 되거나 또는 다수의 메모리 셀들 각각에 저장된 데이터(Data)가 리딩(Read, 또는 독출)될 수 있다.
컨트롤러(120)는 메모리 셀 어레이(110)의 다수의 메모리 셀들 각각으로부터 프로그램 또는 독출 동작을 수행할 수 있다. 컨트롤러(120)는 외부로부터 제공된 데이터(Data)의 특성에 따라 다수의 메모리 셀들 각각에 데이터(Data)를 프로그램하거나, 또는 다수의 메모리 셀들 각각에 저장된 데이터(Data)의 특성에 따라 독출할 수 있다.
다시 말하면, 컨트롤러(120)는 외부로부터 제공된 데이터(Data), 예컨대 N(N 은 2보다 큰 자연수) 비트의 데이터(Data)의 전기적 특성 차이(△Vt)에 따라 다수의 메모리 셀들 각각에 프로그램하는 동작을 수행할 수 있다. 예컨대, 외부로부터 컨트롤러(120)에 '01'의 2비트 데이터(Data)가 입력되면, 컨트롤러(120)는 상기 2비트 데이터(Data)의 각각의 비트가 서로 다른 크기를 가지는 특성에 따라 다수의 메모리 셀들 각각에 프로그램할 수 있다.
또한, 컨트롤러(120)는 다수의 메모리 셀들 각각에 저장된 데이터(Data)를 판단하여 이를 독출할 수 있다. 이때, 컨트롤러(120)는 다수의 메모리 셀들 각각에 저장된 데이터(Data)의 전기적 특성 차이(△Vt)를 판단하기 위하여 다수의 리드 레벨들(미도시)을 이용할 수 있다. 이는 도 2 내지 도 9를 참조하여 상세히 설명한다.
한편, 상술한 데이터(Data)의 전기적 특성 차이(△Vt)는 예컨대, 전압량 차이, 전류량 차이, 저항량 차이 등일 수 있다.
도 2는 본 발명의 일 실시예에 따른 도 1에 도시된 메모리 장치의 독출 동작의 순서도이고, 도 3 내지 도 5는 도 2의 순서도에 따른 메모리 장치의 독출 동작도이고, 도 6은 도 3 내지 도 5의 동작도에 따른 데이터 판단을 위한 표이다.
도 1 및 도 2를 참조하면, 메모리 장치(100)의 컨트롤러(120)는 다수의 메모리 셀들 각각에 저장된 데이터(Data)를 독출하기 위하여 다수의 리드 레벨들을 생성할 수 있다(S10).
도 3 내지 도 5를 참조하면, 컨트롤러(120)로부터 생성된 다수의 리드 레벨들(R1, R2, R3)은 각각이 소정의 레벨들을 가질 수 있다. 예컨대, 제1 리드 레 벨(R1)은 제1 레벨(Vt1)을 가질 수 있고, 제2 리드 레벨(R2)은 제2 레벨(Vt2)을 가질 수 있으며, 제3 리드 레벨(R3)은 제3 레벨(Vt3)을 가질 수 있다. 각각의 레벨들(Vt1, Vt2, Vt3)은 전압 값일 수 있으며, 전류 값 또는 저항 값일 수도 있다.
컨트롤러(120)는 다수의 리드 레벨들(R1, R2, R3)을 이용하여 다수의 메모리 셀들, 예컨대 메모리 셀 어레이(110)에서 동일한 워드 라인에 접속되어 서로 인접하도록 배치된 적어도 두 개 이상의 메모리 셀들에 각각 저장된 데이터(Data)의 전기적 특성 차이를 판단할 수 있다(S20).
컨트롤러(120)는 판단 결과에 따라 다수의 메모리 셀들 각각에 저장된 데이터를 독출할 수 있다(S30).
예컨대, 도 1 및 도 3을 참조하면, 메모리 장치(100)의 다수의 메모리 셀들, 예컨대 동일한 워드 라인에 서로 인접하여 배치된 한 쌍의 메모리 셀들, 예컨대 제1 셀(A) 및 제2 셀(B) 각각에는 일정한 문턱 전압 산포 범위를 가지는 데이터가 각각 저장될 수 있다. 예컨대, 제1 셀(A)은 제1 산포 범위(Vth1)를 가지는 데이터가 저장될 수 있고, 제2 셀(B)에는 제2 산포 범위(Vth2)를 가지는 데이터(Data)가 저장될 수 있다.
컨트롤러(120)로부터 출력된 다수의 리드 레벨들, 예컨대 제1 리드 레벨(R1), 제2 리드 레벨(R2) 및 제3 리드 레벨(R3)은 제1 셀(A)의 제1 산포 범위(Vth1)와 제2 셀(B)의 제2 산포 범위(Vth2) 사이에 위치할 수 있다.
도 3의 (a)에서 제1 산포 범위(Vth1)과 제2 산포 범위(Vth2)는 제1 리드 레벨(R1), 제2 리드 레벨(R2) 및 제3 리드 레벨(R3) 각각과 중첩되지 않으며, 제1 리 드 레벨(R1), 제2 리드 레벨(R2) 및 제3 리드 레벨(R3)을 중심으로 제1 전압 차이(△Vt1)를 가질 수 있다.
예컨대, 제1 셀(A)의 제1 산포 범위(Vth1)는 제1 리드 레벨(R1)을 중심으로 제2 셀(B)의 제2 산포 범위(Vth2)와 제1 전압 차이(△Vt1)를 가질 수 있다. 또, 제1 산포 범위(Vth1)는 제2 리드 레벨(R2)을 중심으로 제2 산포 범위(Vth2)와 제1 전압 차이(△Vt1)를 가질 수 있다. 또, 제1 산포 범위(Vth1)는 제3 리드 레벨(R3)을 중심으로 제2 산포 범위(Vth2)와 제1 전압 차이(△Vt1)를 가질 수 있다.
또한, 제1 셀(A)의 제1 산포 범위(Vth1)는 각각의 리드 레벨, 즉 제1 리드 레벨(R1), 제2 리드 레벨(R2) 및 제3 리드 레벨(R3)을 중심으로 제2 셀(B)의 제2 산포 범위(Vth2)로부터 제1 방향, 예컨대 음(-)의 방향에 위치할 수 있다.
도 3의 (b)에서 제2 셀(B)의 제2 산포 범위(Vth2)는 제2 리드 레벨(R2) 및 제3 리드 레벨(R3)에 중첩될 수 있다.
이에 따라, 제1 셀(A)의 제1 산포 범위(Vth1)와 제2 셀(B)의 제2 산포 범위(Vth2)는 제1 리드 레벨(R1)을 중심으로 제2 전압 차이(△Vt2)를 가질 수 있다. 또한, 제1 셀(A)의 제1 산포 범위(Vth1)는 제1 리드 레벨(R1)을 중심으로 제2 셀(B)의 제2 산포 범위(Vth2)로부터 제1 방향에 위치할 수 있다.
도 3의 (c)에서 제1 셀(A)의 제1 산포 범위(Vth1)는 제1 리드 레벨(R1)과 중첩되고, 제2 셀(B)의 제2 산포 범위(Vth2)는 제3 리드 레벨(R3)에 중첩될 수 있다.
이에 따라, 제1 셀(A)의 제1 산포 범위(Vth1)와 제2 셀(B)의 제2 산포 범위(Vth2)는 제2 리드 레벨(R2)을 중심으로 제3 전압 차이(△Vt3)를 가질 수 있다. 또한, 제1 셀(A)의 제1 산포 범위(Vth1)는 제2 리드 레벨(R2)을 중심으로 제2 셀(B)의 제2 산포 범위(Vth2)로부터 제1 방향에 위치할 수 있다.
도 3의 (d)에서 제1 셀(A)의 제1 산포 범위(Vth1)는 제1 리드 레벨(R1) 및 제2 리드 레벨(R2)에 중첩될 수 있다.
이에 따라, 제1 셀(A)의 제1 산포 범위(Vth1)와 제2 셀(B)의 제2 산포 범위(Vth2)는 제3 리드 레벨(R3)을 중심으로 제4 전압 차이(△Vt4)를 가질 수 있다. 또한, 제1 셀(A)의 제1 산포 범위(Vth1)는 제3 리드 레벨(R3)을 중심으로 제2 셀(B)의 제2 산포 범위(Vth2)로부터 제1 방향에 위치할 수 있다.
도 6을 참조하면, 컨트롤러(120)는 도 3의 (a)에서 제1 셀(A)의 제1 산포 범위(Vth1)를 {-△Vt1, -△Vt2, -△Vt3}로 검출할 수 있고, 도 3의 (b)에서 제1 셀(A)의 제1 산포 범위(Vth1)를 {-△Vt1, -0, -0}로 검출할 수 있고, 도 3의 (c)에서 제1 셀(A)의 제1 산포 범위(Vth1)를 {-0, -△Vt2, -0}로 검출할 수 있고, 도 3의 (d)에서 제1 셀(A)의 제1 산포 범위(Vth1)를 {-0, -0, -△Vt3}로 검출할 수 있다.
따라서, 컨트롤러(120)는 제1 셀(A)의 제1 산포 범위(Vth1)가 제2 셀(B)의 제2 산포 범위(Vth2)보다 낮은 전압 범위(A<B)를 가진다고 판단할 수 있으며, 제1 셀(A)과 제2 셀(B)로부터 서로 다른 크기의 데이터, 예컨대 01 또는 10을 독출할 수 있다.
도 1 및 도 4를 참조하면, 메모리 장치(100)의 다수의 메모리 셀들, 예컨대 동일한 워드 라인에 서로 인접하여 배치된 한 쌍의 메모리 셀들, 예컨대 제1 셀(A) 및 제2 셀(B) 각각에는 일정한 문턱 전압 산포 범위를 가지는 데이터가 각각 저장될 수 있다. 예컨대, 제1 셀(A)은 제1 산포 범위(Vth1)를 가지는 데이터가 저장될 수 있고, 제2 셀(B)에는 제2 산포 범위(Vth2)를 가지는 데이터(Data)가 저장될 수 있다.
컨트롤러(120)로부터 출력된 다수의 리드 레벨들, 예컨대 제1 리드 레벨(R1), 제2 리드 레벨(R2) 및 제3 리드 레벨(R3)은 제1 셀(A)의 제1 산포 범위(Vth1)와 제2 셀(B)의 제2 산포 범위(Vth2) 사이에 위치할 수 있다.
도 4의 (a)에서 제1 산포 범위(Vth1)과 제2 산포 범위(Vth2)는 제1 리드 레벨(R1), 제2 리드 레벨(R2) 및 제3 리드 레벨(R3) 각각과 중첩되지 않으며, 제1 리드 레벨(R1), 제2 리드 레벨(R2) 및 제3 리드 레벨(R3)을 중심으로 제1 전압 차이(△Vt1)를 가질 수 있다.
예컨대, 제1 셀(A)의 제1 산포 범위(Vth1)는 제1 리드 레벨(R1)을 중심으로 제2 셀(B)의 제2 산포 범위(Vth2)와 제1 전압 차이(△Vt1)를 가질 수 있다. 또, 제1 산포 범위(Vth1)는 제2 리드 레벨(R2)을 중심으로 제2 산포 범위(Vth2)와 제1 전압 차이(△Vt1)를 가질 수 있다. 또, 제1 산포 범위(Vth1)는 제3 리드 레벨(R3)을 중심으로 제2 산포 범위(Vth2)와 제1 전압 차이(△Vt1)를 가질 수 있다.
또한, 제1 셀(A)의 제1 산포 범위(Vth1)는 각각의 리드 레벨, 즉 제1 리드 레벨(R1), 제2 리드 레벨(R2) 및 제3 리드 레벨(R3)을 중심으로 제2 셀(B)의 제2 산포 범위(Vth2)로부터 제2 방향, 예컨대 양(+)의 방향에 위치할 수 있다.
도 4의 (b)에서 제1 셀(A)의 제1 산포 범위(Vth1)는 제2 리드 레벨(R2) 및 제3 리드 레벨(R3)에 중첩될 수 있다.
이에 따라, 제1 셀(A)의 제1 산포 범위(Vth1)와 제2 셀(B)의 제2 산포 범위(Vth2)는 제1 리드 레벨(R1)을 중심으로 제2 전압 차이(△Vt2)를 가질 수 있다. 또한, 제1 셀(A)의 제1 산포 범위(Vth1)는 제1 리드 레벨(R1)을 중심으로 제2 셀(B)의 제2 산포 범위(Vth2)로부터 제2 방향에 위치할 수 있다.
도 4의 (c)에서 제1 셀(A)의 제1 산포 범위(Vth1)는 제3 리드 레벨(R3)과 중첩되고, 제2 셀(B)의 제2 산포 범위(Vth2)는 제1 리드 레벨(R1)에 중첩될 수 있다.
이에 따라, 제1 셀(A)의 제1 산포 범위(Vth1)와 제2 셀(B)의 제2 산포 범위(Vth2)는 제2 리드 레벨(R2)을 중심으로 제3 전압 차이(△Vt3)를 가질 수 있다. 또한, 제1 셀(A)의 제1 산포 범위(Vth1)는 제2 리드 레벨(R2)을 중심으로 제2 셀(B)의 제2 산포 범위(Vth2)로부터 제2 방향에 위치할 수 있다.
도 4의 (d)에서 제2 셀(B)의 제2 산포 범위(Vth2)는 제1 리드 레벨(R1) 및 제2 리드 레벨(R2)에 중첩될 수 있다.
이에 따라, 제1 셀(A)의 제1 산포 범위(Vth1)와 제2 셀(B)의 제2 산포 범위(Vth2)는 제3 리드 레벨(R3)을 중심으로 제4 전압 차이(△Vt4)를 가질 수 있다. 또한, 제1 셀(A)의 제1 산포 범위(Vth1)는 제3 리드 레벨(R3)을 중심으로 제2 셀(B)의 제2 산포 범위(Vth2)로부터 제2 방향에 위치할 수 있다.
도 6을 참조하면, 컨트롤러(120)는 도 4의 (a)에서 제1 셀(A)의 제1 산포 범위(Vth1)를 {+△Vt1, +△Vt2, +△Vt3}로 검출할 수 있고, 도 4의 (b)에서 제1 셀(A)의 제1 산포 범위(Vth1)를 {+△Vt1, +0, +0}로 검출할 수 있고, 도 4의 (c)에 서 제1 셀(A)의 제1 산포 범위(Vth1)를 {+0, +△Vt2, +0}로 검출할 수 있고, 도 4의 (d)에서 제1 셀(A)의 제1 산포 범위(Vth1)를 {+0, +0, +△Vt3}로 검출할 수 있다.
따라서, 컨트롤러(120)는 제1 셀(A)의 제1 산포 범위(Vth1)가 제2 셀(B)의 제2 산포 범위(Vth2)보다 높은 전압 범위(A>B)를 가진다고 판단할 수 있으며, 제1 셀(A)과 제2 셀(B)로부터 서로 다른 크기의 데이터, 예컨대 01 또는 10을 독출할 수 있다.
한편, 도 1 및 도 5를 참조하면, 메모리 장치(100)의 다수의 메모리 셀들, 예컨대 동일한 워드 라인에 서로 인접하여 배치된 한 쌍의 메모리 셀들, 예컨대 제1 셀(A) 및 제2 셀(B) 각각에는 동일한 데이터가 각각 저장될 수 있다. 예컨대, 제1 셀(A)과 제2 셀은 동일한 문턱 전압 산포 범위를 가질 수 있다.
도 5의 (a)에서는 제1 셀(A)과 제2 셀(B)은 동일한 제1 산포 범위(Vth1)를 가질 수 있으며, 제1 산포 범위(Vth1)는 제1 리드 레벨(R1)로부터 제1 전압 차이(△Vt1), 제2 리드 레벨(R2)로부터 제2 전압 차이(△Vt2) 및 제3 리드 레벨(R3)로부터 제3 전압 차이(△Vt3)를 가질 수 있다.
또한, 제1 산포 범위(Vth1)는 제1 리드 레벨(R1), 제2 리드 레벨(R2) 및 제3 리드 레벨(R3) 각각으로부터 제1 방향에 위치할 수 있다.
도 5의 (b)에서는 제1 셀(A)과 제2 셀(B)은 동일한 제2 산포 범위(Vth2)를 가질 수 있으며, 제2 산포 범위(Vth2)는 제1 리드 레벨(R1)로부터 제1 전압 차이(△Vt1), 제2 리드 레벨(R2)로부터 제2 전압 차이(△Vt2) 및 제3 리드 레벨(R3)로 부터 제3 전압 차이(△Vt3)를 가질 수 있다.
또한, 제2 산포 범위(Vth2)는 제1 리드 레벨(R1), 제2 리드 레벨(R2) 및 제3 리드 레벨(R3) 각각으로부터 제2 방향에 위치할 수 있다.
도 6을 참조하면, 컨트롤러(120)는 도 5의 (a)에서 제1 셀(A) 및 제2 셀(B)의 제1 산포 범위(Vth1)를 {-0, -0, -0}로 검출할 수 있고, 도 5의 (b)에서 제1 셀(A) 및 제2 셀(B)의 제2 산포 범위(Vth2)를 {+0, +0, +0}로 검출할 수 있다.
따라서, 컨트롤러(120)는 제1 셀(A)과 제2 셀(B)의 산포 범위가 서로 동일(A=B)하다고 판단할 수 있으며, 제1 셀(A)과 제2 셀(B)로부터 서로 동일한 크기의 데이터, 예컨대 00 또는 11을 독출할 수 있다.
도 3 내지 도 5에 도시된 본 발명의 실시예들은 동작도들 각각의 그래프의 x축이 전압을 나타내고, 제1 셀(A)과 제2 셀(B)의 전압 특성 차이에 따라 메모리 장치(100)의 독출 동작을 도시하고 있으나, 본 발명은 이에 제한되지는 않는다. 예컨대, 본 발명에서는 도 3 내지 도 5에 도시된 동작도들 각각의 그래프의 x축이 전류를 나타내거나 또는 저항을 나타내고, 제1 셀(A)과 제2 셀(B)의 전류 특성 차이 또는 저항 특성 차이에 따라 메모리 장치(100)가 독출 동작을 수행할 수도 있다.
또한, 메모리 장치(100)의 컨트롤러(120)가 제1 셀(A) 및 제2 셀(B)의 특성을 판단하여 데이터(Data)를 독출하는 동작은 미리 약속된 데이터 결정 룰(rule)에 의한 것이며, 이러한 데이터 결정 룰은 사용자에 의해 변경될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 메모리 장치의 독출 동작도이다. 도 7에서는 앞서 설명된 도 3 내지 도 5에 도시된 메모리 장치의 독출 동작도와는 다르 게 하나의 리드 레벨(R)을 이용할 수 있다.
예컨대, 도 1 및 도 7을 참조하면, 메모리 장치(100)의 다수의 메모리 셀들, 예컨대 동일한 워드 라인에 서로 인접하여 배치된 한 쌍의 메모리 셀들, 예컨대 제1 셀(A) 및 제2 셀(B) 각각에는 일정한 문턱 전압 산포 범위를 가지는 데이터가 각각 저장될 수 있다. 예컨대, 제1 셀(A)은 제1 산포 범위(Vth1)를 가지는 데이터가 저장될 수 있고, 제2 셀(B)에는 제2 산포 범위(Vth2)를 가지는 데이터(Data)가 저장될 수 있다.
컨트롤러(120)로부터 출력된 하나의 리드 레벨(R)은 제1 산포 범위(Vth1) 및 제2 산포 범위(Vth2)와 중첩되지 않으며, 제2 산포 범위(Vth2)보다 큰 전압 레벨 또는, 제1 산포 범위(Vth1)보다 작은 전압 레벨을 가질 수 있다. 도 7에서는 하나의 예로써, 리드 레벨(R)이 제2 산포 범위(Vth2)보다 큰 전압 레벨을 가지는 예를 들어 설명한다.
제1 셀(A)의 제1 산포 범위(Vth1)는 리드 레벨(R)로부터 제1 전압 차이(△Vt1)를 가지며, 제2 셀(B)의 제2 산포 범위(Vth2)는 리드 레벨(R)로부터 제2 전압 차이(△Vt2)를 가질 수 있다.
컨트롤러(120)는 제1 전압 차이(△Vt1)와 제2 전압 차이(△Vt2)의 크기를 비교하여 제1 셀(A)과 제2 셀(B) 각각의 데이터를 독출할 수 있다.
예컨대, 컨트롤러(120)는 제1 전압 차이(△Vt1)가 제2 전압 차이(△Vt2)보다 크거나 작으면, 제1 셀(A)의 제1 산포 범위(Vth1)가 제2 셀(B)의 제2 산포 범위(Vth2)보다 낮거나 큰 전압 범위(A<B, A>B)를 가진다고 판단할 수 있으며, 제1 셀(A)과 제2 셀(B)로부터 서로 다른 크기의 데이터, 예컨대 01 또는 10을 독출할 수 있다.
또한, 컨트롤러(120)는 제1 전압 차이(△Vt1)와 제2 전압 차이(△Vt2)가 동일하면, 제1 셀(A)의 제1 산포 범위(Vth1)와 제2 셀(B)의 제2 산포 범위(Vth2)가 동일(A=B)하다고 판단할 수 있으며, 제1 셀(A)과 제2 셀(B)로부터 서로 동일한 데이터, 예컨대 00 또는 11을 독출할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 MLC 방식의 메모리 장치의 데이터 독출 동작도들이고, 도 9는 도 8의 동작도에 따른 데이터 판단을 위한 표이다. 본 실시예는 앞서 도 1 내지 도 7을 참조하여 설명한 메모리 장치의 독출 동작과 다음을 제외하고는 실질적으로 동일할 수 있다.
예컨대, 도 8을 참조하면, 메모리 장치(100)는 서로 다른 문턱 전압 범위를 가지는 제1 셀(A), 제2 셀(B), 제3 셀(C) 및 제4 셀(D)을 포함할 수 있다.
이때, 도 8의 (a)에 도시된 바와 같이, 컨트롤러(120)는 제1 셀(A)을 제외한 나머지 셀들, 즉 제2 셀(B), 제3 셀(C) 및 제4 셀(D)을 제1 그룹(G1)으로 그룹핑(grouping)하고, 제1 셀(A)과 제1 그룹(G1)을 다수의 제1 리드 레벨들(R1_1, R1_2, R1_3)을 이용하여 판단하고, 제1 셀(A)의 데이터를 독출할 수 있다.
또한, 도 8의 (b)에 도시된 바와 같이, 컨트롤러(120)는 제1 셀(A)과 제2 셀(B)을 제2 그룹(G2)으로 그룹핑하고, 제3 셀(C)과 제4 셀(D)을 제3 그룹(G3)으로 그룹핑하며, 제2 그룹(G2)과 제3 그룹(G3)을 다수의 제2 리드 레벨들(R2_1, R2_2, R2_3)을 이용하여 판단하고 제2 그룹(G2)의 데이터를 독출할 수 있다. 그리고, 도 8의 (b)의 동작에 따라 독출된 제2 그룹(G2)의 데이터와 도 8의 (a)의 동작에 따라 독출된 제1 셀(A)의 데이터를 연산하여 제1 셀(A)과 제2 셀(B) 각각에 저장된 데이터를 판단할 수 있다.
또한, 도 8의 (c)에 도시된 바와 같이, 컨트롤러(120)는 제1 셀(A), 제2 셀(B) 및 제3 셀(C)을 제4 그룹(G4)으로 그룹핑하고, 제4 그룹(G4)과 제4 셀(D)을 다수의 제3 리드 레벨들(R3_1, R3_2, R3_3)을 이용하여 판단하고, 제4 그룹(G4)의 데이터를 독출할 수 있다. 그리고, 도 8의 (c)의 동작에 따라 독출된 제4 그룹(G4)의 데이터와 도 8의 (b)의 동작에 따라 독출된 제1 셀(A) 및 제2 셀(B)의 데이터를 연산하여 제3 셀(C)에 저장된 데이터를 판단할 수 있다.
이에 따라, 도 9에 도시된 바와 같이, 컨트롤러(120)는 판단 결과에 따라 제1 셀(A), 제2 셀(B), 제3 셀(C) 및 제4 셀(D) 각각에 저장된 데이터를 독출할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1에 도시된 메모리 장치의 독출 동작의 순서도이다.
도 3 내지 도 5는 도 2의 순서도에 따른 메모리 장치의 독출 동작도이다.
도 6은 도 3 내지 도 5의 동작도에 따른 데이터 판단을 위한 표이다.
도 7은 본 발명의 다른 실시예에 따른 메모리 장치의 독출 동작도이다.
도 8은 본 발명의 다른 실시예에 따른 MLC 방식의 메모리 장치의 데이터 독출 동작도들이다.
도 9는 도 8의 동작도들에 따른 메모리 장치의 독출 동작 표이다.

Claims (10)

  1. 외부로부터 제공된 N(N은 2이상의 자연수) 비트 데이터의 비트들 각각의 전기적 특성 차이를 판단하여 상기 N 비트 데이터를 다수의 메모리 셀들 각각에 프로그램 하는 단계; 및
    상기 다수의 메모리 셀들 중에서 서로 인접하는 적어도 두 개의 메모리 셀들 각각에 저장된 데이터 상호간의 전기적 특성 차이를 판단하고, 판단 결과에 따라 상기 적어도 두 개의 메모리 셀들 각각에 저장된 데이터를 독출하는 단계를 포함하고,
    상기 전기적 특성 차이는, 전압량 차이, 전류량 차이, 및 저항량 차이 중에서 어느 하나인 메모리 장치의 동작 방법.
  2. 제1 항에 있어서,
    상기 다수의 메모리 셀들 중에서 서로 인접하는 적어도 두 개의 메모리 셀들 각각에 저장된 데이터 상호간의 전기적 특성 차이를 판단하는 단계는, 다수의 리드 레벨들 중에서 적어도 하나의 리드 레벨과 상기 적어도 두 개의 메모리 셀들 각각의 전기적 특성 차이를 검출하는 메모리 장치의 동작 방법.
  3. 제1 항에 있어서, 상기 다수의 메모리 셀들 중에서 서로 인접하는 적어도 두 개의 메모리 셀들 각각에 저장된 데이터 상호간의 전기적 특성 차이를 판단하는 단계는,
    다수의 리드 레벨들 중에서 적어도 하나의 리드 레벨과 상기 적어도 두 개의 메모리 셀들 각각의 전기적 특성 차이가 검출되면, 상기 적어도 두 개의 메모리 셀들 각각에 저장된 데이터를 서로 다른 크기의 데이터로 판단하고,
    상기 다수의 리드 레벨들 중에서 적어도 하나의 리드 레벨과 상기 적어도 두 개의 메모리 셀들 각각의 전기적 특성 차이가 검출되지 않으면, 상기 적어도 두 개의 메모리 셀들 각각에 저장된 데이터를 서로 동일한 크기의 데이터로 판단하는 메모리 장치의 동작 방법.
  4. 삭제
  5. 제1 항에 있어서,
    상기 적어도 두 개의 메모리 셀들 각각은 동일한 워드 라인에 접속되어 서로 인접하는 메모리 장치의 동작 방법.
  6. 컨트롤러가 다수의 리드 레벨들을 생성하고, 상기 다수의 리드 레벨들 각각을 이용하여 다수의 메모리 셀들 각각에 저장된 데이터 상호간의 전기적 특성 차이를 판단하는 단계; 및
    상기 컨트롤러가 판단 결과에 따라 상기 다수의 메모리 셀들 각각에 저장된 데이터를 독출하는 단계를 포함하고,
    상기 전기적 특성 차이는, 전압량 차이, 전류량 차이, 및 저항량 차이 중에서 어느 하나인 메모리 장치의 동작 방법.
  7. 제6 항에 있어서,
    상기 다수의 리드 레벨들 각각을 이용하여 다수의 메모리 셀들 각각에 저장된 데이터 상호간의 전기적 특성 차이를 판단하는 단계는, 상기 다수의 메모리 셀들 중에서 서로 인접하는 적어도 두 개의 메모리 셀들 각각에 저장된 데이터 상호간의 전기적 특성 차이를 판단하는 메모리 장치의 동작 방법.
  8. 제7 항에 있어서, 상기 다수의 메모리 셀들 중에서 서로 인접하는 적어도 두 개의 메모리 셀들 각각에 저장된 데이터 상호간의 전기적 특성 차이를 판단하는 단계는,
    상기 다수의 리드 레벨들 중에서 적어도 하나의 리드 레벨과 상기 적어도 두 개의 메모리 셀들 각각의 전기적 특성 차이가 검출되면, 상기 적어도 두 개의 메모리 셀들 각각에 저장된 데이터를 서로 다른 크기의 데이터로 판단하고,
    상기 다수의 리드 레벨들 중에서 적어도 하나의 리드 레벨과 상기 적어도 두 개의 메모리 셀들 각각의 전기적 특성 차이가 검출되지 않으면, 상기 적어도 두 개의 메모리 셀들 각각에 저장된 데이터를 서로 동일한 크기의 데이터로 판단하는 메모리 장치의 동작 방법.
  9. 삭제
  10. 다수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    외부로부터 제공된 N(N은 2이상의 자연수) 비트 데이터의 비트들 각각의 전기적 특성 차이를 판단하여 상기 N 비트 데이터를 상기 다수의 메모리 셀들 각각에 프로그램 하거나, 상기 다수의 메모리 셀들 중에서 서로 인접하는 적어도 두 개의 메모리 셀들 각각에 저장된 데이터 상호간의 전기적 특성 차이를 판단하고, 판단 결과에 따라 상기 적어도 두 개의 메모리 셀들 각각에 저장된 데이터를 독출하기 위한 컨트롤러를 포함하고,
    상기 전기적 특성 차이는, 전압량 차이, 전류량 차이, 및 저항량 차이 중에서 어느 하나인 메모리 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9754683B2 (en) 2012-03-29 2017-09-05 Intel Corporation Method and system to obtain state confidence data using multistrobe read of a non-volatile memory
KR102120823B1 (ko) * 2013-08-14 2020-06-09 삼성전자주식회사 비휘발성 메모리 장치의 독출 시퀀스 제어 방법 및 이를 수행하는 메모리 시스템
GB2527318A (en) 2014-06-17 2015-12-23 Ibm Estimation of level-thresholds for memory cells
US9672928B2 (en) 2015-11-10 2017-06-06 Samsung Electronics Co., Ltd. Method and apparatus for estimating read levels of nonvolatile memory and for programming pilot signals used for such estimation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004333246A (ja) 2003-05-06 2004-11-25 Matsushita Electric Ind Co Ltd 半導体装置
JP2006065973A (ja) 2004-08-27 2006-03-09 Toshiba Corp 不揮発性半導体記憶装置
US20100208523A1 (en) 2009-02-13 2010-08-19 Micron Technology, Inc. Dynamic soft program trims

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3392604B2 (ja) * 1995-11-14 2003-03-31 株式会社東芝 不揮発性半導体記憶装置
KR20000005160A (ko) 1998-10-01 2000-01-25 가나이 쓰토무 불휘발성 반도체기억장치
US6522580B2 (en) * 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
US7099204B1 (en) * 2005-03-23 2006-08-29 Spansion Llc Current sensing circuit with a current-compensated drain voltage regulation
US7113431B1 (en) * 2005-03-29 2006-09-26 Spansion Llc Quad bit using hot-hole erase for CBD control
US7656705B2 (en) * 2007-10-17 2010-02-02 Spansion Llc Fast single phase program algorithm for quadbit
US7619932B2 (en) * 2007-12-18 2009-11-17 Spansion Llc Algorithm for charge loss reduction and Vt distribution improvement

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004333246A (ja) 2003-05-06 2004-11-25 Matsushita Electric Ind Co Ltd 半導体装置
JP2006065973A (ja) 2004-08-27 2006-03-09 Toshiba Corp 不揮発性半導体記憶装置
US20100208523A1 (en) 2009-02-13 2010-08-19 Micron Technology, Inc. Dynamic soft program trims

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