JPH1125681A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH1125681A JPH1125681A JP18780897A JP18780897A JPH1125681A JP H1125681 A JPH1125681 A JP H1125681A JP 18780897 A JP18780897 A JP 18780897A JP 18780897 A JP18780897 A JP 18780897A JP H1125681 A JPH1125681 A JP H1125681A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】1つのメモリセルに数ビットのデータを記憶さ
せることが可能な不揮発性半導体記憶装置の照合判定方
式を提供する。 【解決手段】書込前データが“0”のメモリセルにデー
タ“1”を書き込む時、照合判定回路でPASSとする
多値の書き込み時において、オーバーライト時、書き込
み前データが“10”のメモリセルに“01”のデータ
を書き込む際、書込データ“01”を“00”に変換す
ることで、書込前データ“10”にデータ“01”に書
き込むときの期待値“00”にするように書込動作を行
う。これにより、2値と同様に書込前データ“0”にデ
ータ“1”を書き込むときはデータ“0”のままである
という互換を持たせることが可能となる。
せることが可能な不揮発性半導体記憶装置の照合判定方
式を提供する。 【解決手段】書込前データが“0”のメモリセルにデー
タ“1”を書き込む時、照合判定回路でPASSとする
多値の書き込み時において、オーバーライト時、書き込
み前データが“10”のメモリセルに“01”のデータ
を書き込む際、書込データ“01”を“00”に変換す
ることで、書込前データ“10”にデータ“01”に書
き込むときの期待値“00”にするように書込動作を行
う。これにより、2値と同様に書込前データ“0”にデ
ータ“1”を書き込むときはデータ“0”のままである
という互換を持たせることが可能となる。
Description
【0001】
【発明の属する技術分野】本発明は、多値不揮発性半導
体記憶装置に関し、特に、1つのメモリセルに4値以上
のデータを記憶させるようにした電気的に書き換え可能
な不揮発性半導体記憶装置において、その書込時の照合
判定方式に関する。
体記憶装置に関し、特に、1つのメモリセルに4値以上
のデータを記憶させるようにした電気的に書き換え可能
な不揮発性半導体記憶装置において、その書込時の照合
判定方式に関する。
【0002】
【従来の技術】電気的にデータの書き換え可能な不揮発
性半導体記憶装置の一種にEEPROM(Electricall
y Erasable and Programmable Read Only M
emory)、及び、一括消去型のEEPROMであるフラ
ッシュEEPROMが知られている。
性半導体記憶装置の一種にEEPROM(Electricall
y Erasable and Programmable Read Only M
emory)、及び、一括消去型のEEPROMであるフラ
ッシュEEPROMが知られている。
【0003】図5に、代表的なフラッシュ型EEPRO
Mのメモリセルの代表的な断面構造を模式的に示す。図
5を参照すると、p型シリコン基板100の表面にn型
不純物拡散層からなるドレイン101とソース102が
各々形成され、その間がチャンネル領域103となって
いる。チャンネル領域103の上にSiO2膜からなる
トンネル絶縁膜104が形成され、その上に浮遊ゲート
105、層間絶縁膜106、制御ゲート107が順次形
成されている。108はドレイン101に接続されたビ
ット線、109はソース線である。
Mのメモリセルの代表的な断面構造を模式的に示す。図
5を参照すると、p型シリコン基板100の表面にn型
不純物拡散層からなるドレイン101とソース102が
各々形成され、その間がチャンネル領域103となって
いる。チャンネル領域103の上にSiO2膜からなる
トンネル絶縁膜104が形成され、その上に浮遊ゲート
105、層間絶縁膜106、制御ゲート107が順次形
成されている。108はドレイン101に接続されたビ
ット線、109はソース線である。
【0004】このように形成されたメモリセルの書き込
み動作は、例えば基板100を接地し、制御ゲート10
7に12V、ドレイン101に5V、ソース102に0
Vとする。
み動作は、例えば基板100を接地し、制御ゲート10
7に12V、ドレイン101に5V、ソース102に0
Vとする。
【0005】この時、制御ゲート107と浮遊ゲート1
05の容量結合により浮遊ゲート105の電位が上が
り、ドレイン101とソース102の間に、チャンネル
が形成され、高い制御ゲート107電圧とドレイン10
1電圧のために、ドレイン101近傍で高エネルギーの
電子(ホットエレクトロン)が発生し、このホットエレ
クトロンがp型シリコン基板100とトンネル絶縁膜1
04の間の電位障壁(例えば電子の場合は3.2eV)
を超えて浮遊ゲート105に注入される。
05の容量結合により浮遊ゲート105の電位が上が
り、ドレイン101とソース102の間に、チャンネル
が形成され、高い制御ゲート107電圧とドレイン10
1電圧のために、ドレイン101近傍で高エネルギーの
電子(ホットエレクトロン)が発生し、このホットエレ
クトロンがp型シリコン基板100とトンネル絶縁膜1
04の間の電位障壁(例えば電子の場合は3.2eV)
を超えて浮遊ゲート105に注入される。
【0006】このように注入された電子は、浮遊ゲート
105が低い導電率の酸化膜に囲まれているため、ドレ
イン101と制御ゲート107を開放(オープン)状態
とした後も浮遊ゲート105に留まり状態が保持され
る。
105が低い導電率の酸化膜に囲まれているため、ドレ
イン101と制御ゲート107を開放(オープン)状態
とした後も浮遊ゲート105に留まり状態が保持され
る。
【0007】一方、消去動作は、例えば制御ゲート10
7を接地し、ソース102を12Vとすることにより、
電子を浮遊ゲート105から引き抜いてしきい値を下げ
ることとなる。この場合、メモリセルのしきい値電圧の
状態は2種類持つことになる。
7を接地し、ソース102を12Vとすることにより、
電子を浮遊ゲート105から引き抜いてしきい値を下げ
ることとなる。この場合、メモリセルのしきい値電圧の
状態は2種類持つことになる。
【0008】上記のような2値(1つのメモリセルがデ
ータ“0”と“1”を有する)でメモリセルに書込時の
照合判定、すなわちメモリセルの状態(データ“0”も
しくは“1”)と書込データが一致か不一致かを判定す
る、ための回路方式としては、従来、図6に示すような
回路構成が用いられていた。図6を参照して、書き込み
時Hレベル固定の信号と書き込みデータ信号を入力とす
るNANDゲート7と、センスアンプ出力信号3とNA
NDゲート7の出力信号4を入力とするNANDゲート
8と、NANDゲート8の出力信号5と書き込みデータ
信号2とを入力とする排他的否定論理和(XNOR)ゲ
ート9と、を備え、XNORゲート9の出力を照合判定
結果の出力6としている。
ータ“0”と“1”を有する)でメモリセルに書込時の
照合判定、すなわちメモリセルの状態(データ“0”も
しくは“1”)と書込データが一致か不一致かを判定す
る、ための回路方式としては、従来、図6に示すような
回路構成が用いられていた。図6を参照して、書き込み
時Hレベル固定の信号と書き込みデータ信号を入力とす
るNANDゲート7と、センスアンプ出力信号3とNA
NDゲート7の出力信号4を入力とするNANDゲート
8と、NANDゲート8の出力信号5と書き込みデータ
信号2とを入力とする排他的否定論理和(XNOR)ゲ
ート9と、を備え、XNORゲート9の出力を照合判定
結果の出力6としている。
【0009】1ビットつまり2値のしきい値電圧の分布
を示す図10と、書込動作の処理フローを示すフローチ
ャートである図4を用いて、図6に示した従来の照合判
定回路の動作を以下に説明する。図10において、しき
い値電圧の分布図の縦軸は、メモリセルのしきい値電圧
を示し、横軸は、そのしきい値電圧にあるビット数を示
している。ここでは、消去された状態(メモリセルのし
きい値電圧が低い)をデータ“1”とし、しきい値電圧
をあげた状態をデータ“0”とする。refは、メモリ
セルのしきい値電圧がデータ“1”か“0”であるかを
判定するためのリファレンス電圧であり、リファレンス
電圧に対し高いか低いかを判定するかによって、選択さ
れたメモリセルがデータ“1”か“0”のしきい値電圧
のどちらにあるか認識させている。
を示す図10と、書込動作の処理フローを示すフローチ
ャートである図4を用いて、図6に示した従来の照合判
定回路の動作を以下に説明する。図10において、しき
い値電圧の分布図の縦軸は、メモリセルのしきい値電圧
を示し、横軸は、そのしきい値電圧にあるビット数を示
している。ここでは、消去された状態(メモリセルのし
きい値電圧が低い)をデータ“1”とし、しきい値電圧
をあげた状態をデータ“0”とする。refは、メモリ
セルのしきい値電圧がデータ“1”か“0”であるかを
判定するためのリファレンス電圧であり、リファレンス
電圧に対し高いか低いかを判定するかによって、選択さ
れたメモリセルがデータ“1”か“0”のしきい値電圧
のどちらにあるか認識させている。
【0010】また、図4に示す書込動作のフローチャー
トを参照すると、書込動作に入った際、まず選択された
メモリセルに対し、センスアンプでメモリセルとリファ
レンスを比較してメモリセルの書込前のデータが、デー
タ“0”(しきい値電圧が高い状態)、もしくはデータ
“1”(しきい値電圧が低い状態)のどちらかにあるか
出力し、書込データと比較判定する、書込前ベリファイ
を行い(ステップS1)、書込データと一致した場合に
は(ステップS1のPASS分岐参照)、照合判定回路
の出力に“H”(PASS)を出力し、次アドレスに書
込に行くか、次動作にはいる(ステップS4)。
トを参照すると、書込動作に入った際、まず選択された
メモリセルに対し、センスアンプでメモリセルとリファ
レンスを比較してメモリセルの書込前のデータが、デー
タ“0”(しきい値電圧が高い状態)、もしくはデータ
“1”(しきい値電圧が低い状態)のどちらかにあるか
出力し、書込データと比較判定する、書込前ベリファイ
を行い(ステップS1)、書込データと一致した場合に
は(ステップS1のPASS分岐参照)、照合判定回路
の出力に“H”(PASS)を出力し、次アドレスに書
込に行くか、次動作にはいる(ステップS4)。
【0011】書き込みベリファイにおいて、一致しない
場合には照合判定結果出力に“L”(FAIL)を出力
し、選択されたメモリセルに書込電圧を印加し(ステッ
プS2)、しきい値電圧を上昇させたあと、書込電圧を
印加した後のメモリセルをセンスアンプでリファレンス
と比較してデータが“0”もしくはデータ“1”のどち
らにあるか出力し、書込データと比較判定する、書き込
み後ベリファイを行い(ステップS3)、PASSであ
れば、ステップS4の次アドレスに書込に行くか、次動
作にはいり、一方、FAILであれば、リトライ回数
(書込電圧を印加する回路)がMAX(最大値)である
か否か判定し(ステップS4)、MAXでなければ(ス
テップS4のNO分岐)、ステップS2に戻り、再度書
込電圧を印加し書き込み後ベリファイを行い、PASS
と判定するまで繰り返す。
場合には照合判定結果出力に“L”(FAIL)を出力
し、選択されたメモリセルに書込電圧を印加し(ステッ
プS2)、しきい値電圧を上昇させたあと、書込電圧を
印加した後のメモリセルをセンスアンプでリファレンス
と比較してデータが“0”もしくはデータ“1”のどち
らにあるか出力し、書込データと比較判定する、書き込
み後ベリファイを行い(ステップS3)、PASSであ
れば、ステップS4の次アドレスに書込に行くか、次動
作にはいり、一方、FAILであれば、リトライ回数
(書込電圧を印加する回路)がMAX(最大値)である
か否か判定し(ステップS4)、MAXでなければ(ス
テップS4のNO分岐)、ステップS2に戻り、再度書
込電圧を印加し書き込み後ベリファイを行い、PASS
と判定するまで繰り返す。
【0012】一方、ステップS4において、リトライ回
数がMAXになったときには、書込エラーとして書き込
み動作を終了する(ステップS5)。
数がMAXになったときには、書込エラーとして書き込
み動作を終了する(ステップS5)。
【0013】通常、製造者は、全てのメモリセルを消去
された状態で製品を出荷し、ユーザーが所望のパターン
をメモリセルに書き込んで使用される。また、再度異な
るパターンを書き込むとき、ユーザーが全てのメモリセ
ルを消去して異なるパターンをメモリセルに書き込んで
使用している。ただし、ユーザーが書き込んでいる製品
に異なるパターンを追加して書き込む場合がある(以
下、これを「オーバーライト」という)。
された状態で製品を出荷し、ユーザーが所望のパターン
をメモリセルに書き込んで使用される。また、再度異な
るパターンを書き込むとき、ユーザーが全てのメモリセ
ルを消去して異なるパターンをメモリセルに書き込んで
使用している。ただし、ユーザーが書き込んでいる製品
に異なるパターンを追加して書き込む場合がある(以
下、これを「オーバーライト」という)。
【0014】オーバーライトの書込動作について、図4
を参照して以下に説明する。まず、選択されたメモリセ
ルに対し、書込前ベリファイを行い、一致しない場合に
は照合判定結果出力に“L”(FAIL)、一致した場
合には“H”(PASS)を出力する。この時に、一致
した場合メモリセルには、書込電圧を印加せずに終了す
る。
を参照して以下に説明する。まず、選択されたメモリセ
ルに対し、書込前ベリファイを行い、一致しない場合に
は照合判定結果出力に“L”(FAIL)、一致した場
合には“H”(PASS)を出力する。この時に、一致
した場合メモリセルには、書込電圧を印加せずに終了す
る。
【0015】不一致の場合には、選択されたメモリセル
に対して書込電圧を印加し、書込後ベリファイを行い、
PASSと判定された場合は終了する。
に対して書込電圧を印加し、書込後ベリファイを行い、
PASSと判定された場合は終了する。
【0016】判定がFAILの時は、再度書込電圧を印
加してベリファイを行い、PASSと判定するまで繰り
返し書込電圧を印加することを、リトライ回数がMAX
になるまで繰り返す。
加してベリファイを行い、PASSと判定するまで繰り
返し書込電圧を印加することを、リトライ回数がMAX
になるまで繰り返す。
【0017】上記の照合判定時の判定表を図7に示す。
図7を参照すると、書込前データが、“0”すなわちし
きい値電圧が高い状態のメモリセルに対して、書込デー
タ“1”を書き込む際、PASSと判定している。この
理由は、データ“0”のメモリセルをデータ“1”にす
るには、その選択されたメモリセルを含むブロックに対
して消去を行い、ブロック内の全てのメモリセルをデー
タ“1”にする方法しかない。しかし、消去を実施する
と、その他の書き込まれたメモリセルのデータまでが
“1”になってしまう。これは、一般に1つのメモリセ
ル毎に書込/消去が可能な半導体記憶装置に対し、不揮
発性半導体記憶装置は、1つのメモリセル毎に書込みは
可能だが、消去はある一定の単位(例えば128Kバイ
トのブロック)に行う構成とされているからである。
図7を参照すると、書込前データが、“0”すなわちし
きい値電圧が高い状態のメモリセルに対して、書込デー
タ“1”を書き込む際、PASSと判定している。この
理由は、データ“0”のメモリセルをデータ“1”にす
るには、その選択されたメモリセルを含むブロックに対
して消去を行い、ブロック内の全てのメモリセルをデー
タ“1”にする方法しかない。しかし、消去を実施する
と、その他の書き込まれたメモリセルのデータまでが
“1”になってしまう。これは、一般に1つのメモリセ
ル毎に書込/消去が可能な半導体記憶装置に対し、不揮
発性半導体記憶装置は、1つのメモリセル毎に書込みは
可能だが、消去はある一定の単位(例えば128Kバイ
トのブロック)に行う構成とされているからである。
【0018】このため、データ“1”を書き込む時、書
込前のメモリセルの状態を変化させないこととしてい
る。故に、書込前のデータが“0”のメモリセルに、デ
ータ“1”を書き込んだ場合には、メモリセルのデータ
は“0”のままにしておかなければならない。
込前のメモリセルの状態を変化させないこととしてい
る。故に、書込前のデータが“0”のメモリセルに、デ
ータ“1”を書き込んだ場合には、メモリセルのデータ
は“0”のままにしておかなければならない。
【0019】図6に示した回路動作について説明する
と、信号1は、書込動作(書込前ベリファイから書き込
み後ベリファイまで)に入った場合に“H”固定となる
信号である。書き込みデータ信号2は、データ“0”を
書き込む時には“L”が、データ“1”を書き込む(書
込前のメモリセルの状態のままにしたい、すなわち書込
を実行しない)時には、“H”が入力される。センスア
ンプ出力信号3は、センスアンプで書き込み前のメモリ
セルの状態を検知した信号である。例えば、メモリセル
がデータ“1”の時は“L”で、データ“0”の時は
“H”となる。照合判定結果出力6までの信号の流れ
は、書込データが“1”であった場合には、書込データ
信号2は“H”で、NAND回路7の出力4は“L”、
NAND回路8の出力5は“H”、XNOR回路9の出
力すなわち照合判定結果出力6は、センスアンプの出力
信号にかかわらず“H”(PASS)となる。
と、信号1は、書込動作(書込前ベリファイから書き込
み後ベリファイまで)に入った場合に“H”固定となる
信号である。書き込みデータ信号2は、データ“0”を
書き込む時には“L”が、データ“1”を書き込む(書
込前のメモリセルの状態のままにしたい、すなわち書込
を実行しない)時には、“H”が入力される。センスア
ンプ出力信号3は、センスアンプで書き込み前のメモリ
セルの状態を検知した信号である。例えば、メモリセル
がデータ“1”の時は“L”で、データ“0”の時は
“H”となる。照合判定結果出力6までの信号の流れ
は、書込データが“1”であった場合には、書込データ
信号2は“H”で、NAND回路7の出力4は“L”、
NAND回路8の出力5は“H”、XNOR回路9の出
力すなわち照合判定結果出力6は、センスアンプの出力
信号にかかわらず“H”(PASS)となる。
【0020】次に、書込前データが“0”のメモリセル
に、データ“0”を書き込む時は、書込データ信号2は
“L”であり、NAND回路7の出力4は“H”、セン
スアンプの出力信号3は、データ“0”の時には“H”
の信号が入力され、NAND回路8の出力信号5は
“L”、照合判定結果出力6は、“H”(PASS)と
なる。
に、データ“0”を書き込む時は、書込データ信号2は
“L”であり、NAND回路7の出力4は“H”、セン
スアンプの出力信号3は、データ“0”の時には“H”
の信号が入力され、NAND回路8の出力信号5は
“L”、照合判定結果出力6は、“H”(PASS)と
なる。
【0021】最後に、書込前データが“1”のメモリセ
ルに、データ“0”を書き込む時は、書込データ信号2
は“L”であり、NAND回路7の出力4は“H”、セ
ンスアンプの出力信号3は、データ“1”の時には
“L”、NAND回路8の出力信号5は“H”、照合判
定結果出力6は、“L”(FAIL)となる。
ルに、データ“0”を書き込む時は、書込データ信号2
は“L”であり、NAND回路7の出力4は“H”、セ
ンスアンプの出力信号3は、データ“1”の時には
“L”、NAND回路8の出力信号5は“H”、照合判
定結果出力6は、“L”(FAIL)となる。
【0022】この時に、書込動作は、選択されたメモリ
セルに書込電圧を印加し、しきい値電圧を上昇させる。
そして、再度照合判定を行い、センスアンプの出力信号
3は、メモリセルがデータ“0”のしきい値電圧となれ
ば“H”信号となるので、NAND回路8の出力は
“L”になって、照合判定結果出力6は“H”(PAS
S)となる。
セルに書込電圧を印加し、しきい値電圧を上昇させる。
そして、再度照合判定を行い、センスアンプの出力信号
3は、メモリセルがデータ“0”のしきい値電圧となれ
ば“H”信号となるので、NAND回路8の出力は
“L”になって、照合判定結果出力6は“H”(PAS
S)となる。
【0023】上述したように、図6に示す照合判定回路
は、書込前データが“0”のメモリセルに、データ
“1”を書き込む時は、照合判定結果出力6を“H”
(PASS)とする構成をとっている。
は、書込前データが“0”のメモリセルに、データ
“1”を書き込む時は、照合判定結果出力6を“H”
(PASS)とする構成をとっている。
【0024】また、別の照合判定回路の回路構成を図8
に、その照合判定結果の判定表を図9に示す。図8を参
照すると、書き込み動作時Hレベル固定の信号60と書
き込みデータ信号61を入力とするNANDゲート65
と、センスアンプ出力信号3とNANDゲート75の出
力信号63を入力とする排他的否定論理和(XNOR)
回路66と、を備え、XNOR回路66の出力を照合判
定結果の出力64としている。
に、その照合判定結果の判定表を図9に示す。図8を参
照すると、書き込み動作時Hレベル固定の信号60と書
き込みデータ信号61を入力とするNANDゲート65
と、センスアンプ出力信号3とNANDゲート75の出
力信号63を入力とする排他的否定論理和(XNOR)
回路66と、を備え、XNOR回路66の出力を照合判
定結果の出力64としている。
【0025】図8の回路を使用したときは、書込前デー
タが“0”のメモリセルにデータ“0”を書き込む時
と、書込前データが“1”のメモリセルにデータ“1”
及び“0”を書き込む時の書込動作は、図6に示した構
成と同様であるので、説明を省略する。
タが“0”のメモリセルにデータ“0”を書き込む時
と、書込前データが“1”のメモリセルにデータ“1”
及び“0”を書き込む時の書込動作は、図6に示した構
成と同様であるので、説明を省略する。
【0026】しかし、書込前データが“0”のメモリセ
ルにデータ“1”を書き込む時は、上記の説明のよう
に、データ“0”のメモリセルにデータ“1”を書き込
むことはできないので、書込エラーとしている。
ルにデータ“1”を書き込む時は、上記の説明のよう
に、データ“0”のメモリセルにデータ“1”を書き込
むことはできないので、書込エラーとしている。
【0027】以上の説明のように、照合判定回路には、
書込エラーとする方法とPASSとする方法の2種類の
方法がある。
書込エラーとする方法とPASSとする方法の2種類の
方法がある。
【0028】
【発明が解決しようとする課題】近時の半導体記憶装置
の大容量化に向けて、1つのメモリセルに数ビットのデ
ータを持たせることが望まれている。従って、メモリセ
ルのしきい値電圧の状態を何種類か持つことになる。こ
のように多値の書込時において1つのメモリセルに2ビ
ットのデータ(4値)を持たせた場合を例に取り以下に
説明する。
の大容量化に向けて、1つのメモリセルに数ビットのデ
ータを持たせることが望まれている。従って、メモリセ
ルのしきい値電圧の状態を何種類か持つことになる。こ
のように多値の書込時において1つのメモリセルに2ビ
ットのデータ(4値)を持たせた場合を例に取り以下に
説明する。
【0029】図3に、4値の時のしきい値電圧の分布を
示す。縦軸は、メモリセルのしきい値電圧を示し、横軸
は、そのしきい値電圧にあるビット数を示している。消
去された状態(メモリセルのしきい値電圧が一番低い)
をデータ“11”とし、少ししきい値電圧をあげた状態
をデータ“10”、その上をデータ“01”、一番しき
い値電圧が高いものをデータ“00”とする。ref.
1、2、3は、それぞれ、メモリセルのしきい値電圧が
どの状態であるかを判定するためのリファレンス電圧で
あり、選択されたメモリセルが異なるリファレンス電圧
に対し、高いか低いかを判定するかによって、選択され
たメモリセルが4種類のしきい値電圧の状態のうちどれ
にあたるか認識させている。
示す。縦軸は、メモリセルのしきい値電圧を示し、横軸
は、そのしきい値電圧にあるビット数を示している。消
去された状態(メモリセルのしきい値電圧が一番低い)
をデータ“11”とし、少ししきい値電圧をあげた状態
をデータ“10”、その上をデータ“01”、一番しき
い値電圧が高いものをデータ“00”とする。ref.
1、2、3は、それぞれ、メモリセルのしきい値電圧が
どの状態であるかを判定するためのリファレンス電圧で
あり、選択されたメモリセルが異なるリファレンス電圧
に対し、高いか低いかを判定するかによって、選択され
たメモリセルが4種類のしきい値電圧の状態のうちどれ
にあたるか認識させている。
【0030】従来の技術における書込前データが“0”
のメモリセルにデータ“1”を書き込む時、照合判定と
して、PASSとする方法を、図6に示したような従来
の照合判定回路を用いて、4値のオーバーライト動作を
以下に説明する。照合判定結果の判定表を図11に示
す。
のメモリセルにデータ“1”を書き込む時、照合判定と
して、PASSとする方法を、図6に示したような従来
の照合判定回路を用いて、4値のオーバーライト動作を
以下に説明する。照合判定結果の判定表を図11に示
す。
【0031】データ“11”、“10”、“01”、
“00”の右側のビットを「下位ビット」、左側のビッ
トを「上位ビット」という。
“00”の右側のビットを「下位ビット」、左側のビッ
トを「上位ビット」という。
【0032】書込時の実行結果は、第一に、データ“1
1”を書き込む際は、書込後のデータは、前記従来技術
と同様、書込前のデータのままの状態にするので、書込
前ベリファイにおいて、書込前データにかかわらず、照
合判定結果出力は、“H”(PASS)を出力し終了す
る。
1”を書き込む際は、書込後のデータは、前記従来技術
と同様、書込前のデータのままの状態にするので、書込
前ベリファイにおいて、書込前データにかかわらず、照
合判定結果出力は、“H”(PASS)を出力し終了す
る。
【0033】第二に、書込前データが“00”のメモリ
セルに、データ“10”を書き込む際は、下位ビット
は、データ“0”にデータ“0”を書き込もうとするの
で、照合判定結果はPASSし、上位ビットは、データ
“0”にデータ“1”を書き込もうとするので、照合判
定結果はPASS(パス)し、書込前ベリファイでPA
SSして終了する。また、“01”を書き込む際も同様
である。
セルに、データ“10”を書き込む際は、下位ビット
は、データ“0”にデータ“0”を書き込もうとするの
で、照合判定結果はPASSし、上位ビットは、データ
“0”にデータ“1”を書き込もうとするので、照合判
定結果はPASS(パス)し、書込前ベリファイでPA
SSして終了する。また、“01”を書き込む際も同様
である。
【0034】第三に、書込前データが“10”のメモリ
セルに“10”を、“01”に“01”を、“00”に
“00”を書き込む際は、上位及び下位ビットは一致し
ているので、書込前ベリファイでPASSして終了す
る。
セルに“10”を、“01”に“01”を、“00”に
“00”を書き込む際は、上位及び下位ビットは一致し
ているので、書込前ベリファイでPASSして終了す
る。
【0035】第四に、書込前データが“11”のメモリ
セルに、“10”、“01”、“00”を書き込む際
は、書込ベリファイでFAIL(フェイル)し、メモリ
セルに書込電圧を印加し、しきい値電圧を徐々に上昇さ
せ書込後ベリファイを繰り返し、図3に示すような各書
込データのしきい値電圧の状態になったときに、照合判
定結果の出力信号は“H”(PASS)を出力して終了
する。
セルに、“10”、“01”、“00”を書き込む際
は、書込ベリファイでFAIL(フェイル)し、メモリ
セルに書込電圧を印加し、しきい値電圧を徐々に上昇さ
せ書込後ベリファイを繰り返し、図3に示すような各書
込データのしきい値電圧の状態になったときに、照合判
定結果の出力信号は“H”(PASS)を出力して終了
する。
【0036】第五に、書込前データが“10”及び“0
1”メモリセルに対し、データ“00”を書き込む際
は、下位もしくは、上位ビットで書込前ベリファイでF
AILし、メモリセルに書込電圧を印加し徐々にしきい
値電圧を上昇させ、書込後ベリファイを繰り返し“0
0”のしきい値電圧の状態になったときに、PASS判
定し書込を終了する。
1”メモリセルに対し、データ“00”を書き込む際
は、下位もしくは、上位ビットで書込前ベリファイでF
AILし、メモリセルに書込電圧を印加し徐々にしきい
値電圧を上昇させ、書込後ベリファイを繰り返し“0
0”のしきい値電圧の状態になったときに、PASS判
定し書込を終了する。
【0037】第六に、書込前データが“01”のメモリ
セルに対し、データ“10”を書き込む際は、下位ビッ
トで初期の書込前ベリファイにてFAILし、メモリセ
ルに書込電圧を印加し徐々にしきい値電圧を上昇させ、
書込後ベリファイを繰り返しデータ“00”のしきい値
電圧の状態になったときに、PASSと判定され、書込
を終了する。
セルに対し、データ“10”を書き込む際は、下位ビッ
トで初期の書込前ベリファイにてFAILし、メモリセ
ルに書込電圧を印加し徐々にしきい値電圧を上昇させ、
書込後ベリファイを繰り返しデータ“00”のしきい値
電圧の状態になったときに、PASSと判定され、書込
を終了する。
【0038】ここで、上位ビット注目すると、書込前デ
ータ“0”に対して“1”を書き込む時は、書込後のデ
ータは“0”のままでよく、下位ビットに注目すると、
書込前データ“1”に“0”を書き込む時は、書込後は
“0”でなければならない。書込前データ“01”に、
“10”を書き込む場合には、書込後データが“00”
にならなければならないので、期待値通りの書込ができ
ている。
ータ“0”に対して“1”を書き込む時は、書込後のデ
ータは“0”のままでよく、下位ビットに注目すると、
書込前データ“1”に“0”を書き込む時は、書込後は
“0”でなければならない。書込前データ“01”に、
“10”を書き込む場合には、書込後データが“00”
にならなければならないので、期待値通りの書込ができ
ている。
【0039】第七に、書込前データが“10”のメモリ
セルに対し、データ“01”書き込む際は、上位ビット
で書込前ベリファイでFAILし、メモリセルに書込電
圧を印加し、しきい値電圧を徐々に上昇させ書込後ベリ
ファイを繰り返すと、図3のしきい値電圧の関係からメ
モリセルがデータ“01”のしきい値電圧まで上昇した
ところで、図6の照合判定回路のセンスアンプ出力信号
3が、書込データ“01”と一致した信号を出力するの
で、照合判定結果出力6がPASSしてしまい、書込後
データは“01”となる。
セルに対し、データ“01”書き込む際は、上位ビット
で書込前ベリファイでFAILし、メモリセルに書込電
圧を印加し、しきい値電圧を徐々に上昇させ書込後ベリ
ファイを繰り返すと、図3のしきい値電圧の関係からメ
モリセルがデータ“01”のしきい値電圧まで上昇した
ところで、図6の照合判定回路のセンスアンプ出力信号
3が、書込データ“01”と一致した信号を出力するの
で、照合判定結果出力6がPASSしてしまい、書込後
データは“01”となる。
【0040】ここで、書込前データ“10”のメモリセ
ルにデータ“01”を書き込む場合は、上位ビットは、
書込前データ“1”にデータ“0”を書き込むので、書
込後データは“0”となり、データは一致する。一方、
下位ビットは書込前データ“0”にデータ“1”を書き
込むので、書込後データは“0”のままでなければなら
ないので、本来、書込後データは“00”にならなけれ
ばならない。しかし、図6の照合判定回路では、しきい
値電圧がデータ“01”で照合判定結果出力が“H”
(PASS)となって書込を終了してしまう。
ルにデータ“01”を書き込む場合は、上位ビットは、
書込前データ“1”にデータ“0”を書き込むので、書
込後データは“0”となり、データは一致する。一方、
下位ビットは書込前データ“0”にデータ“1”を書き
込むので、書込後データは“0”のままでなければなら
ないので、本来、書込後データは“00”にならなけれ
ばならない。しかし、図6の照合判定回路では、しきい
値電圧がデータ“01”で照合判定結果出力が“H”
(PASS)となって書込を終了してしまう。
【0041】従って、2値との互換がなくなってしまう
という問題が生じる。
という問題が生じる。
【0042】しかし、図8を参照して説明した従来の照
合判定回路で、書込前データが“0”のメモリセルにデ
ータ“1”を書き込む時、書込エラーとする方法では、
書込前データと書込データが完全に一致しない場合に
は、書込エラーとするので、上述のような問題は発生し
ない。
合判定回路で、書込前データが“0”のメモリセルにデ
ータ“1”を書き込む時、書込エラーとする方法では、
書込前データと書込データが完全に一致しない場合に
は、書込エラーとするので、上述のような問題は発生し
ない。
【0043】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、1つのメモリセ
ルに数ビットのデータを記憶させることが可能な不揮発
性半導体記憶装置において、オーバーライト時での2値
との互換が保たれる、照合判定手段を備えた不揮発性半
導体記憶装置を提供することにある。
てなされたものであって、その目的は、1つのメモリセ
ルに数ビットのデータを記憶させることが可能な不揮発
性半導体記憶装置において、オーバーライト時での2値
との互換が保たれる、照合判定手段を備えた不揮発性半
導体記憶装置を提供することにある。
【0044】
【課題を解決するための手段】前記目的を達成するた
め、本発明の不揮発性半導体記憶装置は、1つのメモリ
セルに2ビット以上のデータを記憶させ、書込時にしき
い値電圧を上昇させ4からn種類のしきい値電圧を持た
せる不揮発性半導体記憶装置において、オーバーライト
時に2値との照合判定方式と同様にするために、データ
“1”を書き込む場合は、センスアンプの出力信号と書
込データより、書込データを“0”に変換して書込を行
うことにより、期待値通りの書込が成される、照合判定
回路を備えることを特徴とする。
め、本発明の不揮発性半導体記憶装置は、1つのメモリ
セルに2ビット以上のデータを記憶させ、書込時にしき
い値電圧を上昇させ4からn種類のしきい値電圧を持た
せる不揮発性半導体記憶装置において、オーバーライト
時に2値との照合判定方式と同様にするために、データ
“1”を書き込む場合は、センスアンプの出力信号と書
込データより、書込データを“0”に変換して書込を行
うことにより、期待値通りの書込が成される、照合判定
回路を備えることを特徴とする。
【0045】より詳細には、本発明は、1つのメモリセ
ルにmビット以上(m≧2)のデータを記憶させ、書込
時にしきい値電圧を上昇させ、4からn種類(n≧4)
のしきい値電圧を持たせる不揮発性半導体記憶装置にお
いて、mビット中kビット(1≦k≦m)の書込前デー
タが“0”を有するメモリセルに書込データ“1”を書
き込む時、書込データ“1”とセンスアンプの出力信号
より、書込データをデータ“0”に変換する照合判定回
路、を備えたことを特徴とする。
ルにmビット以上(m≧2)のデータを記憶させ、書込
時にしきい値電圧を上昇させ、4からn種類(n≧4)
のしきい値電圧を持たせる不揮発性半導体記憶装置にお
いて、mビット中kビット(1≦k≦m)の書込前デー
タが“0”を有するメモリセルに書込データ“1”を書
き込む時、書込データ“1”とセンスアンプの出力信号
より、書込データをデータ“0”に変換する照合判定回
路、を備えたことを特徴とする。
【0046】本発明においては、1つのメモリセルにm
ビット以上(m≧2)のデータを記憶させ、書込時にし
きい値電圧を下降させ、4からn種類(n≧4)のしき
い値電圧を持たせる不揮発性半導体記憶装置において、
mビット中kビット(1≦k≦m)の書込前データが
“0”を有するメモリセルに書込データ“1”を書き込
む時、書込データ“1”とセンスアンプの出力信号よ
り、書込データを“0”に変換することを特徴とする照
合判定回路を備えたことを特徴とする。
ビット以上(m≧2)のデータを記憶させ、書込時にし
きい値電圧を下降させ、4からn種類(n≧4)のしき
い値電圧を持たせる不揮発性半導体記憶装置において、
mビット中kビット(1≦k≦m)の書込前データが
“0”を有するメモリセルに書込データ“1”を書き込
む時、書込データ“1”とセンスアンプの出力信号よ
り、書込データを“0”に変換することを特徴とする照
合判定回路を備えたことを特徴とする。
【0047】[作用]本発明においては、1つのメモリ
セルに4値以上認識させる不揮発性半導体記憶装置にお
いて、書込時にデータ“1”を書き込む際は、書込前デ
ータとセンスアンプの出力信号から、書込データを変換
して書込を実施することで、オーバーライト時の2値と
の互換が保て、期待値通りの書込が可能となる。
セルに4値以上認識させる不揮発性半導体記憶装置にお
いて、書込時にデータ“1”を書き込む際は、書込前デ
ータとセンスアンプの出力信号から、書込データを変換
して書込を実施することで、オーバーライト時の2値と
の互換が保て、期待値通りの書込が可能となる。
【0048】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の実施の形態においては、1つのメ
モリセルに2ビット以上のデータを記憶させ、書込時
に、しきい値電圧を上昇させ、4からn種類のしきい値
電圧を持たせる不揮発性半導体記憶装置において、オー
バーライト時に、2値との照合判定方式と同様にするた
めに、データ“1”を書き込む場合は、センスアンプの
出力信号と書込データとより、書込データを“0”に変
換して書込を行うことにより、期待値通りの書込が成さ
れるようにしたものである。
に説明する。本発明の実施の形態においては、1つのメ
モリセルに2ビット以上のデータを記憶させ、書込時
に、しきい値電圧を上昇させ、4からn種類のしきい値
電圧を持たせる不揮発性半導体記憶装置において、オー
バーライト時に、2値との照合判定方式と同様にするた
めに、データ“1”を書き込む場合は、センスアンプの
出力信号と書込データとより、書込データを“0”に変
換して書込を行うことにより、期待値通りの書込が成さ
れるようにしたものである。
【0049】4値の場合について、書込前データが
“0”のメモリセルにデータ“1”を書き込む時、照合
判定回路でPASSとする多値の書き込み時において、
オーバーライト時、書き込み前データが“10”のメモ
リセルに“01”のデータを書き込む際、書込データ
“01”を“00”に変換することで、書込前データ
“10”にデータ“01”に書き込むときの期待値“0
0”にするように書込動作を行う。これにより、2値と
同様に書込前データ“0”にデータ“1”を書き込むと
きはデータ“0”のままであるという互換を持たせるこ
とが可能となる。
“0”のメモリセルにデータ“1”を書き込む時、照合
判定回路でPASSとする多値の書き込み時において、
オーバーライト時、書き込み前データが“10”のメモ
リセルに“01”のデータを書き込む際、書込データ
“01”を“00”に変換することで、書込前データ
“10”にデータ“01”に書き込むときの期待値“0
0”にするように書込動作を行う。これにより、2値と
同様に書込前データ“0”にデータ“1”を書き込むと
きはデータ“0”のままであるという互換を持たせるこ
とが可能となる。
【0050】このように、書込時にデータ“1”を書き
込む際は、書込前データとセンスアンプの出力信号か
ら、書込データを変換して書込を行うことで、オーバー
ライト時の2値との互換が保たれる。
込む際は、書込前データとセンスアンプの出力信号か
ら、書込データを変換して書込を行うことで、オーバー
ライト時の2値との互換が保たれる。
【0051】
【実施例】本発明の実施例について図面を参照して以下
に説明する。以下では、本発明の一実施例として、1つ
のメモリセルに2ビットのデータを持たせた場合(4
値)について説明する。
に説明する。以下では、本発明の一実施例として、1つ
のメモリセルに2ビットのデータを持たせた場合(4
値)について説明する。
【0052】図1は、4値の場合の本発明の一実施例の
照合判定回路の構成を示す図である。図1に示した照合
判定回路を使用した場合の書込時の照合判定結果の判定
表を、図2に示す。
照合判定回路の構成を示す図である。図1に示した照合
判定回路を使用した場合の書込時の照合判定結果の判定
表を、図2に示す。
【0053】図1を参照すると、本発明の一実施例にお
いて、照合判定回路は、書き込み動作時H固定の信号1
を一の入力端に入力し、書き込みデータ信号(下位ビッ
ト)11と、センスアンプ出力信号(下位ビット)12
のインバータ30による反転信号とを入力とするNAN
D回路21の出力のインバータ22による反転信号15
を他の入力端に入力するNAND回路23と、NAND
回路23の出力16とセンスアンプ出力信号12を入力
とするNAND回路24と、NAND回路24の出力1
7とインバータ22の出力15とを入力とする排他的否
定論理和(XNOR)回路25と、を下位ビットに対し
て備え、書き込み動作時H固定の信号30を一の入力端
に入力し、書き込みデータ信号(上位ビット)21と、
センスアンプ出力信号(上位ビット)32のインバータ
40による反転信号33とを入力とするNAND回路4
1の出力のインバータ42による反転信号35を他の入
力端に入力するNAND回路43と、NAND回路43
の出力36とセンスアンプ出力信号32を入力とするN
AND回路44と、NAND回路44の出力37とイン
バータ42の出力35とを入力とする排他的否定論理和
(XNOR)回路45と、を上位ビットに対して備え、
XNOR回路25、45の出力を入力とするNAND回
路54と、及びNAND回路54の出力52を反転出力
するインバータ55と、を備え、インバータ55の出力
53を照合判定結果出力18(PASS時にH、FAI
L時にL)としている。
いて、照合判定回路は、書き込み動作時H固定の信号1
を一の入力端に入力し、書き込みデータ信号(下位ビッ
ト)11と、センスアンプ出力信号(下位ビット)12
のインバータ30による反転信号とを入力とするNAN
D回路21の出力のインバータ22による反転信号15
を他の入力端に入力するNAND回路23と、NAND
回路23の出力16とセンスアンプ出力信号12を入力
とするNAND回路24と、NAND回路24の出力1
7とインバータ22の出力15とを入力とする排他的否
定論理和(XNOR)回路25と、を下位ビットに対し
て備え、書き込み動作時H固定の信号30を一の入力端
に入力し、書き込みデータ信号(上位ビット)21と、
センスアンプ出力信号(上位ビット)32のインバータ
40による反転信号33とを入力とするNAND回路4
1の出力のインバータ42による反転信号35を他の入
力端に入力するNAND回路43と、NAND回路43
の出力36とセンスアンプ出力信号32を入力とするN
AND回路44と、NAND回路44の出力37とイン
バータ42の出力35とを入力とする排他的否定論理和
(XNOR)回路45と、を上位ビットに対して備え、
XNOR回路25、45の出力を入力とするNAND回
路54と、及びNAND回路54の出力52を反転出力
するインバータ55と、を備え、インバータ55の出力
53を照合判定結果出力18(PASS時にH、FAI
L時にL)としている。
【0054】本発明の一実施例では、書込データとセン
スアンプの出力信号とから照合判定回路での書込データ
を変換することで、オーバーライト時に期待値通りの書
込を行うようにしたものである。なお、変換した書込デ
ータをWDとする。
スアンプの出力信号とから照合判定回路での書込データ
を変換することで、オーバーライト時に期待値通りの書
込を行うようにしたものである。なお、変換した書込デ
ータをWDとする。
【0055】第一に、書込前データが“11のメモリセ
ルに、データ“10”、“01”、“00”を書き込む
際は、変換後書込データWDは、それぞれ“10”、
“01”、“00”であり、書込前ベリファイで照合判
定結果はFAILし、書込電圧を印加して徐々にしきい
値電圧を上昇させ、書込後ベリファイを行い書込データ
通りのしきい値電圧になったときに、照合判定結果はP
ASSとなり、書込を終了する。
ルに、データ“10”、“01”、“00”を書き込む
際は、変換後書込データWDは、それぞれ“10”、
“01”、“00”であり、書込前ベリファイで照合判
定結果はFAILし、書込電圧を印加して徐々にしきい
値電圧を上昇させ、書込後ベリファイを行い書込データ
通りのしきい値電圧になったときに、照合判定結果はP
ASSとなり、書込を終了する。
【0056】第二に、書込前データが“10”のメモリ
セルに、データ“11”を書き込む時は、変換後書込デ
ータWDは“10”となり、書込前ベリファイでPAS
Sして終了する。同様に、書込前データが“01”のメ
モリセルにデータ“11”を書き込む時は、変換後書込
データは“01”となり、書込前ベリファイPASSで
終了する。また、書込前データが“00”のメモリセル
にデータ“11”を書き込む時は、変換後書込データは
“00”となり、書込前ベリファイPASSで終了す
る。
セルに、データ“11”を書き込む時は、変換後書込デ
ータWDは“10”となり、書込前ベリファイでPAS
Sして終了する。同様に、書込前データが“01”のメ
モリセルにデータ“11”を書き込む時は、変換後書込
データは“01”となり、書込前ベリファイPASSで
終了する。また、書込前データが“00”のメモリセル
にデータ“11”を書き込む時は、変換後書込データは
“00”となり、書込前ベリファイPASSで終了す
る。
【0057】第三に、書込前データが“11”のメモリ
セルにデータ“11”を書き込む時は、変換後書込デー
タは“11”となり、書込前データが“10”のメモリ
セルにデータ“10”を書き込む時は、変換後書込デー
タは“10”となり、書込前データが“01”のメモリ
セルにデータ“01”を書き込む時は、変換後書込デー
タは“01”となり、書込前データが“00”のメモリ
セルにデータ“00”を書き込む時は、変換後書込デー
タは“00”となり、各々書込前ベリファイでPASS
して書き込み動作を終了する。
セルにデータ“11”を書き込む時は、変換後書込デー
タは“11”となり、書込前データが“10”のメモリ
セルにデータ“10”を書き込む時は、変換後書込デー
タは“10”となり、書込前データが“01”のメモリ
セルにデータ“01”を書き込む時は、変換後書込デー
タは“01”となり、書込前データが“00”のメモリ
セルにデータ“00”を書き込む時は、変換後書込デー
タは“00”となり、各々書込前ベリファイでPASS
して書き込み動作を終了する。
【0058】第四に、書込前データが“00”のメモリ
セルにデータ“10”もしくは、データ“01”を書き
込む時は、変換後書込データは“00”となり、書込前
ベリファイでPASSして書き込み動作を終了する。
セルにデータ“10”もしくは、データ“01”を書き
込む時は、変換後書込データは“00”となり、書込前
ベリファイでPASSして書き込み動作を終了する。
【0059】第五に、書込前データが“10”のメモリ
セルにデータ“00”を書き込む時は、変換後書込デー
タは“00”となり、書込前データが“01”のメモリ
セルにデータ“00”を書き込む時は、変換後書込デー
タは“00”となり、メモリセルに書込電圧を印加して
徐々にしきい値電圧を上昇させ、データ“00”のしき
い値電圧になったところで、照合判定結果はPASSし
て書込を終了する。
セルにデータ“00”を書き込む時は、変換後書込デー
タは“00”となり、書込前データが“01”のメモリ
セルにデータ“00”を書き込む時は、変換後書込デー
タは“00”となり、メモリセルに書込電圧を印加して
徐々にしきい値電圧を上昇させ、データ“00”のしき
い値電圧になったところで、照合判定結果はPASSし
て書込を終了する。
【0060】第六に、書込前データが“01”のメモリ
セルにデータ“10”を書き込む時は、変換後書込デー
タは“00”となり、メモリセルのしきい値電圧がデー
タ“00”になったときに照合判定回路は、PASSし
て書込を終了する。ここで、書込前データが“01”に
データ“10”を書き込む時の期待値は“00”である
ので期待値通りの書込が行われたことになる。また、書
込前データが“10”のメモリセルにデータ“01”を
書き込む時は、変換後書込データは“00”となり、メ
モリセルのしきい値電圧がデータ“00”になったとき
に照合判定回路は、PASSして書込を終了する。
セルにデータ“10”を書き込む時は、変換後書込デー
タは“00”となり、メモリセルのしきい値電圧がデー
タ“00”になったときに照合判定回路は、PASSし
て書込を終了する。ここで、書込前データが“01”に
データ“10”を書き込む時の期待値は“00”である
ので期待値通りの書込が行われたことになる。また、書
込前データが“10”のメモリセルにデータ“01”を
書き込む時は、変換後書込データは“00”となり、メ
モリセルのしきい値電圧がデータ“00”になったとき
に照合判定回路は、PASSして書込を終了する。
【0061】ここで、書込前データ“10”にデータ
“01”を書き込む際、前述したように、図6に示した
従来の回路では、データ“01”で書込が終了してしま
うが、本実施例によれば、データ“00”まで書込が行
われ期待値通りのデータが得られることになる。
“01”を書き込む際、前述したように、図6に示した
従来の回路では、データ“01”で書込が終了してしま
うが、本実施例によれば、データ“00”まで書込が行
われ期待値通りのデータが得られることになる。
【0062】次に、図1に示した4値用の照合判定回路
において破線で囲んだ部分、つまり、1ビットに注目し
て回路動作の詳細を説明すると、書込データが“0”す
なわち“L”が入力された時は、NAND回路21の出
力14は“H”、インバータの出力15は“L”とな
る。この信号が、変換後書込データとなり、そのデータ
は“0”である。
において破線で囲んだ部分、つまり、1ビットに注目し
て回路動作の詳細を説明すると、書込データが“0”す
なわち“L”が入力された時は、NAND回路21の出
力14は“H”、インバータの出力15は“L”とな
る。この信号が、変換後書込データとなり、そのデータ
は“0”である。
【0063】インバータ22の出力15を受けたNAN
D回路23の出力16は“H”となり、NAND回路2
4の出力17は、センスアンプの出力信号12によって
変化する。このことは、センスアンプの出力信号が
“H”すなわちメモリセルがデータ“0”になった時
に、NAND回路24の出力17が“L”となり、照合
判定結果出力信号50は“H”(PASS)と判定す
る。
D回路23の出力16は“H”となり、NAND回路2
4の出力17は、センスアンプの出力信号12によって
変化する。このことは、センスアンプの出力信号が
“H”すなわちメモリセルがデータ“0”になった時
に、NAND回路24の出力17が“L”となり、照合
判定結果出力信号50は“H”(PASS)と判定す
る。
【0064】従って、書込前データが“0”であったメ
モリセルは書込前ベリファイでPASSし、書き込み動
作を終了することになる。
モリセルは書込前ベリファイでPASSし、書き込み動
作を終了することになる。
【0065】また、書込前データが“1”であった時
は、書込前ベリファイでFAILしてメモリセルに書込
電圧を印加して、メモリセルのしきい値電圧を上昇させ
センスアンプの出力信号12が“L”から“H”に反転
したところで、照合判定結果はPASSと判定し、書き
込み動作を終了する。
は、書込前ベリファイでFAILしてメモリセルに書込
電圧を印加して、メモリセルのしきい値電圧を上昇させ
センスアンプの出力信号12が“L”から“H”に反転
したところで、照合判定結果はPASSと判定し、書き
込み動作を終了する。
【0066】また、書込データが“1”すなわち“H”
が入力された時は、NAND回路21の出力14はセン
スアンプの出力信号に依存し、書込前データが“1”の
時には、センスアンプ出力信号12は“L”であり、イ
ンバータ20の出力信号13は“H”、NAND回路2
1の出力14は“L”となる。従って、変換後書込デー
タである信号15は“H”すなわちデータ“1”とな
る。
が入力された時は、NAND回路21の出力14はセン
スアンプの出力信号に依存し、書込前データが“1”の
時には、センスアンプ出力信号12は“L”であり、イ
ンバータ20の出力信号13は“H”、NAND回路2
1の出力14は“L”となる。従って、変換後書込デー
タである信号15は“H”すなわちデータ“1”とな
る。
【0067】次に、書込前データが“0”の時は、セン
スアンプ出力信号12は“H”、インバータ20の出力
信号13は“L”、NAND回路21の出力14は
“H”となる。従って、変換後書込データである信号1
5は“L”すなわちデータ“0”となる。
スアンプ出力信号12は“H”、インバータ20の出力
信号13は“L”、NAND回路21の出力14は
“H”となる。従って、変換後書込データである信号1
5は“L”すなわちデータ“0”となる。
【0068】このことは、書込前データが“0”のメモ
リセルにデータ“1”を書き込む際は、書込データが
“0”に変換されることになる。
リセルにデータ“1”を書き込む際は、書込データが
“0”に変換されることになる。
【0069】以上のことから本実施例において、図1に
示した4値の場合での照合判定回路を使用した時、書込
前データが“10”のメモリセルに、データ“01”を
書き込む時、書込データは“00”に変換され期待値通
りの書込が行われる。
示した4値の場合での照合判定回路を使用した時、書込
前データが“10”のメモリセルに、データ“01”を
書き込む時、書込データは“00”に変換され期待値通
りの書込が行われる。
【0070】なお、書込時に、しきい値電圧を上昇させ
て4値のしきい値電圧を持たせる不揮発性半導体記憶装
置について説明したが、書込時に、所定の電圧からしき
い値電圧を下降させて4値のしきい値電圧を持たせるよ
うにしてもよい。
て4値のしきい値電圧を持たせる不揮発性半導体記憶装
置について説明したが、書込時に、所定の電圧からしき
い値電圧を下降させて4値のしきい値電圧を持たせるよ
うにしてもよい。
【0071】また、4値以上、例えば、1つのメモリセ
ルにnビット(n≧2)のデータを記憶させる不揮発性
半導体記憶装置の場合においても、本発明の照合判定方
式は適用される。
ルにnビット(n≧2)のデータを記憶させる不揮発性
半導体記憶装置の場合においても、本発明の照合判定方
式は適用される。
【0072】本実施例では、書込時にチャンネルホット
エレクトロン注入型のメモリセルを用いて説明したが、
書込及び消去ともにF−N(Fowler−Nordh
eim)トンネリング型を例とする各種メモリセルにも
適用される。
エレクトロン注入型のメモリセルを用いて説明したが、
書込及び消去ともにF−N(Fowler−Nordh
eim)トンネリング型を例とする各種メモリセルにも
適用される。
【0073】
【発明の効果】以上説明したように、本発明によれば、
EEPROM及びフラッシュEEPROM等の不揮発性
半導体記憶装置において単位メモリセルに4値以上、例
えば、1つのメモリセルにnビット(n≧2)のデータ
を記憶させる不揮発性半導体記憶装置で、書込前データ
が“0”のメモリセルにデータ“1”を書き込む時、照
合判定回路で、PASSとする方法における書込時の照
合判定互換を達成することができるという効果を奏す
る。
EEPROM及びフラッシュEEPROM等の不揮発性
半導体記憶装置において単位メモリセルに4値以上、例
えば、1つのメモリセルにnビット(n≧2)のデータ
を記憶させる不揮発性半導体記憶装置で、書込前データ
が“0”のメモリセルにデータ“1”を書き込む時、照
合判定回路で、PASSとする方法における書込時の照
合判定互換を達成することができるという効果を奏す
る。
【図1】本発明の一実施例をなす4値での照合判定回路
を示す図である。
を示す図である。
【図2】本発明の一実施例をなす4値の照合判定回路を
使用した場合の判定表を示す図である。
使用した場合の判定表を示す図である。
【図3】4値でのしきい値電圧の分布図である。
【図4】書込動作時のフローチャートである。
【図5】代表的なEEPROMのメモリセルの断面を模
式的に示す図である。
式的に示す図である。
【図6】従来の照合判定回路を示す図である。
【図7】従来の照合判定回路を2値で使用した場合の判
定表を示す図である。
定表を示す図である。
【図8】従来の第二の照合判定回路を示す図である。
【図9】従来の第二の照合判定回路を使用した場合の判
定表を示す図である。
定表を示す図である。
【図10】2値でのしきい値電圧の分布図である。
【図11】4値において、従来の照合判定回路を使用し
た場合の判定表を示す図である。
た場合の判定表を示す図である。
1、10、60 書き込み動作時H固定信号 2、11、61 書き込みデータ信号(下位ビット) 3、12、62 センスアンプ出力信号(下位ビット) 7、8、21、23、24、41、43、44、52、
65 NAND回路 6、53、64 照合判定結果出力 9、25、45、66 XNOR回路 20、22、40、42、52 インバータ 30 書き込み動作時H固定信号 31 書き込みデータ信号(下位ビット) 32 センスアンプ出力信号(下位ビット) 100 p型シリコン基板 101 ドレイン 102 ソース 103 チャンネル領域 104 トンネル絶縁膜 105 浮遊ゲート 106 層間絶縁膜 107 制御ゲート 108 ビット線 109 ソース線
65 NAND回路 6、53、64 照合判定結果出力 9、25、45、66 XNOR回路 20、22、40、42、52 インバータ 30 書き込み動作時H固定信号 31 書き込みデータ信号(下位ビット) 32 センスアンプ出力信号(下位ビット) 100 p型シリコン基板 101 ドレイン 102 ソース 103 チャンネル領域 104 トンネル絶縁膜 105 浮遊ゲート 106 層間絶縁膜 107 制御ゲート 108 ビット線 109 ソース線
Claims (5)
- 【請求項1】1つのメモリセルにmビット以上(m≧
2)のデータを記憶させ、書込時にしきい値電圧を上昇
させ、4からn種類(n≧4)のしきい値電圧を持たせ
る不揮発性半導体記憶装置において、 mビット中kビット(1≦k≦m)の書込前データが
“0”を有するメモリセルに、書込データ“1”を書き
込む時、前記書込データ“1”をデータ“0”に変換す
る、ことを特徴とする不揮発性半導体記憶装置。 - 【請求項2】1つのメモリセルにmビット以上(m≧
2)のデータを記憶させ、書込時にしきい値電圧を上昇
させ、4からn種類(n≧4)のしきい値電圧を持たせ
る不揮発性半導体記憶装置において、 mビット中kビット(1≦k≦m)の書込前データが
“0”を有するメモリセルに書込データ“1”を書き込
む時、書込データ“1”とセンスアンプの出力信号よ
り、書込データをデータ“0”に変換する照合判定回
路、を備えたことを特徴とする不揮発性半導体記憶装
置。 - 【請求項3】1つのメモリセルにmビット以上(m≧
2)のデータを記憶させ、書込時にしきい値電圧を下降
させ、4からn種類(n≧4)のしきい値電圧を持たせ
る不揮発性半導体記憶装置において、 mビット中kビット(1≦k≦m)の書込前データが
“0”を有するメモリセルに書込データ“1”を書き込
む時、書込データ“1”をデータ“0”に変換すること
を特徴とする不揮発性半導体記憶装置。 - 【請求項4】1つのメモリセルにmビット以上(m≧
2)のデータを記憶させ、書込時にしきい値電圧を下降
させ、4からn種類(n≧4)のしきい値電圧を持たせ
る不揮発性半導体記憶装置において、 mビット中kビット(1≦k≦m)の書込前データが
“0”を有するメモリセルに書込データ“1”を書き込
む時、書込データ“1”とセンスアンプの出力信号よ
り、書込データを“0”に変換することを特徴とする照
合判定回路を備えたことを特徴とする不揮発性半導体記
憶装置。 - 【請求項5】1つのメモリセルにmビット以上(m≧
2)のデータを記憶させ、書込時にしきい値電圧を上昇
するかもしくは下降させ、4からn種類(n≧4)のし
きい値電圧を持たせる不揮発性半導体記憶装置におい
て、 書込前データが“0”のメモリセルにデータ“1”を書
き込む際に、照合判定回路で、パス(PASS)とする
多値のオーバーライト時において、センスアンプの出力
信号と書込データにより、書込データ“1”を“0”に
変換して書込みを行い、書込前データ“0”にデータ
“1”を書き込むときは、データ“0”のままであると
いう2値の照合判定方式と互換を保つようにした照合判
定回路を備えたことを特徴とする不揮発性半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18780897A JPH1125681A (ja) | 1997-06-27 | 1997-06-27 | 不揮発性半導体記憶装置 |
TW087110412A TW396343B (en) | 1997-06-27 | 1998-06-26 | Non-volatile semiconductor storage device |
US09/105,268 US6026015A (en) | 1997-06-27 | 1998-06-26 | Non-volatile multi-level semiconductor storage device for storing multiple bits using multiple variable threshold voltages |
KR1019980024494A KR19990007404A (ko) | 1997-06-27 | 1998-06-27 | 비휘발성 반도체 기억장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18780897A JPH1125681A (ja) | 1997-06-27 | 1997-06-27 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1125681A true JPH1125681A (ja) | 1999-01-29 |
Family
ID=16212613
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18780897A Pending JPH1125681A (ja) | 1997-06-27 | 1997-06-27 | 不揮発性半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6026015A (ja) |
JP (1) | JPH1125681A (ja) |
KR (1) | KR19990007404A (ja) |
TW (1) | TW396343B (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004095470A1 (ja) * | 2003-04-24 | 2004-11-04 | Fujitsu Limited | 不揮発性半導体メモリ |
WO2005093760A1 (ja) * | 2004-03-26 | 2005-10-06 | Spansion Llc | 半導体装置および半導体装置にデータを書き込む方法 |
US7788447B2 (en) | 1999-11-14 | 2010-08-31 | Netac Technology Co., Ltd. | Electronic flash memory external storage method and device |
JP2010267382A (ja) * | 2010-09-01 | 2010-11-25 | Spansion Llc | 半導体装置 |
USRE42397E1 (en) | 1999-04-05 | 2011-05-24 | Sandisk Il Ltd. | Architecture for a universal serial bus-based PC flash disk |
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JP2000348493A (ja) * | 1999-06-03 | 2000-12-15 | Fujitsu Ltd | 不揮発性メモリ回路 |
US7333364B2 (en) * | 2000-01-06 | 2008-02-19 | Super Talent Electronics, Inc. | Cell-downgrading and reference-voltage adjustment for a multi-bit-cell flash memory |
US7660941B2 (en) * | 2003-09-10 | 2010-02-09 | Super Talent Electronics, Inc. | Two-level RAM lookup table for block and page allocation and wear-leveling in limited-write flash-memories |
US6532556B1 (en) | 2000-01-27 | 2003-03-11 | Multi Level Memory Technology | Data management for multi-bit-per-cell memories |
JP4252183B2 (ja) * | 2000-02-17 | 2009-04-08 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置、該不揮発性半導体記憶装置からのデータの読み出し方法及び、該不揮発性半導体記憶装置へのデータの書き込み方法 |
US6219276B1 (en) | 2000-02-25 | 2001-04-17 | Advanced Micro Devices, Inc. | Multilevel cell programming |
US6424569B1 (en) | 2000-02-25 | 2002-07-23 | Advanced Micro Devices, Inc. | User selectable cell programming |
US6205055B1 (en) | 2000-02-25 | 2001-03-20 | Advanced Micro Devices, Inc. | Dynamic memory cell programming voltage |
US6297988B1 (en) | 2000-02-25 | 2001-10-02 | Advanced Micro Devices, Inc. | Mode indicator for multi-level memory |
US6707713B1 (en) | 2000-03-01 | 2004-03-16 | Advanced Micro Devices, Inc. | Interlaced multi-level memory |
US6466476B1 (en) | 2001-01-18 | 2002-10-15 | Multi Level Memory Technology | Data coding for multi-bit-per-cell memories having variable numbers of bits per memory cell |
EP2833546B1 (en) | 2012-03-28 | 2017-02-15 | Korea Basic Science Institute | Demodulation device using a spin device |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP3392604B2 (ja) * | 1995-11-14 | 2003-03-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
1997
- 1997-06-27 JP JP18780897A patent/JPH1125681A/ja active Pending
-
1998
- 1998-06-26 US US09/105,268 patent/US6026015A/en not_active Expired - Fee Related
- 1998-06-26 TW TW087110412A patent/TW396343B/zh not_active IP Right Cessation
- 1998-06-27 KR KR1019980024494A patent/KR19990007404A/ko not_active Application Discontinuation
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WO2005093760A1 (ja) * | 2004-03-26 | 2005-10-06 | Spansion Llc | 半導体装置および半導体装置にデータを書き込む方法 |
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JP2010267382A (ja) * | 2010-09-01 | 2010-11-25 | Spansion Llc | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US6026015A (en) | 2000-02-15 |
KR19990007404A (ko) | 1999-01-25 |
TW396343B (en) | 2000-07-01 |
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Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010321 |