KR970004457B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

내용없음.

Description

반도체 장치 및 그 제조 방법
제 1도는 본 발명의 제 1실시예에 관한 MISFT의 단면도.
제 2도는 본 발명의 제 1실시예에 관한 MISFT의 주요한 제 1공정을 도시하는 단면도.
제 3도는 본 발명의 제 1실시예에 관한 MISFT의 주요한 제 2공정을 도시하는 단면도.
제 4도는 본 발명의 제 1실시예에 관한 MISFT의 주요한 제 3공정을 도시하는 단면도.
제 5도는 본 발명의 제 1실시예에 관한 MISFT의 주요한 제 4공정을 도시하는 단면도.
제 6도는 본 발명의 제 1실시예에 관한 MISFT의 주요한 제 5공정을 도시하는 단면도.
제 7도는 본 발명의 제 1실시예에 관한 MISFT의 주요한 제 6공정을 도시하는 단면도.
제 8도는 본 발명의 제 1실시예에 관한 MISFT의 주요한 제 7공정을 도시하는 단면도.
제 9도는 본 발명의 제 1실시예에 관한 MISFT의 주요한 제 8공정을 도시하는 단면도.
제 10도는 본 발명의 제 1실시예에 관한 MISFT의 주요한 제 9공정을 도시하는 단면도.
제 11도는 본 발명의 제 1실시예에 관한 MISFT의 주요한 제 10공정을 도시하는 단면도.
제 12도는 본 발명의 제 2실시예에 관한 JFET의 단면도.
제 13도는 본 발명의 제 2실시예에 관한 JFET의 주요한 제 1공정을 도시하는 단면도.
제 14도는 본 발명의 제 2실시예에 관한 JFET의 주요한 제 2공정을 도시하는 단면도.
제 15도는 본 발명의 제 2실시예에 관한 JFET의 주요한 제 3공정을 도시하는 단면도.
제 16도는 본 발명의 제 2실시예에 관한 JFET의 주요한 제 4공정을 도시하는 단면도.
제 17도는 본 발명의 제 2실시예에 관한 JFET의 주요한 제 5공정을 도시하는 단면도.
제 18도는 본 발명의 제 2실시예에 관한 JFET의 주요한 제 6공정을 도시하는 단면도.
제 19도는 제 6도에 도시한 공정에 있어서의 개략적인 평면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : P형 실리콘 기판2, 6, 8, 15 : 마스크
3 : N형 기판 확산층4, 7, 13, 18 : 절연막
5 : 게이트 전극9 : 스루홀
10 : 절연막(게이트 절연막)11 : 채널 영역
12 : 드레인 전극141~143: 배선층
16 : 개공부(開孔部)17 : P형 확산층
본 발명은 반도체 장치 및 그 제조 방법에 관한 것인데 특히 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
MOSFET 등의 전계 효과 트랜지스터(Field Effect Transistor : FET)는 반도체 기판상에 채널부가 형성되고 소자의 크기가 그대로 반도체 기판상에 점하는 면적으로 되어 있다.
오늘날 반도체 집적 회로라 불리어지고 있는 것은 그 대부분이 MOSFET(MEtal-Semiconductor FET), MISFT 등, FET를 증폭소자로서 사용하여 구성되어 있다.
이 때문에 반도체 집적 회로의 집적도를 올리기 위해서는 구성소자인 FET의 크기를 축소하는 것이 필수적이다.
그러나 현재 집적 회로에 요구되는 매우 방대하고, 그것을 만족시키는 FET의 크기는 증폭소자로서 동작하는 물리적인 한계를 초과하려고 하고 있다. 또 이와같은 상황에도 불구하고 FET에는 집적 회로의 동작 속도를 올리는 등 더욱더 고성능화가 요망되고 있다.
본 발명은 상기와 같은 점을 감안하여 이루어진 것으로서 그 목적은 집적도를 향상시킬 수 있고 또 더욱더 고성능화를 달성할 수 있는 구조를 지니는 반도체 장치 및 그 제조 방법을 제공하는데 있다.
본 발명의 반도체 장치는 반도체 기체(基體)와 이 기체내에 형성된 제 1도전형의 제 1반도체 영역과 상기 기체상에 형성된 제 1절연막과, 이 제 1절연막상에 형성된 도전막과 이 도전막상에 형성된 제 2절연막과, 상기 제 1절연막, 상기 도전막 및 상기 제 2절연막을 각각 관통하여 형성된 상기 제 1반도체 영역에 도달하는 개구부와, 이 개공부내에 형성된 원하는 도전형의 제 2반도체 영역과, 이 제 2반도체 영역의 노출면내에 형성된 제 1도전형의 제 3도전체 영역을 지니며, 그리고 상기 제 2반도체 영역내를 상기 기체의 일부면(一主面)에 대하여 수직으로 이동하는 캐리어의 유량을 상기 도전막에 인가되는 전압에 의하여 제어하는 것을 특징으로 하고 있다.
또 그 제조 방법은 반도체 기체내에 고농도로 도전성 불순물을 포함한 제 1도전형의 제 1반도체 영역을 형성하고, 상기 기체상에 제 1절연막을 형성하며, 이 제 1절연막상에 도전막을 형성하고 이 도전막상에 제 2절연막을 형성하고 상기 제 1절연막, 상기 도전막 및 상기 제 2절연막을 각각 관통하여 상기 제 1반도체 영역에 달하는 개공부를 형성하고, 이 개공부내에 원하는 도전형의 제 2반도체 영역을 형성하고, 이 제 2반도체 영역의 노출면내에 고농도로 도전성 불순물을 포함한 제 1도전형의 제 3반도체 영역을 형성한다.
상기와 같은 반도체 장치에 의하여 제 2반도체 영역이 소자의 채널부로 되고 도전막이 게이트 전극으로 된다. 이 때문에 채널의 사방이 게이트 전극에 의해 둘러싸이게 되어 게이트 전압에 의한 전류의 제어 능력이 높아진다. 또 소자가 기체의 주면(主面)에 대하여 수직 방향으로 형성되기 때문에 평면적인 소자의 사이즈를 축호할 수 있고 집적도의 향상을 도모할 수 있다.
또 그 구조상 게이트 길이의 제어성 및 소스, 드레인 불순물의 농도 구배의 제어성도 양호하게 되어 고성능인 소자를 얻을 수 있게 된다.
또 그 구조에 의하면 도전막의 재료나 그 막두께, 제 2반도체 영역의 도전형, 제 2반도체 영역과 도전막과의 절연 수단을 바꾸는 것만으로 여러가지 소자 예컨대 절연 게이트형 전계효과 트랜지스터(Metal-Insulator-Semiconductor FET : MISFET), 접합형 전계효과 트랜지스터(Junction FET : JFET), 쇼트키 게이트형 전계효과 트랜지스터(Schottky-gate FET : MESFET), 정전유도 트랜지스터(Static Induction Transistor : SIT)등을 구성하는 것도 가능하다.
이하 도면을 참조하여 본 발명을 실시예에 의하여 설명한다. 이 설명에 있어서 전도면에 걸쳐 동일한 부분에는 동일한 참조 부호를 붙여서 중복 설명을 피하기로 한다.
제 1도는 본 발명의 제 1실시예에 관한 MISFET의 단면도이고, 제 2도~제 11도는 각각 본 발명의 제 1실시예에 관한 MISFET의 주요한 공정을 차례로 도시한 단면도이며, 제 19도는 제 6도에 도시한 공정에 있어서의 개략적인 평면도이다. 제 1도~제 11도를 참조하여 본 발명의 제 1실시예에 관한 MISFET를 그 제조 방법과 함께 설명한다.
먼저 제 2도에 도시한 바와 같이, 예컨대 저항 4~6Ω·㎝의 P형 실리콘 기판(면방위(100))(1)상에 포토레지스트를 사용하여 마스크(2)를 형성한 후, 비소등의 N형 불순물을 이온주입한다. 그후, 마스크(20)를 제거하여 불순물의 활성화 어닐링을 온도 900℃ 정도에서 행하여 N형 기판 확산층(3)을 형성한다.
다음에 제 3도에 도시한 바와 같이, 예컨대 실리콘 산화막으로 이루어지는 절연막(4) 및 MISFET의 게이트 전극으로 되는 폴리실리콘층(5)을 화학기상성장법(CVD)을 사용하여 기판(1)의 전체면에 퇴적시킨다. 다음에 폴리실리콘층(5)을 저저항화하기 위해 이온 주입법 또는 불순물 확산법을 사용하여 도전성 불순물 예컨대 인등의 N형 불순물을 폴리실리콘(5)에 도입한다. 이때 게이트 전극의 재료로서 폴리실리콘 대신에 금속을 사용해도 좋으나 그 후의 열공정을 고려하여 몰리브덴이나 텅스텐등 충분히 융점이 높은 금속을 사용할 필요가 있다.
다음에 제 4도에 도시한 바와 같이 포토레지스트로 마스크(6)를 형성한 후 리액티브 이온 에칭법(RIE)을 사용하여 폴리실리콘층(5)을 원하는 게이트 전극 형태로 가공한다. 이를 폴리실리콘층(5)을 게이트 전극이라 칭한다.
다음에 제 5도에 도시한 도시한 바와 같이 마스크(6)를 제거한 후, 예컨대 실리콘 산화막으로 이루어지는 절연막(7)을 CVD법을 사용하여 기판(1)의 윗쪽 전체면에 퇴적시킨다.
다음에 제 6도에 도시한 바와 같이, 포토레지스트로 마스크(8)를 형성한 후 절연막(7) 및 게이트 전극(5)을 각각 관통하는 형태로 기판 확산층(3)에 도달하는 스루홀(9)을 RIE법을 사용하여 형성한다. 이때 스루홀(9) 기판(1)의 윗쪽에서 본 형상은 제 19도에 도시한 바와 같이 게이트 전극(5)의 안에 개구되어 있는 형태로 된다.
다음에 제 7도에 도시한 바와 같이 MISFET의 게이트 절연막 되는 예컨대 실리콘 산화막으로 이루어지는 절연막(10)을 CVD 법을 사용하여 기판(1)의 윗쪽 전체면에 수백 옹스트롬정도 퇴적시킨다. 이때 실리콘 산화막 대신에 실리콘 질화막 등을 퇴적시켜도 좋다. 또 절연막(10)은 실리콘 산화막을 퇴적시키는 대신에 게이트 전극(5)을 산소 분위기중에 고온으로 산화함으로써 형성할 수도 있다.
다음에 제 8도에 도시한 바와 같이 기판(1)의 윗쪽 전체면에 RIE 법을 시행하여 기판 확산층(3)상의 절연막(10)을 제거한다. 이때 절연막(10)은 스루홀(9)의 측벽상에 남은 채로 되고 기판 확산층(3)만이 노출한 형태로 된다.
측벽상에 남은 절연막(10)은 게이트 절연막이 된다. 이하 절연막(10)을 게이트 절연막이라 칭한다.
다음에 제 9도에 도시한 바와 같이 실리콘 격자상에만 실리콘이 성장해가는 선택성 에피택셜 기술을 이용하여 기판 확산층(3) 위에만 실리콘을 성장시킨다.
이와 같이하여 스루홀(9)내를 실리콘으로 메워나가고 MISFET의 채널영역(11)을 형성한다. MISFET의 특성은 소스/드레인부의 불순물 농도 구배의 상태에 강하게 영향받는 것이 알려져 있고, 또 MISFET의 임계값은 채널부의 불순물 농도에 의하여 통상 제어된다. 이 실시예에서의 제조 방법에 있어서는 소스/드레인부의 불순물이랑 채널불순물의 도입은 선택성 에피택셜 기술을 이용하여 실리콘으로 스루홀(9)을 메울때에 도전성 불순물을 함유한 가스를 혼입하는 것에 의하여 행하고, 그들의 농도는 불순물 가스의 유량을 바꿈으로써 제어된다. 이 방법이라면 퇴적하는 실리콘의 두께에 따라 불순물 가스의 유량을 바꾸는 것에 의하여 소스/드레인부의 불순물 농도의 구배를 원하는 상태로 정밀도 좋게 형성할 수 있다.
다음에 제 10도에 도시한 바와 같이 N형 불순물을 낮은 가속 전압으로 기판(1)의 윗쪽 전체면에 이온주입하여 활성화 어닐링을 시행함으로써 N형의 드레인 전극(12)을 형성한다. 이 드레인 전극(12)은 예컨대 알루미늄 등의 금속 배선층과 음접촉이 얻어지는 것과 같은 높은 불순물 농도를 지닌다.
다음에 제 11도에 도시한 바와 같이 층간 절연막이되는 예컨대 실리콘 산화막으로 이루어지는 절연막(13)을 CVD 법을 사용하여 기판(1)의 윗쪽 전체면에 퇴적시킨다.
다음에 제 1도에 도시한 바와 같이 기판 확산층(3), 게이트 전극(5) 및 드레인 전극(12)에 도달하는 접촉 구멍을 개공하고 알루미늄등의 저저항인 금속을 퇴적하여 원하는 형태로 가공하여 배선층(141~143)을 형성함으로써 본 발명의 제 1실시예에 관한 MISFET가 완성된다.
상기 구성의 MISFET 동작 원리는 통상의 MISFET와 동일하고, 게이트 전극(5)에 바이어스 전압을 걸어서 채널 영역(11)에 소스/드레인과 동일한 도전형을 가지는 캐리어를 유기시킴으로써 채널을 형성하고 소스/드레인간 전류를 제어한다.
상기 구성의 MISFET에 의하여 채널의 사방이 게이트 전극(5)에 의하여 둘러싸여 있으므로 기판(1)상에 평면적으로 형성된 MISFET 보다도 게이트 전압에 의한 드레인 전류의 제어 능력이 높아진다.
또 게이트 전압에 의하여 채널이 형성된 상태인 때 반도체를 메운 스루홀(9)의 중심부는 공핍화한다. 이때 소자는 마치 절연막상의 반도체 박막에 MISFET를 형성한, 이른바 SOI(Silicon On Insulator) 소자와 동일한 상태로 되므로 캐리어의 이동도가 증대하여 높은 드레인 전류가 얻어진다.
또, 기판(1)의 주면에 대하여 수직 방향으로 소자를 형성해 가기 때문에 소자의 중요한 파라미터인 게이트 길이나 소스, 드레인 불순물 농도구배의 제어성이 좋아지고 고성능인 소자를 얻을 수 있다.
또 집적도의 면에 대해서도, 소자가 기판(1)의 주면에 대하여 수직 방향으로 형성되기 때문에 평면적인 소자의 사이즈는 축소되어 집적도의 향상을 도모할 수 있다.
제 12도는 본 발명의 제 2실시예에 관한 JFET의 단면도이고 제 13도~제 18도는 각각 본 발명의 제 2실시예에 관한 JFET의 주요한 공정을 차례로 도시한 단면도이다. 제 12도~제 18도를 참조하여 본 발명의 제 2실시에에 관한 JFET를 그 제조 방법과 함께 설명한다.
먼저 제 2도~제 6도를 참조하여 설명한 제법과 동일한 제법에 의하여 제 12도에 도시한 구조를 얻는다. 다만, 게이트 전극(6)의 재료에는 몰리브덴이나 텅스텐등의 금속을 사용한다.
다음에 제 14도에 도시한 바와 같이 마스크(8)를 제거한 후, 게이트 전극(5)이 노출한 채인 상태에서 선택성 에피택셜 기술을 사용하여 스루홀(9)을 실리콘으로 메우고 채널영역(11)을 형성한다. 이때 메워넣는 실리콘 중에는 기판확산층(3)과 동일한 도전성을 가지는 불순물을 확산층(3)보다도 낮은 농도로 도입해 두고 약간 N형으로 하여 둔다.
다음에 제 15도에 도시한 바와 같이 메워넣은 실리콘의 상부에 N형의 불순물을 이온주입하고, 활성화 어닐링을 행하여 드레인 전극(12)을 형성한 후, 층간 절연막으로 예컨대 실리콘 산화막등으로 이루어지는 절연막(13)을 퇴적한다.
다음에 제 16도에 도시한 바와 같이 포토 레지스트 마스크(15)를 형성한 후, 절연막(13)을 관통하여 게이트 전극(5)에만 도달하는 개공부(16)를 형성하고, 이 개공부(16)를 통하여 보론등의 P형 불순물을 게이트 전극(5)에 이온주입한다.
다음에 제 17도에 도시한 바와 같이 마스크(15)를 제거한 후 900℃ 정도의 온도로 어닐링을 행한다. 몰리브덴이나 텅스텐중의 불순물 확산속도는 빠른 것이 알려져 있고 이 때문에 이 어닐링을 행하면 게이트 전극(5) 중에 주입되어 있는 P형 불순물이 게이트 전극(5)중을 확산하여 채널영역(11)까지 도달하고, 다시 채널 영역(11)까지 배어나온다. 이 배어나온 불순물에 의하여 채널 영역(11)내에 P형 확산층(17)이 형성된다.
다음에 제 18도에 도시한 바와 같이 기판(1)의 윗쪽 전체면에 CVD법을 사용하여 예컨대 실리콘 산화막등으로 이루어지는 절연막(18)을 퇴적하여 개공부(16)를 절연막(18)에 의하여 막는다.
다음에 제 12도에 도시한 바와 같이 기판 확산층(3), 게이트 전극(5) 및 드레인 전극(12)에 달하는 접촉 구멍을 개공하고, 알루미늄 등의 저항항 금속을 퇴적해서 원하는 형태로 가공하여 배선층(141~143)을 형성함으로서 이 발명의 제 2실시예에 관한 JFET가 완성된다.
상기 구성의 JFET 동작 원리는 통상의 JFET와 같고, 게이트 전극(5)과 채널부와의 사이에 형성된 PN접합에 역방향 전압을 가하고, PN 접합부의 공핍층폭을 바꿈으로써 채널폭을 바꾸고 드레인 전류를 제어한다.
상기 구성의 MISFET에 의하면 제 1실시예와 같이 채널부의 사방이 게이트 전극(5)에 의하여 둘러싸이므로 게이트 전압에 의한 드레인 전류의 제어능력이 높다. 또, 소자를 기판(1)의 주면에 대하여 수직 방향으로 형성해가므로 예컨대 게이트 길이의 제어를 하기 쉽고, 간단하게 고성능인 소자를 얻을 수 있는 등의 효과가 얻어진다.
이 제 2실시에에서는 상기 외에 더욱 다음과 같은 효과를 얻을 수 있다.
즉, 게이트 전극(5)의 막두께를 충분히 박막화함으로써 정전유도 트랜지스터(SIT)를 용이하게 형성할 수 있는 점이다. 제 2실시예에 있어서 게이트 전극(5)의 막두께를 수백 옹스트롬 정도까지 박막화하면, 소자의 동작 원리 PN 접합부 공핍층이 폭에 의해 채널폭이 변화하고 드레인 전류가 변화한다고 하는 통상의 JFET의 것으로부터, 게이트 전압에 의하여 채널내에 전위 장벽이 생기고 이 전위장벽에 의하여 드레인 전류가 변화한다고 하는 형태의 것으로 변화한다.
이와 같은 소자는 SIT라 불리워지고 있으며 이 구조라면 전류-전압 특성이 비포화인 특성을 나타내게 되고, 대출력 개별 소자로서 뛰어난 특성을 지니게 된다.
또 제 2실시예에 있어서 게이트 전극(5)의 재료에 채널 영역(11)과의 접촉부에 있어서 쇼트키 장벽을 형성하는 금속을 사용한 경우, 예컨대 N형 실리콘에 대하여 백금 게이트를 사용한 경우등은 쇼트키 접합 자체가 PN 접합과 동등한 특성을 나타내므로 게이트 전극(5)에 불순물을 도입하여 P형 확산층(17)을 형성하지 않아도 이른바 MISFET로서 동작하게 된다.
상기 제 1, 제 2실시예에서는 반도체로서 실리콘을 사용한 각종 트랜지스터에 대하여 설명하였으나, 실리콘에 한정되는 것이 아니고, 예컨대 갈륨비소 등 다른 반도체를 사용해도 문제는 없다. 또, 제 1, 제 2실시에에서는 다시 N채널형의 트랜지스터를 예로 들고 있으나, 기판 확산층(3) 및 드레인 전극(12)을 N형에서 P형으로 바꾸고, 채널 영역(11)을 N형에서 P형으로 바꾸어도 역도전성의 캐리어에 의하여 동작하는 P채널형의 트랜지스터가 될 수 있을 뿐으로 문제가 없음은 물론이다 본 발명의 기타 여러가지 변형이 가능함은 물론이다.
또한 본원 청구범위의 각 구성요건에 병기한 도면 참조 부호는 본원 발명의 이해를 쉽게 하기 위한 것이며 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
이상 설명한 바와 같이 본 발명에 의하면 집적도를 향상시킬 수 있고, 또 더욱더 고성능화를 달성할 수 있는 구조를 지니는 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (8)

  1. 반도체 기체(1)와, 상기 기체내에 형성된 제 1도전형의 제 1반도체 영역(3)와, 상기 기체상에 형성된 제 1절연막(4)과, 상기 제 1절연막상에 형성된 도전막(5)과, 상기 도전막상에 형성된 제 2절연막(7)과, 상기 제 1절연막, 상기 도전막 및 상기 제 2절연막을 각각 관통하여 형성된 상기 제 1반도체 영역에 달하는 개공부(9)와, 상기 개공부내에 형성된 원하는 도전형의 제 2의 반도체 영역(11)과, 상기 제 2반도체 영역의 노출면내에 형성된 제 1도전형의 제 3반도체 영역(12)을 구비하고, 상기 제 2반도체 영역내를 상기 기체의 한 주면(主面)에 대하여 수직으로 이동하는 캐리어의 유량을 상기 도전막에 인가되는 전압에 의하여 제어하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서, 상기 도전막 및 상기 제 2반도체 영역은 상기 개공부의 측벽상에 형성된 제 3절연막(10)에 의하여 절연되는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서, 상기 제 2반도체 영역은 제 1도전형이고, 상기 도전막 및 상기 제 2반도체 영역의 사이에 제 2도전형의 제 4반도체 영역(17)이 더욱 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서, 상기 도전막은 상기 제 2반도체 영역과의 접촉부에 있어서 쇼트키 장벽이 형성되는 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서, 상기 도전막의 막두께는 정전유도 트랜지스터로 되는 것과 같은 막두께로 설정되는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기체에 고농도로 도전성 불순물을 포함한 제 1도전형의 제 1반도체 영역을 형성하는 공정과, 상기 기체상에 제 1절연막을 형성하는 공정과, 상기 제 1절연막상에 도전막을 형성하는 공정과, 상기 도전막상에 제 2절연막을 형성하는 공정과, 상기 제 1절연막, 상기 도전막 및 상기 제 2절연막을 각각 관통하여 상기 제 1반도체 영역에 달하는 개공부를 형성하는 공정과, 상기 개공부내에 원하는 도전형의 제 2반도체 영역을 형성하는 공정과, 상기 제 2반도체 영역의 노출면 내에 고농도로 도전성 불순물을 포함한 제 1도전형의 제 3반도체 영역을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6항에 있어서, 상기 제 2반도체 영역을 형성하는 공정에는, 상기 제 2반도체 영역을 종결정(種結晶)으로 하는 선택성 에피택셜 기술이 사용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 6항 또는 제 7항중 어느 한 항에 있어서, 상기 제 2절연막을 관통하여 상기 도전막에 달하는 새로운 개공부를 형성하고, 이 새로운 개공부로부터 상기 도전막에 원하는 도전형의 불순물을 도입하는 공정을 더욱 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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