JP4499967B2 - 半導体集積回路の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明はＳＯＩウェハ上に形成されるトランジスタにおいて、埋め込み絶縁膜下の支持基板電位がトランジスタの特性に大きく影響するのを防ぐ構造のトランジスタを形成する方法に関する。特にトランジスタのソース領域に近接したところにボディ・ソース・タイ領域を設けた、いわゆるソース・ボディ・タイ構造のトランジスタに関する。
【０００２】
【従来の技術】
図５、６に従来のＳＯＩトランジスタの製造方法、図７に従来のＳＯＩトランジスタの構造上面図と断面図を示す。ここでは、Ｐ型の支持基板上に埋め込み絶縁膜を介してＰ型の半導体膜５１を形成したウェハを用いてトランジスタを形成するものとする。従来のＳＯＩトランジスタは、図７に示すように埋め込み絶縁膜に達したＬＯＣＯＳ５８で囲まれた領域の半導体膜５１に形成され、各々のトランジスタはＬＯＣＯＳ５８で完全に分離される。Ｎ型トランジスタの場合、半導体膜５１がＰ型であるため、ソース・ドレイン領域６４、７６にＮ型のイオン注入をすることでトランジスタが形成される。一方、Ｐ型トランジスタの場合はＬＯＣＯＳ５８で囲まれた半導体膜５１にＮ型のイオン注入を行い、半導体膜５１をＮ型にした状態でＰ型のイオンをソース・ドレイン領域６３、７５に注入し、トランジスタを形成する。製造方法は図５に示すように、最初にウェハ上にアライメントマークを刻印するため、パターニング・エッチングを行う。次に熱酸化膜５４を成膜し、レジスト５６を塗布して、アライメント＆露光を行い、ウェル注入のためのパターニングを行う。次に前記レジスト６をマスクとして、イオン注入を行い、ウェル５５を形成する。この時、イオン注入のエネルギーは半導体膜中に濃度のピークが来るように制御する。次に熱処理を行い、注入したイオンを活性化、拡散させる。次に窒化膜５７を成膜、パターニングして熱酸化を行い、ＬＯＣＯＳ５８を形成する。ＬＯＣＯＳ５８の厚さは埋め込み絶縁膜５２まで達する厚さに酸化する。ＬＯＣＯＳ５８を形成した後、ゲート酸化膜５９形成、ゲート電極６０形成、トランジスタのソース・ドレイン領域６３、６４、７５、７６及びソース・ボディ・タイ領域６１、６２へのイオン注入を行い、層間絶縁膜７０を成膜する。次に層間絶縁膜７０をパターニング、エッチングしてゲート電極６０、ソース・ドレイン領域６３、６４、７５、７６及びソース・ボディ・タイ領域６１、６２のコンタクトを形成する。
【０００３】
ここで支持基板５３と半導体膜５１の間には埋め込み絶縁膜５２があるため、支持基板５３の電位はフローティングとなる。ＳＯＩトランジスタでは支持基板５３の電位がトランジスタの特性に影響を及ぼすため、支持基板５３の電位は固定しておく必要がある。そこで支持基板５３の電位は、パッケージに実装する時に導電性の台座に導電接着剤で接着して台座から電位を取る。通常、支持基板は接地端子と接続するか、電源電圧端子と接続する。
【０００４】
また半導体膜側から支持基板側の電位をとる方法として、半導体膜５１、埋め込み絶縁膜５２を貫通し、支持基板５３の一部まで達する貫通孔を設け、電位を取る方法もある。この場合、バルクトランジスタの基板電位を取る方法と同じように、トランジスタの周囲にコンタクトを設け、支持基板５３の電位を取る。
【０００５】
【発明が解決しようとする課題】
従来のＳＯＩトランジスタの形成方法では、支持基板と半導体膜の間に埋め込み絶縁膜があるため、半導体膜上のトランジスタと支持基板は電気的に接続されず、支持基板の電位はフローティングとなる。しかし完全空乏型ＳＯＩトランジスタ等では、半導体膜の厚み方向全体が空乏化し、埋め込み絶縁膜まで達するため、トランジスタの特性は支持基板の電位に大きく影響され、支持基板の電位変化がバルクトランジスタのバックゲート効果と同じような特性を示す。
【０００６】
このため支持基板の電位を固定する必要がある。通常、支持基板の電位固定方法は、パッケージに実装する時に導電性の台座に導電接着剤で接着し、台座の電位を固定することで支持基板の電位を固定する。支持基板の電位は接地端子と接続するか、電源電圧端子と接続する。
【０００７】
上記のような接続方法で支持基板電位を固定した場合、支持基板上の半導体膜に形成されたトランジスタすべてのバックゲート電圧が同じになるため、Ｐ型あるいはＮ型のトランジスタどちらかはバックゲートがかかってしまう。例えば、Ｐ型の支持基板、Ｐ型の半導体膜で構成されたウェハ上にインバータ回路を形成した場合を考える。支持基板の電位は接地電位としたものを考えると、インバータ回路のＮ型トランジスタはバックゲートが印加されていない状態と同等であるが、Ｐ型トランジスタは電源電圧分のバックゲートが印加された状態と同等になる。このため、回路設計でしきい値電圧や電流駆動能力を合わせ込んでも、電源電圧にトランジスタのしきい値電圧が変わり、回路のタイミングが変わったり駆動能力のばらつきをもたらしてしまうという不具合がある。
【０００８】
特にレギュレータやディテクタでは、電源電圧が変化しても一定の電圧を出力しつづけたり、一定の電圧検出を保つ必要がある。このようなＩＣに上記のようなＳＯＩトランジスタを用いた場合、電源電圧変動によって出力電圧が変動したり、検出電圧が変動する不具合が発生していた。
【０００９】
また半導体膜側から支持基板側の電位をとる方法として、半導体膜、埋め込み絶縁膜を貫通し、支持基板の一部まで達する貫通孔を設け、電位を取る方法がある。この場合、トランジスタの近くに貫通コンタクトを設け、電源電圧端子や接地端子と接続して支持基板の電位を固定する。しかし、本来ＳＯＩデバイスではラッチアップフリーの構造であるため、トランジスタのガードリングなどが必要なく、面積縮小の効果が大きいが、支持基板の電位固定のためにトランジスタの周りに貫通コンタクトを設けるという方法では、ＳＯＩデバイスの面積縮小効果を半減してしまうというデメリットがあった。
【００１０】
さらに支持基板の電位固定のためにトランジスタの周りに貫通コンタクトを設ける製造方法では半導体膜、埋め込み絶縁膜を貫通し、支持基板の一部まで達する貫通孔を形成する工程が必要であり、工程増を招いていた。
またＳＯＩトランジスタでは構造上、支持基板をゲート電極、埋め込み絶縁膜をゲート酸化膜と見たてたトランジスタが存在するため、上記例のインバータ回路のようにバックゲートがかかっているＰ型トランジスタは、電源電圧が高くなると半導体膜・埋め込み絶縁膜界面にチャネルを形成し、電流が流れてしまうという不具合があった。
【００１１】
【課題を解決するための手段】
本発明は、第１導電型の支持基板の上に埋め込み絶縁膜を介して設けられた第１導電型の半導体膜上にＣＭＯＳトランジスタを形成する半導体集積回路の製造方法において、トランジスタのソース領域とゲート電極下のボディ領域に隣接するソース・ボディ接続領域に前記半導体膜、前記支持基板上の埋め込み絶縁膜を貫通し、前記支持基板の一部にまで達するコンタクトホールを形成すると共に、アライメントマークを形成する工程と、前記半導体膜上、前記コンタクトホール内側に熱酸化膜を形成する工程と、第１導電型トランジスタを形成する領域に、前記半導体膜上で前記埋め込み絶縁膜まで達する第２導電型の不純物領域を形成する工程と、前記支持基板上で、かつ、前記絶縁膜に対して前記第２導電型不純物領域と対向する部分に第２導電型の不純物領域を形成する工程と、素子分離を形成した後、ゲート酸化膜、ゲート電極、ソース領域、ドレイン領域を形成し、層間絶縁膜を成膜する工程と、前記ソース領域、前記ドレイン領域のコンタクトを形成すると同時に、前記コンタクトホールと同心で、かつ、前記コンタクトホールを囲むサイズに前記層間絶縁膜をエッチングする工程と、前記層間絶縁膜上に配線を形成する工程からなる。
【００１２】
これにより半導体膜上に形成されたトランジスタは、ソース領域の電位と、埋め込み絶縁膜に対してトランジスタと対向する位置の支持基板側の電位が同電位となる。よって、第１導電型のトランジスタ、第２導電型のトランジスタ共にバックゲートがかからない構造になり、電源電圧変化によってしきい値電圧が変わり、回路のタイミングが変わったり駆動能力のばらつきをもたらしてしまうという不具合を解消する。特にレギュレータやディテクタでは、電源電圧変動によって出力電圧が変動したり、検出電圧が変動する不具合が解消される。
【００１３】
さらにＳＯＩトランジスタでは構造上、支持基板をゲート電極、埋め込み絶縁膜をゲート酸化膜と見たてたトランジスタが存在するため、上記例のインバータ回路のようにバックゲートがかかっているＰ型トランジスタは、電源電圧が高くなると半導体膜・埋め込み絶縁膜界面にチャネルを形成し、電流が流れてしまうという不具合があったが、本発明によるＳＯＩトランジスタはバックゲートがかからない構造なので、電源電圧が高くなると半導体膜・埋め込み絶縁膜界面にチャネルを形成し、電流が流れてしまうという不具合を解消する。
【００１４】
また本発明によるＳＯＩトランジスタでは、支持基板への貫通コンタクトをソース・ボディ・タイ領域に設けているため、場所を取らず、ＳＯＩデバイスの面積縮小効果を有効にする。さらに本発明による貫通コンタクトは、アライメントマーク形成と同時に行われるため、従来の支持基板への貫通コンタクトを形成する工程に比べて、工程削減の効果がある。
【００１５】
【発明の実施の形態】
本発明の実施の形態を図１から図４を元に説明する。本発明で説明するトランジスタは図４（Ａ）のトランジスタ上面図に示すように、ソース・ボディ・タイ構造のトランジスタである。上面図では配線４０を図示していない。図４（Ｂ）に示すトランジスタ断面図では、上面図Ａ―Ａ’の断面を見ているため、ソース・ボディ・タイ領域１６、１８とドレイン領域１７、１９を図示している。
【００１６】
本発明の実施の形態で述べる半導体集積回路の製造方法では、Ｐ型支持基板上に埋め込み酸化膜を介して形成されたＰ型の半導体膜にＮ型トランジスタとＰ型トランジスタを形成する方法について述べるが、Ｎ型支持基板上に埋め込み酸化膜を介して形成されたＮ型の半導体膜にトランジスタを形成する方法についても同様である。
【００１７】
以下に本発明よる半導体集積回路の製造方法について説明する。
図１（Ａ）に示すように、支持基板３の上に埋め込み絶縁膜２を介して設けられた２００〜３０００Å厚の半導体膜１を持つＳＯＩウェハに、パターニングを行い、ドライエッチングあるいはウェットエッチングで半導体膜１、埋め込み絶縁膜２を貫通し、支持基板３の一部にまで達するコンタクトホール４を形成する。図１（Ｂ）ここで図示してはいないが、コンタクトホール４形成と同時にアライメントマークも半導体膜１、埋め込み絶縁膜２を貫通して支持基板３の一部まで形成される。アライメントマークの形成方法には、熱酸化工程を使って段差を形成するなどの方法があるが、本発明に示すような２００〜３０００Å厚の半導体膜１を持つＳＯＩウェハでは、ＣＭＯＳ製造工程の途中でアライメントマークが消失してしまうことも考えられ、これを防ぐためにも支持基板３にまで達するアライメントマークが必要である。よって本発明ではコンタクトホール４の形成とアライメントマークの形成が同時に行われるという特徴を有している。
【００１８】
次に１００Å厚程度の熱酸化膜５を形成する（図１（Ｃ））。この熱酸化膜５は次の工程である窒化膜１０成膜のためとウェルイオン注入時の基板ダメージ低減のため、更にＬＯＣＯＳ１３形成後の窒化膜１０除去時に薬液がシリコン（支持基板３、半導体膜１）に触れるのを防ぐ目的で形成する。ここで、通常熱酸化膜工程はＣＭＯＳ製造工程の一番最初に行うが、本発明による製造方法ではコンタクトホール４形成後に行うことを特徴としている。熱酸化膜５の形成後にコンタクトホール４の形成を行うと、それ以降の工程でコンタクトホール４部はシリコンが剥き出しとなり、窒化膜１０成膜時の不具合ややウェルイオン注入時の基板ダメージ、ＬＯＣＯＳ１３形成後の窒化膜１０除去時に薬液がシリコン（支持基板３、半導体膜１）に触れる等の問題が生じる。このため、コンタクトホール４の形成を熱酸化膜５形成の前に行うことが重要となる。
【００１９】
次に熱酸化膜５上にレジスト６でパターニングを行い、ウェル７イオン注入のための開口部を形成する。次に図１（Ｄ）に示すように、レジスト６をマスクとして熱酸化膜５ごしにイオン注入を行う。これにより、レジスト６の開口部のみにイオンが注入される。この時、イオン注入のエネルギーは半導体膜１に濃度分布のピークが来るように調整する。
【００２０】
次に図1（Ｅ）に示すように、上記と同じレジスト６マスクを用いて、埋め込み絶縁膜２を挟んでウェル７に対向する支持基板３上に第２のウェル８のイオン注入を行う。イオン注入のエネルギーは、支持基板３と埋め込み絶縁膜２の界面から支持基板３側に入ったところに濃度分布のピークがくるように調整する。ここで半導体膜１の膜厚とイオン注入エネルギーの関係を見てみると、半導体膜１の膜厚が厚いと第２のウェル８のイオン注入エネルギーが高くなり、その分半導体膜１のイオン注入におけるダメージも大きくなる。また、ＳＯＩウェハの製法を酸素イオン注入で形成した場合、半導体膜１の膜厚と埋め込み絶縁膜２の膜厚はほぼ同じとなることから、第２のウェル８のイオン注入エネルギーは更に高くなる。こうしたことから考えて、半導体膜１の膜厚は薄い方が好ましい。第２のウェル８のイオン注入エネルギーが５００ｋｅＶ以上ではダメージによる特性劣化が見られることから、半導体膜１の膜厚は３０００Å以下が望ましい。
【００２１】
次にＬＯＣＯＳ１３を形成する。レジスト６を除去した熱酸化膜５上に窒化膜１０を１６００Å程度形成する。次にアライメント＆露光を行い、ＬＯＣＯＳ１３のパターニングを行う。次に窒化膜１３をエッチングして、ＬＯＣＯＳ形成部を開口させる（図２（Ａ））。図２（Ａ）では、Ｐ型トランジスタ領域１１とＮ型トランジスタ領域１２に熱酸化膜５と窒化膜１０のマスクが形成された状態を示している。この状態で熱酸化炉に投入し、図２（Ｂ）に示すようにＬＯＣＯＳ１３を形成する。ＬＯＣＯＳ１３厚は、ＬＯＣＯＳ１３が支持基板３上の埋め込み絶縁膜２に達するように形成する。ここで前記ウェル７、第２のウェル８の活性化はこの熱酸化工程の時に同時に行われる。ＬＯＣＯＳ１３が形成された後、窒化膜１０を除去し、さらにＬＯＣＯＳ１３以外の部分の酸化膜をすべて除去してゲート酸化工程を行う。
【００２２】
以降の工程は通常のＣＭＯＳ製造工程と同様のステップで進む。図２（Ｃ）に示すようにポリシリコンを成膜した後、アライメント＆露光を行い、ゲート電極１４のパターニングを行う。次にドライエッチングによってポリシリコンをエッチングし、ゲート電極１４を形成する。さらにポリシリコン酸化、Ｎ型、Ｐ型ソース・ドレイン領域のイオン注入、層間絶縁膜３５の形成と続く。
【００２３】
次にトランジスタのソース・ドレイン領域のコンタクト形成を行う。図２（Ｄ）に示すように層間絶縁膜３５上にレジストを塗布し、アライメント＆露光を行ってコンタクトのパターニング、エッチングを行う。ここで本発明におけるコンタクトには２種類ある。一つは通常のトランジスタのソース・ドレイン領域のコンタクトと同様に、その領域の電位を取るコンタクト、もう一つはソース・ボディ・タイのコンタクトである。本発明におけるソース・ボディ・タイのコンタクトは、ソース・ボディ・タイ領域１６、１８の電位と支持基板３（あるいは第２のウェル８）の電位を同時に取るコンタクトである。
【００２４】
通常のトランジスタのソース・ドレイン領域のコンタクトと同じコンタクトは、図２（Ｄ）に示すように、層間絶縁膜３５、ゲート酸化膜１５を貫通し半導体膜１の一部までエッチングして形成する。そのため、図２（Ｄ）に示すＰ型トランジスタのドレイン領域１７は接続部２８でコンタクト２３と接続し、Ｎ型トランジスタのドレイン領域１９は接続部２９でコンタクト２５と接続する。図２（Ｄ）では図示していないが図４（Ａ）に示すように、Ｐ型トランジスタのソース領域４１は接続部４３でコンタクトと接続し、Ｎ型トランジスタのソース領域４２は接続部４４でコンタクトと接続する。
【００２５】
一方、ソース・ボディ・タイ領域１６、１８の電位と支持基板３（あるいは第２のウェル８）の電位を同時に取るコンタクトは、コンタクトホール４を囲む位置で、かつ、コンタクトホール４よりも大きいサイズである。これにより図２（９）に示すＰ型トランジスタのコンタクト２２は、接続部２６でソース・ボディ・タイ領域１６と接続し、かつ、Ｎ型拡散領域２０、接続部３１を介して第２のウェル８と接続する。またＮ型トランジスタのコンタクト２４は、接続部２７でソース・ボディ・タイ領域１８と接続し、かつ、Ｐ型拡散領域２１、接続部３０を介して支持基板３と接続する。本発明の特徴はソース・ボディ・タイ領域のコンタクトがコンタクトホール４を囲む位置で、かつ、コンタクトホール４よりも大きく形成する構造のため、トランジスタのソース領域４１、４２、ボディ領域と支持基板３（あるいは第２のウェル８）の電位を同電位にすることができる。
【００２６】
次に図３に示すように、メタルを成膜し、レジストを塗布、アライメント＆露光を行って、配線のパターニング、エッチングを行う。その後、配線上に保護膜を形成、ボンディングパッドの形成をして半導体集積回路が完成する。
【００２７】
本発明では、絶縁膜上の半導体膜１の厚みを２００〜３０００Åとしている。これは、上記工程では、熱酸化工程で３００Å程度の酸化膜が形成されるため、半導体膜１上にＭＯＳトランジスタを形成させるには、少なくとも半導体膜１の厚みが２００Å以上でないと形成できない。一方、半導体膜１の厚い方は先にも述べたように、半導体膜１の膜厚が厚いと第２のウェル８のイオン注入エネルギーが高くなり、その分半導体膜１のイオン注入ダメージも大きくなるため、半導体膜厚は３０００Å程度である。
【００２８】
以上のように製造することにより、トランジスタのソース領域４１、４２、ボディ領域と支持基板３（あるいは第２のウェル８）の電位を同電位にすることが容易にできる。特に、コンタクトホール形成工程、熱酸化工程という順序を限定することで、半導体膜１、支持基板３にダメージを与えることなくコンタクトホール４を形成することができる。更にこのコンタクトホール４はアライメントマークの刻印と同時に行っているため、工程削減にも寄与している。
【００２９】
また、トランジスタのソース領域、ボディ領域と支持基板３（あるいは第２のウェル８）の電位を同電位にすることは、各トランジスタにバックゲートが掛からない構成となるため、電源電圧変化によって各トランジスタのしきい値電圧が変わり、回路のタイミングが変わったり駆動能力のばらつきをもたらしてしまうという不具合を解消する。特にボルテージレギュレータやボルテージディテクタでは、電源電圧変動によって出力電圧が変動したり、検出電圧が変動する不具合が解消される。
【００３０】
さらにＳＯＩトランジスタでは構造上、支持基板をゲート電極、埋め込み絶縁膜をゲート酸化膜と見たてたトランジスタが存在するため、電源電圧が高くなると半導体膜・埋め込み絶縁膜界面にチャネルを形成し、電流が流れてしまうという不具合があったが、本発明によるＳＯＩトランジスタはバックゲートがかからない構造なので、電源電圧が高くなると半導体膜・埋め込み絶縁膜界面にチャネルを形成し、電流が流れてしまうという不具合を解消する。
【００３１】
また本発明によるＳＯＩトランジスタでは、支持基板への貫通コンタクトをソース・ボディ・タイ領域に設けているため、場所を取らず、ＳＯＩデバイスの面積縮小効果を有効にする。
【００３２】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を有する。
第１導電型の支持基板の上に埋め込み絶縁膜を介して設けられた第１導電型の半導体膜上にＣＭＯＳトランジスタを形成する半導体集積回路の製造方法において、トランジスタのソース領域とゲート電極下のボディ領域に隣接するソース・ボディ接続領域に前記半導体膜、前記支持基板上の埋め込み絶縁膜を貫通し、前記支持基板の一部にまで達するコンタクトホールを形成すると共に、アライメントマークを形成する工程と、前記半導体膜上、前記コンタクトホール内側に熱酸化膜を形成する工程と、第１導電型トランジスタを形成する領域に、前記半導体膜上で前記埋め込み絶縁膜まで達する第２導電型の不純物領域を形成する工程と、前記支持基板上で、かつ、前記絶縁膜に対して前記第２導電型不純物領域と対向する部分に第２導電型の不純物領域を形成する工程と、素子分離を形成した後、ゲート酸化膜、ゲート電極、ソース領域、ドレイン領域を形成し、層間絶縁膜を成膜する工程と、前記ソース領域、前記ドレイン領域のコンタクトを形成すると同時に、前記コンタクトホールと同心で、かつ、前記コンタクトホールを囲むサイズに前記層間絶縁膜をエッチングする工程と、前記層間絶縁膜上に配線を形成する工程からなる。
【００３３】
これにより半導体膜上に形成されたトランジスタは、ソース領域の電位と、埋め込み絶縁膜に対してトランジスタと対向する位置の支持基板側の電位が同電位となる。よって、第１導電型のトランジスタ、第２導電型のトランジスタ共にバックゲートがかからない構造になり、電源電圧変化によってしきい値電圧が変わり、回路のタイミングが変わったり駆動能力のばらつきをもたらしてしまうという不具合を解消する。特にレギュレータやディテクタでは、電源電圧変動によって出力電圧が変動したり、検出電圧が変動する不具合が解消される。
【００３４】
さらにＳＯＩトランジスタでは構造上、支持基板をゲート電極、埋め込み絶縁膜をゲート酸化膜と見たてたトランジスタが存在するため、上記例のインバータ回路のようにバックゲートがかかっているＰ型トランジスタは、電源電圧が高くなると半導体膜・埋め込み絶縁膜界面にチャネルを形成し、電流が流れてしまうという不具合があったが、本発明によるＳＯＩトランジスタはバックゲートがかからない構造なので、電源電圧が高くなると半導体膜・埋め込み絶縁膜界面にチャネルを形成し、電流が流れてしまうという不具合を解消する。
【００３５】
また本発明によるＳＯＩトランジスタでは、支持基板への貫通コンタクトをソース・ボディ・タイ領域に設けているため、場所を取らず、ＳＯＩデバイスの面積縮小効果を有効にする。さらに本発明による貫通コンタクトは、アライメントマーク形成と同時に行われるため、従来の支持基板への貫通コンタクトを形成する工程に比べて、工程削減の効果がある。
【図面の簡単な説明】
【図１】本発明の製造方法を示すプロセスフロー図である。
【図２】本発明の製造方法を示すプロセスフロー図である。
【図３】本発明の製造方法を示すプロセスフロー図である。
【図４】本発明の製造方法のトランジスタの構造を示す上面図と断面図である。
【図５】従来の製造方法を示すプロセスフロー図である。
【図６】従来の製造方法を示すプロセスフロー図である。
【図７】従来の製造方法のトランジスタの構造を示す上面図と断面図である。
【符号の説明】
１、５１ 半導体膜
２、５２ 埋め込み絶縁膜
３、５３ 支持基板
４ コンタクトホール
５、５４ 熱酸化膜
６、５６ レジスト
７、５５ ウェル
８ 第２のウェル
１０、５７ 窒化膜
１１ Ｐ型トランジスタ形成領域
１２ Ｎ型トランジスタ形成領域
１３、５８ ＬＯＣＯＳ
１４、６０ ゲート電極
１５、５９ ゲート酸化膜
１６、６１ Ｐ型トランジスタソース・ボディ・タイ領域
１７、６３ Ｐ型トランジスタドレイン領域
１８、６２ Ｎ型トランジスタソース・ボディ・タイ領域
１９、６４ Ｎ型トランジスタドレイン領域
２０ Ｎ型拡散領域
２１ Ｐ型拡散領域
２２、２３、２４、２５、６９ コンタクト
２６、２７、２８、２９、３０、３１、４３、４４ 接続部
６５、６６、６７、６８、７７、７８ 接続部
４０、７１ 配線
４１、７５ Ｐ型トランジスタソース領域
４２、７６ Ｎ型トランジスタソース領域

Claims (2)

  1. 第１導電型の支持基板とその上に埋め込み絶縁膜を介して設けられた第１導電型の半導体膜とからなるウェハ上にＣＭＯＳトランジスタを形成する半導体集積回路の製造方法において、
    第１導電型トランジスタと第２導電型トランジスタのそれぞれにおいて、ソース領域およびゲート電極下のボディ領域に隣接するソース・ボディ接続領域に、前記半導体膜および前記埋め込み絶縁膜を貫通し、前記支持基板の一部にまで達するコンタクトホールを形成すると共に、前記ウェハ上の他の一部に前記支持基板の一部にまで達するアライメントマークを形成する工程と、
    前記半導体膜上及び前記コンタクトホール内側に熱酸化膜を形成する工程と、
    前記半導体膜の前記第１導電型トランジスタを形成する領域に、前記埋め込み絶縁膜まで達する第２導電型の第１の不純物領域を形成する工程と、
    前記支持基板上で、かつ、前記絶縁膜を挟んで前記第１の不純物領域と対向する部分に第２導電型の第２の不純物領域を形成する工程と、
    前記第１導電型トランジスタと前記半導体膜に形成される前記第２導電型トランジスタの各素子を分離するための酸化膜を形成した後、ゲート酸化膜、ゲート電極を形成する工程と、
    前記第１導電型トランジスタのソース領域、ドレイン領域及び前記第２導電型トランジスタのソース・ボディ接続領域に第１導電型不純物を注入し、前記第２導電型トランジスタのソース領域、ドレイン領域及び前記第１導電型トランジスタのソース・ボディ接続領域に第２導電型の不純物を注入する工程と、
    層間絶縁膜を成膜した後、前記層間絶縁膜をエッチングして前記第１導電型トランジスタ及び前記第２導電型トランジスタの前記ソース領域及び前記ドレイン領域のコンタクトを形成すると共に、前記第１導電型トランジスタ及び前記第２導電型トランジスタのソース・ボディ接続領域に設けられた前記コンタクトホールと同心で、かつ、前記コンタクトホールより大きく前記層間絶縁膜をエッチングして前記第１導電型トランジスタのソース・ボディ接続領域と前記第２の不純物領域を接続するコンタクトと、前記第２導電型トランジスタのソース・ボディ接続領域と前記支持基板を接続するコンタクトとを形成する工程と、
    前記層間絶縁膜上に配線を形成して、前記第１導電型トランジスタのソース領域と前記第１導電型トランジスタのソース・ボディ接続領域と前記第２の不純物領域を接続し、前記第２導電型トランジスタのソース領域と前記第２導電型トランジスタのソース・ボディ接続領域と支持基板を接続する工程を有することを特徴とする半導体集積回路の製造方法。
  2. 前記半導体膜の膜厚が２００〜３０００Åであることを特徴とする請求項１記載の半導体集積回路の製造方法。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4227341B2 (ja) * 2002-02-21 2009-02-18 セイコーインスツル株式会社 半導体集積回路の構造及びその製造方法
US6858483B2 (en) * 2002-12-20 2005-02-22 Intel Corporation Integrating n-type and p-type metal gate transistors
JP3959032B2 (ja) * 2003-01-08 2007-08-15 松下電器産業株式会社 固体撮像装置の製造方法
JP2008177273A (ja) * 2007-01-17 2008-07-31 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
US8420460B2 (en) * 2008-03-26 2013-04-16 International Business Machines Corporation Method, structure and design structure for customizing history effects of SOI circuits
US8410554B2 (en) 2008-03-26 2013-04-02 International Business Machines Corporation Method, structure and design structure for customizing history effects of SOI circuits
US7964467B2 (en) * 2008-03-26 2011-06-21 International Business Machines Corporation Method, structure and design structure for customizing history effects of soi circuits
JP5268618B2 (ja) * 2008-12-18 2013-08-21 株式会社東芝 半導体装置
CN102456737B (zh) * 2010-10-27 2016-03-30 中国科学院微电子研究所 半导体结构及其制造方法
US8217456B1 (en) 2011-03-11 2012-07-10 International Business Machines Corporation Low capacitance hi-K dual work function metal gate body-contacted field effect transistor
CN102983116B (zh) * 2011-09-07 2015-09-30 中国科学院微电子研究所 半导体衬底、具有该半导体衬底的集成电路及其制造方法
CN103377946B (zh) * 2012-04-28 2016-03-02 中国科学院微电子研究所 一种半导体结构及其制造方法
CN104347509B (zh) * 2013-08-01 2017-05-31 北大方正集团有限公司 Cmos器件制造方法及cmos器件
US9209305B1 (en) * 2014-06-06 2015-12-08 Stmicroelectronics, Inc. Backside source-drain contact for integrated circuit transistor devices and method of making same
DE102018124703A1 (de) * 2017-11-17 2019-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterstruktur und Verfahren zur Herstellung derselben

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11135799A (ja) * 1997-10-31 1999-05-21 Nec Corp 半導体集積回路及びその製造方法
JP2000216400A (ja) * 1998-11-20 2000-08-04 Seiko Instruments Inc 半導体集積回路及びその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940006668B1 (ko) * 1984-11-22 1994-07-25 가부시끼가이샤 히다찌세이사꾸쇼 반도체 집적회로 장치의 제조방법
JPH03171663A (ja) * 1989-11-29 1991-07-25 Toshiba Corp 半導体記憶装置およびその製造方法
JP2650543B2 (ja) * 1991-11-25 1997-09-03 カシオ計算機株式会社 マトリクス回路駆動装置
JP3229012B2 (ja) * 1992-05-21 2001-11-12 株式会社東芝 半導体装置の製造方法
DE69308140T2 (de) * 1992-07-08 1997-09-18 Smart Pen Inc Vorrichtung und verfahren zur abbildung geschriebener informationen.
JP2740087B2 (ja) * 1992-08-15 1998-04-15 株式会社東芝 半導体集積回路装置の製造方法
JP3439493B2 (ja) * 1992-12-01 2003-08-25 沖電気工業株式会社 半導体記憶装置の製造方法
US6207494B1 (en) * 1994-12-29 2001-03-27 Infineon Technologies Corporation Isolation collar nitride liner for DRAM process improvement
KR100253699B1 (ko) * 1996-06-29 2000-05-01 김영환 Soi소자 및 그 제조방법
JPH1041511A (ja) * 1996-07-19 1998-02-13 Hitachi Ltd Ｓｏｉウエハおよびそれを用いた半導体集積回路装置ならびにその製造方法
US6121661A (en) * 1996-12-11 2000-09-19 International Business Machines Corporation Silicon-on-insulator structure for electrostatic discharge protection and improved heat dissipation
JP2870635B2 (ja) * 1997-04-17 1999-03-17 日本電気株式会社 半導体装置
JP2000156508A (ja) * 1998-11-20 2000-06-06 Seiko Instruments Inc 半導体装置の製造方法
JP2000156507A (ja) * 1998-11-20 2000-06-06 Seiko Instruments Inc 半導体装置
JP3447231B2 (ja) * 1998-11-20 2003-09-16 セイコーインスツルメンツ株式会社 半導体集積回路の製造方法
KR20000045305A (ko) * 1998-12-30 2000-07-15 김영환 완전 공핍형 에스·오·아이 소자 및 그 제조방법
US6358785B1 (en) * 2000-06-06 2002-03-19 Lucent Technologies, Inc. Method for forming shallow trench isolation structures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11135799A (ja) * 1997-10-31 1999-05-21 Nec Corp 半導体集積回路及びその製造方法
JP2000216400A (ja) * 1998-11-20 2000-08-04 Seiko Instruments Inc 半導体集積回路及びその製造方法

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