JP2003318397A - 電界効果トランジスタとその製造方法 - Google Patents
電界効果トランジスタとその製造方法Info
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Abstract
(57)【要約】
【課題】チャネル抵抗の小さい高耐圧電界効果トランジ
スタを提供する。 【解決手段】Ｓｉよりバンドギャップの広いＮ＋型Ｓｉ
Ｃ基板１０と、基板１０の主表面上に形成され、基板１
０よりも高抵抗なＮ−型ＳｉＣエピタキシャル領域２０
と、エピタキシャル領域２０の表層部の所定領域に形成
されたＮ＋型ソース領域５０と、該表層部の所定領域に
形成され、ソース領域５０と同じ不純物濃度で深さのＮ
＋型低抵抗チャネル接続領域５１と、ソース領域５０と
低抵抗チャネル接続領域５１に挟まれて形成される蓄積
型チャネル１１０と、ソース領域５０を含むエピタキシ
ャル領域２０の表層部に、低抵抗チャネル接続領域５１
まで延設して形成され、ソース領域５０の深さよりも深
いＰ型ベース領域６０と、少なくとも蓄積型チャネル１
１０上に、ゲート絶縁膜３０を介して形成されたゲート
電極４０と、ソース領域５０に接触するソース電極８０
と、ドレイン電極９０とを有する。
スタを提供する。 【解決手段】Ｓｉよりバンドギャップの広いＮ＋型Ｓｉ
Ｃ基板１０と、基板１０の主表面上に形成され、基板１
０よりも高抵抗なＮ−型ＳｉＣエピタキシャル領域２０
と、エピタキシャル領域２０の表層部の所定領域に形成
されたＮ＋型ソース領域５０と、該表層部の所定領域に
形成され、ソース領域５０と同じ不純物濃度で深さのＮ
＋型低抵抗チャネル接続領域５１と、ソース領域５０と
低抵抗チャネル接続領域５１に挟まれて形成される蓄積
型チャネル１１０と、ソース領域５０を含むエピタキシ
ャル領域２０の表層部に、低抵抗チャネル接続領域５１
まで延設して形成され、ソース領域５０の深さよりも深
いＰ型ベース領域６０と、少なくとも蓄積型チャネル１
１０上に、ゲート絶縁膜３０を介して形成されたゲート
電極４０と、ソース領域５０に接触するソース電極８０
と、ドレイン電極９０とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタとその製造方法に関する。
スタとその製造方法に関する。
【０００２】
【従来の技術】炭化珪素（以下、ＳｉＣと記す）はバン
ドギャップが広く、また、最大絶縁破壊電界がシリコン
（以下、Ｓｉと記す）と比較して一桁も大きい。さら
に、ＳｉＣの自然酸化物はＳｉＯ２であり、Ｓｉと同様
の方法により容易にＳｉＣの表面上に熱酸化膜を形成す
ることができる。このため、ＳｉＣは電気自動車の高速
／高電圧スイッチング素子、特に、高電力ユニ／バイポ
ーラ素子として用いた際に、非常に優れた材料となるこ
とが期待される。
ドギャップが広く、また、最大絶縁破壊電界がシリコン
（以下、Ｓｉと記す）と比較して一桁も大きい。さら
に、ＳｉＣの自然酸化物はＳｉＯ２であり、Ｓｉと同様
の方法により容易にＳｉＣの表面上に熱酸化膜を形成す
ることができる。このため、ＳｉＣは電気自動車の高速
／高電圧スイッチング素子、特に、高電力ユニ／バイポ
ーラ素子として用いた際に、非常に優れた材料となるこ
とが期待される。
【０００３】図８は、従来のＳｉＣプレーナ型ＭＯＳＦ
ＥＴ構造を示す断面図であり、例えば特開平１０−２３
３５０３号公報に開示されている。図に示すように、高
濃度Ｎ型（以下、高濃度は「＋」、低濃度は「−」を用いて
記載する）ＳｉＣ基板１０上に、Ｎ−型ＳｉＣエピタキ
シャル領域２０が形成されている。そして、エピタキシ
ャル領域２０の表層部における所定領域には、Ｐ型べー
ス領域６０、およびＮ＋型ソース領域５０が形成されて
いる。また、Ｎ−型ＳｉＣエピタキシャル領域２０の上
には、ゲート絶縁膜３０を介してゲート電極４０が配置
され、ゲート電極４０は層間絶縁膜７０にて覆われてい
る。Ｎ＋型ソース領域５０に接するようにソース電極８
０が形成されるとともに、Ｎ＋型ＳｉＣ基板１０の裏面
にはドレイン電極９０が形成されている。なお、Ｐ型ベ
ース領域６０は、図示されないところで、ソース電極８
０と同電位となるように接続されている。
ＥＴ構造を示す断面図であり、例えば特開平１０−２３
３５０３号公報に開示されている。図に示すように、高
濃度Ｎ型（以下、高濃度は「＋」、低濃度は「−」を用いて
記載する）ＳｉＣ基板１０上に、Ｎ−型ＳｉＣエピタキ
シャル領域２０が形成されている。そして、エピタキシ
ャル領域２０の表層部における所定領域には、Ｐ型べー
ス領域６０、およびＮ＋型ソース領域５０が形成されて
いる。また、Ｎ−型ＳｉＣエピタキシャル領域２０の上
には、ゲート絶縁膜３０を介してゲート電極４０が配置
され、ゲート電極４０は層間絶縁膜７０にて覆われてい
る。Ｎ＋型ソース領域５０に接するようにソース電極８
０が形成されるとともに、Ｎ＋型ＳｉＣ基板１０の裏面
にはドレイン電極９０が形成されている。なお、Ｐ型ベ
ース領域６０は、図示されないところで、ソース電極８
０と同電位となるように接続されている。
【０００４】図９は、この従来のＳｉＣプレーナ型ＭＯ
ＳＦＥＴの動作説明図（オフ時）、図１０は、この従来
のＳｉＣプレーナ型ＭＯＳＦＥＴの動作説明図（オン
時）である。
ＳＦＥＴの動作説明図（オフ時）、図１０は、この従来
のＳｉＣプレーナ型ＭＯＳＦＥＴの動作説明図（オン
時）である。
【０００５】このプレーナ型ＭＯＳＦＥＴの動作として
は、ドレイン電極９０とソース電極８０との間に電圧が
印加された状態で、ゲート電極４０に正の電圧が印加さ
れると、ゲート電極４０に対向したＰ型ベース領域６０
の表層に反転型のチャネル領域１００が形成され、図１
０に示すように、ドレイン電極９０からソース電極８０
へと電流を流すことが可能となる。
は、ドレイン電極９０とソース電極８０との間に電圧が
印加された状態で、ゲート電極４０に正の電圧が印加さ
れると、ゲート電極４０に対向したＰ型ベース領域６０
の表層に反転型のチャネル領域１００が形成され、図１
０に示すように、ドレイン電極９０からソース電極８０
へと電流を流すことが可能となる。
【０００６】また、ゲート電極４０に印加された電圧を
取り去ることによってドレイン電極９０とソース電極８
０との間は電気的に絶縁され、スイッチング機能を示す
ことになる。なお、このとき、素子の耐圧は、Ｐ型ベー
ス領域６０とＮ−型エピタキシャル領域２０間のＰＮ接
合のアバランシェブレークダウンで決まり、ゲート絶縁
膜３０にかかる電界は、図９に示すように、ＰＮ接合か
ら伸びる空乏層によってシールドされるから、ドレイン
耐圧が高い。
取り去ることによってドレイン電極９０とソース電極８
０との間は電気的に絶縁され、スイッチング機能を示す
ことになる。なお、このとき、素子の耐圧は、Ｐ型ベー
ス領域６０とＮ−型エピタキシャル領域２０間のＰＮ接
合のアバランシェブレークダウンで決まり、ゲート絶縁
膜３０にかかる電界は、図９に示すように、ＰＮ接合か
ら伸びる空乏層によってシールドされるから、ドレイン
耐圧が高い。
【０００７】
【発明が解決しようとする課題】しかしながら、図８に
示すようなＳｉＣプレーナ型ＭＯＳＦＥＴでは、ゲート
絶縁膜３０と反転型のチャネル領域１００との界面に不
完全な結晶構造、すなわち、多量の界面準位が存在する
ことが知られている（V. V. Afanasev, M. Bassler, G.
Pensl and M. Schulz, Phys. Stat. Sol. (A) 162(199
7)321.）。このため、ゲート電極４０に電圧を印加して
形成した、チャネル領域１００の表層の反転型チャネル
に多量の界面準位が存在し、これらが電子トラップとし
て働くため、チャネル移動度を大きくすることができ
ず、結果的にチャネル抵抗が大きくなるという問題があ
った。
示すようなＳｉＣプレーナ型ＭＯＳＦＥＴでは、ゲート
絶縁膜３０と反転型のチャネル領域１００との界面に不
完全な結晶構造、すなわち、多量の界面準位が存在する
ことが知られている（V. V. Afanasev, M. Bassler, G.
Pensl and M. Schulz, Phys. Stat. Sol. (A) 162(199
7)321.）。このため、ゲート電極４０に電圧を印加して
形成した、チャネル領域１００の表層の反転型チャネル
に多量の界面準位が存在し、これらが電子トラップとし
て働くため、チャネル移動度を大きくすることができ
ず、結果的にチャネル抵抗が大きくなるという問題があ
った。
【０００８】チャネル長を短くすれば、チャネル抵抗は
小さくなる。例えばチャネル長が１０μｍから１μｍに
なれば、チャネル抵抗は１／１０になる。チャネル長が
短すぎると、ゲート電極４０およびソース電極８０を接
地した状態でドレイン電極９０に高電圧を印加した場
合、チャネル領域でパンチスルーがおこる心配があるの
で、例えば０．１μｍというようにチャネル長を極端に
短く形成することは難しい。素子の設計条件にもよる
が、図８に示すようなＳｉＣプレーナ型ＭＯＳＦＥＴに
おいては、チャネル長は１μｍ程度に設計可能である。
小さくなる。例えばチャネル長が１０μｍから１μｍに
なれば、チャネル抵抗は１／１０になる。チャネル長が
短すぎると、ゲート電極４０およびソース電極８０を接
地した状態でドレイン電極９０に高電圧を印加した場
合、チャネル領域でパンチスルーがおこる心配があるの
で、例えば０．１μｍというようにチャネル長を極端に
短く形成することは難しい。素子の設計条件にもよる
が、図８に示すようなＳｉＣプレーナ型ＭＯＳＦＥＴに
おいては、チャネル長は１μｍ程度に設計可能である。
【０００９】それゆえ、チャネル長が１μｍ以下となる
ように素子を作製すればよいが、しかし、ＳｉＣプレー
ナ型ＭＯＳＦＥＴの作製においては、プロセス上の制約
が大きく、チャネル長１μｍ以下の素子を作製すること
が難しかった。
ように素子を作製すればよいが、しかし、ＳｉＣプレー
ナ型ＭＯＳＦＥＴの作製においては、プロセス上の制約
が大きく、チャネル長１μｍ以下の素子を作製すること
が難しかった。
【００１０】以下、そのプロセス上の制約について説明
する。まず、ＳｉＣプレーナ型ＭＯＳＦＥＴの作製工程
について説明する。図１１（ａ）〜（ｃ）、図１２
（ｄ）〜（ｆ）は図８に示した従来のＳｉＣプレーナ型
ＭＯＳＦＥＴの製造工程を示す断面図である。
する。まず、ＳｉＣプレーナ型ＭＯＳＦＥＴの作製工程
について説明する。図１１（ａ）〜（ｃ）、図１２
（ｄ）〜（ｆ）は図８に示した従来のＳｉＣプレーナ型
ＭＯＳＦＥＴの製造工程を示す断面図である。
【００１１】図１１（ａ）の工程においては、Ｎ＋型Ｓ
ｉＣ基板１０の上に、例えば不純物濃度が１０１４〜１
０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型ＳｉＣ
エピタキシャル領域２０が形成されている。
ｉＣ基板１０の上に、例えば不純物濃度が１０１４〜１
０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型ＳｉＣ
エピタキシャル領域２０が形成されている。
【００１２】図１１（ｂ）の工程においては、エピタキ
シャル領域２０に対して犠牲酸化を行い、その犠牲酸化
膜を除去した後に、マスク材１４３を用いて例えば１０
０〜１０００℃の高温で燐イオンを１００ｅＶ〜３Ｍｅ
Ｖの加速電圧で多段注入し、Ｎ＋型ソース領域５０を形
成する。総ドーズ量は例えば１０１４〜１０１６ｃｍ
−２である。もちろん、Ｎ型不純物としては燐の他に、
窒素、ヒ素などを用いてもよい。
シャル領域２０に対して犠牲酸化を行い、その犠牲酸化
膜を除去した後に、マスク材１４３を用いて例えば１０
０〜１０００℃の高温で燐イオンを１００ｅＶ〜３Ｍｅ
Ｖの加速電圧で多段注入し、Ｎ＋型ソース領域５０を形
成する。総ドーズ量は例えば１０１４〜１０１６ｃｍ
−２である。もちろん、Ｎ型不純物としては燐の他に、
窒素、ヒ素などを用いてもよい。
【００１３】図１１（ｃ）の工程においては、マスク材
１４４を用いて例えば１００〜１０００℃の高温でアル
ミニウムイオンを１００ｅＶ〜５ＭｅＶの加速電圧で多
段注入し、Ｐ型ベース領域６０を形成する。総ドーズ量
は例えば１０１２〜１０１６ｃｍ−２である。もちろ
ん、Ｐ型不純物としてはアルミニウムの他に、ほう素、
ガリウムなどを用いてもよい。
１４４を用いて例えば１００〜１０００℃の高温でアル
ミニウムイオンを１００ｅＶ〜５ＭｅＶの加速電圧で多
段注入し、Ｐ型ベース領域６０を形成する。総ドーズ量
は例えば１０１２〜１０１６ｃｍ−２である。もちろ
ん、Ｐ型不純物としてはアルミニウムの他に、ほう素、
ガリウムなどを用いてもよい。
【００１４】なお、本例では、ソース領域５０を形成す
るための燐イオン注入を先に行ったが、べース領域６０
を形成するためのアルミニウムイオン注入を先に行った
後に、ソース領域５０を形成するための燐イオン注入を
行ってもよい。
るための燐イオン注入を先に行ったが、べース領域６０
を形成するためのアルミニウムイオン注入を先に行った
後に、ソース領域５０を形成するための燐イオン注入を
行ってもよい。
【００１５】図１２（ｄ）の工程においては、例えば１
０００〜１８００℃での熱処理を行い、注入した不純物
を活性化させる。
０００〜１８００℃での熱処理を行い、注入した不純物
を活性化させる。
【００１６】図１２（ｅ）の工程においては、ゲート絶
縁膜３０を１２００℃程度での熱酸化により形成し、次
に例えば多結晶シリコンによりゲート電極４０を形成す
る。その後、層間絶縁膜７０としてＣＶＤ酸化膜を堆積
し、コシタクトホールを開孔する。
縁膜３０を１２００℃程度での熱酸化により形成し、次
に例えば多結晶シリコンによりゲート電極４０を形成す
る。その後、層間絶縁膜７０としてＣＶＤ酸化膜を堆積
し、コシタクトホールを開孔する。
【００１７】図１２（ｆ）の工程においては、Ｎ＋型ソ
ース領域５０上に開孔されたコンタクトホールにソース
電極８０を形成する。また、Ｎ＋基板１０の裏面にドレ
イン電極９０として金属膜を蒸着し、例えば６００〜１
４００℃程度で熱処理してオーミック電極とする。この
ようにして従来例として示した図８のＳｉＣプレーナ型
ＭＯＳＦＥＴが完成する。
ース領域５０上に開孔されたコンタクトホールにソース
電極８０を形成する。また、Ｎ＋基板１０の裏面にドレ
イン電極９０として金属膜を蒸着し、例えば６００〜１
４００℃程度で熱処理してオーミック電極とする。この
ようにして従来例として示した図８のＳｉＣプレーナ型
ＭＯＳＦＥＴが完成する。
【００１８】ここで、上記「プロセス上の制約」とは、
図１１（ｂ）および図１１（ｃ）の工程にある。図１１
（ｃ）におけるＰ型ベース領域６０とＮ＋型ソース領域
５０の重なり部分、すなわち、図中の１５０がチャネル
長となる。そして、図１１（ｂ）のソース領域５０と図
１１（ｃ）のＰ型ベース領域６０は別々のマスク材を用
いて形成される。このため、チャネル長１５０の設計寸
法は、マスク材１４３、１４４をパターニングする際の
フォトリソグラフィの合わせ精度を考慮に入れざるを得
ない。例えばその合わせ精度が２μｍであるとすると、
ソース領域５０の形成で２μｍ、ベース領域６０の形成
で２μｍ、そしてチャネル長１５０は最低１μｍは必要
であるから、チャネル長１５０の設計寸法は、それらを
足し合わせて５μｍとしなくてはならない。このような
制約が上記ＳｉＣプレーナ型ＭＯＳＦＥＴの作製工程に
あり、チャネル長１５０の設計寸法にフォトリソグラフ
ィの合わせ精度を考慮せざるをえず、チャネル長１５０
を必要以上に長く設計しなくてはならないという問題が
あった。
図１１（ｂ）および図１１（ｃ）の工程にある。図１１
（ｃ）におけるＰ型ベース領域６０とＮ＋型ソース領域
５０の重なり部分、すなわち、図中の１５０がチャネル
長となる。そして、図１１（ｂ）のソース領域５０と図
１１（ｃ）のＰ型ベース領域６０は別々のマスク材を用
いて形成される。このため、チャネル長１５０の設計寸
法は、マスク材１４３、１４４をパターニングする際の
フォトリソグラフィの合わせ精度を考慮に入れざるを得
ない。例えばその合わせ精度が２μｍであるとすると、
ソース領域５０の形成で２μｍ、ベース領域６０の形成
で２μｍ、そしてチャネル長１５０は最低１μｍは必要
であるから、チャネル長１５０の設計寸法は、それらを
足し合わせて５μｍとしなくてはならない。このような
制約が上記ＳｉＣプレーナ型ＭＯＳＦＥＴの作製工程に
あり、チャネル長１５０の設計寸法にフォトリソグラフ
ィの合わせ精度を考慮せざるをえず、チャネル長１５０
を必要以上に長く設計しなくてはならないという問題が
あった。
【００１９】本発明は、上記のごとき従来技術の問題を
解決するためになされたものであり、チャネル長を任意
の長さに設計できる製造工程を経た、チャネル抵抗の小
さい高耐圧電界効果トランジスタとその製造方法を提供
することを目的とする。
解決するためになされたものであり、チャネル長を任意
の長さに設計できる製造工程を経た、チャネル抵抗の小
さい高耐圧電界効果トランジスタとその製造方法を提供
することを目的とする。
【００２０】
【課題を解決するための手段】上記課題を解決するた
め、本発明においては特許請求の範囲に記載するような
構成をとる。
め、本発明においては特許請求の範囲に記載するような
構成をとる。
【００２１】すなわち、請求項１記載の電界効果トラン
ジスタは、Ｓｉよりバンドギャップの広いワイドバンド
ギャップ半導体基板と、前記基板の主表面上に形成さ
れ、前記基板よりも高抵抗な第一導電型の半導体層と、
前記半導体層の表層部の所定領域に形成された第一導電
型のソース領域と、前記半導体層の表層部の所定領域に
形成された第一導電型の低抵抗チャネル接続領域と、前
記ソース領域と前記低抵抗チャネル接続領域に挟まれて
形成されたチャネル領域と、前記ソース領域を含む前記
半導体層の表層部に、前記低抵抗チャネル接続領域まで
延設して形成され、前記ソース領域の深さよりも深い第
二導電型のベース領域と、少なくとも前記チャネル領域
上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ソース領域に接触するソース電極と、ドレイン電極
とを備えたことを特徴とする。
ジスタは、Ｓｉよりバンドギャップの広いワイドバンド
ギャップ半導体基板と、前記基板の主表面上に形成さ
れ、前記基板よりも高抵抗な第一導電型の半導体層と、
前記半導体層の表層部の所定領域に形成された第一導電
型のソース領域と、前記半導体層の表層部の所定領域に
形成された第一導電型の低抵抗チャネル接続領域と、前
記ソース領域と前記低抵抗チャネル接続領域に挟まれて
形成されたチャネル領域と、前記ソース領域を含む前記
半導体層の表層部に、前記低抵抗チャネル接続領域まで
延設して形成され、前記ソース領域の深さよりも深い第
二導電型のベース領域と、少なくとも前記チャネル領域
上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ソース領域に接触するソース電極と、ドレイン電極
とを備えたことを特徴とする。
【００２２】また、請求項２記載の電界効果トランジス
タは、請求項１記載の電界効果トランジスタにおいて、
前記ソース領域の不純物濃度と前記低抵抗チャネル接続
領域の不純物濃度が略等しく、前記ソース領域の深さと
前記低抵抗チャネル接続領域の深さが略等しいことを特
徴とする。
タは、請求項１記載の電界効果トランジスタにおいて、
前記ソース領域の不純物濃度と前記低抵抗チャネル接続
領域の不純物濃度が略等しく、前記ソース領域の深さと
前記低抵抗チャネル接続領域の深さが略等しいことを特
徴とする。
【００２３】また、請求項３記載の電界効果トランジス
タは、請求項１記載の電界効果トランジスタにおいて、
前記チャネル領域が蓄積型チャネルで構成されているこ
とを特徴とする。
タは、請求項１記載の電界効果トランジスタにおいて、
前記チャネル領域が蓄積型チャネルで構成されているこ
とを特徴とする。
【００２４】また、請求項４記載の電界効果トランジス
タは、請求項１記載の電界効果トランジスタにおいて、
前記基板としてＳｉＣを用いたことを特徴とする。
タは、請求項１記載の電界効果トランジスタにおいて、
前記基板としてＳｉＣを用いたことを特徴とする。
【００２５】また、請求項５記載の電界効果トランジス
タの製造方法は、請求項１ないし４のいずれか記載の電
界効果トランジスタの製造方法において、ドレイン領域
となる第一導電型の前記基板の主表面上に、前記基板よ
りも高抵抗な第一導電型の半導体層を形成する工程と、
前記半導体層の表層部の所定領域にマスク材を堆積する
工程と、前記マスク材をパターニングする工程と、前記
マスク材越しに前記半導体層中に不純物を導入すること
で、第一導電型のソース領域と、第一導電型の低抵抗チ
ャネル接続領域を、前記ソース領域と前記低抵抗チャネ
ル接続領域とに挟まれる部分がチャネル領域となるよう
に、同時に形成する工程と、前記ソース領域を含む前記
半導体層の表層部に、前記低抵抗チャネル接続領域まで
延設して、前記ソース領域の深さよりも深い第二導電型
のベース領域を形成する工程とを少なくとも含むことを
特徴とする。
タの製造方法は、請求項１ないし４のいずれか記載の電
界効果トランジスタの製造方法において、ドレイン領域
となる第一導電型の前記基板の主表面上に、前記基板よ
りも高抵抗な第一導電型の半導体層を形成する工程と、
前記半導体層の表層部の所定領域にマスク材を堆積する
工程と、前記マスク材をパターニングする工程と、前記
マスク材越しに前記半導体層中に不純物を導入すること
で、第一導電型のソース領域と、第一導電型の低抵抗チ
ャネル接続領域を、前記ソース領域と前記低抵抗チャネ
ル接続領域とに挟まれる部分がチャネル領域となるよう
に、同時に形成する工程と、前記ソース領域を含む前記
半導体層の表層部に、前記低抵抗チャネル接続領域まで
延設して、前記ソース領域の深さよりも深い第二導電型
のベース領域を形成する工程とを少なくとも含むことを
特徴とする。
【００２６】
【発明の効果】請求項１記載の電界効果トランジスタに
よれば、 第一導電型の高濃度不純物層である低抵抗チャネル接
続領域を設けたことで、オン抵抗の大幅な低減を図るこ
とができる。
よれば、 第一導電型の高濃度不純物層である低抵抗チャネル接
続領域を設けたことで、オン抵抗の大幅な低減を図るこ
とができる。
【００２７】ソース領域と低抵抗チャネル接続領域を
同時に形成し、両者に挟まれる部分をチャネルとするこ
とができるため、チャネル長の設計にフォトリソグラフ
ィの合わせ精度を考慮に入れる必要がない。チャネル長
の設計は、フォトリソグラフィに用いる感光材の加工精
度のみ考慮に入れればよい。感光材の加工精度は、一般
的に１μｍ以下であり、チャネル長の設計を必要に応じ
て任意に行うことができる。
同時に形成し、両者に挟まれる部分をチャネルとするこ
とができるため、チャネル長の設計にフォトリソグラフ
ィの合わせ精度を考慮に入れる必要がない。チャネル長
の設計は、フォトリソグラフィに用いる感光材の加工精
度のみ考慮に入れればよい。感光材の加工精度は、一般
的に１μｍ以下であり、チャネル長の設計を必要に応じ
て任意に行うことができる。
【００２８】チャネル長を従来のＳｉＣプレーナ型Ｍ
ＯＳＦＥＴよりも短く作製できるため、チャネル抵抗を
小さくし、素子のオン抵抗を低減することができる。
ＯＳＦＥＴよりも短く作製できるため、チャネル抵抗を
小さくし、素子のオン抵抗を低減することができる。
【００２９】低抵抗チャネル接続領域は、ベース領域
と重なる必要がある。そのため、低抵抗チャネル接続領
域の長さはフォトリソグラフィの合わせ精度を考慮し、
その分長く設計してやらなくてはならない。しかし、低
抵抗チャネル接続領域はその抵抗が小さくなるように形
成されており、合わせ精度を考慮した分長くなってしま
っても、オン抵抗への寄与は小さく、十分にオン抵抗の
小さい素子を得ることができる。
と重なる必要がある。そのため、低抵抗チャネル接続領
域の長さはフォトリソグラフィの合わせ精度を考慮し、
その分長く設計してやらなくてはならない。しかし、低
抵抗チャネル接続領域はその抵抗が小さくなるように形
成されており、合わせ精度を考慮した分長くなってしま
っても、オン抵抗への寄与は小さく、十分にオン抵抗の
小さい素子を得ることができる。
【００３０】請求項２記載の電界効果トランジスタによ
れば、ソース領域と低抵抗チャネル接続領域を同時に形
成することがいるので、製造工程が簡単である。
れば、ソース領域と低抵抗チャネル接続領域を同時に形
成することがいるので、製造工程が簡単である。
【００３１】請求項３記載の電界効果トランジスタによ
れば、チャネル領域に蓄積型チャネル）を形成すること
で、チャネルを流れるキャリアがゲート絶縁膜と半導体
基体との界面に存在する界面準位の影響を受けにくくす
ることができるため、さらにチャネル抵抗を低減するこ
とができる。
れば、チャネル領域に蓄積型チャネル）を形成すること
で、チャネルを流れるキャリアがゲート絶縁膜と半導体
基体との界面に存在する界面準位の影響を受けにくくす
ることができるため、さらにチャネル抵抗を低減するこ
とができる。
【００３２】請求項４記載の電界効果トランジスタによ
れば、ワイドバンドギャップ半導体としてＳｉＣを用い
ることにより高耐圧性を有し、高キャリア移動度、高飽
和ドリフト速度を権保することができる。このため、電
界効果トランジスタを高速スイッチング素子や大電力用
素子に用いることができる。
れば、ワイドバンドギャップ半導体としてＳｉＣを用い
ることにより高耐圧性を有し、高キャリア移動度、高飽
和ドリフト速度を権保することができる。このため、電
界効果トランジスタを高速スイッチング素子や大電力用
素子に用いることができる。
【００３３】請求項５記載の電界効果トランジスタの製
造方法によれば、上記〜のような効果を有する電界
効果トランジスタを容易に製造することができる。
造方法によれば、上記〜のような効果を有する電界
効果トランジスタを容易に製造することができる。
【００３４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に従って説明する。なお、本実施の形態で用いられる炭
化珪素（ＳｉＣ）のポリタイプは４Ｈが代表的である
が、６Ｈ、３Ｃ等その他のポリタイプでも構わない。ま
た、以下の実施の形態では、すべてドレイン電極を半導
体基板の裏面に形成し、ソース電極を基板表面に配置し
て、電流を素子内部に縦方向に流す構造の電界効果トラ
ンジスタで説明するが、例えばドレイン電極をソース電
極と同じく基板表面に配置して、電流を横方向に流す構
造の電界効果トランジスタでも本発明が適用可能であ
る。また、本発明の主旨を逸脱しない範囲での変形を含
むことは言うまでもない。さらに、ＳｉＣのほかにＧａ
Ｎやダイヤモンドにも本発明を適用できる。
に従って説明する。なお、本実施の形態で用いられる炭
化珪素（ＳｉＣ）のポリタイプは４Ｈが代表的である
が、６Ｈ、３Ｃ等その他のポリタイプでも構わない。ま
た、以下の実施の形態では、すべてドレイン電極を半導
体基板の裏面に形成し、ソース電極を基板表面に配置し
て、電流を素子内部に縦方向に流す構造の電界効果トラ
ンジスタで説明するが、例えばドレイン電極をソース電
極と同じく基板表面に配置して、電流を横方向に流す構
造の電界効果トランジスタでも本発明が適用可能であ
る。また、本発明の主旨を逸脱しない範囲での変形を含
むことは言うまでもない。さらに、ＳｉＣのほかにＧａ
Ｎやダイヤモンドにも本発明を適用できる。
【００３５】実施の形態１
図１は、本発明の実施の形態１の電界効果トランジスタ
の構造を示す断面図である。図に示すように、Ｎ＋型Ｓ
ｉＣ基板１０上に、Ｎ−型ＳｉＣエピタキシャル領域２
０が形成されている。そして、エピタキシャル領域２０
の表層部における所定領域には、Ｐ型ベース領域６０、
Ｎ＋型ソース領域５０およびＮ＋型低抵抗チャネル接続
領域５１が形成されている。そして、ソース領域５０と
Ｎ＋型低抵抗チャネル接続領域５１の間には、蓄積型チ
ャネル１１０が形成されている。また、Ｎ−型ＳｉＣエ
ピタキシャル領域２０の上にはゲート絶縁膜３０を介し
てゲート電極４０が配置され、ゲート電極４０は層間絶
縁膜７０にて覆われている。Ｎ ＋型ソース領域５０に接
するようにソース電極８０が形成されるとともに、Ｎ＋
型ＳｉＣ基板１０の裏面にはドレイン電極９０が形成さ
れている。なお、Ｐ型ベース領域６０は、図示されない
ところでソース電極８０と同電位となるように接続され
ている。
の構造を示す断面図である。図に示すように、Ｎ＋型Ｓ
ｉＣ基板１０上に、Ｎ−型ＳｉＣエピタキシャル領域２
０が形成されている。そして、エピタキシャル領域２０
の表層部における所定領域には、Ｐ型ベース領域６０、
Ｎ＋型ソース領域５０およびＮ＋型低抵抗チャネル接続
領域５１が形成されている。そして、ソース領域５０と
Ｎ＋型低抵抗チャネル接続領域５１の間には、蓄積型チ
ャネル１１０が形成されている。また、Ｎ−型ＳｉＣエ
ピタキシャル領域２０の上にはゲート絶縁膜３０を介し
てゲート電極４０が配置され、ゲート電極４０は層間絶
縁膜７０にて覆われている。Ｎ ＋型ソース領域５０に接
するようにソース電極８０が形成されるとともに、Ｎ＋
型ＳｉＣ基板１０の裏面にはドレイン電極９０が形成さ
れている。なお、Ｐ型ベース領域６０は、図示されない
ところでソース電極８０と同電位となるように接続され
ている。
【００３６】すなわち、本実施の形態１の電界効果トラ
ンジスタは、Ｓｉよりバンドギャップの広いワイドバン
ドギャップ半導体基板（Ｎ＋型ＳｉＣ基板１０）と、前
記基板の主表面上に形成され、前記基板よりも高抵抗な
第一導電型の半導体層（Ｎ−型ＳｉＣエピタキシャル領
域２０）と、前記半導体層の表層部の所定領域に形成さ
れた第一導電型のソース領域（Ｎ＋型ソース領域５０）
と、前記半導体層の表層部の所定領域に形成された第一
導電型の低抵抗チャネル接続領域（Ｎ＋型低抵抗チャネ
ル接続領域５１）と、前記ソース領域と前記低抵抗チャ
ネル接続領域に挟まれて形成されたチャネル領域（蓄積
型チャネル１１０）と、前記ソース領域を含む前記半導
体層の表層部に、前記低抵抗チャネル接続領域まで延設
して形成され、前記ソース領域の深さよりも深い第二導
電型のベース領域（Ｐ型ベース領域６０）と、少なくと
も前記チャネル領域上に、ゲート絶縁膜（３０）を介し
て形成されたゲート電極（４０）と、前記ソース領域に
接触するソース電極（８０）と、ドレイン電極（９０）
とを備えたことを特徴とする（請求項１に対応）。ま
た、前記ソース領域の不純物濃度と前記低抵抗チャネル
接続領域の不純物濃度が略等しく、前記ソース領域の深
さと前記低抵抗チャネル接続領域の深さが略等しい（請
求項２に対応）。また、前記チャネル領域が蓄積型チャ
ネルで構成されている（請求項３に対応）。また、前記
基板としてＳｉＣを用いている（請求項４に対応）。
ンジスタは、Ｓｉよりバンドギャップの広いワイドバン
ドギャップ半導体基板（Ｎ＋型ＳｉＣ基板１０）と、前
記基板の主表面上に形成され、前記基板よりも高抵抗な
第一導電型の半導体層（Ｎ−型ＳｉＣエピタキシャル領
域２０）と、前記半導体層の表層部の所定領域に形成さ
れた第一導電型のソース領域（Ｎ＋型ソース領域５０）
と、前記半導体層の表層部の所定領域に形成された第一
導電型の低抵抗チャネル接続領域（Ｎ＋型低抵抗チャネ
ル接続領域５１）と、前記ソース領域と前記低抵抗チャ
ネル接続領域に挟まれて形成されたチャネル領域（蓄積
型チャネル１１０）と、前記ソース領域を含む前記半導
体層の表層部に、前記低抵抗チャネル接続領域まで延設
して形成され、前記ソース領域の深さよりも深い第二導
電型のベース領域（Ｐ型ベース領域６０）と、少なくと
も前記チャネル領域上に、ゲート絶縁膜（３０）を介し
て形成されたゲート電極（４０）と、前記ソース領域に
接触するソース電極（８０）と、ドレイン電極（９０）
とを備えたことを特徴とする（請求項１に対応）。ま
た、前記ソース領域の不純物濃度と前記低抵抗チャネル
接続領域の不純物濃度が略等しく、前記ソース領域の深
さと前記低抵抗チャネル接続領域の深さが略等しい（請
求項２に対応）。また、前記チャネル領域が蓄積型チャ
ネルで構成されている（請求項３に対応）。また、前記
基板としてＳｉＣを用いている（請求項４に対応）。
【００３７】以下、本実施の形態１の電界効果トランジ
スタの動作について説明する。
スタの動作について説明する。
【００３８】図２は、本実施の形態１の電界効果トラン
ジスタの動作説明図（オフ時）、図３は、本実施の形態
１の電界効果トランジスタの動作説明図（オン時）であ
る。
ジスタの動作説明図（オフ時）、図３は、本実施の形態
１の電界効果トランジスタの動作説明図（オン時）であ
る。
【００３９】ドレイン電極９０とソース電極８０との間
に電圧が印加された状態で、ゲート電極４０に正の電圧
が印加されると、ゲート電極４０に対向した蓄積型チャ
ネル１１０の表層に電子の蓄積層が形成される。その結
果、図３に示すように、電流がドレイン領域２０から低
抵抗チャネル接続領域５１、蓄積型チャネル１１０、ソ
ース領域５０を経て、ソース電極８０へと流れる。
に電圧が印加された状態で、ゲート電極４０に正の電圧
が印加されると、ゲート電極４０に対向した蓄積型チャ
ネル１１０の表層に電子の蓄積層が形成される。その結
果、図３に示すように、電流がドレイン領域２０から低
抵抗チャネル接続領域５１、蓄積型チャネル１１０、ソ
ース領域５０を経て、ソース電極８０へと流れる。
【００４０】また、ゲート電極４０に印加された電圧を
取り去ると、蓄積型チャネル１１０はＰ型ベース領域６
０とのビルトインポテンシャルにより空乏化される。そ
の結果、低抵抗チャネル接続領域５１から蓄積型チャネ
ル１１０へと電流が流れなくなり、ドレイン電極９０と
ソース電極８０との間は電気的に絶縁され、スイッチン
グ機能を示すことになる。ドレイン耐圧が大きくなる
と、図２に示すように、Ｐ型ベース領域６０とＮ−型エ
ピタキシャル領域２０との界面から該エピタキシャル領
域２０側に拡がる空乏層によって、低抵抗チャネル接続
領域５１に印加される電界が緩和されるからゲート酸化
膜３０も保護される。そして、素子の耐圧については、
Ｐ型ベース領域６０とＮ−型エピタキシャル領域２０間
のＰＮ接合のアバランシェブレークダウンで決まるか
ら、この電界効果トランジスタのドレイン耐圧は高い。
取り去ると、蓄積型チャネル１１０はＰ型ベース領域６
０とのビルトインポテンシャルにより空乏化される。そ
の結果、低抵抗チャネル接続領域５１から蓄積型チャネ
ル１１０へと電流が流れなくなり、ドレイン電極９０と
ソース電極８０との間は電気的に絶縁され、スイッチン
グ機能を示すことになる。ドレイン耐圧が大きくなる
と、図２に示すように、Ｐ型ベース領域６０とＮ−型エ
ピタキシャル領域２０との界面から該エピタキシャル領
域２０側に拡がる空乏層によって、低抵抗チャネル接続
領域５１に印加される電界が緩和されるからゲート酸化
膜３０も保護される。そして、素子の耐圧については、
Ｐ型ベース領域６０とＮ−型エピタキシャル領域２０間
のＰＮ接合のアバランシェブレークダウンで決まるか
ら、この電界効果トランジスタのドレイン耐圧は高い。
【００４１】次に、本実施の形態１の電界効果トランジ
スタの製造方法の一例を、図４（ａ）〜（ｃ）、図５
（ｄ）〜（ｆ）、および図６（ｇ）の工程断面図を用い
て説明する。図４（ａ）の工程においては、Ｎ＋型Ｓｉ
Ｃ基板１０の上に、例えば不純物濃度が１０１４〜１０
１８ｃｍ−３、厚さが１〜１００μｍのＮ−型ＳｉＣエ
ピタキシャル領域２０が形成されている。
スタの製造方法の一例を、図４（ａ）〜（ｃ）、図５
（ｄ）〜（ｆ）、および図６（ｇ）の工程断面図を用い
て説明する。図４（ａ）の工程においては、Ｎ＋型Ｓｉ
Ｃ基板１０の上に、例えば不純物濃度が１０１４〜１０
１８ｃｍ−３、厚さが１〜１００μｍのＮ−型ＳｉＣエ
ピタキシャル領域２０が形成されている。
【００４２】図４（ｂ）の工程においては、エピタキシ
ャル領域２０に対して犠牲酸化を行い、その犠牲酸化膜
を除去した後に、フォトリソグラフィを経てパターニン
グされたマスク材１４０を用いて、例えば１００〜１０
００℃の高温で燐イオンを１００ｅＶ〜３ＭｅＶの加速
電圧で多段注入し、Ｎ＋型ソース領域５０およびＮ＋型
低抵抗チャネル接続領域５１を形成する。総ドーズ量
は、例えば１０１４〜１０１６ｃｍ−２である。もちろ
ん、Ｎ型不純物としては燐の他に、窒素、ヒ素などを用
いてもよい。このとき、ソース領域５０と低抵抗チャネ
ル接続領域５１との間の幅がチャネル長１２０となる。
チャネル長１２０の設計は、マスク材１４０をパターニ
ングする際のフォトリソグラフィに用いる感光材の加工
精度のみ考慮に入れればよい。感光材の加工精度は一般
的に１μｍ以下であり、チャネル長１２０の設計を必要
に応じて任意に行うことができる。
ャル領域２０に対して犠牲酸化を行い、その犠牲酸化膜
を除去した後に、フォトリソグラフィを経てパターニン
グされたマスク材１４０を用いて、例えば１００〜１０
００℃の高温で燐イオンを１００ｅＶ〜３ＭｅＶの加速
電圧で多段注入し、Ｎ＋型ソース領域５０およびＮ＋型
低抵抗チャネル接続領域５１を形成する。総ドーズ量
は、例えば１０１４〜１０１６ｃｍ−２である。もちろ
ん、Ｎ型不純物としては燐の他に、窒素、ヒ素などを用
いてもよい。このとき、ソース領域５０と低抵抗チャネ
ル接続領域５１との間の幅がチャネル長１２０となる。
チャネル長１２０の設計は、マスク材１４０をパターニ
ングする際のフォトリソグラフィに用いる感光材の加工
精度のみ考慮に入れればよい。感光材の加工精度は一般
的に１μｍ以下であり、チャネル長１２０の設計を必要
に応じて任意に行うことができる。
【００４３】図４（ｃ）の工程においては、マスク材１
４１を用いて例えば１００〜１０００℃の高温でアルミ
ニウムイオンを１００ｅＶ〜５ＭｅＶの加速電圧で多段
注入し、Ｐ型ベース領域６０を形成する。総ドーズ量
は、例えば１０１２〜１０１６ｃｍ−２である。もちろ
ん、Ｐ型不純物としてはアルミニウムの他に、ほう素、
ガリウムなどを用いてもよい。
４１を用いて例えば１００〜１０００℃の高温でアルミ
ニウムイオンを１００ｅＶ〜５ＭｅＶの加速電圧で多段
注入し、Ｐ型ベース領域６０を形成する。総ドーズ量
は、例えば１０１２〜１０１６ｃｍ−２である。もちろ
ん、Ｐ型不純物としてはアルミニウムの他に、ほう素、
ガリウムなどを用いてもよい。
【００４４】このとき、低抵抗チャネル接続領域５１
は、ベース領域６０と重なる必要がある。そのため、低
抵抗チャネル接続領域５１の長さは、フォトリソグラフ
ィの合わせ精度を考慮し、その分長く設計（図中１３
０）してやらなくてはならない。しかし、低抵抗チャネ
ル接続領域５１は、その抵抗が小さくなるように形成さ
れており、合わせ精度を考慮した分長くなってしまって
も、オン抵抗への寄与は小さく、十分にオン抵抗の小さ
い素子を得ることができる。
は、ベース領域６０と重なる必要がある。そのため、低
抵抗チャネル接続領域５１の長さは、フォトリソグラフ
ィの合わせ精度を考慮し、その分長く設計（図中１３
０）してやらなくてはならない。しかし、低抵抗チャネ
ル接続領域５１は、その抵抗が小さくなるように形成さ
れており、合わせ精度を考慮した分長くなってしまって
も、オン抵抗への寄与は小さく、十分にオン抵抗の小さ
い素子を得ることができる。
【００４５】図５（ｄ）の工程においては、マスク材１
４２を用いて、例えば１００〜１０００℃の高温で窒素
イオンを１００ｅＶ〜１ＭｅＶの加速電圧で多段注入
し、Ｎ型蓄積チャネル１１０を形成する。総ドーズ量
は、例えば１０１１〜１０１３ｃｍ−２である。もちろ
ん、Ｎ型不純物としては燐の他に、窒素、ヒ素などを用
いてもよい。
４２を用いて、例えば１００〜１０００℃の高温で窒素
イオンを１００ｅＶ〜１ＭｅＶの加速電圧で多段注入
し、Ｎ型蓄積チャネル１１０を形成する。総ドーズ量
は、例えば１０１１〜１０１３ｃｍ−２である。もちろ
ん、Ｎ型不純物としては燐の他に、窒素、ヒ素などを用
いてもよい。
【００４６】なお、本実施形態１では、イオン注入を、
ソース領域５０および低抵抗チャネル接続領域５１を形
成するための燐イオン注入、Ｐ型ベース領域６０を形成
するためのアルミニウムイオン注入、蓄積型チャネル１
１０を形成するための窒素イオン注入、の順に行った
が、各イオン注入を行う順番はこの限りではない。
ソース領域５０および低抵抗チャネル接続領域５１を形
成するための燐イオン注入、Ｐ型ベース領域６０を形成
するためのアルミニウムイオン注入、蓄積型チャネル１
１０を形成するための窒素イオン注入、の順に行った
が、各イオン注入を行う順番はこの限りではない。
【００４７】図５（ｅ）の工程においては、例えば１０
００〜１８００℃での熱処理を行い、注入した不純物を
活性化させる。
００〜１８００℃での熱処理を行い、注入した不純物を
活性化させる。
【００４８】図５（ｆ）の工程においては、ゲート絶縁
膜３０を１２００℃程度での熱酸化により形成し、次に
例えば多結晶シリコンによりゲート電極４０を形成す
る。その後、層間絶縁膜７０としてＣＶＤ酸化膜を堆積
し、コンタクトホールを開孔する。
膜３０を１２００℃程度での熱酸化により形成し、次に
例えば多結晶シリコンによりゲート電極４０を形成す
る。その後、層間絶縁膜７０としてＣＶＤ酸化膜を堆積
し、コンタクトホールを開孔する。
【００４９】図６（ｇ）の工程においてはＮ＋型ソース
領域５０上に開孔されたコンタクトホールに例えば金属
膜からなるソース電極８０を形成する。また、Ｎ＋基板
１０の裏面にドレイン電極９０として金属膜を蒸着し、
例えば６００〜１４００℃程度で熱処理してオーミック
電極とする。このようにして図１に示す電界効果トラン
ジスタが完成する。
領域５０上に開孔されたコンタクトホールに例えば金属
膜からなるソース電極８０を形成する。また、Ｎ＋基板
１０の裏面にドレイン電極９０として金属膜を蒸着し、
例えば６００〜１４００℃程度で熱処理してオーミック
電極とする。このようにして図１に示す電界効果トラン
ジスタが完成する。
【００５０】即ち、本実施の形態１の電界効果トランジ
スタの製造方法は、ドレイン領域となる第一導電型の前
記基板（Ｎ＋型ＳｉＣ基板１０）の主表面上に、前記基
板よりも高抵抗な第一導電型の半導体層（Ｎ−型ＳｉＣ
エピタキシャル領域２０）を形成する工程（図４（ａ）
の工程）と、前記半導体層の表層部の所定領域にマスク
材（１４０）を堆積する工程と、前記マスク材をパター
ニングする工程と、前記マスク材越しに前記半導体層中
に不純物を導入することで、第一導電型のソース領域
（Ｎ＋型ソース領域５０）と、第一導電型の低抵抗チャ
ネル接続領域（Ｎ ＋型低抵抗チャネル接続領域５１）
を、前記ソース領域と前記低抵抗チャネル接続領域とに
挟まれる部分がチャネル領域となるように、同時に形成
する工程（図４（ｂ）の工程）と、前記ソース領域を含
む前記半導体層の表層部に、前記低抵抗チャネル接続領
域まで延設して、前記ソース領域の深さよりも深い第二
導電型のベース領域（Ｐ型ベース領域６０）を形成する
工程（図４（ｃ）の工程）とを少なくとも含む（請求項
５に対応）。
スタの製造方法は、ドレイン領域となる第一導電型の前
記基板（Ｎ＋型ＳｉＣ基板１０）の主表面上に、前記基
板よりも高抵抗な第一導電型の半導体層（Ｎ−型ＳｉＣ
エピタキシャル領域２０）を形成する工程（図４（ａ）
の工程）と、前記半導体層の表層部の所定領域にマスク
材（１４０）を堆積する工程と、前記マスク材をパター
ニングする工程と、前記マスク材越しに前記半導体層中
に不純物を導入することで、第一導電型のソース領域
（Ｎ＋型ソース領域５０）と、第一導電型の低抵抗チャ
ネル接続領域（Ｎ ＋型低抵抗チャネル接続領域５１）
を、前記ソース領域と前記低抵抗チャネル接続領域とに
挟まれる部分がチャネル領域となるように、同時に形成
する工程（図４（ｂ）の工程）と、前記ソース領域を含
む前記半導体層の表層部に、前記低抵抗チャネル接続領
域まで延設して、前記ソース領域の深さよりも深い第二
導電型のベース領域（Ｐ型ベース領域６０）を形成する
工程（図４（ｃ）の工程）とを少なくとも含む（請求項
５に対応）。
【００５１】これらの結果、本実施の形態１の電界効果
トランジスタにおいては、次のような効果が得られる。
トランジスタにおいては、次のような効果が得られる。
【００５２】Ｎ＋型低抵抗チャネル接続領域５１を設
けたことで、オン抵抗の大幅な低減を図ることができ
る。
けたことで、オン抵抗の大幅な低減を図ることができ
る。
【００５３】ソース領域５０と低抵抗チャネル接続領
域５１を同時に形成し、両者に挟まれる部分をチャネル
とすることができるため、チャネル長１２０の設計にフ
ォトリソグラフィの合わせ精度を考慮に入れる必要がな
い。チャネル長１２０の設計は、フォトリソグラフィに
用いる感光材の加工精度のみ考慮に入れればよい。感光
材の加工精度は、一般的に１μｍ以下であり、チャネル
長１２０の設計を必要に応じて任意に行うことができ
る。
域５１を同時に形成し、両者に挟まれる部分をチャネル
とすることができるため、チャネル長１２０の設計にフ
ォトリソグラフィの合わせ精度を考慮に入れる必要がな
い。チャネル長１２０の設計は、フォトリソグラフィに
用いる感光材の加工精度のみ考慮に入れればよい。感光
材の加工精度は、一般的に１μｍ以下であり、チャネル
長１２０の設計を必要に応じて任意に行うことができ
る。
【００５４】チャネル長１２０を従来のＳｉＣプレー
ナ型ＭＯＳＦＥＴよりも短く作製できるため、チャネル
抵抗を小さくし、素子のオン抵抗を低減することができ
る。
ナ型ＭＯＳＦＥＴよりも短く作製できるため、チャネル
抵抗を小さくし、素子のオン抵抗を低減することができ
る。
【００５５】低抵抗チャネル接続領域５１は、ベース
領域６０と重なる必要がある。そのため、低抵抗チャネ
ル接続領域５１の長さはフォトリソグラフィの合わせ精
度を考慮し、その分長く設計してやらなくてはならな
い。しかし、低抵抗チャネル接続領域５１はその抵抗が
小さくなるように形成されており、合わせ精度を考慮し
た分長くなってしまっても、オン抵抗への寄与は小さ
く、十分にオン抵抗の小さい素子を得ることができる。
領域６０と重なる必要がある。そのため、低抵抗チャネ
ル接続領域５１の長さはフォトリソグラフィの合わせ精
度を考慮し、その分長く設計してやらなくてはならな
い。しかし、低抵抗チャネル接続領域５１はその抵抗が
小さくなるように形成されており、合わせ精度を考慮し
た分長くなってしまっても、オン抵抗への寄与は小さ
く、十分にオン抵抗の小さい素子を得ることができる。
【００５６】実施の形態２
図７は、本発明の実施の形態２の電界効果トランジスタ
の構造を示す断面図である。図１に示す実施の形態１と
の構成上の違いは、蓄積型チャネル（１１０）ではな
く、反転型チャネル１１１が形成される点である。その
動作は、ドレイン電極９０とソース電極８０との間に電
圧が印加された状態で、ゲート電極４０に正の電圧が印
加されると、ゲート電極４０に対向したＰ型ベース領域
６０の表層に反転型のチャネル領域１１１が形成され、
ドレイン電極９０からソース電極８０へと電流を流すこ
とが可能となる。製造方法は、図４〜６に示した実施の
形態１の製造方法において、図５（ｄ）で説明した窒素
のイオン注入が省略されるだけである。
の構造を示す断面図である。図１に示す実施の形態１と
の構成上の違いは、蓄積型チャネル（１１０）ではな
く、反転型チャネル１１１が形成される点である。その
動作は、ドレイン電極９０とソース電極８０との間に電
圧が印加された状態で、ゲート電極４０に正の電圧が印
加されると、ゲート電極４０に対向したＰ型ベース領域
６０の表層に反転型のチャネル領域１１１が形成され、
ドレイン電極９０からソース電極８０へと電流を流すこ
とが可能となる。製造方法は、図４〜６に示した実施の
形態１の製造方法において、図５（ｄ）で説明した窒素
のイオン注入が省略されるだけである。
【００５７】このように、本発明によりチャネル長を例
えば１μｍとする素子を作製できるため、チャネル領域
が反転型で動作する実施の形態２のような電界効果トラ
ンジスタにおいても、実用上十分にオン抵抗の小さい素
子を提供することが可能である。
えば１μｍとする素子を作製できるため、チャネル領域
が反転型で動作する実施の形態２のような電界効果トラ
ンジスタにおいても、実用上十分にオン抵抗の小さい素
子を提供することが可能である。
【００５８】以上本発明を実施の形態に基づいて具体的
に説明したが、本発明は上記実施の形態に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
更可能であることは勿論である。
に説明したが、本発明は上記実施の形態に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
更可能であることは勿論である。
【図１】本発明の実施の形態１の電界効果トランジスタ
の構造を示す断面図である。
の構造を示す断面図である。
【図２】本実施の形態１の電界効果トランジスタの動作
説明図（オフ時）である。
説明図（オフ時）である。
【図３】本実施の形態１の電界効果トランジスタの動作
説明図（オン時）である。
説明図（オン時）である。
【図４】本発明の実施の形態１の電界効果トランジスタ
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
【図５】本発明の実施の形態１の電界効果トランジスタ
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
【図６】本発明の実施の形態１の電界効果トランジスタ
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
【図７】本発明の実施の形態２の電界効果トランジスタ
の構造を示す断面図である。
の構造を示す断面図である。
【図８】従来のＳｉＣプレーナ型ＭＯＳＦＥＴ構造を示
す断面図である。
す断面図である。
【図９】図８に示した従来のＳｉＣプレーナ型ＭＯＳＦ
ＥＴの動作説明図（オフ時）である。
ＥＴの動作説明図（オフ時）である。
【図１０】図８に示した従来のＳｉＣプレーナ型ＭＯＳ
ＦＥＴの動作説明図（オン時）である。
ＦＥＴの動作説明図（オン時）である。
【図１１】図８に示した従来のＳｉＣプレーナ型ＭＯＳ
ＦＥＴの製造方法を示す工程断面図である。
ＦＥＴの製造方法を示す工程断面図である。
【図１２】図８に示した従来のＳｉＣプレーナ型ＭＯＳ
ＦＥＴの製造方法を示す工程断面図である。
ＦＥＴの製造方法を示す工程断面図である。
１０…Ｎ＋型ＳｉＣ基板
２０…Ｎ−型ＳｉＣエピタキシャル領域
３０…ゲート絶縁膜
４０…ゲート電極
５０…Ｎ＋型ソース領域
５１…Ｎ＋型低抵抗チャネル接続領域
６０…Ｐ型ベース領域
７０…層間絶縁膜
８０…ソース電極
９０…ドレイン電極
１００…反転型チャネル領域
１１０…蓄積型チャネル領域
１１１…反転型チャネル領域
１２０…チャネル長
１３０…低抵抗チャネル接続領域５１とベース領域６０
の重なり幅 １４０、１４１、１４２、１４３、１４４…マスク材
の重なり幅 １４０、１４１、１４２、１４３、１４４…マスク材
Claims (5)
- 【請求項１】Ｓｉよりバンドギャップの広いワイドバン
ドギャップ半導体基板と、 前記基板の主表面上に形成され、前記基板よりも高抵抗
な第一導電型の半導体層と、 前記半導体層の表層部の所定領域に形成された第一導電
型のソース領域と、 前記半導体層の表層部の所定領域に形成された第一導電
型の低抵抗チャネル接続領域と、 前記ソース領域と前記低抵抗チャネル接続領域に挟まれ
て形成されたチャネル領域と、 前記ソース領域を含む前記半導体層の表層部に、前記低
抵抗チャネル接続領域まで延設して形成され、前記ソー
ス領域の深さよりも深い第二導電型のベース領域と、 少なくとも前記チャネル領域上に、ゲート絶縁膜を介し
て形成されたゲート電極と、 前記ソース領域に接触するソース電極と、 ドレイン電極とを備えたことを特徴とする電界効果トラ
ンジスタ。 - 【請求項２】前記ソース領域の不純物濃度と前記低抵抗
チャネル接続領域の不純物濃度が略等しく、前記ソース
領域の深さと前記低抵抗チャネル接続領域の深さが略等
しいことを特徴とする請求項１記載の電界効果トランジ
スタ。 - 【請求項３】前記チャネル領域が蓄積型チャネルで構成
されていることを特徴とする請求項１記載の電界効果ト
ランジスタ。 - 【請求項４】前記基板としてＳｉＣを用いたことを特徴
とする請求項１記載の電界効果トランジスタ。 - 【請求項５】請求項１ないし４のいずれか記載の電界効
果トランジスタの製造方法において、 ドレイン領域となる第一導電型の前記基板の主表面上
に、前記基板よりも高抵抗な第一導電型の半導体層を形
成する工程と、 前記半導体層の表層部の所定領域にマスク材を堆積する
工程と、 前記マスク材をパターニングする工程と、 前記マスク材越しに前記半導体層中に不純物を導入する
ことで、第一導電型のソース領域と、第一導電型の低抵
抗チャネル接続領域を、前記ソース領域と前記低抵抗チ
ャネル接続領域とに挟まれる部分がチャネル領域となる
ように、同時に形成する工程と、 前記ソース領域を含む前記半導体層の表層部に、前記低
抵抗チャネル接続領域まで延設して、前記ソース領域の
深さよりも深い第二導電型のベース領域を形成する工程
とを少なくとも含むことを特徴とする電界効果トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002121810A JP3939583B2 (ja) | 2002-04-24 | 2002-04-24 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002121810A JP3939583B2 (ja) | 2002-04-24 | 2002-04-24 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003318397A true JP2003318397A (ja) | 2003-11-07 |
| JP3939583B2 JP3939583B2 (ja) | 2007-07-04 |
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|---|---|---|---|---|
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| US6995397B2 (en) * | 2001-09-14 | 2006-02-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| JP2006303324A (ja) * | 2005-04-22 | 2006-11-02 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2006303323A (ja) * | 2005-04-22 | 2006-11-02 | Rohm Co Ltd | 半導体装置およびその製造方法 |
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-
2002
- 2002-04-24 JP JP2002121810A patent/JP3939583B2/ja not_active Expired - Fee Related
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