JP2003318397A - 電界効果トランジスタとその製造方法 - Google Patents
電界効果トランジスタとその製造方法Info
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Abstract
スタを提供する。 【解決手段】Siよりバンドギャップの広いN+型Si
C基板10と、基板10の主表面上に形成され、基板1
0よりも高抵抗なN−型SiCエピタキシャル領域20
と、エピタキシャル領域20の表層部の所定領域に形成
されたN+型ソース領域50と、該表層部の所定領域に
形成され、ソース領域50と同じ不純物濃度で深さのN
+型低抵抗チャネル接続領域51と、ソース領域50と
低抵抗チャネル接続領域51に挟まれて形成される蓄積
型チャネル110と、ソース領域50を含むエピタキシ
ャル領域20の表層部に、低抵抗チャネル接続領域51
まで延設して形成され、ソース領域50の深さよりも深
いP型ベース領域60と、少なくとも蓄積型チャネル1
10上に、ゲート絶縁膜30を介して形成されたゲート
電極40と、ソース領域50に接触するソース電極80
と、ドレイン電極90とを有する。
Description
スタとその製造方法に関する。
ドギャップが広く、また、最大絶縁破壊電界がシリコン
(以下、Siと記す)と比較して一桁も大きい。さら
に、SiCの自然酸化物はSiO2であり、Siと同様
の方法により容易にSiCの表面上に熱酸化膜を形成す
ることができる。このため、SiCは電気自動車の高速
/高電圧スイッチング素子、特に、高電力ユニ/バイポ
ーラ素子として用いた際に、非常に優れた材料となるこ
とが期待される。
ET構造を示す断面図であり、例えば特開平10−23
3503号公報に開示されている。図に示すように、高
濃度N型(以下、高濃度は「+」、低濃度は「−」を用いて
記載する)SiC基板10上に、N−型SiCエピタキ
シャル領域20が形成されている。そして、エピタキシ
ャル領域20の表層部における所定領域には、P型べー
ス領域60、およびN+型ソース領域50が形成されて
いる。また、N−型SiCエピタキシャル領域20の上
には、ゲート絶縁膜30を介してゲート電極40が配置
され、ゲート電極40は層間絶縁膜70にて覆われてい
る。N+型ソース領域50に接するようにソース電極8
0が形成されるとともに、N+型SiC基板10の裏面
にはドレイン電極90が形成されている。なお、P型ベ
ース領域60は、図示されないところで、ソース電極8
0と同電位となるように接続されている。
SFETの動作説明図(オフ時)、図10は、この従来
のSiCプレーナ型MOSFETの動作説明図(オン
時)である。
は、ドレイン電極90とソース電極80との間に電圧が
印加された状態で、ゲート電極40に正の電圧が印加さ
れると、ゲート電極40に対向したP型ベース領域60
の表層に反転型のチャネル領域100が形成され、図1
0に示すように、ドレイン電極90からソース電極80
へと電流を流すことが可能となる。
取り去ることによってドレイン電極90とソース電極8
0との間は電気的に絶縁され、スイッチング機能を示す
ことになる。なお、このとき、素子の耐圧は、P型ベー
ス領域60とN−型エピタキシャル領域20間のPN接
合のアバランシェブレークダウンで決まり、ゲート絶縁
膜30にかかる電界は、図9に示すように、PN接合か
ら伸びる空乏層によってシールドされるから、ドレイン
耐圧が高い。
示すようなSiCプレーナ型MOSFETでは、ゲート
絶縁膜30と反転型のチャネル領域100との界面に不
完全な結晶構造、すなわち、多量の界面準位が存在する
ことが知られている(V. V. Afanasev, M. Bassler, G.
Pensl and M. Schulz, Phys. Stat. Sol. (A) 162(199
7)321.)。このため、ゲート電極40に電圧を印加して
形成した、チャネル領域100の表層の反転型チャネル
に多量の界面準位が存在し、これらが電子トラップとし
て働くため、チャネル移動度を大きくすることができ
ず、結果的にチャネル抵抗が大きくなるという問題があ
った。
小さくなる。例えばチャネル長が10μmから1μmに
なれば、チャネル抵抗は1/10になる。チャネル長が
短すぎると、ゲート電極40およびソース電極80を接
地した状態でドレイン電極90に高電圧を印加した場
合、チャネル領域でパンチスルーがおこる心配があるの
で、例えば0.1μmというようにチャネル長を極端に
短く形成することは難しい。素子の設計条件にもよる
が、図8に示すようなSiCプレーナ型MOSFETに
おいては、チャネル長は1μm程度に設計可能である。
ように素子を作製すればよいが、しかし、SiCプレー
ナ型MOSFETの作製においては、プロセス上の制約
が大きく、チャネル長1μm以下の素子を作製すること
が難しかった。
する。まず、SiCプレーナ型MOSFETの作製工程
について説明する。図11(a)〜(c)、図12
(d)〜(f)は図8に示した従来のSiCプレーナ型
MOSFETの製造工程を示す断面図である。
iC基板10の上に、例えば不純物濃度が1014〜1
018cm−3、厚さが1〜100μmのN−型SiC
エピタキシャル領域20が形成されている。
シャル領域20に対して犠牲酸化を行い、その犠牲酸化
膜を除去した後に、マスク材143を用いて例えば10
0〜1000℃の高温で燐イオンを100eV〜3Me
Vの加速電圧で多段注入し、N+型ソース領域50を形
成する。総ドーズ量は例えば1014〜1016cm
−2である。もちろん、N型不純物としては燐の他に、
窒素、ヒ素などを用いてもよい。
144を用いて例えば100〜1000℃の高温でアル
ミニウムイオンを100eV〜5MeVの加速電圧で多
段注入し、P型ベース領域60を形成する。総ドーズ量
は例えば1012〜1016cm−2である。もちろ
ん、P型不純物としてはアルミニウムの他に、ほう素、
ガリウムなどを用いてもよい。
るための燐イオン注入を先に行ったが、べース領域60
を形成するためのアルミニウムイオン注入を先に行った
後に、ソース領域50を形成するための燐イオン注入を
行ってもよい。
000〜1800℃での熱処理を行い、注入した不純物
を活性化させる。
縁膜30を1200℃程度での熱酸化により形成し、次
に例えば多結晶シリコンによりゲート電極40を形成す
る。その後、層間絶縁膜70としてCVD酸化膜を堆積
し、コシタクトホールを開孔する。
ース領域50上に開孔されたコンタクトホールにソース
電極80を形成する。また、N+基板10の裏面にドレ
イン電極90として金属膜を蒸着し、例えば600〜1
400℃程度で熱処理してオーミック電極とする。この
ようにして従来例として示した図8のSiCプレーナ型
MOSFETが完成する。
図11(b)および図11(c)の工程にある。図11
(c)におけるP型ベース領域60とN+型ソース領域
50の重なり部分、すなわち、図中の150がチャネル
長となる。そして、図11(b)のソース領域50と図
11(c)のP型ベース領域60は別々のマスク材を用
いて形成される。このため、チャネル長150の設計寸
法は、マスク材143、144をパターニングする際の
フォトリソグラフィの合わせ精度を考慮に入れざるを得
ない。例えばその合わせ精度が2μmであるとすると、
ソース領域50の形成で2μm、ベース領域60の形成
で2μm、そしてチャネル長150は最低1μmは必要
であるから、チャネル長150の設計寸法は、それらを
足し合わせて5μmとしなくてはならない。このような
制約が上記SiCプレーナ型MOSFETの作製工程に
あり、チャネル長150の設計寸法にフォトリソグラフ
ィの合わせ精度を考慮せざるをえず、チャネル長150
を必要以上に長く設計しなくてはならないという問題が
あった。
解決するためになされたものであり、チャネル長を任意
の長さに設計できる製造工程を経た、チャネル抵抗の小
さい高耐圧電界効果トランジスタとその製造方法を提供
することを目的とする。
め、本発明においては特許請求の範囲に記載するような
構成をとる。
ジスタは、Siよりバンドギャップの広いワイドバンド
ギャップ半導体基板と、前記基板の主表面上に形成さ
れ、前記基板よりも高抵抗な第一導電型の半導体層と、
前記半導体層の表層部の所定領域に形成された第一導電
型のソース領域と、前記半導体層の表層部の所定領域に
形成された第一導電型の低抵抗チャネル接続領域と、前
記ソース領域と前記低抵抗チャネル接続領域に挟まれて
形成されたチャネル領域と、前記ソース領域を含む前記
半導体層の表層部に、前記低抵抗チャネル接続領域まで
延設して形成され、前記ソース領域の深さよりも深い第
二導電型のベース領域と、少なくとも前記チャネル領域
上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ソース領域に接触するソース電極と、ドレイン電極
とを備えたことを特徴とする。
タは、請求項1記載の電界効果トランジスタにおいて、
前記ソース領域の不純物濃度と前記低抵抗チャネル接続
領域の不純物濃度が略等しく、前記ソース領域の深さと
前記低抵抗チャネル接続領域の深さが略等しいことを特
徴とする。
タは、請求項1記載の電界効果トランジスタにおいて、
前記チャネル領域が蓄積型チャネルで構成されているこ
とを特徴とする。
タは、請求項1記載の電界効果トランジスタにおいて、
前記基板としてSiCを用いたことを特徴とする。
タの製造方法は、請求項1ないし4のいずれか記載の電
界効果トランジスタの製造方法において、ドレイン領域
となる第一導電型の前記基板の主表面上に、前記基板よ
りも高抵抗な第一導電型の半導体層を形成する工程と、
前記半導体層の表層部の所定領域にマスク材を堆積する
工程と、前記マスク材をパターニングする工程と、前記
マスク材越しに前記半導体層中に不純物を導入すること
で、第一導電型のソース領域と、第一導電型の低抵抗チ
ャネル接続領域を、前記ソース領域と前記低抵抗チャネ
ル接続領域とに挟まれる部分がチャネル領域となるよう
に、同時に形成する工程と、前記ソース領域を含む前記
半導体層の表層部に、前記低抵抗チャネル接続領域まで
延設して、前記ソース領域の深さよりも深い第二導電型
のベース領域を形成する工程とを少なくとも含むことを
特徴とする。
よれば、 第一導電型の高濃度不純物層である低抵抗チャネル接
続領域を設けたことで、オン抵抗の大幅な低減を図るこ
とができる。
同時に形成し、両者に挟まれる部分をチャネルとするこ
とができるため、チャネル長の設計にフォトリソグラフ
ィの合わせ精度を考慮に入れる必要がない。チャネル長
の設計は、フォトリソグラフィに用いる感光材の加工精
度のみ考慮に入れればよい。感光材の加工精度は、一般
的に1μm以下であり、チャネル長の設計を必要に応じ
て任意に行うことができる。
OSFETよりも短く作製できるため、チャネル抵抗を
小さくし、素子のオン抵抗を低減することができる。
と重なる必要がある。そのため、低抵抗チャネル接続領
域の長さはフォトリソグラフィの合わせ精度を考慮し、
その分長く設計してやらなくてはならない。しかし、低
抵抗チャネル接続領域はその抵抗が小さくなるように形
成されており、合わせ精度を考慮した分長くなってしま
っても、オン抵抗への寄与は小さく、十分にオン抵抗の
小さい素子を得ることができる。
れば、ソース領域と低抵抗チャネル接続領域を同時に形
成することがいるので、製造工程が簡単である。
れば、チャネル領域に蓄積型チャネル)を形成すること
で、チャネルを流れるキャリアがゲート絶縁膜と半導体
基体との界面に存在する界面準位の影響を受けにくくす
ることができるため、さらにチャネル抵抗を低減するこ
とができる。
れば、ワイドバンドギャップ半導体としてSiCを用い
ることにより高耐圧性を有し、高キャリア移動度、高飽
和ドリフト速度を権保することができる。このため、電
界効果トランジスタを高速スイッチング素子や大電力用
素子に用いることができる。
造方法によれば、上記〜のような効果を有する電界
効果トランジスタを容易に製造することができる。
に従って説明する。なお、本実施の形態で用いられる炭
化珪素(SiC)のポリタイプは4Hが代表的である
が、6H、3C等その他のポリタイプでも構わない。ま
た、以下の実施の形態では、すべてドレイン電極を半導
体基板の裏面に形成し、ソース電極を基板表面に配置し
て、電流を素子内部に縦方向に流す構造の電界効果トラ
ンジスタで説明するが、例えばドレイン電極をソース電
極と同じく基板表面に配置して、電流を横方向に流す構
造の電界効果トランジスタでも本発明が適用可能であ
る。また、本発明の主旨を逸脱しない範囲での変形を含
むことは言うまでもない。さらに、SiCのほかにGa
Nやダイヤモンドにも本発明を適用できる。
の構造を示す断面図である。図に示すように、N+型S
iC基板10上に、N−型SiCエピタキシャル領域2
0が形成されている。そして、エピタキシャル領域20
の表層部における所定領域には、P型ベース領域60、
N+型ソース領域50およびN+型低抵抗チャネル接続
領域51が形成されている。そして、ソース領域50と
N+型低抵抗チャネル接続領域51の間には、蓄積型チ
ャネル110が形成されている。また、N−型SiCエ
ピタキシャル領域20の上にはゲート絶縁膜30を介し
てゲート電極40が配置され、ゲート電極40は層間絶
縁膜70にて覆われている。N +型ソース領域50に接
するようにソース電極80が形成されるとともに、N+
型SiC基板10の裏面にはドレイン電極90が形成さ
れている。なお、P型ベース領域60は、図示されない
ところでソース電極80と同電位となるように接続され
ている。
ンジスタは、Siよりバンドギャップの広いワイドバン
ドギャップ半導体基板(N+型SiC基板10)と、前
記基板の主表面上に形成され、前記基板よりも高抵抗な
第一導電型の半導体層(N−型SiCエピタキシャル領
域20)と、前記半導体層の表層部の所定領域に形成さ
れた第一導電型のソース領域(N+型ソース領域50)
と、前記半導体層の表層部の所定領域に形成された第一
導電型の低抵抗チャネル接続領域(N+型低抵抗チャネ
ル接続領域51)と、前記ソース領域と前記低抵抗チャ
ネル接続領域に挟まれて形成されたチャネル領域(蓄積
型チャネル110)と、前記ソース領域を含む前記半導
体層の表層部に、前記低抵抗チャネル接続領域まで延設
して形成され、前記ソース領域の深さよりも深い第二導
電型のベース領域(P型ベース領域60)と、少なくと
も前記チャネル領域上に、ゲート絶縁膜(30)を介し
て形成されたゲート電極(40)と、前記ソース領域に
接触するソース電極(80)と、ドレイン電極(90)
とを備えたことを特徴とする(請求項1に対応)。ま
た、前記ソース領域の不純物濃度と前記低抵抗チャネル
接続領域の不純物濃度が略等しく、前記ソース領域の深
さと前記低抵抗チャネル接続領域の深さが略等しい(請
求項2に対応)。また、前記チャネル領域が蓄積型チャ
ネルで構成されている(請求項3に対応)。また、前記
基板としてSiCを用いている(請求項4に対応)。
スタの動作について説明する。
ジスタの動作説明図(オフ時)、図3は、本実施の形態
1の電界効果トランジスタの動作説明図(オン時)であ
る。
に電圧が印加された状態で、ゲート電極40に正の電圧
が印加されると、ゲート電極40に対向した蓄積型チャ
ネル110の表層に電子の蓄積層が形成される。その結
果、図3に示すように、電流がドレイン領域20から低
抵抗チャネル接続領域51、蓄積型チャネル110、ソ
ース領域50を経て、ソース電極80へと流れる。
取り去ると、蓄積型チャネル110はP型ベース領域6
0とのビルトインポテンシャルにより空乏化される。そ
の結果、低抵抗チャネル接続領域51から蓄積型チャネ
ル110へと電流が流れなくなり、ドレイン電極90と
ソース電極80との間は電気的に絶縁され、スイッチン
グ機能を示すことになる。ドレイン耐圧が大きくなる
と、図2に示すように、P型ベース領域60とN−型エ
ピタキシャル領域20との界面から該エピタキシャル領
域20側に拡がる空乏層によって、低抵抗チャネル接続
領域51に印加される電界が緩和されるからゲート酸化
膜30も保護される。そして、素子の耐圧については、
P型ベース領域60とN−型エピタキシャル領域20間
のPN接合のアバランシェブレークダウンで決まるか
ら、この電界効果トランジスタのドレイン耐圧は高い。
スタの製造方法の一例を、図4(a)〜(c)、図5
(d)〜(f)、および図6(g)の工程断面図を用い
て説明する。図4(a)の工程においては、N+型Si
C基板10の上に、例えば不純物濃度が1014〜10
18cm−3、厚さが1〜100μmのN−型SiCエ
ピタキシャル領域20が形成されている。
ャル領域20に対して犠牲酸化を行い、その犠牲酸化膜
を除去した後に、フォトリソグラフィを経てパターニン
グされたマスク材140を用いて、例えば100〜10
00℃の高温で燐イオンを100eV〜3MeVの加速
電圧で多段注入し、N+型ソース領域50およびN+型
低抵抗チャネル接続領域51を形成する。総ドーズ量
は、例えば1014〜1016cm−2である。もちろ
ん、N型不純物としては燐の他に、窒素、ヒ素などを用
いてもよい。このとき、ソース領域50と低抵抗チャネ
ル接続領域51との間の幅がチャネル長120となる。
チャネル長120の設計は、マスク材140をパターニ
ングする際のフォトリソグラフィに用いる感光材の加工
精度のみ考慮に入れればよい。感光材の加工精度は一般
的に1μm以下であり、チャネル長120の設計を必要
に応じて任意に行うことができる。
41を用いて例えば100〜1000℃の高温でアルミ
ニウムイオンを100eV〜5MeVの加速電圧で多段
注入し、P型ベース領域60を形成する。総ドーズ量
は、例えば1012〜1016cm−2である。もちろ
ん、P型不純物としてはアルミニウムの他に、ほう素、
ガリウムなどを用いてもよい。
は、ベース領域60と重なる必要がある。そのため、低
抵抗チャネル接続領域51の長さは、フォトリソグラフ
ィの合わせ精度を考慮し、その分長く設計(図中13
0)してやらなくてはならない。しかし、低抵抗チャネ
ル接続領域51は、その抵抗が小さくなるように形成さ
れており、合わせ精度を考慮した分長くなってしまって
も、オン抵抗への寄与は小さく、十分にオン抵抗の小さ
い素子を得ることができる。
42を用いて、例えば100〜1000℃の高温で窒素
イオンを100eV〜1MeVの加速電圧で多段注入
し、N型蓄積チャネル110を形成する。総ドーズ量
は、例えば1011〜1013cm−2である。もちろ
ん、N型不純物としては燐の他に、窒素、ヒ素などを用
いてもよい。
ソース領域50および低抵抗チャネル接続領域51を形
成するための燐イオン注入、P型ベース領域60を形成
するためのアルミニウムイオン注入、蓄積型チャネル1
10を形成するための窒素イオン注入、の順に行った
が、各イオン注入を行う順番はこの限りではない。
00〜1800℃での熱処理を行い、注入した不純物を
活性化させる。
膜30を1200℃程度での熱酸化により形成し、次に
例えば多結晶シリコンによりゲート電極40を形成す
る。その後、層間絶縁膜70としてCVD酸化膜を堆積
し、コンタクトホールを開孔する。
領域50上に開孔されたコンタクトホールに例えば金属
膜からなるソース電極80を形成する。また、N+基板
10の裏面にドレイン電極90として金属膜を蒸着し、
例えば600〜1400℃程度で熱処理してオーミック
電極とする。このようにして図1に示す電界効果トラン
ジスタが完成する。
スタの製造方法は、ドレイン領域となる第一導電型の前
記基板(N+型SiC基板10)の主表面上に、前記基
板よりも高抵抗な第一導電型の半導体層(N−型SiC
エピタキシャル領域20)を形成する工程(図4(a)
の工程)と、前記半導体層の表層部の所定領域にマスク
材(140)を堆積する工程と、前記マスク材をパター
ニングする工程と、前記マスク材越しに前記半導体層中
に不純物を導入することで、第一導電型のソース領域
(N+型ソース領域50)と、第一導電型の低抵抗チャ
ネル接続領域(N +型低抵抗チャネル接続領域51)
を、前記ソース領域と前記低抵抗チャネル接続領域とに
挟まれる部分がチャネル領域となるように、同時に形成
する工程(図4(b)の工程)と、前記ソース領域を含
む前記半導体層の表層部に、前記低抵抗チャネル接続領
域まで延設して、前記ソース領域の深さよりも深い第二
導電型のベース領域(P型ベース領域60)を形成する
工程(図4(c)の工程)とを少なくとも含む(請求項
5に対応)。
トランジスタにおいては、次のような効果が得られる。
けたことで、オン抵抗の大幅な低減を図ることができ
る。
域51を同時に形成し、両者に挟まれる部分をチャネル
とすることができるため、チャネル長120の設計にフ
ォトリソグラフィの合わせ精度を考慮に入れる必要がな
い。チャネル長120の設計は、フォトリソグラフィに
用いる感光材の加工精度のみ考慮に入れればよい。感光
材の加工精度は、一般的に1μm以下であり、チャネル
長120の設計を必要に応じて任意に行うことができ
る。
ナ型MOSFETよりも短く作製できるため、チャネル
抵抗を小さくし、素子のオン抵抗を低減することができ
る。
領域60と重なる必要がある。そのため、低抵抗チャネ
ル接続領域51の長さはフォトリソグラフィの合わせ精
度を考慮し、その分長く設計してやらなくてはならな
い。しかし、低抵抗チャネル接続領域51はその抵抗が
小さくなるように形成されており、合わせ精度を考慮し
た分長くなってしまっても、オン抵抗への寄与は小さ
く、十分にオン抵抗の小さい素子を得ることができる。
の構造を示す断面図である。図1に示す実施の形態1と
の構成上の違いは、蓄積型チャネル(110)ではな
く、反転型チャネル111が形成される点である。その
動作は、ドレイン電極90とソース電極80との間に電
圧が印加された状態で、ゲート電極40に正の電圧が印
加されると、ゲート電極40に対向したP型ベース領域
60の表層に反転型のチャネル領域111が形成され、
ドレイン電極90からソース電極80へと電流を流すこ
とが可能となる。製造方法は、図4〜6に示した実施の
形態1の製造方法において、図5(d)で説明した窒素
のイオン注入が省略されるだけである。
えば1μmとする素子を作製できるため、チャネル領域
が反転型で動作する実施の形態2のような電界効果トラ
ンジスタにおいても、実用上十分にオン抵抗の小さい素
子を提供することが可能である。
に説明したが、本発明は上記実施の形態に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
更可能であることは勿論である。
の構造を示す断面図である。
説明図(オフ時)である。
説明図(オン時)である。
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
の構造を示す断面図である。
す断面図である。
ETの動作説明図(オフ時)である。
FETの動作説明図(オン時)である。
FETの製造方法を示す工程断面図である。
FETの製造方法を示す工程断面図である。
の重なり幅 140、141、142、143、144…マスク材
Claims (5)
- 【請求項1】Siよりバンドギャップの広いワイドバン
ドギャップ半導体基板と、 前記基板の主表面上に形成され、前記基板よりも高抵抗
な第一導電型の半導体層と、 前記半導体層の表層部の所定領域に形成された第一導電
型のソース領域と、 前記半導体層の表層部の所定領域に形成された第一導電
型の低抵抗チャネル接続領域と、 前記ソース領域と前記低抵抗チャネル接続領域に挟まれ
て形成されたチャネル領域と、 前記ソース領域を含む前記半導体層の表層部に、前記低
抵抗チャネル接続領域まで延設して形成され、前記ソー
ス領域の深さよりも深い第二導電型のベース領域と、 少なくとも前記チャネル領域上に、ゲート絶縁膜を介し
て形成されたゲート電極と、 前記ソース領域に接触するソース電極と、 ドレイン電極とを備えたことを特徴とする電界効果トラ
ンジスタ。 - 【請求項2】前記ソース領域の不純物濃度と前記低抵抗
チャネル接続領域の不純物濃度が略等しく、前記ソース
領域の深さと前記低抵抗チャネル接続領域の深さが略等
しいことを特徴とする請求項1記載の電界効果トランジ
スタ。 - 【請求項3】前記チャネル領域が蓄積型チャネルで構成
されていることを特徴とする請求項1記載の電界効果ト
ランジスタ。 - 【請求項4】前記基板としてSiCを用いたことを特徴
とする請求項1記載の電界効果トランジスタ。 - 【請求項5】請求項1ないし4のいずれか記載の電界効
果トランジスタの製造方法において、 ドレイン領域となる第一導電型の前記基板の主表面上
に、前記基板よりも高抵抗な第一導電型の半導体層を形
成する工程と、 前記半導体層の表層部の所定領域にマスク材を堆積する
工程と、 前記マスク材をパターニングする工程と、 前記マスク材越しに前記半導体層中に不純物を導入する
ことで、第一導電型のソース領域と、第一導電型の低抵
抗チャネル接続領域を、前記ソース領域と前記低抵抗チ
ャネル接続領域とに挟まれる部分がチャネル領域となる
ように、同時に形成する工程と、 前記ソース領域を含む前記半導体層の表層部に、前記低
抵抗チャネル接続領域まで延設して、前記ソース領域の
深さよりも深い第二導電型のベース領域を形成する工程
とを少なくとも含むことを特徴とする電界効果トランジ
スタの製造方法。
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