KR100345681B1 - 반도체소자의 삼중웰 형성방법 - Google Patents

반도체소자의 삼중웰 형성방법 Download PDF

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Abstract

본 발명은 실리콘 웨이퍼상의 소정부분에 제1산화막패턴을 형성하는 단계와, SEG공정에 의해 상기 제1산화막 패턴이 형성되지 않은 노출된 실리콘 웨이퍼상에 도핑되지 않은 제1실리콘에피층을 형성하는 단계, 상기 제1실리콘에피층의 소정영역에 선택적으로 이온주입을 실시하여 하부 n웰을 형성하는 단계, 상기 제1산화막패턴 상부와 상기 제1실리콘에피층상의 소정영역에 제2산화막패턴을 형성하는 단계, 인시튜 보론도핑된 SEG공정으로 상기 제1실리콘에피층상에 도핑된 제2실리콘에피층을 형성하는 단계, 상기 제2실리콘에피층의 소정영역에 n웰 카운터 도핑 이온주입을 실시하여 프로파일드 n웰을 형성하는 단계, 및 상기 제2실리콘 에피층의 소정영역에 제1p웰 및 제2p웰을 각각 형성하는 단계를 포함하는 SEG를 이용한 반도체소자의 삼중웰 형성방법을 제공함으로써 SEG공정과 일반적인 중간전류 이온주입기를 이용하여 삼중웰을 형성하여 n웰과 p웰 접합이 가까이 인접할 경우 나타날 수 있는 기생 pnpn구조의 래치업 전류경로를 차단하여 신뢰성 높은 고품질의 소자 제조를 가능하게 한다..

Description

반도체소자의 삼중웰 형성방법{Method of fabricating triple well of semiconductor device using SEG}
본 발명은 반도체소자의 삼중웰 형성방법에 관한 것으로, 특히 고에너지 이온주입기가 아닌 일반적인 중간전류 이온주입기(medium current implanter)와 SEG(selective epitaxal growth) 공정을 이용하여 삼중웰을 형성함으로써 인접한 n웰과 p웰간에 나타날 수 있는 기생 pnpn구조의 래치업 전류경로를 차단할 수 있도록 하는 SEG를 이용한 반도체소자의 삼중웰 형성에 관한 것이다.
도 1a 내지 1f에 종래기술에 의한 반도체소자의 삼중웰 형성방법을 공정순서에 따라 나타내었다.
먼저, 도 1a를 참조하면, 실리콘 웨이퍼(1)의 소정영역에 필드산화막(2)을 형성한다. 이어서 도 1b에 나타낸 바와 같이 포토레지스트(3)를 이용하여 n형 매립층 형성을 위한 이온주입 마스크공정을 행한 후, 고에너지 이온주입기를 사용하여 n형 매립층(4) 형성을 위한 이온주입을 수행한다.
다음에 도 1c에 나타낸 바와 같이 상기 포토레지스터(3)를 제거한 후, 다시 포토레지스트(5)를 이용하여 n웰 이온주입 마스크공정을 행한 다음, 고에너지 이온주입기를 사용하여 n웰(6) 및 p채널 필드 스톱영역(7) 형성을 위한 이온주입을 수행하여 프로파일드(profiled) n웰을 형성한다.
이어서 도 1d에 나타낸 바와 같이 상기 포토레지스트(5)를 제거한 후, 다시 포토레지스트(8)를 이용하여 p웰 형성을 위한 이온주입 마스크공정을 행한 다음, 역시 고에너지 이온주입기를 사용하여 p웰(9) 및 n채널 필드스톱영역(10) 형성을 위한 이온주입을 수행하여 프로파일드 p웰을 형성한다.
다음에 도 1e에 나타낸 바와 같이 상기 포토레지스트(8)를 제거한 후, 형성된 프로파일드 n웰과 p웰을 열처리를 통해 활성화시켜 제1p웰(11)과 n웰(12) 및 제2p웰(13)을 형성함으로써 삼중웰 형성공정을 완료한다.
이어서 후속공정을 거쳐 도 1f에 나타낸 바와 같이 제1p웰(11)과 제2p웰(13)에는 nMOS를, n웰(12)에는 pMOS를 각각 형성한다. 특히, 제2p웰(13)에는 제1p웰(11)에 형성되는 트랜지스터와 다른 독립적인 트랜지스터를 형성할 수도 있으며, n형 매립층으로 둘러싸여 있어서 갑자기 유입되는 외부전압이나 잡음으로부터 보호되는 장점이 있다.
그러나 비메모리 소자(논리회로)나 집적도가 높은 256M DRAM이상의 소자에서는 소자 면적의 감소를 충분히 고려해야 하기 때문에 소자의 분리 간격도 필연적으로 축소되는 추세에 있다. 따라서 nMOS와 pMOS소자가 근접해 있는 CMOS소자에서는 기생 pnpn구조로 인한 래치업 현상을 피할 수 없게 되었다.
도 2는 종래의 기술로 제조된 CMOS소자에서의 래치업 전류 경로를 모식적으로 나타낸 것이다. 도 2에 나타낸 바와 같이 벌크내에서 먼저 래치업 전류 경로가발생하고 점차 표면쪽으로 확산되어서 결국 소자 동작에 치명적인 래치업 현상이 발생하게 된다.
또한, 도 3은 최근 256M DRAM 이상의 소자에서 소자 분리 기술로 많은 연구가 되고 있는 STI(shallow trench isolation) 구조에서의 래치업 전류 경로를 모식적으로 나타낸 것이다. 표면쪽에서는 일부 래치업 전류 경로가 차단되기도 하지만 여전히 벌크내에서 먼저 래치업 전류가 발생되므로 래치업 현상을 피할 수 없다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 고에너지 이온주입기가 아닌 일반적인 중간전류 이온주입기(medium current implanter)와 SEG공정을 이용하여 삼중웰을 형성함으로써 인접한 n웰과 p웰간에 나타날 수 있는 기생 pnpn구조의 래치업 전류경로를 차단할 수 있도록 하는 SEG를 이용한 반도체소자의 삼중웰 구조 및 이의 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 실리콘 웨이퍼상의 소정부분에 제1 산화막패턴을 형성하는 단계; 상기 제1 산화막 패턴으로 덮이지 않고 노출된 상기 실리콘 웨이퍼상에 SEG 공정으로 도핑되지 않은 제1 실리콘에피층을 형성하는 단계; 상기 제1 실리콘에피층의 소정영역에 선택적으로 이온주입을 실시하여 하부 n웰을 형성하는 단계; 상기 하부 n웰을 이루는 상기 제1 실리콘에피층 상에 제2 산화막 패턴을 형성함과 동시에 상기 제1 산화막 패턴 상에 제3 산화막 패턴을 형성하는 단계; 상기 제2 산화막 패턴 및 상기 제3 산화막 패턴으로 덮이지 않고 노출된 상기 제1 실리콘에피층 상에 SEG 공정으로 제2 실리콘에피층을 형성하는 단계; 그 일측면이 상기 제2 산화막 패턴과 접하고 그 타측면이 상기 제3 산화막 패턴과 접하는 상기 제2 실리콘에피층 부분에 n웰 카운터 도핑 이온주입을 실시하여 프로파일드 n웰을 형성하는 단계; 및 상기 제3 산화막 패턴을 사이에 두고 상기 프로파일드 n웰과 이웃하는 상기 제2 실리콘 에피층 부분 및 상기 제2 산화막 패턴을 사이에 두고 상기 프로파일드 n웰과 이웃하는 상기 제2 실리콘 에피층 부분에 각각 제1 p웰 및 제2 p웰을 형성하는 단계를 포함하는 SEG를 이용한 반도체소자의 삼중웰 형성방법을 제공한다.
도 1a 내지 1f는 종래 기술에 의한 반도체소자의 삼중웰 형성방법을 도시한 공정순서도,
도 2는 종래 기술에 의해 제조된 반도체소자의 삼중웰구조에서 나타나는 래치업 현상을 도시한 도면,
도 3은 종래 기술에 의해 제조된 STI구조의 반도체소자의 삼중웰에서 나타나는 래치업 현상을 도시한 도면,
도 4a 내지 4h는 본 발명에 의한 반도체소자의 삼중웰 형성방법을 도시한 공정순서도,
도 5는 본 발명에 의해 제조된 반도소자의 삼중웰구조를 나타낸 단면도.
*도면의 주요부분에 대한 부호의 설명*
41.실리콘 웨이퍼 42.제1산화막패턴
43.도핑되지 않은 제1실리콘에피층 44,48.포토레지스트
45.하부 n웰 46A, 46B.제2, 제3 산화막패턴
47.도핑된 제2실리콘에피층 49.n웰 카운터 도핑 이온주입영역
50.n웰 51.제1p웰
52.제2p웰 53.pMOS트랜지스터
54.제1nMOS트랜지스터 55.제2nMOS트랜지스터
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 4a 내지 4h에 본 발명에 의한 반도체소자의 삼중웰 형성방법을 공정순서에 따라 나타내었다.
먼저, 도 4a에 나타낸 바와 같이 실리콘 웨이퍼(41)상의 소정부분에 제1산화막패턴(42)을 형성한 후, 도 4b에 나타낸 바와 같이 도핑되지 않은 SEG공정에 의해 제1실리콘에피층(43)을 상기 제1산화막 패턴(42)이 형성되지 않은 노출된 실리콘 웨이퍼(41)상에 형성한다. 이때, 제1실리콘에피층(43)은 5000Å - 1 ㎛ 두께로 형성하는 것이 바람직하다. 저압화학기상 증착법(LPCVD)으로 실리콘에피층을 형성하는 과정은 다음과 같다.
실리콘 웨이퍼의 표면 자연산화막 형성을 방지하기 위해 실리콘 에피층을 형성하기 전에 약 1-5분간 800-900℃에서 수소 베이크를 실시한다. 실리콘 에피층 증착시 증착가스는 DCS(Dichlorosilane)와 HCl의 혼합가스를 사용한다. 증착시 DCS는 약 30-300sccm을, HCl은 약 30-200sccm을 사용한다. 증착압력은 10-50torr 정도로 하며, 증착온도는 850-1100℃에서 실시한다.
상기와 같이 제1실리콘 에피층(43)을 형성한 후, 도 4c에 나타낸 바와 같이 포토레지스트(44)를 이용하여 하부 n웰 형성을 위한 이온주입 마스크공정을 실시한 다음, 고에너지 이온주입기가 아닌 보통의 중간전류 이온주입기를 이용하여 하부 n웰 이온주입을 행하여 제1실리콘에피층(43)의 소정영역에 하부 n웰(45)을 형성한다. 하부 n웰 형성을 위한 이온주입시31P 이온을 사용하고, 이온주입 에너지는 50-250keV, 이온주입량은 5 ×1012이온/cm2- 1 ×1013이온/cm2으로 하는 것이 바람직하다.
이어서 도 4d에 나타낸 바와 같이 상기 포토레지스트(44)를 제거한 후, 제1실리콘 에피층(43) 상에 제2 산화막 패턴(46A)을 형성함과 동시에 상기 제1 산화막 패턴(42) 상에 제3산화막 패턴(46B)을 형성한다.
다음에 도 4e에 나타낸 바와 같이 인시튜(in-situ) 보론도핑된 SEG공정으로 상기 제1실리콘에피층(43)상에 제2실리콘에피층(47)을 형성한다. 이때, 제2실리콘에피층(47)은 5000Å - 1 ㎛ 두께로 형성하는 것이 바람직하다. 저압화학기상 증착법(LPCVD)으로 제2실리콘에피층을 형성하는 과정은 다음과 같다.
실리콘 웨이퍼의 표면 자연산화막 형성을 방지하기 위해 실리콘 에피층을 형성하기 전에 약 1-5분간 800-900℃에서 수소 베이크를 실시한다. 실리콘 에피층 증착시 증착가스는 DCS(Dichlorosilane)와 HCl 및 B2H6의 혼합가스를 사용한다. 증착시 DCS는 약 30-300sccm을, HCl은 약 30-200sccm을, B2H6는 약 100-400sccm을 사용한다. 증착압력은 10-50torr 정도로 하며, 증착온도는 850-1100℃에서 실시한다.
제2실리콘에피층 형성 완료후, 도 4f에 나타낸 바와 같이 포토레지스트(48)를 이용하여 n웰 형성을 위한 이온주입 마스크공정을 수행한 후, 고에너지 이온주입기가 아닌 보통의 중간전류 이온주입기를 사용하여 이온주입을 행하여 n웰 카운터 도핑 이온주입영역(49)을 제2실리콘에피층(47)의 소정영역에 형성한다. 상기 n웰 카운터 도핑 이온주입공정시31P++이온을 사용하고, 이온주입량은 5×1012이온/cm2- 1×1013이온/cm2으로 하고, 이온주입 에너지는 이중전하(double charge) 이온을 사용하여 250keV-500keV로 하는 것이 바람직하다.
이어서 상기 포토레지스트(48)를 제거하면, 도 4g에 나타낸 바와 같이 고에너지 이온주입기를 사용하지 않고도 프로파일드 n웰(50)을 형성시킬 수 있다. 또한, 인시튜 보론 도핑된 SEG공정을 이용하여 형성한 상기 제2실리콘 에피층의 소정영역에 제1p웰(51) 및 제2p웰(52)영역도 역시 고에너지 이온주입기를 사용하지 않고 보통의 중간전류 이온주입기를 사용하여 형성할 수 있다.
이어서 후속공정을 거쳐 도 4h에 나타낸 바와 같이 n웰(50)과 제1p웰(51) 및하부 n웰로 둘러싸인 제2p웰(52)로 이루어진 삼중웰을 형성하고, 각각의 웰영역에 pMOS트랜지스터(53)와 제1nMOS트랜지스터(54) 및 제2nMOS트랜지스터(55)를 각각 형성한다.
특히, 본 발명에 의하여 형성된 삼중웰에 있어서는 제2p웰에 제1p웰에 형성되는 트랜지스터와 다른 독립적인 트랜지스터를 형성할 수도 있으며, 제2p웰이 깊은 n웰에 둘러싸여 있어 갑자기 유입되는 외부전압이나 잡음으로부터 보호되는등의 장점이 있을 뿐 아니라, 도 5에 모식적으로 나타내었듯이 n웰과 제1p웰 사이에 1-2 ㎛ 두께의 산화막이 존재하므로 마치 매우 깊은 트렌치 소자분리구조와 같은 효과를 발휘함으로써 표면와 측면의 래치업 전류경로를 차단하여 신뢰성 높은 고품질의 소자의 제조를 가능하게 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명은 SEG공정과 일반적인 중간전류 이온주입기를 이용하여 삼중웰을 형성하여 n웰과 p웰 접합이 가까이 인접할 경우 나타날 수 있는 기생 pnpn구조의 래치업 전류경로를 차단함으로써 신뢰성 높은 고품질의 소자 제조를 가능하게 한다.

Claims (15)

  1. 실리콘 웨이퍼상의 소정부분에 제1 산화막패턴을 형성하는 단계;
    상기 제1 산화막 패턴으로 덮이지 않고 노출된 상기 실리콘 웨이퍼상에 SEG 공정으로 도핑되지 않은 제1 실리콘에피층을 형성하는 단계;
    상기 제1 실리콘에피층의 소정영역에 선택적으로 이온주입을 실시하여 하부 n웰을 형성하는 단계;
    상기 하부 n웰을 이루는 상기 제1 실리콘에피층 상에 제2 산화막 패턴을 형성함과 동시에 상기 제1 산화막 패턴 상에 제3 산화막 패턴을 형성하는 단계;
    상기 제2 산화막 패턴 및 상기 제3 산화막 패턴으로 덮이지 않고 노출된 상기 제1 실리콘에피층 상에 SEG 공정으로 제2 실리콘에피층을 형성하는 단계;
    그 일측면이 상기 제2 산화막 패턴과 접하고 그 타측면이 상기 제3 산화막 패턴과 접하는 상기 제2 실리콘에피층 부분에 n웰 카운터 도핑 이온주입을 실시하여 프로파일드 n웰을 형성하는 단계; 및
    상기 제3 산화막 패턴을 사이에 두고 상기 프로파일드 n웰과 이웃하는 상기 제2 실리콘 에피층 부분 및 상기 제2 산화막 패턴을 사이에 두고 상기 프로파일드 n웰과 이웃하는 상기 제2 실리콘 에피층 부분에 각각 제1 p웰 및 제2 p웰을 형성하는 단계
    를 포함하는 SEG를 이용한 반도체소자의 삼중웰 형성방법.
  2. 제1항에 있어서,
    상기 제1실리콘에피층은 5000Å - 1㎛ 두께로 형성하는 것을 특징으로 하는 SEG를 이용한 반도체소자의 삼중웰 형성방법.
  3. 제1항에 있어서,
    상기 제1실리콘에피층을 저압화학기상 증착법으로 형성하는 것을 특징으로 하는 SEG를 이용한 반도체소자의 삼중웰 형성방법.
  4. 제3항에 있어서,
    상기 제1실리콘에피층 형성시 실리콘 웨이퍼의 표면 자연산화막 형성을 방지하기 위해 실리콘 에피층을 증착하기 전에 약 1-5분간 800-900℃에서 수소 베이크를 실시하는 것을 특징으로 하는 SEG를 이용한 반도체소자의 삼중웰 형성방법.
  5. 제3항에 있어서,
    상기 제1실리콘에피층 증착시 증착가스는 DCS와 HCl의 혼합가스를 사용하는바, DCS는 약 30-300sccm을, HCl은 약 30-200sccm을 사용하는 것을 특징으로 하는 SEG를 이용한 반도체소자의 삼중웰 형성방법.
  6. 제3항에 있어서,
    상기 제1실리콘에피층 증착시 증착압력은 10-50torr 정도로 하고, 증착온도는 850-1100℃에서 실시하는 것을 특징으로 하는 SEG를 이용한 반도체소자의 삼중웰 형성방법.
  7. 제1항에 있어서,
    상기 하부 n웰과, n웰 카운터 도핑 이온주입영역, 제1p웰 및 제2p웰 형성시중간전류 이온주입기를 이용하여 이온주입을 행하는 것을 특징으로 하는 SEG를 이용한 반도체소자의 삼중웰 형성방법.
  8. 제1항에 있어서,
    상기 하부 n웰 형성을 위한 이온주입시31P 이온을 사용하고, 이온주입 에너지는 50-250keV, 이온주입량은 5 ×1012이온/cm2- 1×1013이온/cm2으로 하는 것을 특징으로 하는 SEG를 이용한 반도체소자의 삼중웰 형성방법.
  9. 제1항에 있어서,
    상기 제2실리콘에피층은 보론 도핑된 SEG 공정으로 형성하며 그 두께는 5000Å - 1㎛로 형성하는 것을 특징으로 하는 SEG를 이용한 반도체소자의 삼중웰 형성방법.
  10. 제1항에 있어서,
    상기 제2실리콘에피층을 저압화학기상 증착법으로 형성하는 것을 특징으로 하는 SEG를 이용한 반도체소자의 삼중웰 형성방법.
  11. 제10항에 있어서,
    상기 제2실리콘에피층을 형성시 실리콘 웨이퍼의 표면 자연산화막 형성을 방지하기 위해 실리콘 에피층을 증착하기 전에 약 1-5분간 800-900℃에서 수소 베이크를 실시하는 것을 특징으로 하는 SEG를 이용한 반도체소자의 삼중웰 형성방법.
  12. 제10항에 있어서,
    상기 제2실리콘에피층 증착시 증착가스는 DCS와 HCl 및 B2H6의 혼합가스를 사용하는바, DCS는 약 30-300sccm을, HCl은 약 30-200sccm을, B2H6는 약 100-400sccm을 사용하는 것을 특징으로 하는 SEG를 이용한 반도체소자의 삼중웰 형성방법.
  13. 제10항에 있어서,
    상기 제2실리콘에피층 증착시 증착압력은 10-50torr 정도로 하고, 증착온도는 850-1100℃에서 실시하는 것을 특징으로 하는 SEG를 이용한 반도체소자의 삼중웰 형성방법.
  14. 제1항에 있어서,
    상기 n웰 카운터 도핑 이온주입공정시31P++이온을 사용하고, 이온주입량은 5×1012이온/cm2- 1×1013이온/cm2으로 하고, 이온주입 에너지는 이중전하(double charge) 이온을 사용하여 250keV-500keV로 하는 것을 특징으로 하는 SEG를 이용한 반도체소자의 삼중웰 형성방법.
  15. 제1항에 있어서,
    상기 삼중웰은 상기 n웰과, 이 n웰의 일측에 형성된 제1p웰, 및 상기 n웰의 타측에 형성되며 하부 n웰에 의해 둘러싸인 제2p웰로 이루어지는 것을 특징으로 하는 SEG를 이용한 반도체소자의 삼중웰 형성방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7238597B2 (en) * 2002-09-27 2007-07-03 Brontek Delta Corporation Boron ion delivery system
SE0300924D0 (sv) * 2003-03-28 2003-03-28 Infineon Technologies Wireless A method to provide a triple well in an epitaxially based CMOS or BiCMOS process
KR100641954B1 (ko) * 2004-07-12 2006-11-06 주식회사 하이닉스반도체 웰 접합 래치 업 현상을 방지하는 메모리 장치
JP4530823B2 (ja) * 2004-12-02 2010-08-25 三洋電機株式会社 半導体装置及びその製造方法
US7442996B2 (en) * 2006-01-20 2008-10-28 International Business Machines Corporation Structure and method for enhanced triple well latchup robustness
KR100685620B1 (ko) * 2006-02-16 2007-02-22 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8497167B1 (en) * 2007-01-17 2013-07-30 National Semiconductor Corporation EDS protection diode with pwell-nwell resurf
US9112057B1 (en) * 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54158880A (en) 1978-06-06 1979-12-15 Matsushita Electric Ind Co Ltd Compound semiconductor device and its manufacture
US5032538A (en) 1979-08-10 1991-07-16 Massachusetts Institute Of Technology Semiconductor embedded layer technology utilizing selective epitaxial growth methods
US4738937A (en) 1985-10-22 1988-04-19 Hughes Aircraft Company Method of making ohmic contact structure
US4728623A (en) 1986-10-03 1988-03-01 International Business Machines Corporation Fabrication method for forming a self-aligned contact window and connection in an epitaxial layer and device structures employing the method
KR880010481A (ko) 1987-02-21 1988-10-10 강진구 액상 박막 결정 성장방법 및 장치
US5322814A (en) 1987-08-05 1994-06-21 Hughes Aircraft Company Multiple-quantum-well semiconductor structures with selective electrical contacts and method of fabrication
US5594280A (en) 1987-10-08 1997-01-14 Anelva Corporation Method of forming a thin film and apparatus of forming a metal thin film utilizing temperature controlling means
JPH01105529A (ja) 1987-10-19 1989-04-24 Toshiba Corp 半導体装置の製造方法
US4820654A (en) * 1987-12-09 1989-04-11 Ncr Corporation Isolation of regions in a CMOS structure using selective epitaxial growth
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
JPH0237745A (ja) 1988-07-28 1990-02-07 Oki Electric Ind Co Ltd 半導体装置の製造方法
US5030583A (en) 1988-12-02 1991-07-09 Advanced Technolgy Materials, Inc. Method of making single crystal semiconductor substrate articles and semiconductor device
JPH02260667A (ja) 1989-03-31 1990-10-23 Mitsubishi Electric Corp シリコン基板上化合物半導体太陽電池およびその作製方法
US5378652A (en) 1989-04-19 1995-01-03 Kabushiki Kaisha Toshiba Method of making a through hole in multi-layer insulating films
KR920008886B1 (ko) 1989-05-10 1992-10-10 삼성전자 주식회사 디램셀 및 그 제조방법
JP2656397B2 (ja) 1991-04-09 1997-09-24 三菱電機株式会社 可視光レーザダイオードの製造方法
JP3229012B2 (ja) 1992-05-21 2001-11-12 株式会社東芝 半導体装置の製造方法
US5633201A (en) 1992-11-30 1997-05-27 Hyundai Electronics Industries, Co., Ltd. Method for forming tungsten plugs in contact holes of a semiconductor device
US5322802A (en) 1993-01-25 1994-06-21 North Carolina State University At Raleigh Method of fabricating silicon carbide field effect transistor
EP0671770B1 (en) 1993-02-09 2000-08-02 GENERAL SEMICONDUCTOR, Inc. Multilayer epitaxy for a silicon diode
KR100320364B1 (ko) 1993-03-23 2002-04-22 가와사키 마이크로 엘렉트로닉스 가부시키가이샤 금속배선및그의형성방법
JPH06296060A (ja) 1993-04-08 1994-10-21 Mitsubishi Electric Corp 半導体可視光レーザダイオードの製造方法
US5494837A (en) 1994-09-27 1996-02-27 Purdue Research Foundation Method of forming semiconductor-on-insulator electronic devices by growing monocrystalline semiconducting regions from trench sidewalls
JP2586345B2 (ja) 1994-10-14 1997-02-26 日本電気株式会社 コバルトシリサイド膜より成る半導体装置及び該装置の製造方法
US5677219A (en) 1994-12-29 1997-10-14 Siemens Aktiengesellschaft Process for fabricating a DRAM trench capacitor
JP2964960B2 (ja) 1996-09-27 1999-10-18 日本電気株式会社 半導体装置およびその製造方法
US5804470A (en) 1996-10-23 1998-09-08 Advanced Micro Devices, Inc. Method of making a selective epitaxial growth circuit load element
US5773350A (en) 1997-01-28 1998-06-30 National Semiconductor Corporation Method for forming a self-aligned bipolar junction transistor with silicide extrinsic base contacts and selective epitaxial grown intrinsic base
JPH1197519A (ja) 1997-09-17 1999-04-09 Sony Corp 半導体装置の製造方法

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Publication number Publication date
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