JP2009212280A - 不揮発性半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】柱状半導体層の抵抗を低減する不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】積層させたソース側第1絶縁層21〜ソース側分離絶縁層23を貫通させてソース側ホール27を形成し、その側壁にソース側ゲート絶縁層28、ソース側犠牲層81を形成する。次に、第1〜第5ワード線間絶縁層31a〜31eと第1〜第4ワード線導電層32a〜32dとを積層し、それらを貫通させてメモリホール35を形成し、その側壁にメモリゲート絶縁層36、メモリ犠牲層82を形成する。続いて、第1ドレイン側絶縁層41〜ドレイン側分離絶縁層44を積層し、それらを貫通させてドレイン側ホール46を形成する。続いて、ソース側犠牲層81及びメモリ犠牲層82を除去し、ソース側ホール27、メモリホール35及びドレイン側ホール46内を埋めるように柱状半導体層(29、37、48)を形成する。
【選択図】図20
【解決手段】積層させたソース側第1絶縁層21〜ソース側分離絶縁層23を貫通させてソース側ホール27を形成し、その側壁にソース側ゲート絶縁層28、ソース側犠牲層81を形成する。次に、第1〜第5ワード線間絶縁層31a〜31eと第1〜第4ワード線導電層32a〜32dとを積層し、それらを貫通させてメモリホール35を形成し、その側壁にメモリゲート絶縁層36、メモリ犠牲層82を形成する。続いて、第1ドレイン側絶縁層41〜ドレイン側分離絶縁層44を積層し、それらを貫通させてドレイン側ホール46を形成する。続いて、ソース側犠牲層81及びメモリ犠牲層82を除去し、ソース側ホール27、メモリホール35及びドレイン側ホール46内を埋めるように柱状半導体層(29、37、48)を形成する。
【選択図】図20
Description
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置の製造方法に関する。
従来、シリコン基板上の2次元平面内に素子を集積して、LSIが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする(微細化する)しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のArF液浸露光技術では40nm付近のルールが解像限界となっており、更なる微細化のためにはEUV露光機の導入が必要である。しかし、EUV露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
そこで、近年、メモリの集積度を高めるために、メモリセルを3次元的に配置した半導体記憶装置が多数提案されている(特許文献1乃至3参照)。
メモリセルを3次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある(特許文献1乃至3)。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層に積層された積層導電層、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル(ボディ)部として機能する。柱状半導体の周りには、電荷を蓄積可能なメモリゲート絶縁層が設けられる。これら積層導電層、柱状半導体、メモリゲート絶縁層を含む構成は、メモリストリングスと呼ばれる。
上記メモリストリングスを有する半導体記憶装置において、柱状半導体は、アモルファスシリコン等を複数回に分けて積層することにより形成される。したがって、柱状半導体においては、その積層された層と層との間の界面に自然酸化膜が形成されやすい。この自然酸化膜により、柱状半導体全体の抵抗が上昇し、電流が減少するという問題がある。
特開2007−266143号
米国特許第5599724号
米国特許第5707885号
本発明は、柱状半導体層の抵抗を低減する不揮発性半導体記憶装置の製造方法を提供する。
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、第1絶縁層にて上下を挟まれるように第1導電層を形成する工程と、前記第1絶縁層及び前記第1導電層を貫通するように第1ホールを形成する工程と、前記第1ホールに面する側壁に第1側壁絶縁層を形成する工程と、前記第1ホールを埋めるように犠牲層を形成する工程と、前記犠牲層の上層に第2絶縁層にて上下を挟まれるように第2導電層を形成する工程と、前記第1ホールと整合する位置に前記第2絶縁層及び前記第2導電層を貫通するように第2ホールを形成する工程と、前記第2ホールに面する側壁に第2側壁絶縁層を形成する工程と、前記第2側壁絶縁層の形成後に前記犠牲層を除去する工程と、前記犠牲層の除去後に前記第1ホール及び前記第2ホール内を埋めるように半導体層を形成する工程とを備えることを特徴とする。
本発明は、柱状半導体層の抵抗を低減する不揮発性半導体記憶装置の製造方法を提供することが可能となる。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
(実施形態に係る不揮発性半導体記憶装置100の構成)
図1は、本発明の実施形態に係る不揮発性半導体記憶装置100の概略図を示す。図1に示すように、実施形態に係る不揮発性半導体記憶装置100は、主として、メモリトランジスタ領域12、ワード線駆動回路13、ソース側選択ゲート線(SGS)駆動回路14、ドレイン側選択ゲート線(SGD)駆動回路15、センスアンプ16を有する。メモリトランジスタ領域12は、データを記憶するメモリトランジスタを有する。ワード線駆動回路13は、ワード線WLにかける電圧を制御する。ソース側選択ゲート線(SGS)駆動回路14は、ソース側選択ゲート線SGSにかける電圧を制御する。ドレイン側選択ゲート線(SGD)駆動回路15は、ドレイン側選択ゲート線(SGD)にかける電圧を制御する。センスアンプ16は、メモリトランジスタから読み出した電位を増幅する。なお、上記の他、実施形態に係る不揮発性半導体記憶装置100は、ビット線BLにかける電圧を制御するビット線駆動回路、ソース線SLにかける電圧を制御するソース線駆動回路を有する(図示略)。
図1は、本発明の実施形態に係る不揮発性半導体記憶装置100の概略図を示す。図1に示すように、実施形態に係る不揮発性半導体記憶装置100は、主として、メモリトランジスタ領域12、ワード線駆動回路13、ソース側選択ゲート線(SGS)駆動回路14、ドレイン側選択ゲート線(SGD)駆動回路15、センスアンプ16を有する。メモリトランジスタ領域12は、データを記憶するメモリトランジスタを有する。ワード線駆動回路13は、ワード線WLにかける電圧を制御する。ソース側選択ゲート線(SGS)駆動回路14は、ソース側選択ゲート線SGSにかける電圧を制御する。ドレイン側選択ゲート線(SGD)駆動回路15は、ドレイン側選択ゲート線(SGD)にかける電圧を制御する。センスアンプ16は、メモリトランジスタから読み出した電位を増幅する。なお、上記の他、実施形態に係る不揮発性半導体記憶装置100は、ビット線BLにかける電圧を制御するビット線駆動回路、ソース線SLにかける電圧を制御するソース線駆動回路を有する(図示略)。
また、図1に示すように、実施形態に係る不揮発性半導体記憶装置100において、メモリトランジスタ領域12を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。また、図1に示すとおり各層のワード線WLは、水平方向において2次元的に広がりを有するように形成されている。各層のワード線WLは、それぞれ同一層からなる板状の平面構造となっている。
図2は、実施形態に係る不揮発性半導体記憶装置100のメモリトランジスタ領域12の一部の概略斜視図である。実施形態においては、メモリトランジスタ領域12は、メモリトランジスタ(MTr1mn〜MTr4mn)、ソース側選択トランジスタSSTrmn及びドレイン側選択トランジスタSDTrmnからなるメモリストリングスMSをm×n個(m、nは自然数)を有している。図2においては、m=3、n=4の一例を示している。
各メモリストリングスMSのメモリトランジスタ(MTr1mn〜MTr4mn)のゲートに接続されているワード線(WL1〜WL4)は、それぞれ同一の導電膜によって形成されており、それぞれ共通である。即ち、各メモリストリングスMSのメモリトランジスタMTr1mnのゲートの全てがワード線WL1に接続されている。また、各メモリストリングスMSのメモリトランジスタMTr2mnのゲートの全てがワード線WL2に接続されている。また、各メモリストリングスMSのメモリトランジスタMTr3mnのゲートの全てがワード線WL3に接続されている。また、各メモリストリングスMSのメモリトランジスタMTr4mnのゲートの全てがワード線WL4に接続されている。実施形態に係る不揮発性半導体記憶装置100においては、図1及び図2に示すように、ワード線WL1〜WL4は、それぞれ、半導体基板Baと平行な水平方向において2次元的に広がりを有するように形成されている。また、ワード線WL1〜WL4は、それぞれ、メモリストリングスMSに略垂直に配置されている。また、ワード線WL1〜WL4のロウ方向の端部は、階段状に形成されている。ここで、ロウ方向は、垂直方向に直交する方向であり、カラム方向は、垂直方向及びロウ方向に直交する方向である。
各メモリストリングスMSは、半導体基板BaのP−well領域Ba1に形成されたn+領域(後述するBa2)の上に柱状の柱状半導体CLmn(図2に示す場合、m=1〜3、n=1〜4)を有している。各柱状半導体CLmnは、半導体基板Baから垂直方向に形成されており、半導体基板Ba及びワード線(WL1〜WL4)の面上においてマトリクス状になるように配置されている。つまり、メモリストリングスMSも、柱状半導体CLmnに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体CLmnは、円柱状であっても、角柱状であってもよい。また、柱状半導体CLmnとは、段々形状を有する柱状の半導体を含む。
また、図2に示すように、メモリストリングスMSの上方には、柱状半導体CLmnと絶縁膜(図示せず)を介し接してドレイン側選択トランジスタSDTrmnを構成する矩形板状のドレイン側選択ゲート線SGD(図2に示す場合、SGD1〜SGD4)が設けられている。各ドレイン側選択ゲート線SGDは、互いに絶縁分離され、ワード線WL1〜WL4とは異なり、ロウ方向に延びカラム方向に繰り返し設けられたライン状に形成されている。また、ドレイン側選択ゲート線SGDのカラム方向の中心を貫通して、柱状半導体CLmnが設けられている。
また、図2に示すように、メモリストリングスMSの下方には、柱状半導体CLmnと絶縁膜(図示せず)を介し接してソース側選択トランジスタSSTrmnを構成するソース側選択ゲート線SGSが設けられている。ソース側選択ゲート線SGSは、ワード線WL1〜WL4と同様に水平方向において2次元的に広がりを有するように形成されている。なお、ソース側選択ゲート線SGSは、図2に示すような構造の他、ロウ方向に延び且つカラム方向に繰り返し設けられた短冊状であってもよい。
次に、図2及び図3を参照して、実施形態におけるメモリストリングスMSにより構成される回路構成及びその動作を説明する。図3は、実施形態における一つのメモリストリングスMSの回路図である。
図2及び図3に示すように、実施形態において、メモリストリングスMSは、4つのメモリトランジスタMTr1mn〜MTr4mn並びにソース側選択トランジスタSSTrm及びドレイン側選択トランジスタSDTrmnを有している。これら4つのメモリトランジスタMTr1mn〜MTr4mn並びにソース側選択トランジスタSSTrmn及びドレイン側選択トランジスタSDTrmnは、それぞれ直列に接続されている(図3参照)。実施形態のメモリストリングスMSにおいては、半導体基板Ba上のP−型領域(P−Well領域)Ba1に形成されたn+領域に柱状半導体CLmnが形成されている。
また、ソース側選択トランジスタSSTrmnのソースにはソース線SL(半導体基板BaのP−well領域Ba1に形成されたn+領域)が接続されている。また、ドレイン側選択トランジスタSDTrmnのドレインにはビット線BLが接続されている。
各メモリトランジスタMTrmnは、柱状半導体CLmn、その柱状半導体CLmnを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたワード線WLを有する。ワード線WLは、メモリトランジスタMTrmnの制御ゲート電極として機能する。
上記構成を有する不揮発性半導体記憶装置100においては、ビット線BL1〜BL3、ドレイン側選択ゲート線SGD、ワード線WL1〜WL4、ソース側選択ゲート線SGS、ソース線SLの電圧は、ビット線駆動回路(図示略)、ドレイン側選択ゲート線駆動回路15、ワード線駆動回路13、ソース側選択ゲート線駆動回路14、ソース線駆動回路(図示略)によって制御される。すなわち、所定のメモリトランジスタMTrmnの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。
(実施形態に係る不揮発性半導体記憶装置100の具体的構成)
次に、図4を参照して、不揮発性半導体記憶装置100の更に具体的構成を説明する。図4は、実施形態における不揮発性半導体記憶装置のロウ方向の断面図である。図4に示すように、不揮発性半導体記憶装置100(メモリストリングスMS)は、メモリトランジスタ領域12において、半導体基板Ba上に下層から上層へと、ソース側選択トランジスタ層20、メモリトランジスタ層30、及びドレイン側選択トランジスタ層40、配線層50を有する。ソース側選択トランジスタ層20は、ソース側選択トランジスタSSTrmnとして機能する。メモリトランジスタ層30は、メモリトランジスタMTrmnとして機能する。ドレイン側選択トランジスタ層40は、ドレイン側選択トランジスタSDTrmnとして機能する。また、不揮発性半導体記憶装置100は、メモリトランジスタ領域12の周辺である周辺領域Phにおける半導体基板Ba上に、周辺トランジスタ層70を有する。
次に、図4を参照して、不揮発性半導体記憶装置100の更に具体的構成を説明する。図4は、実施形態における不揮発性半導体記憶装置のロウ方向の断面図である。図4に示すように、不揮発性半導体記憶装置100(メモリストリングスMS)は、メモリトランジスタ領域12において、半導体基板Ba上に下層から上層へと、ソース側選択トランジスタ層20、メモリトランジスタ層30、及びドレイン側選択トランジスタ層40、配線層50を有する。ソース側選択トランジスタ層20は、ソース側選択トランジスタSSTrmnとして機能する。メモリトランジスタ層30は、メモリトランジスタMTrmnとして機能する。ドレイン側選択トランジスタ層40は、ドレイン側選択トランジスタSDTrmnとして機能する。また、不揮発性半導体記憶装置100は、メモリトランジスタ領域12の周辺である周辺領域Phにおける半導体基板Ba上に、周辺トランジスタ層70を有する。
半導体基板Ba上には、P−型領域(P−Well領域)Ba1が形成されている。また、P−型領域Ba1上には、n+領域(ソース線領域)Ba2が形成されている。
ソース側選択トランジスタ層20は、半導体基板Ba上に順次積層された、ソース側第1絶縁層21、ソース側導電層22、ソース側第2絶縁層23、及びソース側分離絶縁層24を有する。
ソース側第1絶縁層21、ソース側導電層22、ソース側第2絶縁層23、及びソース側分離絶縁層24は、半導体基板Baと平行な水平方向において2次元的に広がりを有するようにメモリトランジスタ領域12に形成されている。ソース側第1絶縁層21、ソース側導電層22、ソース側第2絶縁層23、及びソース側分離絶縁層24は、メモリトランジスタ領域12内の所定領域(消去単位)毎に分断され、それらのロウ方向及びカラム方向の端部には、側壁絶縁層25が形成されている。
ソース側第1絶縁層21、及びソース側第2絶縁層23は、酸化シリコン(SiO2)にて構成されている。ソース側導電層22は、P+型のポリシリコン(p−Si)にて構成されている。ソース側分離絶縁層24は、窒化シリコン(SiN)にて構成されている。
また、ソース側分離絶縁層24、ソース側第2絶縁層23、ソース側導電層22、及びソース側第1絶縁層21を貫通するようにソース側ホール27が形成されている。ソース側ホール27に面する側壁には、順次、ソース側ゲート絶縁層28、ソース側柱状部29が設けられている。
ソース側ゲート絶縁層28は、酸化シリコン(SiO2)にて形成されている。ソース側柱状部29は、ポリシリコン(p−Si)にて形成されている。
なお、上記ソース側選択トランジスタ20の構成において、ソース側導電層22の構成を換言すると、ソース側導電層22は、ソース側柱状部29と共にソース側ゲート絶縁層28を挟むように形成されている。
また、ソース側選択トランジスタ層20において、ソース側導電層22が、ソース側選択ゲート線SGSとして機能する。また、ソース側導電層22が、ソース側選択トランジスタSSTrmnの制御ゲートとして機能する。
周辺トランジスタ層70は、ゲート絶縁層72、ゲート導電層73、プラグ第1絶縁層74、プラグ第2絶縁層75、及び側壁絶縁層76を有する。周辺トランジスタ層70が形成された半導体基板Baの表面には、所定ピッチで素子分離絶縁層71、及びソース/ドレイン層71aが形成されている。ソース/ドレイン層71aは、半導体基板Baに注入された不純物にて構成されている。なお、周辺トランジスタ層70は、層間絶縁層26にて覆われている。
ゲート絶縁層72は、2つのソース/ドレイン層71aを跨ぐように半導体基板Ba上に形成されている。ゲート導電層73は、ゲート絶縁層72上に形成されている。プラグ第1絶縁層74は、ゲート導電層73上に形成されている。プラグ第2絶縁層75は、プラグ第1絶縁層74上に形成されている。側壁絶縁層76は、ゲート絶縁層72、ゲート導電層73、プラグ第1絶縁層74、及びプラグ第2絶縁層75の側壁を覆うように形成されている。
ゲート絶縁層72は、酸化シリコン(SiO2)にて構成されている。ゲート導電層73は、N+型のポリシリコン(p−Si)にて構成されている。プラグ第1絶縁層74は、酸化シリコン(SiO2)にて構成されている。プラグ第2絶縁層75は、窒化シリコン(SiN)にて構成されている。側壁絶縁層76及び層間絶縁層26は、酸化シリコン(SiO2)にて構成されている。
メモリトランジスタ層30は、ソース側分離絶縁層24の上方及び層間絶縁層25の上方に設けられた第1〜第5ワード線間絶縁層31a〜31eと、第1〜第5ワード線間絶縁層31a〜31eの上下間に設けられた第1〜第4ワード線導電層32a〜32dと、第5ワード線間絶縁層31e上に順次積層されたメモリ分離絶縁層33a及びメモリ保護絶縁層33を有する。
第1〜第5ワード線間絶縁層31a〜31e、第1〜第4ワード線導電層32a〜32d、及びメモリ分離絶縁層33aは、ロウ方向及びカラム方向において2次元的に広がりを有するように形成され、ロウ方向の端部で階段状に形成されている。メモリ保護絶縁層33は、第1〜第5ワード線間絶縁層31a〜31e、第1〜第4ワード線導電層32a〜32d、及びメモリ分離絶縁層33aのロウ方向の端部及びカラム方向の端部を覆うように形成されている。また、メモリトランジスタ層30において、第1ワード線間絶縁層31aの上面に形成されたメモリ保護絶縁層33の上部から、メモリ分離絶縁層33aの上面に形成されたメモリ保護絶縁層33の上部まで、層間絶縁層34が形成されている。
第1〜第5ワード線間絶縁層31a〜31eは、酸化シリコン(SiO2)にて構成されている。第1〜第4ワード線導電層32a〜32dは、P+型のポリシリコン(p−Si)にて構成されている。メモリ分離絶縁層33a、及びメモリ保護絶縁層33は、窒化シリコン(SiN)にて構成されている。層間絶縁層34は、酸化シリコン(SiO2)にて構成されている。
また、メモリトランジスタ層30において、メモリ分離絶縁層33a、第1〜第5ワード線間絶縁層31a〜31e、及び第1〜第4ワード線導電層32a〜32dを貫通するようにメモリホール35が形成されている。メモリホール35は、ソース側ホール27と整合する位置に設けられている。メモリホール35内の側壁には、順次、メモリゲート絶縁層36、及びメモリ柱状部37が設けられている。
メモリゲート絶縁層36は、図5に示すように構成されている。図5は、図4に示すメモリトランジスタ層30の拡大図である。図5に示すように、メモリゲート絶縁層36は、メモリ柱状部37の側壁から、順次、トンネル絶縁層36a、電荷を蓄積する電荷蓄積層36b、及びブロック絶縁層36cを有する。
トンネル絶縁層36a、及びブロック絶縁層36cは、酸化シリコン(SiO2)にて形成されている。電荷蓄積層36bは、窒化シリコン(SiN)にて形成されている。メモリ柱状部37は、ポリシリコン(p−Si)にて構成されている。また、メモリ柱状部37は、その上部をN+型のポリシリコンにて構成されたものであってもよい。
なお、上記メモリトランジスタ30において、第1〜第4ワード線導電層32a〜32dの構成を換言すると、第1〜第4ワード線導電層32a〜32dは、メモリ柱状部37と共にトンネル絶縁層36a、電荷蓄積層36b及びブロック絶縁層36cを挟むように形成されている。
また、メモリトランジスタ層30において、第1〜第4ワード線導電層32a〜32dが、ワード線WL1〜WL4として機能する。また、第1〜第4ワード線導電層32a〜32dが、メモリトランジスタMTrmnの制御ゲートとして機能する。
ドレイン側選択トランジスタ層40は、メモリ保護絶縁層33上に順次積層されたドレイン側第1絶縁層41、ドレイン側導電層42、ドレイン側第2絶縁層43、及びドレイン側分離絶縁層44を有する。
ドレイン側第1絶縁層41、ドレイン側導電層42、ドレイン側第2絶縁層43、及びドレイン側分離絶縁層44は、メモリ柱状部37の上部に整合する位置に設けられ且つロウ方向に延びカラム方向に繰り返し設けられたライン状に形成されている。また、ドレイン側選択トランジスタ層40において、層間絶縁層34の上面から、ドレイン側分離絶縁層44の上面から所定高さ上方まで層間絶縁層45が形成されている。
ドレイン側第1絶縁層41及びドレイン側第2絶縁層43は、酸化シリコン(SiO2)にて形成されている。ドレイン側導電層42は、P+型のポリシリコン(p−Si)にて形成されている。ドレイン側分離絶縁層44は、窒化シリコン(SiN)にて形成されている。層間絶縁層45は、酸化シリコン(SiO2)にて形成されている。
また、ドレイン側選択トランジスタ層40において、ドレイン側分離絶縁層44、ドレイン側第2絶縁層43、ドレイン側導電層42、ドレイン側第1絶縁層41及び、メモリ保護絶縁層33を貫通するようにドレイン側ホール46が形成されている。ドレイン側ホール46は、メモリホール35と整合する位置に設けられている。ドレイン側ホール46に面する側壁には、順次、ドレイン側ゲート絶縁層47、及びドレイン側柱状部48が設けられている。
ドレイン側ゲート絶縁層47は、酸化シリコン(SiO2)にて形成されている。ドレイン側柱状部48は、ポリシリコン(p−Si)にて形成されている。また、ドレイン側柱状部48の上部は、N+型ポリシリコンにて構成されている。
なお、上記ドレイン側選択トランジスタ40の構成において、ドレイン側導電層42の構成を換言すると、ドレイン側導電層42は、ドレイン側柱状部48と共にドレイン側ゲート絶縁層47を挟むように形成されている。
また、ドレイン側選択トランジスタ40において、ドレイン側導電層42が、ドレイン側選択ゲート線SGDとして機能する。また、ドレイン側導電層42が、ドレイン側選択トランジスタSDTrmnの制御ゲートとして機能する。
ここで、上記ドレイン側柱状部48、メモリ柱状部37、及びソース側柱状部29は、一体形成された同一の層(柱状半導体層)から構成されている。つまり、上記ドレイン側柱状部48、メモリ柱状部37、及びソース側柱状部29の間に界面は形成されず、またそれらの間に自然酸化層は形成されない。
上記ソース側選択トランジスタ層20、メモリトランジスタ層30、及びドレイン側選択トランジスタ層40において、プラグホール61a〜61jが形成されている。
プラグホール61aは、ソース/ドレイン層71aに達するように形成されている。つまり、プラグホール61aは、層間絶縁層45、層間絶縁層34、メモリ保護絶縁層33、第1ワード線間絶縁層31a、及び層間絶縁層26を貫通するように形成されている。
プラグホール61bは、ゲート導電層73の上面に達するように形成されている。つまり、プラグホール61bは、層間絶縁層45、層間絶縁層34、メモリ保護絶縁層33、第1ワード線間絶縁層31a、層間絶縁層26、プラグ第2絶縁層75、及びプラグ第1絶縁層74を貫通するように形成されている。
プラグホール61cは、n+領域Ba2に達するように形成されている。つまり、プラグホール61cは、層間絶縁層45、層間絶縁層34、メモリ保護絶縁層33、第1ワード線間絶縁層31a、及び層間絶縁層26を貫通するように形成されている。
プラグホール61dは、ソース側導電層22の上面に達するように形成されている。つまり、プラグホール61dは、層間絶縁層45、層間絶縁層34、メモリ保護絶縁層33、第1ワード線間絶縁層31a、ソース側分離絶縁層24、及びソース側第2絶縁層23を貫通するように形成されている。
プラグホール61e〜61hは、第1〜第4ワード線導電層32a〜32dの上面に達するように形成されている。つまり、プラグホール61eは、層間絶縁層45、層間絶縁層34、メモリ保護絶縁層33、及び第2ワード線間絶縁層31bを貫通するように形成されている。また、プラグホール61fは、層間絶縁層45、層間絶縁層34、メモリ保護絶縁層33、及び第3ワード線間絶縁層31cを貫通するように形成されている。また、プラグホール61gは、層間絶縁層45、層間絶縁層34、メモリ保護絶縁層33、及び第4ワード線間絶縁層31dを貫通するように形成されている。また、プラグホール61hは、層間絶縁層45、層間絶縁層34、メモリ保護絶縁層33、メモリ分離絶縁層33a、及び第5ワード線間絶縁層31eを貫通するように形成されている。
プラグホール61iは、ドレイン側導電層42の上面に達するように形成されている。つまり、プラグホール61iは、層間絶縁層45、ドレイン側分離絶縁層44、ドレイン側第2絶縁層43を貫通するように形成されている。
プラグホール61jは、ドレイン側柱状部48に達するように形成されている。つまり、プラグホール61jは、層間絶縁層45を貫通するように形成されている。
プラグホール61a〜61jに面する側壁には、順次、バリアメタル層62、及びプラグ導電層63が形成されている。バリアメタル層62は、チタン−窒化チタン(Ti−TiN)にて構成されている。プラグ導電層63は、タングステン(W)にて構成されている。
配線層50は、層間絶縁層45の上面に順次積層された、配線第1〜第5絶縁層51〜55を有する。配線第1絶縁層51、及び配線第4絶縁層54は、窒化シリコン(SiN)にて構成されている。配線第2絶縁層52、配線第3絶縁層53、及び配線第5絶縁層55は、酸化シリコン(SiO2)にて構成されている。
また、配線層50は、配線第1溝56a、配線プラグホール57a、及び配線第2溝58aを有する。
配線第1溝56aは、配線第1絶縁層51、及び配線第2絶縁層52を貫通するように形成されている。配線第1溝56aは、プラグホール61a〜61jと整合する位置に設けられている。
配線第1溝56aに面する側壁には、順次、バリアメタル層56b、配線第1導電層56cが形成されている。バリアメタル層56bは、チタン−窒化チタン(Ti−TiN)にて構成されている。配線第1導電層56cは、タングステン(W)にて構成されている。
配線プラグホール57aは、第3配線絶縁層53を貫通するように形成されている。配線プラグホール57aは、各配線第1溝56aと整合する位置に形成されている。
配線プラグホール57aに面する側壁には、順次、バリアメタル層57b、配線プラグ導電層57cが形成されている。バリアメタル層57bは、チタン−窒化チタン(Ti−TiN)にて構成されている。配線プラグ導電層57cは、タングステン(W)にて構成されている。
配線第2溝58aは、配線第5絶縁層55、及び配線第4絶縁層54を貫通するように形成されている。配線第2溝58aは、各配線プラグホール57aと整合する位置に設けられている。
配線第2溝58aに面する側壁には、順次、バリアメタル層58b、配線第2導電層58cが形成されている。バリアメタル層58bは、チタン−窒化チタン(Ti−TiN)にて構成されている。配線第2導電層58cは、タングステン(W)にて構成されている。
(実施形態に係る不揮発性半導体記憶装置100の製造工程)
次に、図6〜図22を参照して、実施形態に係る不揮発性半導体記憶装置100の製造工程について説明する。
次に、図6〜図22を参照して、実施形態に係る不揮発性半導体記憶装置100の製造工程について説明する。
先ず、図6に示すように、リソグラフィ、イオン注入、及びドライエッチング等により、半導体基板Ba上にP−well領域Ba1、n+領域Ba2、及び素子分離領域71を形成する。次に、酸化シリコン(SiO2)、ポリシリコン(p−Si)、タングステンシリサイド(WSi)、及び窒化シリコン(SiN)を順次積層させ、リソグラフィ、ドライエッチング、イオン注入等を行う。上記工程を経て、メモリトランジスタ領域12に、ソース側第1絶縁層21、ソース側導電層22、ソース側第2絶縁層23、及びソース側分離絶縁層24を形成する。また、周辺領域Ph及びメモリトランジスタ領域12の端部に、周辺トランジスタ層70を形成する。次に、酸化シリコン(SiO2)を堆積させ、化学機械研磨(CMP:Chemical Mechanical Polishing)処理を施し、層間絶縁層26を形成する。
続いて、図7に示すように、n+領域Ba2上に所定のピッチで、ソース側分離絶縁層24、ソース側第2絶縁層23、ソース側導電層22、及びソース側第1絶縁層21を貫通するようにソース側ホール27を形成する。
次に、図8に示すように、ソース側ホール27に酸化シリコン(SiO2)、及びアモルファスシリコン(a−Si)を堆積させる。続いて、反応性イオンエッチング(RIE:Reactive Ion Etching)により、ソース側ホール27の底部に形成された酸化シリコン(SiO2)、及びアモルファスシリコン(a−Si)を除去する。上記工程を経て、ソース側ホール27に面する側壁から、順次ソース側ゲート絶縁層28、及びスペーサ層29aが形成される。続いて、ソース側ホール27の底部に稀フッ酸処理を行い、自然酸化膜を除去する。
次に、図9に示すように、ソース側ホール27を埋めるようにアモルファスシリコン(a−Si)を堆積させた後、RIE処理、及び熱処理を行う。上記工程を経て、ソース側ホール27内にてソース側ゲート絶縁層28に接するようにソース側犠牲層81が形成される。ソース側犠牲層81は、後の工程にて除去される。
続いて、図10に示すように、ソース側分離絶縁層24、及び層間絶縁層26上に酸化シリコン(SiO2)と、P+型のポリシリコン(p−Si)とを交互に順次積層させた後、窒化シリコン(SiN)を堆積させ、第1〜第5ワード線間絶縁層31a〜31e、第1〜第4ワード線導電層32a〜32d、及びメモリ分離絶縁層33aを形成する。
次に、図11に示すように、ソース側ホール27と整合する位置で、メモリ分離絶縁層33a、第1〜第5ワード線間絶縁層31a〜31e、及び第1〜第4ワード線導電層32a〜32dを貫通するようにメモリホール35を形成する。
次に、図12に示すように、メモリホール35内に、酸化シリコン(SiO2)、窒化シリコン(SiN)、酸化シリコン(SiO2)、及びアモルファスシリコン(a−Si)を順次積層させ、RIE処理を施す。上記工程を経て、メモリホール35に面する側壁にメモリゲート絶縁層36(36a,36b,36c)、及びスペーサ層37aが形成される。続いて、メモリホール35の底部に稀フッ酸処理を行い、自然酸化膜を除去する。
続いて、図13に示すように、メモリホール35を埋めるようにアモルファスシリコン(a−Si)を堆積させた後、RIE処理、及び熱処理を行う。上記工程を経て、メモリホール35内にてメモリゲート絶縁層36に接するようにメモリ犠牲層82が形成される。メモリ犠牲層82は、後の工程にて除去される。
次に、図14に示すように、メモリトランジスタ層30のロウ方向の端部を階段状に加工する。
続いて、図15に示すように、窒化シリコン(SiN)、及び酸化シリコン(SiO2)を堆積させた後、CMP処理を施す。上記工程を経て、メモリ保護絶縁層33、及び層間絶縁層34が形成される。
次に、図16に示すように、メモリ保護絶縁層33上に、酸化シリコン(SiO2)、P+型のポリシリコン(p−Si)、酸化シリコン(SiO2)、窒化シリコン(SiN)を堆積させた後、リソグラフィ、ドライエッチングを行い、ドレイン側第1絶縁層41、ドレイン側導電層42、ドレイン側第2絶縁層43、及びドレイン側分離絶縁層44を形成する。
続いて、図17に示すように、ドレイン側分離絶縁層44の上面から所定高さまで、酸化シリコン(SiO2)を堆積させ、その後、CMP処理にて平坦化して、層間絶縁層45を形成する。
次に、図18に示すように、層間絶縁層45、ドレイン側分離絶縁層44、ドレイン側第2絶縁層43、ドレイン側導電層42、ドレイン側第1絶縁層41、及びメモリ保護絶縁層33を貫通するようにドレイン側ホール46を形成する。ドレイン側ホール46は、メモリホール35に整合する位置に形成する。
続いて、図19に示すように、ドレイン側ホール46に酸化シリコン(SiO2)、及びアモルファスシリコン(a−Si)を堆積させる。そして、RIEにより、ドレイン側ホール46の底部に形成された酸化シリコン(SiO2)、及びアモルファスシリコン(a−Si)を除去する。上記工程を経て、ドレイン側ホール46に面する側壁から、順次、ドレイン側ゲート絶縁層47、及びスペーサ層48aが形成される。続いて、ドレイン側ホール46の底部に稀フッ酸処理を行い、自然酸化膜を除去する。
次に、図20に示すように、ドレイン側ホール46を介して、メモリ犠牲層82、及びソース側犠牲層81を選択的に除去する。メモリ犠牲層82、及びソース側犠牲層81は、アモルファスシリコンにて構成されているので、例えば、コリン(CHOLINE)を用いて選択的に除去する。この工程により、ドレイン側ホール46、メモリホール35及びソース側ホール27が一続きとなった空洞が形成される。
続いて、図21に示すように、アモルファスシリコン(a−Si)を堆積させる。その後、RIE処理を行い、堆積させたアモルファスシリコンの上面の高さ調整をし、熱処理を行う。上記工程を経て、一続きのドレイン側ホール46、メモリホール35、及びソース側ホール27内を充填するように一体形成された柱状半導体層が形成される。換言すると、ドレイン側ホール46内にてドレイン側ゲート絶縁層47に接するようにドレイン側柱状部48が形成される。また、メモリホール35内にてメモリゲート絶縁層36に接するようにメモリ柱状部37が形成される。また、ソース側ホール27内にてソース側ゲート絶縁層28に接するようにソース側柱状部29が形成される。つまり、ドレイン側柱状部48、メモリ柱状部37、及びソース側柱状部29は、一体形成され、界面を有さないように形成される。したがって、ドレイン側柱状部48、メモリ柱状部37、及びソース側柱状部29の間には、自然酸化膜も形成されることはない。
続いて、図22に示すように、層間絶縁層45の上面からプラグホール61a〜61iを形成する。プラグホール61aは、ソース/ドレイン領域71aまで到達するように形成する。プラグホール61bは、ゲート導電層73まで到達するように形成する。プラグホール61cは、P−well領域Ba2まで到達するように形成する。プラグホール61dは、ソース側導電層22まで到達するように形成する。プラグホール61e〜61hは、第1〜第4ワード線導電層32a〜32dまで到達するように形成する。プラグホール61iは、ドレイン側導電層42まで到達するように形成する。また、プラグホール61jとして機能するソース側ホール46の上部に、チタン−窒化チタン(Ti−TiN)、及びタングステン(W)を堆積させ、バリアメタル層62、及びプラグ導電層63を形成する。
続いて、図23に示すように、層間絶縁層45の上面に、窒化シリコン(SiN)、及び酸化シリコン(SiO2)を堆積させ、配線第1絶縁層51、及び配線第2絶縁層52を形成する。次に、プラグホール61a〜61jと整合する位置にて、配線第2絶縁層52、及び配線第1絶縁層51を貫通するように配線第1溝56aを形成する。続いて、配線第1溝56a内に、チタン−窒化チタン(Ti−TiN)、及びタングステン(W)を堆積させ、バリアメタル層56b、及び配線第1導電層56cを形成する。
図23に示す工程の後、配線第2絶縁層52の上面に、酸化シリコン(SiO2)を積層させ、配線第3絶縁層53を形成する。次に、配線第3絶縁層53を貫通するように配線プラグホール57aを形成する。配線プラグホール57aは、第1配線溝56aに整合する位置に形成する。そして、配線プラグホール57a内に、チタン−窒化チタン(Ti−TiN)、及びタングステン(W)を堆積させ、バリアメタル層57b、及び配線プラグ導電層57cを形成する。
続いて、配線第3絶縁層53の上面に、順次、窒化シリコン(SiN)、及び酸化シリコン(SiO2)を積層させ、配線第4絶縁層54、及び配線第5絶縁層55を形成する。次に、配線第5絶縁層55、及び配線第4絶縁層54を貫通するように配線第2溝58aを形成する。配線第2溝58aは、配線プラグホール57aに整合する位置に形成する。次に、配線第2溝58a内に、チタン−窒化チタン(Ti−TiN)、及びタングステン(W)を堆積させ、バリアメタル層58b、及び配線第2導電層58cを形成する。以上の工程を経て、図4に示す実施形態に係る不揮発性半導体記憶装置100が形成される。
(実施形態に係る不揮発性半導体記憶装置100の効果)
次に、実施形態に係る不揮発性半導体記憶装置100の効果について説明する。実施形態に係る不揮発性半導体記憶装置100は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置100は、上記製造工程にて説明したように、メモリトランジスタMTrmnとなる各層、ソース側選択トランジスタSSTrmn、及びドレイン側選択トランジスタ層SDTrmnとなる各層を、積層数に関係なく所定のリソグラフィ工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置100を製造することが可能である。
次に、実施形態に係る不揮発性半導体記憶装置100の効果について説明する。実施形態に係る不揮発性半導体記憶装置100は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置100は、上記製造工程にて説明したように、メモリトランジスタMTrmnとなる各層、ソース側選択トランジスタSSTrmn、及びドレイン側選択トランジスタ層SDTrmnとなる各層を、積層数に関係なく所定のリソグラフィ工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置100を製造することが可能である。
また、上記製造方法によれば、一旦、ソース側犠牲層81及びメモリ犠牲層82を形成し、ドレイン側ホール46を形成した後、それらソース側犠牲層81及びメモリ犠牲層82を除去することにより、上層から下層へと一続きとなったホール(ドレイン側ホール46、メモリホール35、ソース側ホール27)を形成する。そして、そのホールに、アモルファスシリコンを堆積することで、一体形成され、界面を有さない柱状半導体層(ドレイン側柱状部48、メモリ柱状部37、及びソース側柱状部29)を形成することができる。
つまり、複数回にわけて積層させて柱状半導体層を形成する製造方法と比較して、上記実施形態に係る不揮発性半導体記憶装置の製造方法は、柱状半導体層の抵抗を低減することができる。
(その他実施形態)
以上、不揮発性半導体記憶装置の実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
以上、不揮発性半導体記憶装置の実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
例えば、本発明の実施形態に係る不揮発性半導体記憶装置100の製造方法は、下層から上層へと、ソース側選択トランジスタ層20,メモリトランジスタ層30、及びドレイン側選択トランジスタ層40の3層の積層部を貫通するように一体形成された柱状半導体層(29,37,48)を形成するものであるが、上記実施形態に限られるものではない。
例えば、本発明に係る不揮発性半導体記憶装置の製造方法は、以下に示す第1及び第2変形例に係る製造方法であってもよい。
第1変形例に係る製造方法においては、先ず、図6〜図12と同様の製造工程を経て、メモリホール35の側壁に、メモリゲート絶縁層36を形成する。次に、メモリ犠牲層81を除去し、ソース側ホール27及びメモリホール35を埋めるように柱状半導体層(ソース側柱状部29、メモリ柱状部37)を形成する。続いて、図14〜図19と同様の製造工程を経た後、メモリ柱状部37の上層に、ドレイン側柱状部48を形成する。そして、図22及び図23と同様の製造工程を行う。
第2変形例に係る製造方法においては、先ず、図6〜図9と同様の製造工程を経て、アモルファスシリコンからなるソース側犠牲層81を形成する。次に、このソース側犠牲層81に熱処理を加えて、ソース側柱状部29を形成する。続いて、図10〜図19と同様の製造工程を経た後、メモリ犠牲層82のみを除去し、ソース側柱状部29の上方のメモリホール35及びドレイン側ホール46を埋めるように柱状半導体層(メモリ柱状部37、ドレイン側柱状部48)を形成する。次に、図22及び図23と同様の製造工程を行う。
つまり、本発明の不揮発性半導体記憶装置の製造方法は、第1絶縁層にて上下を挟まれるように第1導電層を形成する工程と、第1絶縁層及び第1導電層を貫通するように第1ホールを形成する工程と、第1ホールに面する側壁に第1側壁絶縁層を形成する工程と、第1ホールを埋めるように犠牲層を形成する工程と、犠牲層の上層に第2絶縁層にて上下を挟まれるように第2導電層を形成する工程と、第1ホールと整合する位置に第2絶縁層及び第2導電層を貫通するように第2ホールを形成する工程と、第2ホールに面する側壁に第2側壁絶縁層を形成する工程と、犠牲層を除去する工程と、犠牲層を除去する工程後に第1ホール及び第2ホール内を埋めるように半導体層を形成する工程とを備えるものであればよい。
上記製造方法において、第1絶縁層は、ソース側第1絶縁層21及びソース側第2絶縁層22に該当し、第2絶縁層は、第1〜第5ワード線間絶縁層31a〜31eに該当する。或いは、第1絶縁層は、第1〜第5ワード線間絶縁層31a〜31eに該当し、第2絶縁層は、ドレイン側第1絶縁層41及びドレイン側第2絶縁層43に該当する。また、第1導電層は、ソース側導電層22に該当し、第2導電層は、第1〜第4ワード線導電層32a〜32dに該当する。或いは、第1絶縁層は、第1〜第4ワード線導電層32a〜32dに該当し、第2導電層は、ドレイン側導電層42に該当する。また、第1ホールは、ソース側ホール27に該当し、第2ホールは、メモリホール35に該当する。或いは、第1ホールは、メモリホール35に該当し、第2ホールは、ドレイン側ホール46に該当する。また、第1側壁絶縁層は、ソース側ゲート絶縁層28に該当し、第2側壁絶縁層は、メモリゲート絶縁層36に該当する。或いは、第1側壁絶縁層は、メモリゲート絶縁層36に該当し、第2側壁絶縁層は、ドレイン側ゲート絶縁層47に該当する。
また、例えば、上記実施形態においてソース側犠牲層81及びメモリ犠牲層82は、アモルファスシリコン(a−Si)にて構成したが、上記構成に限られるものではない。ソース側犠牲層81及びメモリ犠牲層82は、ソース側ゲート絶縁層28及びメモリゲート絶縁層36に対して選択的に剥離できる材料であれば良い。例えば、ソース側犠牲層81及びメモリ犠牲層82は、BSG、シリコンゲルマニウム(SiGe)等であってもよい。
また、例えば、上記実施形態は、下層から上層へと、柱状に構成されたソース側柱状部29、柱状に構成されたメモリ柱状部37、及び柱状に構成されたドレイン側柱状部48を有する。しかしながら、メモリ柱状部37は、積層方向に直交する方向から見てU字状に形成されたものであってもよい。また、その場合、ソース側柱状部29、及びドレイン側柱状部48は、U字状のメモリ柱状部37の2つの上面(端部)に形成すればよい。
100…不揮発性半導体記憶装置、12…メモリトランジスタ領域、13…ワード線駆動回路、14…ソース側選択ゲート線駆動回路、15…ドレイン側選択ゲート線駆動回路、16…センスアンプ、20…ソース側選択トランジスタ層、30…メモリトランジスタ層、40,40a…ドレイン側選択トランジスタ層、50…配線層、70…周辺トランジスタ層、Ba…半導体基板、CLmn…柱状半導体、MTr1mn〜MTr4mn…メモリトランジスタ、SSTrmn…ソース側選択トランジスタ、SDTrmn…ドレイン側選択トランジスタ。
Claims (5)
- 第1絶縁層にて上下を挟まれるように第1導電層を形成する工程と、
前記第1絶縁層及び前記第1導電層を貫通するように第1ホールを形成する工程と、
前記第1ホールに面する側壁に第1側壁絶縁層を形成する工程と、
前記第1ホールを埋めるように犠牲層を形成する工程と、
前記犠牲層の上層に第2絶縁層にて上下を挟まれるように第2導電層を形成する工程と、
前記第1ホールと整合する位置に前記第2絶縁層及び前記第2導電層を貫通するように第2ホールを形成する工程と、
前記第2ホールに面する側壁に第2側壁絶縁層を形成する工程と、
前記第2側壁絶縁層の形成後に前記犠牲層を除去する工程と、
前記犠牲層の除去後に前記第1ホール及び前記第2ホール内を埋めるように半導体層を形成する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第1導電層及び前記第2導電層のいずれか一方を、電気的に書き換え可能なメモリセルの制御ゲートとして機能するように構成し、
前記第1導電層及び前記第2導電層の他方を、前記メモリセルに印加する電圧を制御する選択トランジスタの制御ゲートとして機能するように構成する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置の製造方法。 - 前記第1絶縁層及び前記第1導電層を形成する工程前に前記第3絶縁層にて上下を挟まれるように第3導電層を形成する工程と、
前記第3絶縁層及び前記第3導電層を貫通するように第3ホールを形成する工程と、
前記第3ホールに面する側壁に第3側壁絶縁層を形成する工程と、
前記第3ホールを埋めるように犠牲層を形成する工程と
を備え、
前記第1絶縁層及び前記第1導電層を前記第3絶縁層の上層に形成し、
前記第1ホールを前記第3ホールと整合する位置に形成する
ことを特徴とする請求項1記載の不揮発性半導体装置の製造方法。 - 前記第1導電層を、電気的に書き換え可能なメモリセルの制御ゲートとして機能するように構成し、
前記第2導電層及び前記第3導電層を、前記メモリセルに印加する電圧を制御する選択トランジスタの制御ゲートとして機能するように構成する
ことを特徴とする請求項3記載の不揮発性半導体記憶装置の製造方法。 - 前記犠牲層を、アモルファスシリコン又はシリコンゲルマニウムにて構成する
ことを特徴とする請求項1乃至請求項4のいずれか1項記載の不揮発性半導体記憶装置の製造方法。
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