JPH1197452A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1197452A JPH1197452A JP25965097A JP25965097A JPH1197452A JP H1197452 A JPH1197452 A JP H1197452A JP 25965097 A JP25965097 A JP 25965097A JP 25965097 A JP25965097 A JP 25965097A JP H1197452 A JPH1197452 A JP H1197452A
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Abstract
(57)【要約】
【課題】 半導体装置に関し、ＭＥＳＦＥＴを構成する
半導体層に導入する不純物の濃度プロファイルを変更す
る旨の簡単な手段を採ることで寄生抵抗を低く抑えよう
とする。 【解決手段】 ｎ+ ソース領域３８及びｎ+ ドレイン領
域３９に於ける不純物濃度が最大となる深さがｎチャネ
ル領域３４Ａに於ける不純物濃度が最大となる深さに比
較して表面側に位置するＬＤＤ構造ヘテロ接合電界効果
トランジスタを含んでいる。
半導体層に導入する不純物の濃度プロファイルを変更す
る旨の簡単な手段を採ることで寄生抵抗を低く抑えよう
とする。 【解決手段】 ｎ+ ソース領域３８及びｎ+ ドレイン領
域３９に於ける不純物濃度が最大となる深さがｎチャネ
ル領域３４Ａに於ける不純物濃度が最大となる深さに比
較して表面側に位置するＬＤＤ構造ヘテロ接合電界効果
トランジスタを含んでいる。
Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体を材
料とする電界効果トランジスタを含む半導体装置に関す
る。
料とする電界効果トランジスタを含む半導体装置に関す
る。
【０００２】一般に、化合物半導体電界効果トランジス
タは高速動作が可能である為、通信機器用集積回路装置
に組み込まれ、今後、更に多用される傾向にあり、ま
た、大量情報を遣り取りする時代背景から、通信速度の
高速化が希求されているので、該トランジスタも更に高
速動作化されなければならず、本発明は、それを可能に
する一手段を開示する。
タは高速動作が可能である為、通信機器用集積回路装置
に組み込まれ、今後、更に多用される傾向にあり、ま
た、大量情報を遣り取りする時代背景から、通信速度の
高速化が希求されているので、該トランジスタも更に高
速動作化されなければならず、本発明は、それを可能に
する一手段を開示する。
【０００３】
【従来の技術】現在、通信機器用集積回路装置に最も多
く使われているのは、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐ
ｅｄ ｄｒａｉｎ）構造のＭＥＳＦＥＴ（ｍｅｔａｌ
ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃ
ｔ ｔｒａｎｓｉｓｔｏｒ）である。
く使われているのは、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐ
ｅｄ ｄｒａｉｎ）構造のＭＥＳＦＥＴ（ｍｅｔａｌ
ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃ
ｔ ｔｒａｎｓｉｓｔｏｒ）である。
【０００４】図４はＬＤＤ構造をもつ標準的なＭＥＳＦ
ＥＴを表す要部切断側面図であり、図には、チャネル領
域に於けるｎ型不純物の濃度プロファイルを付記してあ
る。
ＥＴを表す要部切断側面図であり、図には、チャネル領
域に於けるｎ型不純物の濃度プロファイルを付記してあ
る。
【０００５】図に於いて、１は基板、２はｎチャネル領
域、３はゲート電極、４はｎ+ ソース領域、４ＡはＬＤ
Ｄ構造のｎ- ソース領域、５はｎ+ ドレイン領域、５Ａ
はＬＤＤ構造の於けるｎ- ドレイン領域、６はソース電
極、７はドレイン電極、Ｌ1はｎチャネル領域２の厚
さ、Ｌ2 はｎチャネル領域２の表面からの距離をそれぞ
れ示している。尚、ｎチャネル領域２の厚さＬ1 は、付
記されている不純物濃度プロファイルから明らかなよう
に、基板１の表面から不純物濃度が０になるまでの深さ
であり、また、ｎチャネル領域２の距離Ｌ2 は、同じ
く、基板１の表面から不純物濃度がピークになるまでの
深さである。
域、３はゲート電極、４はｎ+ ソース領域、４ＡはＬＤ
Ｄ構造のｎ- ソース領域、５はｎ+ ドレイン領域、５Ａ
はＬＤＤ構造の於けるｎ- ドレイン領域、６はソース電
極、７はドレイン電極、Ｌ1はｎチャネル領域２の厚
さ、Ｌ2 はｎチャネル領域２の表面からの距離をそれぞ
れ示している。尚、ｎチャネル領域２の厚さＬ1 は、付
記されている不純物濃度プロファイルから明らかなよう
に、基板１の表面から不純物濃度が０になるまでの深さ
であり、また、ｎチャネル領域２の距離Ｌ2 は、同じ
く、基板１の表面から不純物濃度がピークになるまでの
深さである。
【０００６】このＭＥＳＦＥＴを高速化する手段とし
て、通常、短ゲート化することが行なわれているのであ
るが、ＭＥＳＦＥＴでは、単一の半導体からなる基板に
イオン注入してｎチャネル領域２を形成している為、距
離Ｌ1 を小さくすることができず、また、厚さＬ2 を小
さくすることもできない。
て、通常、短ゲート化することが行なわれているのであ
るが、ＭＥＳＦＥＴでは、単一の半導体からなる基板に
イオン注入してｎチャネル領域２を形成している為、距
離Ｌ1 を小さくすることができず、また、厚さＬ2 を小
さくすることもできない。
【０００７】このような問題を解消する為、例えば、Ｉ
ｎＧａＰ／ｎ−ＩｎＧａＡｓ／ＧａＡｓ構造のようなヘ
テロ構造を利用してキャリヤの閉じ込め効果を高める旨
の提案がなされている。
ｎＧａＰ／ｎ−ＩｎＧａＡｓ／ＧａＡｓ構造のようなヘ
テロ構造を利用してキャリヤの閉じ込め効果を高める旨
の提案がなされている。
【０００８】図５はヘテロ構造を利用してキャリヤの閉
じ込めを行なうＭＥＳＦＥＴを表す要部切断側面図であ
る。尚、図には、チャネル領域に於けるｎ型不純物の濃
度プロファイルを付記してある。
じ込めを行なうＭＥＳＦＥＴを表す要部切断側面図であ
る。尚、図には、チャネル領域に於けるｎ型不純物の濃
度プロファイルを付記してある。
【０００９】図に於いて、１１は基板、１２はチャネル
層、１２Ａはｎチャネル領域、１３はバリヤ層、１４は
キャップ層、１５はゲート電極、１６はｎ+ ソース領
域、１６ＡはＬＤＤ構造に於けるｎ- ソース領域、１７
はｎ+ ソース領域、１７ＡはＬＤＤ構造に於けるｎ- ド
レイン領域、１８はソース電極、１９はドレイン電極を
それぞれ示している。
層、１２Ａはｎチャネル領域、１３はバリヤ層、１４は
キャップ層、１５はゲート電極、１６はｎ+ ソース領
域、１６ＡはＬＤＤ構造に於けるｎ- ソース領域、１７
はｎ+ ソース領域、１７ＡはＬＤＤ構造に於けるｎ- ド
レイン領域、１８はソース電極、１９はドレイン電極を
それぞれ示している。
【００１０】このＭＥＳＦＥＴに用いている半導体材料
を例示すると、 基板１１：ＧａＡｓ チャネル層１２：ｎ−ＩｎＧａＡｓ（或いはＧａＡｓ） バリヤ層１３：ＩｎＧａＰ（或いはＡｌＧａＡｓ） キャップ層１４：ＧａＡｓ であり、また、ｎ型不純物としてはＳｉを用いている。
を例示すると、 基板１１：ＧａＡｓ チャネル層１２：ｎ−ＩｎＧａＡｓ（或いはＧａＡｓ） バリヤ層１３：ＩｎＧａＰ（或いはＡｌＧａＡｓ） キャップ層１４：ＧａＡｓ であり、また、ｎ型不純物としてはＳｉを用いている。
【００１１】図示説明したＭＥＳＦＥＴに於いては、ヘ
テロ構造に依るキャリヤの閉じ込めだけでなく、ｎ−Ｉ
ｎＧａＡｓチャネル層１２上のＩｎＧａＰバリヤ層１３
は、ＭＥＳＦＥＴの耐圧を向上させる効果もある。
テロ構造に依るキャリヤの閉じ込めだけでなく、ｎ−Ｉ
ｎＧａＡｓチャネル層１２上のＩｎＧａＰバリヤ層１３
は、ＭＥＳＦＥＴの耐圧を向上させる効果もある。
【００１２】ところで、図５に見られるＭＥＳＦＥＴの
ようにヘテロ構造をもつ場合、通常のＭＥＳＦＥＴの製
造プロセスと同じ製造プロセスを採用したのでは、エネ
ルギ・バンド・ギャップが広いＩｎＧａＰバリヤ層１３
に於ける不純物の活性化率が低いことから、寄生抵抗が
増大し、この為、ＭＥＳＦＥＴ本来の特性が阻害される
旨の問題が起こっている。
ようにヘテロ構造をもつ場合、通常のＭＥＳＦＥＴの製
造プロセスと同じ製造プロセスを採用したのでは、エネ
ルギ・バンド・ギャップが広いＩｎＧａＰバリヤ層１３
に於ける不純物の活性化率が低いことから、寄生抵抗が
増大し、この為、ＭＥＳＦＥＴ本来の特性が阻害される
旨の問題が起こっている。
【００１３】図５のＭＥＳＦＥＴに付記してある不純物
濃度プロファイルを見ると明らかであるが、この場合の
半導体にとってｎ型不純物であるＳｉを破線に見られる
プロファイルとなるように導入した場合、広エネルギ・
バンド・ギャップ層、即ち、ＩｎＧａＰバリヤ層１３で
は、不純物の活性化率が悪い為、実線に見られる実際の
プロファイルでは、不純物濃度は階段状に低下している
ことが看取される。
濃度プロファイルを見ると明らかであるが、この場合の
半導体にとってｎ型不純物であるＳｉを破線に見られる
プロファイルとなるように導入した場合、広エネルギ・
バンド・ギャップ層、即ち、ＩｎＧａＰバリヤ層１３で
は、不純物の活性化率が悪い為、実線に見られる実際の
プロファイルでは、不純物濃度は階段状に低下している
ことが看取される。
【００１４】
【発明が解決しようとする課題】ＭＥＳＦＥＴを構成す
る半導体層に導入する不純物の濃度プロファイルを変更
する旨の簡単な手段を採ることで寄生抵抗を低く抑えよ
うとする。
る半導体層に導入する不純物の濃度プロファイルを変更
する旨の簡単な手段を採ることで寄生抵抗を低く抑えよ
うとする。
【００１５】
【課題を解決するための手段】本発明では、ヘテロ接合
ＭＥＳＦＥＴに於いて、一導電型高濃度不純物領域、即
ち、一導電型ソース領域及び一導電型ドレイン領域を形
成する際、チャネル層よりも表面側に位置し且つ広いエ
ネルギ・バンド・ギャップをもつバリヤ層に不純物濃度
プロファイルのピークが存在するように不純物を導入す
ることでソース電極やドレイン電極からチャネル層まで
の抵抗を低減させることが基本になっている。
ＭＥＳＦＥＴに於いて、一導電型高濃度不純物領域、即
ち、一導電型ソース領域及び一導電型ドレイン領域を形
成する際、チャネル層よりも表面側に位置し且つ広いエ
ネルギ・バンド・ギャップをもつバリヤ層に不純物濃度
プロファイルのピークが存在するように不純物を導入す
ることでソース電極やドレイン電極からチャネル層まで
の抵抗を低減させることが基本になっている。
【００１６】図１及び図２は本発明の原理を説明する為
のヘテロ接合ＭＥＳＦＥＴを表す要部切断側面図であ
り、図１ではＬＤＤ構造の一導電型低濃度不純物領域、
即ち、ｎ- ソース領域及びｎ- ドレイン領域を形成する
に際し、浅いイオン注入を行なって不純物がチャネル層
に達しないようにした例を示し、図２では深いイオン注
入を行なって不純物がチャネル層に達している例を示し
ている。尚、何れの図に於いても、（Ａ）としてヘテロ
接合ＭＥＳＦＥＴを、また、（Ｂ）として不純物濃度プ
ロファイルをそれぞれ表してある。
のヘテロ接合ＭＥＳＦＥＴを表す要部切断側面図であ
り、図１ではＬＤＤ構造の一導電型低濃度不純物領域、
即ち、ｎ- ソース領域及びｎ- ドレイン領域を形成する
に際し、浅いイオン注入を行なって不純物がチャネル層
に達しないようにした例を示し、図２では深いイオン注
入を行なって不純物がチャネル層に達している例を示し
ている。尚、何れの図に於いても、（Ａ）としてヘテロ
接合ＭＥＳＦＥＴを、また、（Ｂ）として不純物濃度プ
ロファイルをそれぞれ表してある。
【００１７】図に於いて、２１は基板、２２はチャネル
層、２２Ａはチャネル層に於けるｎチャネル領域、２３
はバリヤ層、２４はキャップ層、２５はゲート電極、２
６はｎ+ ソース領域、２６ＡはＬＤＤ構造に於けるｎ-
ソース領域、２７はｎ+ ドレイン領域、２７ＡはＬＤＤ
構造に於けるｎ- ドレイン領域、２８はソース電極、２
９はドレイン電極をそれぞれ示している。
層、２２Ａはチャネル層に於けるｎチャネル領域、２３
はバリヤ層、２４はキャップ層、２５はゲート電極、２
６はｎ+ ソース領域、２６ＡはＬＤＤ構造に於けるｎ-
ソース領域、２７はｎ+ ドレイン領域、２７ＡはＬＤＤ
構造に於けるｎ- ドレイン領域、２８はソース電極、２
９はドレイン電極をそれぞれ示している。
【００１８】従来のヘテロ接合ＭＥＳＦＥＴに於ける不
純物濃度プロファイルでは、不純物濃度のピークが一導
電型高濃度不純物領域（ｎ+ ソース領域１６及びｎ+ ド
レイン領域１７）、一導電型低濃度不純物領域（ＬＤＤ
構造のｎ- ソース領域１６Ａ及びｎ- ドレイン領域１７
Ａ）、チャネル領域（ｎチャネル領域１２Ａ）の順で浅
くなるのであるが、本発明のヘテロ接合ＭＥＳＦＥＴに
於ける不純物濃度プロファイルでは、不純物濃度のピー
クがチャネル領域（ｎチャネル領域２２Ａ）、一導電型
低濃度不純物領域（ＬＤＤ構造のｎ- ソース領域２６Ａ
及びｎ- ドレイン領域２７Ａ）、一導電型高濃度不純物
領域（ｎ+ ソース領域２６及びｎ+ ドレイン領域２７）
の順で浅くなるようにしてある。
純物濃度プロファイルでは、不純物濃度のピークが一導
電型高濃度不純物領域（ｎ+ ソース領域１６及びｎ+ ド
レイン領域１７）、一導電型低濃度不純物領域（ＬＤＤ
構造のｎ- ソース領域１６Ａ及びｎ- ドレイン領域１７
Ａ）、チャネル領域（ｎチャネル領域１２Ａ）の順で浅
くなるのであるが、本発明のヘテロ接合ＭＥＳＦＥＴに
於ける不純物濃度プロファイルでは、不純物濃度のピー
クがチャネル領域（ｎチャネル領域２２Ａ）、一導電型
低濃度不純物領域（ＬＤＤ構造のｎ- ソース領域２６Ａ
及びｎ- ドレイン領域２７Ａ）、一導電型高濃度不純物
領域（ｎ+ ソース領域２６及びｎ+ ドレイン領域２７）
の順で浅くなるようにしてある。
【００１９】但し、図１のヘテロ接合ＭＥＳＦＥＴで
は、一導電型低濃度不純物領域（ＬＤＤ構造のｎ- ソー
ス領域２６Ａ及びｎ- ドレイン領域２７Ａ）に於ける不
純物濃度のピークの深さは一導電型高濃度不純物領域
（ｎ+ ソース領域２６及びｎ+ ドレイン領域２７）に於
ける不純物濃度のピークの深さと殆ど等しく、また、図
２のヘテロ接合ＭＥＳＦＥＴでは、一導電型低濃度不純
物領域（ＬＤＤ構造のｎ-ソース領域２６Ａ及びｎ- ド
レイン領域２７Ａ）に於ける不純物濃度のピークの深さ
はチャネル領域（ｎチャネル領域２２Ａ）に於ける不純
物濃度のピークの深さと殆ど等しい。
は、一導電型低濃度不純物領域（ＬＤＤ構造のｎ- ソー
ス領域２６Ａ及びｎ- ドレイン領域２７Ａ）に於ける不
純物濃度のピークの深さは一導電型高濃度不純物領域
（ｎ+ ソース領域２６及びｎ+ ドレイン領域２７）に於
ける不純物濃度のピークの深さと殆ど等しく、また、図
２のヘテロ接合ＭＥＳＦＥＴでは、一導電型低濃度不純
物領域（ＬＤＤ構造のｎ-ソース領域２６Ａ及びｎ- ド
レイン領域２７Ａ）に於ける不純物濃度のピークの深さ
はチャネル領域（ｎチャネル領域２２Ａ）に於ける不純
物濃度のピークの深さと殆ど等しい。
【００２０】従来の技術に依るヘテロ接合ＭＥＳＦＥＴ
に於いても、ｎ+ ソース領域１６及びｎ+ ドレイン領域
１７を形成する際のイオン注入に於けるドーズ量を多く
すれば、バリヤ層１３のキャリヤ濃度を高くすることは
できるが、そのようにした場合、バリヤ層１３以外の各
層に於ける不純物量が多過ぎてしまい、かえって、抵抗
が高くなり、しかも、イオン注入に依って導入される欠
陥量が増大する為、ＦＥＴ特性は劣化する。
に於いても、ｎ+ ソース領域１６及びｎ+ ドレイン領域
１７を形成する際のイオン注入に於けるドーズ量を多く
すれば、バリヤ層１３のキャリヤ濃度を高くすることは
できるが、そのようにした場合、バリヤ層１３以外の各
層に於ける不純物量が多過ぎてしまい、かえって、抵抗
が高くなり、しかも、イオン注入に依って導入される欠
陥量が増大する為、ＦＥＴ特性は劣化する。
【００２１】一導電型低濃度不純物領域、即ち、ＬＤＤ
構造のｎ- ソース領域２６Ａ並びにｎ- ドレイン領域２
７Ａを形成する際の最適なイオン注入深さは、閾値電圧
及びゲート長に依って異なる。
構造のｎ- ソース領域２６Ａ並びにｎ- ドレイン領域２
７Ａを形成する際の最適なイオン注入深さは、閾値電圧
及びゲート長に依って異なる。
【００２２】閾値電圧が負である場合には、一導電型低
濃度不純物領域が深いと短チャネル効果が現れ易く、閾
値電圧が小さい、即ち、負電圧の絶対値が大きい場合、
ゲート長が短いほど、ＬＤＤ構造のｎ- ソース領域２６
Ａ及びｎ- ドレイン領域２７Ａは浅い方がＦＥＴ特性は
向上するから、用途に応じてｎ- ソース領域２６Ａ及び
ｎ- ドレイン領域２７Ａの深さを選択する。
濃度不純物領域が深いと短チャネル効果が現れ易く、閾
値電圧が小さい、即ち、負電圧の絶対値が大きい場合、
ゲート長が短いほど、ＬＤＤ構造のｎ- ソース領域２６
Ａ及びｎ- ドレイン領域２７Ａは浅い方がＦＥＴ特性は
向上するから、用途に応じてｎ- ソース領域２６Ａ及び
ｎ- ドレイン領域２７Ａの深さを選択する。
【００２３】チャネル領域を形成するには二通りの方法
があり、その一つは、一導電型不純物含有チャネル層を
エピタキシャル成長させる方法であり、もう一つは、チ
ャネル層に於けるチャネル領域形成予定部分にイオン注
入などの手段で不純物を導入する方法である。
があり、その一つは、一導電型不純物含有チャネル層を
エピタキシャル成長させる方法であり、もう一つは、チ
ャネル層に於けるチャネル領域形成予定部分にイオン注
入などの手段で不純物を導入する方法である。
【００２４】前記二つの方法は、単一の閾値電圧をもつ
ＭＥＳＦＥＴを作製する場合であれば、何れの方法を採
用しても良いが、複数の閾値電圧を有するＭＥＳＦＥＴ
を同一基板に作り込むのであれば、両者を併用すれば良
い。
ＭＥＳＦＥＴを作製する場合であれば、何れの方法を採
用しても良いが、複数の閾値電圧を有するＭＥＳＦＥＴ
を同一基板に作り込むのであれば、両者を併用すれば良
い。
【００２５】前記したところから、本発明に依る半導体
装置に於いては、 （１）一導電型高濃度不純物領域（例えばｎ+ ソース領
域３８及びｎ+ ドレイン領域３９）に於ける不純物濃度
が最大となる深さが一導電型チャネル領域（例えばｎチ
ャネル領域３４Ａ）に於ける不純物濃度が最大となる深
さに比較して表面側に位置するＬＤＤ構造ヘテロ接合電
界効果トランジスタを含んでなることを特徴とするか、
又は、
装置に於いては、 （１）一導電型高濃度不純物領域（例えばｎ+ ソース領
域３８及びｎ+ ドレイン領域３９）に於ける不純物濃度
が最大となる深さが一導電型チャネル領域（例えばｎチ
ャネル領域３４Ａ）に於ける不純物濃度が最大となる深
さに比較して表面側に位置するＬＤＤ構造ヘテロ接合電
界効果トランジスタを含んでなることを特徴とするか、
又は、
【００２６】（２）前記（１）に於いて、一導電型高濃
度不純物領域に於ける不純物濃度が最大となる深さが一
導電型低濃度不純物領域（例えばＬＤＤ構造に於けるｎ
- ソース領域３８Ａ及びｎ- ドレイン領域３９Ａ）に於
ける不純物濃度が最大となる深さと等しいか或いは表面
側に位置するＬＤＤ構造ヘテロ接合トランジスタを含ん
でなることを特徴とするか、又は、
度不純物領域に於ける不純物濃度が最大となる深さが一
導電型低濃度不純物領域（例えばＬＤＤ構造に於けるｎ
- ソース領域３８Ａ及びｎ- ドレイン領域３９Ａ）に於
ける不純物濃度が最大となる深さと等しいか或いは表面
側に位置するＬＤＤ構造ヘテロ接合トランジスタを含ん
でなることを特徴とするか、又は、
【００２７】（３）前記（１）に於いて、一導電型低濃
度不純物領域に於ける不純物濃度が最大となる深さが一
導電型チャネル領域に於ける不純物濃度が最大となる深
さと等しいか或いは表面側に位置するＬＤＤ構造ヘテロ
接合トランジスタを含んでなることを特徴とするか、又
は、
度不純物領域に於ける不純物濃度が最大となる深さが一
導電型チャネル領域に於ける不純物濃度が最大となる深
さと等しいか或いは表面側に位置するＬＤＤ構造ヘテロ
接合トランジスタを含んでなることを特徴とするか、又
は、
【００２８】（４）前記（１）乃至（３）の何れか１に
於いて、一導電型チャネル領域と基板との間に該一導電
型チャネル領域のエネルギ・バンド・ギャップに比較し
て広いエネルギ・バンド・ギャップをもつ広エネルギ・
バンド・ギャップ層を介在させてなることを特徴とする
か、又は、
於いて、一導電型チャネル領域と基板との間に該一導電
型チャネル領域のエネルギ・バンド・ギャップに比較し
て広いエネルギ・バンド・ギャップをもつ広エネルギ・
バンド・ギャップ層を介在させてなることを特徴とする
か、又は、
【００２９】（５）前記（１）乃至（３）の何れか１に
於いて、一導電型チャネル領域と最表面層との間に該一
導電型チャネル領域のエネルギ・バンド・ギャップに比
較して広いエネルギ・バンド・ギャップをもつ広エネル
ギ・バンド・ギャップ層（例えばバリヤ層３５）を介在
させてなることを特徴とするか、又は、
於いて、一導電型チャネル領域と最表面層との間に該一
導電型チャネル領域のエネルギ・バンド・ギャップに比
較して広いエネルギ・バンド・ギャップをもつ広エネル
ギ・バンド・ギャップ層（例えばバリヤ層３５）を介在
させてなることを特徴とするか、又は、
【００３０】（６）前記（１）乃至（３）の何れか１に
於いて、基板上に少なくともＡｌＧａＡｓからなるバッ
ファ層（例えばｉ−ＡｌＧａＡｓ第２バッファ層３３）
とＩｎＧａＡｓからなるチャネル層（例えばｎ−ＩｎＧ
ａＡｓチャネル層３４）とＡｌＧａＡｓからなるバリヤ
層（例えばｉ−ＡｌＧａＡｓバリヤ層３５）とが積層形
成されてなることを特徴とするか、又は、
於いて、基板上に少なくともＡｌＧａＡｓからなるバッ
ファ層（例えばｉ−ＡｌＧａＡｓ第２バッファ層３３）
とＩｎＧａＡｓからなるチャネル層（例えばｎ−ＩｎＧ
ａＡｓチャネル層３４）とＡｌＧａＡｓからなるバリヤ
層（例えばｉ−ＡｌＧａＡｓバリヤ層３５）とが積層形
成されてなることを特徴とするか、又は、
【００３１】（７）前記（１）乃至（６）の何れか１に
於いて、閾値電圧を異にするＬＤＤ構造ヘテロ接合電界
効果トランジスタを含んでなることを特徴とするか、又
は、
於いて、閾値電圧を異にするＬＤＤ構造ヘテロ接合電界
効果トランジスタを含んでなることを特徴とするか、又
は、
【００３２】（８）前記（７）に於いて、閾値電圧を変
える為に不純物導入量を異にした一導電型チャネル領域
をもつ複数種類のＬＤＤ構造ヘテロ接合電界効果トラン
ジスタを含んでなることを特徴とする。
える為に不純物導入量を異にした一導電型チャネル領域
をもつ複数種類のＬＤＤ構造ヘテロ接合電界効果トラン
ジスタを含んでなることを特徴とする。
【００３３】前記手段を採ることに依り、一導電型高濃
度不純物領域（一導電型ソース領域及びドレイン領域）
に於ける不純物濃度ピークをチャネル層よりも表面側に
存在する広エネルギ・バンド・ギャップ層（バリヤ層）
内に位置し、従って、従来のヘテロ接合ＭＥＳＦＥＴに
比較するとバリヤ層のキャリヤ濃度は高くなり、従っ
て、バリヤ層に於ける抵抗は低減され、寄生抵抗が低下
するから、ヘテロ接合ＭＥＳＦＥＴ本来の特性、即ち、
キャリヤの閉じ込めを行なって、短ゲート化を実現して
更なる高速動作を可能にしている。
度不純物領域（一導電型ソース領域及びドレイン領域）
に於ける不純物濃度ピークをチャネル層よりも表面側に
存在する広エネルギ・バンド・ギャップ層（バリヤ層）
内に位置し、従って、従来のヘテロ接合ＭＥＳＦＥＴに
比較するとバリヤ層のキャリヤ濃度は高くなり、従っ
て、バリヤ層に於ける抵抗は低減され、寄生抵抗が低下
するから、ヘテロ接合ＭＥＳＦＥＴ本来の特性、即ち、
キャリヤの閉じ込めを行なって、短ゲート化を実現して
更なる高速動作を可能にしている。
【００３４】
【発明の実施の形態】図３は本発明に於ける一実施の形
態を説明する為のヘテロ接合ＭＥＳＦＥＴを表す要部切
断側面図である。
態を説明する為のヘテロ接合ＭＥＳＦＥＴを表す要部切
断側面図である。
【００３５】図に於いて、３１は基板、３２並びに３３
は第１並びに第２バッファ層、３４はチャネル層、３４
Ａはｎチャネル領域、３５はバリヤ層、３６はキャップ
層、３７はゲート電極、３８はｎ+ ソース領域、３８Ａ
はＬＤＤ構造に於けるｎ- ソース領域、３９はｎ+ ドレ
イン領域、３９ＡはＬＤＤ構造に於けるｎ- ドレイン領
域、４０はソース電極、４１はドレイン電極をそれぞれ
示している。
は第１並びに第２バッファ層、３４はチャネル層、３４
Ａはｎチャネル領域、３５はバリヤ層、３６はキャップ
層、３７はゲート電極、３８はｎ+ ソース領域、３８Ａ
はＬＤＤ構造に於けるｎ- ソース領域、３９はｎ+ ドレ
イン領域、３９ＡはＬＤＤ構造に於けるｎ- ドレイン領
域、４０はソース電極、４１はドレイン電極をそれぞれ
示している。
【００３６】図３について説明したヘテロ接合ＭＥＳＦ
ＥＴを製造する工程の一例について説明する。
ＥＴを製造する工程の一例について説明する。
【００３７】（１）ＭＯＶＰＥ法（ｍｅｔａｌｏｒｇａ
ｎｉｃ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ法）
を適用することに依り、基板３１上に第１バッファ層３
２、第２バッファ層３３、チャネル層３４、バリヤ層３
５、キャップ層３６を順に成長させる。
ｎｉｃ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ法）
を適用することに依り、基板３１上に第１バッファ層３
２、第２バッファ層３３、チャネル層３４、バリヤ層３
５、キャップ層３６を順に成長させる。
【００３８】ここで、図示のヘテロ接合ＭＥＳＦＥＴに
於ける各部分に関する主要なデータを例示すると次の通
りである。
於ける各部分に関する主要なデータを例示すると次の通
りである。
【００３９】 基板３１について 材料：半絶縁性ＧａＡｓ 第１バッファ層３２について 材料：ｉ−ＧａＡｓ 厚さ：５００〔Å〕 第２バッファ層３３について 材料：ｉ−ＡｌＧａＡｓ（Ａｌ組成＝０．３） 厚さ：３０００〔Å〕 チャネル層３４について 材料：ｎ−ＩｎＧａＡｓ（Ｉｎ組成＝０．２） 不純物濃度：５×１０17〔cm-3〕 厚さ：１５０〔Å〕 バリヤ層３５について 材料：ｉ−ＡｌＧａＡｓ（Ａｌ組成＝０．３） 厚さ：２００〔Å〕 キャップ層３６について 材料：ｉ−ＧａＡｓ 厚さ：１００〔Å〕
【００４０】（２）スパッタリング法、リソグラフィ技
術に於けるレジスト・プロセス、ドライ・エッチング法
を適用することに依り、厚さが例えば４００〔ｎｍ〕で
あるＷＳｉからなるゲート電極３７を形成する。
術に於けるレジスト・プロセス、ドライ・エッチング法
を適用することに依り、厚さが例えば４００〔ｎｍ〕で
あるＷＳｉからなるゲート電極３７を形成する。
【００４１】（３）ＣＶＤ法（ｃｈｅｍｉｃａｌ ｖａ
ｐｏｒ ｄｅｐｏｓｉｔｉｏｎ法）、リソグラフィ技術
に於けるレジスト・プロセス、ドライ・エッチング法を
適用することに依り、ゲート電極３７の両側面に基板３
１と接する面の幅が２０００〔Å〕であるＳｉＯ2 から
なるサイド・ウォールを形成する。
ｐｏｒ ｄｅｐｏｓｉｔｉｏｎ法）、リソグラフィ技術
に於けるレジスト・プロセス、ドライ・エッチング法を
適用することに依り、ゲート電極３７の両側面に基板３
１と接する面の幅が２０００〔Å〕であるＳｉＯ2 から
なるサイド・ウォールを形成する。
【００４２】（４）イオン注入法を適用することに依
り、イオン加速エネルギを例えば３０〔ｋｅＶ〕、ドー
ズ量を例えば４×１０13〔cm-2〕とし、また、ゲート電
極３７、サイド・ウォールをマスクとしてＳｉイオンの
打ち込みを行なって、ｎ+ ソース領域３８及びｎ+ ドレ
イン領域３９を形成する。尚、この場合のイオン注入
は、バリヤ層３５まで達している。
り、イオン加速エネルギを例えば３０〔ｋｅＶ〕、ドー
ズ量を例えば４×１０13〔cm-2〕とし、また、ゲート電
極３７、サイド・ウォールをマスクとしてＳｉイオンの
打ち込みを行なって、ｎ+ ソース領域３８及びｎ+ ドレ
イン領域３９を形成する。尚、この場合のイオン注入
は、バリヤ層３５まで達している。
【００４３】（５）フッ酸系エッチング液中に浸漬して
サイド・ウォールを除去してから、イオン注入法を適用
することに依り、イオン加速エネルギを例えば４５〔ｋ
ｅＶ〕、ドーズ量を例えば２×１０13〔cm-2〕とし、ゲ
ート電極３７をマスクとしてＳｉイオンの打ち込みを行
なって、ＬＤＤ構造に於けるｎ- ソース領域３８Ａ及び
ｎ-ドレイン領域３９Ａを形成する。尚、この場合のイ
オン注入は、チャネル層３４まで達している。
サイド・ウォールを除去してから、イオン注入法を適用
することに依り、イオン加速エネルギを例えば４５〔ｋ
ｅＶ〕、ドーズ量を例えば２×１０13〔cm-2〕とし、ゲ
ート電極３７をマスクとしてＳｉイオンの打ち込みを行
なって、ＬＤＤ構造に於けるｎ- ソース領域３８Ａ及び
ｎ-ドレイン領域３９Ａを形成する。尚、この場合のイ
オン注入は、チャネル層３４まで達している。
【００４４】（６）温度８５０〔℃〕、時間１０〔秒〕
として、前記イオン注入したＳｉの活性化熱処理を行な
ってから、リソグラフィ技術に於けるレジスト・プロセ
ス、真空蒸着法、リフト・オフ法を適用することに依
り、ｎ+ ソース領域３８及びｎ+ ドレイン領域３９にオ
ーミック・コンタクトするＡｕＧｅ／Ａｕからなるソー
ス電極４０及びドレイン電極４１を形成する。
として、前記イオン注入したＳｉの活性化熱処理を行な
ってから、リソグラフィ技術に於けるレジスト・プロセ
ス、真空蒸着法、リフト・オフ法を適用することに依
り、ｎ+ ソース領域３８及びｎ+ ドレイン領域３９にオ
ーミック・コンタクトするＡｕＧｅ／Ａｕからなるソー
ス電極４０及びドレイン電極４１を形成する。
【００４５】本発明では、前記説明した実施の形態に限
られることなく、他に多くの改変を実現することができ
る。
られることなく、他に多くの改変を実現することができ
る。
【００４６】例えば、ｎチャネル領域を形成するに際し
ては、前記したように、ＭＯＶＰＥ法に依って、ｎ−Ｉ
ｎＧａＡｓ層を成長させる方法、或いは、ｉ−ＩｎＧａ
Ａｓ層を成長させ、イオン注入に依ってｎ型化させても
良いことは勿論である。
ては、前記したように、ＭＯＶＰＥ法に依って、ｎ−Ｉ
ｎＧａＡｓ層を成長させる方法、或いは、ｉ−ＩｎＧａ
Ａｓ層を成長させ、イオン注入に依ってｎ型化させても
良いことは勿論である。
【００４７】イオン注入に依る場合は、ＷＳｉからなる
ゲート電極３７を形成する前の段階に於いて、イオン加
速エネルギを例えば４５〔ｋｅＶ〕、ドーズ量を例えば
１×１０12〔cm-2〕として、Ｓｉイオンの打ち込みを行
なう工程を付加するのみで、他の工程を変えることなく
ヘテロ接合ＭＥＳＦＥＴを完成させることができる。
ゲート電極３７を形成する前の段階に於いて、イオン加
速エネルギを例えば４５〔ｋｅＶ〕、ドーズ量を例えば
１×１０12〔cm-2〕として、Ｓｉイオンの打ち込みを行
なう工程を付加するのみで、他の工程を変えることなく
ヘテロ接合ＭＥＳＦＥＴを完成させることができる。
【００４８】このように、ノンドープのチャネル層に後
からイオン注入してチャネル領域を形成する手段を採っ
た場合、その不純物のドーピング量を適切に選択し、同
一基板内に於いて、閾値電圧を異にするヘテロ接合ＭＥ
ＳＦＥＴを容易に実現させることができる。
からイオン注入してチャネル領域を形成する手段を採っ
た場合、その不純物のドーピング量を適切に選択し、同
一基板内に於いて、閾値電圧を異にするヘテロ接合ＭＥ
ＳＦＥＴを容易に実現させることができる。
【００４９】また、前記したヘテロ接合構造を実現する
為の各半導体層の厚さ、ドーピング不純物濃度、混晶
比、イオン注入条件、活性化熱処理条件などは固定化さ
れるものではなく、必要とされる例えば閾値電圧などか
ら任意に選択されるべきものである。
為の各半導体層の厚さ、ドーピング不純物濃度、混晶
比、イオン注入条件、活性化熱処理条件などは固定化さ
れるものではなく、必要とされる例えば閾値電圧などか
ら任意に選択されるべきものである。
【００５０】また、前記実施の形態で説明したヘテロ接
合ＭＥＳＦＥＴのｎ−ＩｎＧａＡｓチャネル層３４に於
ける電子濃度は５×１０17〔cm-3〕としたが、これを例
えば１×１０18〔cm-3〕に変更しても良く、そのように
すると、負の閾値電圧で動作させることができる。
合ＭＥＳＦＥＴのｎ−ＩｎＧａＡｓチャネル層３４に於
ける電子濃度は５×１０17〔cm-3〕としたが、これを例
えば１×１０18〔cm-3〕に変更しても良く、そのように
すると、負の閾値電圧で動作させることができる。
【００５１】また、ＬＤＤ構造に於けるｎ- ソース領域
３８Ａとｎ- ドレイン領域３９Ａを形成する為のイオン
注入条件をイオン加速エネルギを例えば３０〔ｋｅ
Ｖ〕、ドーズ量を例えば２×１０13〔cm-2〕に変更して
も良く、そのようにすると、ｎ-領域を浅く形成するこ
とができるから、短チャネル効果の影響を受け難くする
ことができる。
３８Ａとｎ- ドレイン領域３９Ａを形成する為のイオン
注入条件をイオン加速エネルギを例えば３０〔ｋｅ
Ｖ〕、ドーズ量を例えば２×１０13〔cm-2〕に変更して
も良く、そのようにすると、ｎ-領域を浅く形成するこ
とができるから、短チャネル効果の影響を受け難くする
ことができる。
【００５２】
【発明の効果】本発明に依る半導体装置に於いては、一
導電型高濃度不純物領域に於ける不純物濃度が最大とな
る深さが一導電型チャネル領域に於ける不純物濃度が最
大となる深さに比較して表面側に位置するＬＤＤ構造ヘ
テロ接合電界効果トランジスタを含んでいる。
導電型高濃度不純物領域に於ける不純物濃度が最大とな
る深さが一導電型チャネル領域に於ける不純物濃度が最
大となる深さに比較して表面側に位置するＬＤＤ構造ヘ
テロ接合電界効果トランジスタを含んでいる。
【００５３】前記構成を採ることに依り、一導電型高濃
度不純物領域（一導電型ソース領域及びドレイン領域）
に於ける不純物濃度ピークをチャネル層よりも表面側に
存在する広エネルギ・バンド・ギャップ層（バリヤ層）
内に位置し、従って、従来のヘテロ接合ＭＥＳＦＥＴに
比較するとバリヤ層のキャリヤ濃度は高くなり、従っ
て、バリヤ層に於ける抵抗は低減され、寄生抵抗が低下
するから、ヘテロ接合ＭＥＳＦＥＴ本来の特性、即ち、
キャリヤの閉じ込めを行なって、短ゲート化を実現して
更なる高速動作を可能にしている。
度不純物領域（一導電型ソース領域及びドレイン領域）
に於ける不純物濃度ピークをチャネル層よりも表面側に
存在する広エネルギ・バンド・ギャップ層（バリヤ層）
内に位置し、従って、従来のヘテロ接合ＭＥＳＦＥＴに
比較するとバリヤ層のキャリヤ濃度は高くなり、従っ
て、バリヤ層に於ける抵抗は低減され、寄生抵抗が低下
するから、ヘテロ接合ＭＥＳＦＥＴ本来の特性、即ち、
キャリヤの閉じ込めを行なって、短ゲート化を実現して
更なる高速動作を可能にしている。
【図１】本発明の原理を説明する為のヘテロ接合ＭＥＳ
ＦＥＴを表す要部切断側面図である。
ＦＥＴを表す要部切断側面図である。
【図２】本発明の原理を説明する為のヘテロ接合ＭＥＳ
ＦＥＴを表す要部切断側面図である。
ＦＥＴを表す要部切断側面図である。
【図３】本発明に於ける一実施の形態を説明する為のヘ
テロ接合ＭＥＳＦＥＴを表す要部切断側面図である。
テロ接合ＭＥＳＦＥＴを表す要部切断側面図である。
【図４】ＬＤＤ構造をもつ標準的なＭＥＳＦＥＴを表す
要部切断側面図である。
要部切断側面図である。
【図５】ヘテロ構造を利用してキャリヤの閉じ込めを行
なうＭＥＳＦＥＴを表す要部切断側面図である。
なうＭＥＳＦＥＴを表す要部切断側面図である。
【符号の説明】 ３１ 基板 ３２ 第１バッファ層 ３３ 第２バッファ層 ３４ チャネル層 ３４Ａ ｎチャネル領域 ３５ バリヤ層 ３６ キャップ層 ３７ ゲート電極 ３８ ｎ+ ソース領域 ３８Ａ ＬＤＤ構造に於けるｎ- ソース領域 ３９ ｎ+ ドレイン領域 ３９Ａ ＬＤＤ構造に於けるｎ- ドレイン領域 ４０ ソース電極 ４１ ドレイン電極
Claims (8)
- 【請求項１】一導電型高濃度不純物領域に於ける不純物
濃度が最大となる深さが一導電型チャネル領域に於ける
不純物濃度が最大となる深さに比較して表面側に位置す
るＬＤＤ構造ヘテロ接合電界効果トランジスタを含んで
なることを特徴とする半導体装置。 - 【請求項２】一導電型高濃度不純物領域に於ける不純物
濃度が最大となる深さが一導電型低濃度不純物領域に於
ける不純物濃度が最大となる深さと等しいか或いは表面
側に位置するＬＤＤ構造ヘテロ接合トランジスタを含ん
でなることを特徴とする請求項１記載の半導体装置。 - 【請求項３】一導電型低濃度不純物領域に於ける不純物
濃度が最大となる深さが一導電型チャネル領域に於ける
不純物濃度が最大となる深さと等しいか或いは表面側に
位置するＬＤＤ構造ヘテロ接合トランジスタを含んでな
ることを特徴とする請求項１記載の半導体装置。 - 【請求項４】一導電型チャネル領域と基板との間に該一
導電型チャネル領域のエネルギ・バンド・ギャップに比
較して広いエネルギ・バンド・ギャップをもつ広エネル
ギ・バンド・ギャップ層を介在させてなることを特徴と
する請求項１乃至請求項３の何れか１記載の半導体装
置。 - 【請求項５】一導電型チャネル領域と最表面層との間に
該一導電型チャネル領域のエネルギ・バンド・ギャップ
に比較して広いエネルギ・バンド・ギャップをもつ広エ
ネルギ・バンド・ギャップ層を介在させてなることを特
徴とする請求項１乃至請求項３の何れか１記載の半導体
装置。 - 【請求項６】基板上に少なくともＡｌＧａＡｓからなる
バッファ層とＩｎＧａＡｓ又はＧａＡｓからなるチャネ
ル層とＡｌＧａＡｓからなるバリヤ層とが積層形成され
てなることを特徴とする請求項１乃至請求項３の何れか
１記載の半導体装置。 - 【請求項７】閾値電圧を異にするＬＤＤ構造ヘテロ接合
電界効果トランジスタを含んでなることを特徴とする請
求項１乃至請求項６の何れか１記載の半導体装置。 - 【請求項８】閾値電圧を変える為に不純物導入量を異に
した一導電型チャネル領域をもつ複数種類のＬＤＤ構造
ヘテロ接合電界効果トランジスタを含んでなることを特
徴とする請求項７記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25965097A JP3653652B2 (ja) | 1997-09-25 | 1997-09-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25965097A JP3653652B2 (ja) | 1997-09-25 | 1997-09-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197452A true JPH1197452A (ja) | 1999-04-09 |
| JP3653652B2 JP3653652B2 (ja) | 2005-06-02 |
Family
ID=17337004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25965097A Expired - Fee Related JP3653652B2 (ja) | 1997-09-25 | 1997-09-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3653652B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010509770A (ja) * | 2006-11-06 | 2010-03-25 | クリー インコーポレイテッド | 埋込み層に低抵抗コンタクトを形成する打込み領域を含んだ半導体デバイスの製作方法および関連したデバイス |
| JP2013175782A (ja) * | 2005-12-13 | 2013-09-05 | Cree Inc | 注入領域および保護層を含む半導体デバイスおよびそれを形成する方法 |
-
1997
- 1997-09-25 JP JP25965097A patent/JP3653652B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013175782A (ja) * | 2005-12-13 | 2013-09-05 | Cree Inc | 注入領域および保護層を含む半導体デバイスおよびそれを形成する方法 |
| US9318594B2 (en) | 2005-12-13 | 2016-04-19 | Cree, Inc. | Semiconductor devices including implanted regions and protective layers |
| JP2010509770A (ja) * | 2006-11-06 | 2010-03-25 | クリー インコーポレイテッド | 埋込み層に低抵抗コンタクトを形成する打込み領域を含んだ半導体デバイスの製作方法および関連したデバイス |
| US9984881B2 (en) | 2006-11-06 | 2018-05-29 | Cree, Inc. | Methods of fabricating semiconductor devices including implanted regions for providing low-resistance contact to buried layers and related devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3653652B2 (ja) | 2005-06-02 |
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