JP2630289B2 - センス増幅器 - Google Patents
センス増幅器Info
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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Description
【0001】
【産業上の利用分野】本発明はセンス増幅器に関し、特
に半導体記憶装置に使用されるセンス増幅器に関する。
に半導体記憶装置に使用されるセンス増幅器に関する。
【0002】
【従来の技術】半導体記憶装置の一種に、電気的に情報
の書込みが可能な浮遊ゲート電界効果トランジスタをメ
モリ素子とした不揮発性の半導体記憶装置が有る。この
メモリ素子は、図5に示すようにP型基板SB上にヒ素
等のイオン注入によりドレイン拡散層領域DAとソース
拡散層領域SAを形成し、さらにP型基板SB上に絶縁
膜INSを介して浮遊ゲートFGと、制御ゲートCGと
を有し、さらにこのメモリ素子を覆うように絶縁膜IN
Sを成長させる構造となっている。
の書込みが可能な浮遊ゲート電界効果トランジスタをメ
モリ素子とした不揮発性の半導体記憶装置が有る。この
メモリ素子は、図5に示すようにP型基板SB上にヒ素
等のイオン注入によりドレイン拡散層領域DAとソース
拡散層領域SAを形成し、さらにP型基板SB上に絶縁
膜INSを介して浮遊ゲートFGと、制御ゲートCGと
を有し、さらにこのメモリ素子を覆うように絶縁膜IN
Sを成長させる構造となっている。
【0003】このメモリ素子に情報を書込む場合は、制
御ゲートCGに12V程度の高電圧を、ドレイン拡散層
領域DAと接続するドレイン電極(以下、単にドレイン
という)に9V程度の高電圧をそれぞれ印加し、ソース
拡散層領域SAと接続するソース電極(以下単にソース
という)を接地電位とし、ホットキャリア注入によって
浮遊ゲートFGに電子を注入し、制御ゲートCGから見
たしきい値電圧を初期状態より高くすることで行う。こ
のしきい値電圧の差により2値情報を記憶する。
御ゲートCGに12V程度の高電圧を、ドレイン拡散層
領域DAと接続するドレイン電極(以下、単にドレイン
という)に9V程度の高電圧をそれぞれ印加し、ソース
拡散層領域SAと接続するソース電極(以下単にソース
という)を接地電位とし、ホットキャリア注入によって
浮遊ゲートFGに電子を注入し、制御ゲートCGから見
たしきい値電圧を初期状態より高くすることで行う。こ
のしきい値電圧の差により2値情報を記憶する。
【0004】図6はこのメモリ素子の初期状態(以下、
非書込み状態という)および書込み状態を示す特性図で
あり、非書込み状態のメモリ素子は、実線NWRに示す
ように、2V程度の制御ゲート電圧で導通状態になり、
書込み状態のメモリ素子は、実線WRに示すように、6
V以上の制御ゲート電圧で導通状態になる。従って、制
御ゲート電圧を5Vとすると、初期状態のメモリ素子は
導通状態であり、書込み状態のメモリ素子は非導通状態
となるので、この電流の差により情報を読出すことがで
きる。
非書込み状態という)および書込み状態を示す特性図で
あり、非書込み状態のメモリ素子は、実線NWRに示す
ように、2V程度の制御ゲート電圧で導通状態になり、
書込み状態のメモリ素子は、実線WRに示すように、6
V以上の制御ゲート電圧で導通状態になる。従って、制
御ゲート電圧を5Vとすると、初期状態のメモリ素子は
導通状態であり、書込み状態のメモリ素子は非導通状態
となるので、この電流の差により情報を読出すことがで
きる。
【0005】実際の半導体記憶装置では、このようなメ
モリ素子をアレイ状に複数配置し、これらメモリ素子に
対し選択的に情報の書込み,読出しを行う。図7はこの
ようなメモリ素子(メモリセル)を使用した半導体記憶
装置の一般的な構成を示す回路図である。この例では、
説明を簡明にするために、4つのメモリセルMC11,
MC12,MC21,MC22によりメモリセルアレイ
100を構成している。
モリ素子をアレイ状に複数配置し、これらメモリ素子に
対し選択的に情報の書込み,読出しを行う。図7はこの
ようなメモリ素子(メモリセル)を使用した半導体記憶
装置の一般的な構成を示す回路図である。この例では、
説明を簡明にするために、4つのメモリセルMC11,
MC12,MC21,MC22によりメモリセルアレイ
100を構成している。
【0006】列線DY1,DY2は列デコーダ700の
出力信号SY1,SY2により制御された列選択回路2
00のトランジスタT201,T202により選択的に
バイアス回路400aに接続され、メモリセルの制御ゲ
ートは行デコーダ600により制御された行線SX1,
SX2に接続される。ここで例えばメモリセルMC11
を選択する場合は、行デコーダ600により行線SX1
を選択レベルとし(例えば5Vを印加し)、列デコーダ
700の出力信号SY1を選択レベルとして(例えば5
Vを印加し)トランジスタT201を導通状態とするこ
とで行線SX1と列線DY1の交点に配置されたメモリ
セルMC11が選択される。
出力信号SY1,SY2により制御された列選択回路2
00のトランジスタT201,T202により選択的に
バイアス回路400aに接続され、メモリセルの制御ゲ
ートは行デコーダ600により制御された行線SX1,
SX2に接続される。ここで例えばメモリセルMC11
を選択する場合は、行デコーダ600により行線SX1
を選択レベルとし(例えば5Vを印加し)、列デコーダ
700の出力信号SY1を選択レベルとして(例えば5
Vを印加し)トランジスタT201を導通状態とするこ
とで行線SX1と列線DY1の交点に配置されたメモリ
セルMC11が選択される。
【0007】リファレンスセルRMCはメモリセルMC
11〜MC22と等価なメモリ素子により構成され、列
選択回路200のトランジスタT201,T202と等
価なトランジスタT200を介してバイアス回路400
bに接続され、バイアス回路400bは基準電位Vrを
出力する。センス増幅器500は、バイアス回路400
aからの出力Vsとバイアス回路400bからの基準電
位Vrとを比較し、選択されたメモリセルに流れる電流
に応じて出力データSDOを出力する。
11〜MC22と等価なメモリ素子により構成され、列
選択回路200のトランジスタT201,T202と等
価なトランジスタT200を介してバイアス回路400
bに接続され、バイアス回路400bは基準電位Vrを
出力する。センス増幅器500は、バイアス回路400
aからの出力Vsとバイアス回路400bからの基準電
位Vrとを比較し、選択されたメモリセルに流れる電流
に応じて出力データSDOを出力する。
【0008】次に図8および図9(A)〜(C)を用い
て回路構成をさらに詳細に説明する。
て回路構成をさらに詳細に説明する。
【0009】図8ではメモリセルアレイ100内の選択
されたメモリセルをMCijとして示している。選択さ
れたメモリセルMCijは列選択回路200のトランジ
スタT20iを介してバイアス回路400aの入力端に
接続される。バイアス回路400aの回路構成は図9
(A)に示すように、電源電圧Vcc供給端と入力端と
の間にP型のMOSトランジスタT401とN型のMO
SトランジスタT402とを直列接続し、インバータ回
路IV401の入力端をバイアス回路400aの入力端
に出力端をMOSトランジスタT402のゲートに接続
し、MOSトランジスタT401のゲートはこのMOS
トランジスタT401のドレインとMOSトランジスタ
T402のドレインとの接続点に接続し、この接続点を
バイアス回路400aの出力(Vs)としている。
されたメモリセルをMCijとして示している。選択さ
れたメモリセルMCijは列選択回路200のトランジ
スタT20iを介してバイアス回路400aの入力端に
接続される。バイアス回路400aの回路構成は図9
(A)に示すように、電源電圧Vcc供給端と入力端と
の間にP型のMOSトランジスタT401とN型のMO
SトランジスタT402とを直列接続し、インバータ回
路IV401の入力端をバイアス回路400aの入力端
に出力端をMOSトランジスタT402のゲートに接続
し、MOSトランジスタT401のゲートはこのMOS
トランジスタT401のドレインとMOSトランジスタ
T402のドレインとの接続点に接続し、この接続点を
バイアス回路400aの出力(Vs)としている。
【0010】このバイアス回路400aは、選択したメ
モリセルMCijが書込み状態であればメモリセルMC
ijは非導通状態であり、バイアス回路400aの入力
端はMOSトランジスタT401,T402を介してチ
ャージアップされ、この入力端の電位がインバータ回路
IV401の論理しきい値以上になるとインバータ回路
IV401の出力は低レベルになり、MCSトランジス
タT402は非導通状態になって、バイアス回路400
aの出力(Vs)はMOSトランジスタT401により
高レベルとなる。この時の高レベルの電位は例えば電源
電圧Vccを5V、MOSトランジスタT401のしき
い値電圧Vtpを−1Vとすると、Vcc−|Vtp|
=4Vとなる。
モリセルMCijが書込み状態であればメモリセルMC
ijは非導通状態であり、バイアス回路400aの入力
端はMOSトランジスタT401,T402を介してチ
ャージアップされ、この入力端の電位がインバータ回路
IV401の論理しきい値以上になるとインバータ回路
IV401の出力は低レベルになり、MCSトランジス
タT402は非導通状態になって、バイアス回路400
aの出力(Vs)はMOSトランジスタT401により
高レベルとなる。この時の高レベルの電位は例えば電源
電圧Vccを5V、MOSトランジスタT401のしき
い値電圧Vtpを−1Vとすると、Vcc−|Vtp|
=4Vとなる。
【0011】選択したメモリセルMCijが非書込み状
態であればメモリセルMCijは導通状態であり、バイ
アス回路400aの入力端はメモリセルMCijと列選
択回路200のトランジスタT20iを介して放電さ
れ、バイアス回路400aの出力(Vs)は低レベルと
なる。この時の低レベルの電位は電源電圧Vcc供給端
と接地電位点との間に直列接続された、MOSトランジ
スタT401,T402、列選択回路200のトランジ
スタT20i、メモリセルMCijの抵抗分割により決
まる。以後の説明上、この場合のバイアス回路400a
の出力(Vs)の電位は2Vとする。
態であればメモリセルMCijは導通状態であり、バイ
アス回路400aの入力端はメモリセルMCijと列選
択回路200のトランジスタT20iを介して放電さ
れ、バイアス回路400aの出力(Vs)は低レベルと
なる。この時の低レベルの電位は電源電圧Vcc供給端
と接地電位点との間に直列接続された、MOSトランジ
スタT401,T402、列選択回路200のトランジ
スタT20i、メモリセルMCijの抵抗分割により決
まる。以後の説明上、この場合のバイアス回路400a
の出力(Vs)の電位は2Vとする。
【0012】また、リファレンスセルRMCはメモリセ
ルMCijと等価の非書込み状態のトランジスタであ
り、列選択回路200のトランジスタT20iと等価な
N型のMOSトランジスタT200と共に基準電流発生
回路300を形成し、このMOSトランジスタT200
を介してバイアス回路400bの入力端に接続され、リ
ファレンスセルRMCとMOSトランジスタT200の
ゲートには電源電圧Vccが供給される。バイアス回路
400bは図9(B)に示すように、バイアス回路40
0aと同様の回路構成を有しているが、バイアス回路4
00b内のMOSトランジスタT403のサイズを調整
し、バイアス回路400bの出力(Vr)の電位は、バ
イアス回路400aの出力(Vs)の高レベル出力4V
と低レベル出力2Vの中間の、例えば3Vに設定され
る。
ルMCijと等価の非書込み状態のトランジスタであ
り、列選択回路200のトランジスタT20iと等価な
N型のMOSトランジスタT200と共に基準電流発生
回路300を形成し、このMOSトランジスタT200
を介してバイアス回路400bの入力端に接続され、リ
ファレンスセルRMCとMOSトランジスタT200の
ゲートには電源電圧Vccが供給される。バイアス回路
400bは図9(B)に示すように、バイアス回路40
0aと同様の回路構成を有しているが、バイアス回路4
00b内のMOSトランジスタT403のサイズを調整
し、バイアス回路400bの出力(Vr)の電位は、バ
イアス回路400aの出力(Vs)の高レベル出力4V
と低レベル出力2Vの中間の、例えば3Vに設定され
る。
【0013】2つのバイアス回路400a,400bの
出力Vs,Vrは2つの差動増幅器1a,1bに接続さ
れる。これら差動増幅器1a,1bは、図9(C)に示
すように、電源電圧Vcc供給端と接地電位点との間に
直列接続されたP型のMOSトランジスタT11、N型
のMOSトランジスタT12と、P型のMOSトランジ
スタT13,N型のMOSトランジスタT14とを有
し、MOSトランジスタT12のドレインおよびゲート
とMOSトランジスタT14のゲートとを共通接続しこ
れらでカレントミラーを構成し、MOSトランジスタT
11,T13のゲートを差動増幅器の入力端IN1,I
N2とし、MOSトランジスタT13,T14の接続点
を差動増幅器の出力端OUTとしている。
出力Vs,Vrは2つの差動増幅器1a,1bに接続さ
れる。これら差動増幅器1a,1bは、図9(C)に示
すように、電源電圧Vcc供給端と接地電位点との間に
直列接続されたP型のMOSトランジスタT11、N型
のMOSトランジスタT12と、P型のMOSトランジ
スタT13,N型のMOSトランジスタT14とを有
し、MOSトランジスタT12のドレインおよびゲート
とMOSトランジスタT14のゲートとを共通接続しこ
れらでカレントミラーを構成し、MOSトランジスタT
11,T13のゲートを差動増幅器の入力端IN1,I
N2とし、MOSトランジスタT13,T14の接続点
を差動増幅器の出力端OUTとしている。
【0014】つぎに、これら差動増幅器1a,1bの動
作を図10を参照して説明する。差動増幅器1aの電圧
(OUT)−電流特性図を図10(A)に示す。
作を図10を参照して説明する。差動増幅器1aの電圧
(OUT)−電流特性図を図10(A)に示す。
【0015】入力端IN2に接続された基準電位Vrは
常時3Vであり、MOSトランジスタT13に流れる電
流は実線C11で示す特性となる。選択したメモリセル
が非書込み状態であればIN1に接続されたVsは2V
であり、MOSトランジスタT11は導通状態になり、
MOSトランジスタT12にも電流が流れ、このMOS
トランジスタT12とカレントミラーを構成するMOS
トランジスタT14にも電流が流れ、このMOSトラン
ジスタT14に流れる電流は実線C12で示され、この
時の差動増幅器1aの出力端OUT(VA1)には実線
C11,C12の交点であるV11の低レベルが出力さ
れる。選択したメモリセルが書込み状態であれば入力端
IN1に接続されたVsは4Vであり、MOSトランジ
スタT11は非導通状態になり、MOSトランジスタT
12にも電流は流れず、このMOSトランジスタT12
とカレントミラー回路を構成するMOSトランジスタT
14にも電流が流れず、このMOSトランジスタT14
の電気特性は実線C13(図10(A)では識別しやす
い様に有る程度の電流値があるように示している)で示
され、この時の差動増幅器1aの出力端OUT(VA
1)には実線C11,C13の交点であるV12の高レ
ベルが出力される。
常時3Vであり、MOSトランジスタT13に流れる電
流は実線C11で示す特性となる。選択したメモリセル
が非書込み状態であればIN1に接続されたVsは2V
であり、MOSトランジスタT11は導通状態になり、
MOSトランジスタT12にも電流が流れ、このMOS
トランジスタT12とカレントミラーを構成するMOS
トランジスタT14にも電流が流れ、このMOSトラン
ジスタT14に流れる電流は実線C12で示され、この
時の差動増幅器1aの出力端OUT(VA1)には実線
C11,C12の交点であるV11の低レベルが出力さ
れる。選択したメモリセルが書込み状態であれば入力端
IN1に接続されたVsは4Vであり、MOSトランジ
スタT11は非導通状態になり、MOSトランジスタT
12にも電流は流れず、このMOSトランジスタT12
とカレントミラー回路を構成するMOSトランジスタT
14にも電流が流れず、このMOSトランジスタT14
の電気特性は実線C13(図10(A)では識別しやす
い様に有る程度の電流値があるように示している)で示
され、この時の差動増幅器1aの出力端OUT(VA
1)には実線C11,C13の交点であるV12の高レ
ベルが出力される。
【0016】差動増幅器1bの電圧(OUT)−電流特
性図を図10(B)に示す。入力端IN1に接続された
基準電位Vrは常時3Vであり、MOSトランジスタT
11は導通状態になり、MOSトランジスタT12にも
電流が流れ、このMOSトランジスタT12とカレント
ミラー回路を構成するMOSトランジスタT14にも電
流が流れ、このMOSトランジスタT14に流れる電流
は実線C21で示す特性となる。選択したメモリセルが
非書込み状態であればIN2に接続されたVsは2Vで
あり、MOSトランジスタT13は導通状態になり、こ
のMOSトランジスタT13に流れる電流は実線C22
で示され、この時の差動増幅器1bの出力端OUT(V
A2)には実線C21,C22の交点であるV21の高
レベルが出力される。選択したメモリセルが書込み状態
であればIN2に接続されたVsは4Vであり、MOS
トランジスタT13は非導通状態になり、このMOSト
ランジスタT13の電流特性は実線C23(図10
(B)では識別しやすい様に有る程度の電流値があるよ
うに示している)で示され、この時の差動増幅器1bの
出力端OUT(VA2)には実線C21,C23の交点
であるV22の低レベルが出力される。
性図を図10(B)に示す。入力端IN1に接続された
基準電位Vrは常時3Vであり、MOSトランジスタT
11は導通状態になり、MOSトランジスタT12にも
電流が流れ、このMOSトランジスタT12とカレント
ミラー回路を構成するMOSトランジスタT14にも電
流が流れ、このMOSトランジスタT14に流れる電流
は実線C21で示す特性となる。選択したメモリセルが
非書込み状態であればIN2に接続されたVsは2Vで
あり、MOSトランジスタT13は導通状態になり、こ
のMOSトランジスタT13に流れる電流は実線C22
で示され、この時の差動増幅器1bの出力端OUT(V
A2)には実線C21,C22の交点であるV21の高
レベルが出力される。選択したメモリセルが書込み状態
であればIN2に接続されたVsは4Vであり、MOS
トランジスタT13は非導通状態になり、このMOSト
ランジスタT13の電流特性は実線C23(図10
(B)では識別しやすい様に有る程度の電流値があるよ
うに示している)で示され、この時の差動増幅器1bの
出力端OUT(VA2)には実線C21,C23の交点
であるV22の低レベルが出力される。
【0017】このように、選択したメモリセルMCij
が非書込み状態であれば差動増幅器1aの出力VA1は
低レベル、差動増幅器1b出力VA2は高レベルとな
り、選択したメモリセルMCijが書込み状態であれば
差動増幅器1aの出力VA1は高レベル、差動増幅器1
bの出力VA2は低レベルとなる。
が非書込み状態であれば差動増幅器1aの出力VA1は
低レベル、差動増幅器1b出力VA2は高レベルとな
り、選択したメモリセルMCijが書込み状態であれば
差動増幅器1aの出力VA1は高レベル、差動増幅器1
bの出力VA2は低レベルとなる。
【0018】この2つの差動増幅器1a,1bの出力V
A1,VA2は、P型のMOSトランジスタT51,T
53とN型のMOSトランジスタT52,54により構
成された差動増幅器5に入力され、この差動増幅器5の
MOSトランジスタT51,T52の接続点が差動増幅
器5の出力端(DAO)になる。
A1,VA2は、P型のMOSトランジスタT51,T
53とN型のMOSトランジスタT52,54により構
成された差動増幅器5に入力され、この差動増幅器5の
MOSトランジスタT51,T52の接続点が差動増幅
器5の出力端(DAO)になる。
【0019】選択されたメモリセル非書込み状態であれ
ばVA1が低レベル、VA2は高レベルであるので、V
A2がゲートに入力されたMOSトランジスタT54は
導通状態となり、このMOSトランジスタT54と直列
接続されたMOSトランジスタT53も導通状態に、さ
らにMOSトランジスタT53とカレントミラー回路を
構成するMOSトランジスタT51も導通状態となる。
一方、VA1がゲートに接続されたMOSトランジスタ
T52も非導通状態であるので、差動増幅器5の出力端
(DAO)はMOSトランジスタT51により充電され
高レベルとなる。
ばVA1が低レベル、VA2は高レベルであるので、V
A2がゲートに入力されたMOSトランジスタT54は
導通状態となり、このMOSトランジスタT54と直列
接続されたMOSトランジスタT53も導通状態に、さ
らにMOSトランジスタT53とカレントミラー回路を
構成するMOSトランジスタT51も導通状態となる。
一方、VA1がゲートに接続されたMOSトランジスタ
T52も非導通状態であるので、差動増幅器5の出力端
(DAO)はMOSトランジスタT51により充電され
高レベルとなる。
【0020】選択されたメモリセルが書込み状態であれ
ばVA1は高レベル、VA2は低レベルであるので、V
Aがゲートに入力されたMOSトランジスタT54は非
導通状態となり、このMOSトランジスタT54と直列
接続されたMOSトランジスタT53も非導通状態に、
さらにMOSトランジスタT53とカレントミラー回路
を構成するMOSトランジスタT51も非導通状態にな
る。一方、VA1がゲートに接続されたMOSトランジ
スタT52は導通状態になるので、差動増幅器5の出力
端(DAO)はMOSトランジスタT52により放電さ
れ低レベルとなる。
ばVA1は高レベル、VA2は低レベルであるので、V
Aがゲートに入力されたMOSトランジスタT54は非
導通状態となり、このMOSトランジスタT54と直列
接続されたMOSトランジスタT53も非導通状態に、
さらにMOSトランジスタT53とカレントミラー回路
を構成するMOSトランジスタT51も非導通状態にな
る。一方、VA1がゲートに接続されたMOSトランジ
スタT52は導通状態になるので、差動増幅器5の出力
端(DAO)はMOSトランジスタT52により放電さ
れ低レベルとなる。
【0021】差動増幅器5の出力信号DAOはCMOS
型のインバータ回路IV31,IV32、P型およびN
型のMOSトランジスタから成る2つのトランスファゲ
ートTG31,TG32により構成される周知のラッチ
回路3に入力され、このラッチ回路3の出力がセンス増
幅器のデータ出力SDOとなる。
型のインバータ回路IV31,IV32、P型およびN
型のMOSトランジスタから成る2つのトランスファゲ
ートTG31,TG32により構成される周知のラッチ
回路3に入力され、このラッチ回路3の出力がセンス増
幅器のデータ出力SDOとなる。
【0022】このラッチ回路3は制御信号BCとその反
転信号により制御され制御信号BCが低レベルの時は保
持動作が解除され、入力信号(AO)が取込まれてその
反転データが出力データSDOとして出力され、BCが
高レベルに変化すると、そのデータを保持する。
転信号により制御され制御信号BCが低レベルの時は保
持動作が解除され、入力信号(AO)が取込まれてその
反転データが出力データSDOとして出力され、BCが
高レベルに変化すると、そのデータを保持する。
【0023】ここでラッチ回路3を必要とする理由につ
いて説明する。差動増幅器5の入力信号(VA1,VA
2)を高レベル、低レベルの間で変化させると、高レベ
ル,低レベル間の遷移時間が長くなり、動作が遅くな
る。そこでこのセンス増幅器では、この差動増幅器5の
動作を高速化するために、データの読出しサイクルの初
期で入力信号(VA1,VA2)のレベルを均一化して
高レベルおよび低レベルの中間レベルに設定しておき、
この中間レベルから、読出し後の入力信号(VA1,V
A2)に従って高レベル,低レベルへと変化するよう
に、均一化回路4xが設けられている。この均一化回路
4xは、制御信号BCの高レベルで導通状態となり、差
動増幅器1a,1bの出力端間を接続してその出力信号
VA1,VA2を均一化する構成となっている。
いて説明する。差動増幅器5の入力信号(VA1,VA
2)を高レベル、低レベルの間で変化させると、高レベ
ル,低レベル間の遷移時間が長くなり、動作が遅くな
る。そこでこのセンス増幅器では、この差動増幅器5の
動作を高速化するために、データの読出しサイクルの初
期で入力信号(VA1,VA2)のレベルを均一化して
高レベルおよび低レベルの中間レベルに設定しておき、
この中間レベルから、読出し後の入力信号(VA1,V
A2)に従って高レベル,低レベルへと変化するよう
に、均一化回路4xが設けられている。この均一化回路
4xは、制御信号BCの高レベルで導通状態となり、差
動増幅器1a,1bの出力端間を接続してその出力信号
VA1,VA2を均一化する構成となっている。
【0024】この均一化回路4xによる差動増幅器5の
入力信号(VA1,VA2)の均一化期間中(BC高レ
ベルの期間)は、差動増幅器5の出力信号DAOのレベ
ルが不定状態となるため、制御信号BCが高レベルにな
るとその直前のデータを保持すると共に、この高レベル
の期間中の差動増幅器5の出力信号DAOを遮断する必
要がある。ラッチ回路3はこのためのものである。
入力信号(VA1,VA2)の均一化期間中(BC高レ
ベルの期間)は、差動増幅器5の出力信号DAOのレベ
ルが不定状態となるため、制御信号BCが高レベルにな
るとその直前のデータを保持すると共に、この高レベル
の期間中の差動増幅器5の出力信号DAOを遮断する必
要がある。ラッチ回路3はこのためのものである。
【0025】なお、センス増幅器500は、図8に示さ
れた回路のうちの差動増幅器1a,1b、均一化回路4
x、差動増幅器5、及びラッチ回路3を含む。
れた回路のうちの差動増幅器1a,1b、均一化回路4
x、差動増幅器5、及びラッチ回路3を含む。
【0026】次に図11に示されたタイミングチャート
を参照し、時間軸での回路動作を説明する。
を参照し、時間軸での回路動作を説明する。
【0027】まず、時間t1以前は書込み状態のメモリ
セルを選択している状態で、出力データSDOは高レベ
ルである。時間t1にアドレス信号ADが変化し、非書
込み状態のメモリセルを選択すると、時間t2からt3
の期間は制御信号BCが高となり差動増幅器5の入力信
号(VA1,VA2)はイコライズ(均一化)される。
このイコライズ期間中に選択されたメモリセルにより列
線は放電されてバイアス回路400aの出力Vsは4V
から2Vへと変化する。その後時間t3で制御信号BC
が低レベルとなりイコライズを終了するとVA1は低レ
ベルに、VA2は高レベルに変化し、差動増幅器5の出
力信号DAOは高レベルに、出力データSDOは低レベ
ルに変化する。
セルを選択している状態で、出力データSDOは高レベ
ルである。時間t1にアドレス信号ADが変化し、非書
込み状態のメモリセルを選択すると、時間t2からt3
の期間は制御信号BCが高となり差動増幅器5の入力信
号(VA1,VA2)はイコライズ(均一化)される。
このイコライズ期間中に選択されたメモリセルにより列
線は放電されてバイアス回路400aの出力Vsは4V
から2Vへと変化する。その後時間t3で制御信号BC
が低レベルとなりイコライズを終了するとVA1は低レ
ベルに、VA2は高レベルに変化し、差動増幅器5の出
力信号DAOは高レベルに、出力データSDOは低レベ
ルに変化する。
【0028】時間t4にアドレス信号ADが変化し、書
込み状態のメモリセルを選択すると、時間t5からt6
の期間は制御信号BCが高レベルとなり差動増幅器5の
入力信号(VA1,VA2)はイコライズされる。この
イコライズ期間中に選択されたメモリセルが接続される
列線は充電されてバイアス回路400aの出力Vsは2
Vから4Vに変化する。その後時間t6で制御信号BC
が低レベルとなりイコライズを終了すると、VA1は高
レベルに、VA2は低レベルに変化し、差動増幅器5の
出力信号DAOは低レベルに、出力データSDOは高レ
ベルに変化する。
込み状態のメモリセルを選択すると、時間t5からt6
の期間は制御信号BCが高レベルとなり差動増幅器5の
入力信号(VA1,VA2)はイコライズされる。この
イコライズ期間中に選択されたメモリセルが接続される
列線は充電されてバイアス回路400aの出力Vsは2
Vから4Vに変化する。その後時間t6で制御信号BC
が低レベルとなりイコライズを終了すると、VA1は高
レベルに、VA2は低レベルに変化し、差動増幅器5の
出力信号DAOは低レベルに、出力データSDOは高レ
ベルに変化する。
【0029】
【発明が解決しようとする課題】この従来のセンス増幅
器は、3つの差動増幅器1a,1bおよび5と、差動増
幅器5の動作の高速化のための均一化回路4xと、ラッ
チ回路3とを備えた構成となっているが、イコライズ期
間中、差動増幅器5の入力信号(VA1,VA2)が高
レベル,低レベルの中間レベルとなっているためにその
出力信号DAOの電位の制御が困難となり、アドレスが
変化して選択するメモリセルが非書込み状態のメモリセ
ルから非書込み状態のメモリセルへと変化した場合、ま
たは書込み状態のメモリセルから書込み状態のメモリセ
ルへと変化した場合に、一時的に誤データを出力してし
まう問題点がある。
器は、3つの差動増幅器1a,1bおよび5と、差動増
幅器5の動作の高速化のための均一化回路4xと、ラッ
チ回路3とを備えた構成となっているが、イコライズ期
間中、差動増幅器5の入力信号(VA1,VA2)が高
レベル,低レベルの中間レベルとなっているためにその
出力信号DAOの電位の制御が困難となり、アドレスが
変化して選択するメモリセルが非書込み状態のメモリセ
ルから非書込み状態のメモリセルへと変化した場合、ま
たは書込み状態のメモリセルから書込み状態のメモリセ
ルへと変化した場合に、一時的に誤データを出力してし
まう問題点がある。
【0030】この問題について図12(A),(B)を
参照して説明する。図12(A)は選択するメモリセル
が非書込み状態のメモリセルから非書込み状態のメモリ
セルへと変化した場合のイコライズ終了時付近を示すタ
イミングチャートである。図12(A),(B)におい
て、Vivはラッチ回路3内のインバータ回路IV31
の論理しきい値を示している。ここでイコライズ期間中
の差動増幅器5の出力信号DAOの電位がインバータ回
路IV31の論理しきい値Vivより低くなってしまっ
た場合には、制御信号BCが時間t71で低レベルへと
変化し出力信号DAOが高レベルへと変化する過程で、
時間t71から時間t72の期間は出力信号DAOがイ
ンバータ回路IV31の論理しきいVivよりも低いの
でラッチ回路3の出力データSDOは一時的高レベルの
誤データを出力してしまう。
参照して説明する。図12(A)は選択するメモリセル
が非書込み状態のメモリセルから非書込み状態のメモリ
セルへと変化した場合のイコライズ終了時付近を示すタ
イミングチャートである。図12(A),(B)におい
て、Vivはラッチ回路3内のインバータ回路IV31
の論理しきい値を示している。ここでイコライズ期間中
の差動増幅器5の出力信号DAOの電位がインバータ回
路IV31の論理しきい値Vivより低くなってしまっ
た場合には、制御信号BCが時間t71で低レベルへと
変化し出力信号DAOが高レベルへと変化する過程で、
時間t71から時間t72の期間は出力信号DAOがイ
ンバータ回路IV31の論理しきいVivよりも低いの
でラッチ回路3の出力データSDOは一時的高レベルの
誤データを出力してしまう。
【0031】また、図12(B)は選択するメモリセル
が書込み状態のメモリセルから書込み状態のメモリセル
へ変化した場合のイコライズ終了時付近を示すタイミン
グチャートである。ここでイコライズ期間中の差動増幅
器5の出力信号DAOの電位がインバータ回路IV31
の論理しきい値Vivより高くなってしまった場合に
は、制御信号BCが時間t81で低レベルへと変化し出
力信号DAOが低レベルへと変化する過程で、時間t8
1から時間t82の期間は出力信号DAOがインバータ
回路IV31の論理しきい値Vivよりも高いので、ラ
ッチ回路3の出力データSDOは一時的低レベルの誤デ
ータを出力してしまう。
が書込み状態のメモリセルから書込み状態のメモリセル
へ変化した場合のイコライズ終了時付近を示すタイミン
グチャートである。ここでイコライズ期間中の差動増幅
器5の出力信号DAOの電位がインバータ回路IV31
の論理しきい値Vivより高くなってしまった場合に
は、制御信号BCが時間t81で低レベルへと変化し出
力信号DAOが低レベルへと変化する過程で、時間t8
1から時間t82の期間は出力信号DAOがインバータ
回路IV31の論理しきい値Vivよりも高いので、ラ
ッチ回路3の出力データSDOは一時的低レベルの誤デ
ータを出力してしまう。
【0032】このように、イコライズ期間の差動増幅器
5の出力信号DAOのレベルとラッチ回路3内のインバ
ータ回路IV31の論理しきい値Vivとが異なること
で、出力データSDOに一時的に誤データが出力され、
結果的にデータ読出し速度が低下する。
5の出力信号DAOのレベルとラッチ回路3内のインバ
ータ回路IV31の論理しきい値Vivとが異なること
で、出力データSDOに一時的に誤データが出力され、
結果的にデータ読出し速度が低下する。
【0033】また、この従来のセンス増幅器の回路構成
では、イコライズ期間中の差動増幅器5の出力信号DA
Oのレベルとラッチ回路3内のインバータ回路IV31
の論理しきい値Vivとを同一に設計しようとしても、
製造時におけるMOSトランジスタのしきい値電圧のば
らつきまで考慮すると不可能であり、上述の誤データの
出力、およびデータ読出し速度の低下を回避するのは極
めて困難である。
では、イコライズ期間中の差動増幅器5の出力信号DA
Oのレベルとラッチ回路3内のインバータ回路IV31
の論理しきい値Vivとを同一に設計しようとしても、
製造時におけるMOSトランジスタのしきい値電圧のば
らつきまで考慮すると不可能であり、上述の誤データの
出力、およびデータ読出し速度の低下を回避するのは極
めて困難である。
【0034】更に、この一時的な誤データ出力を回避す
るための一般的な手法として、均一化回路4xのMOS
トランジスタT41を制御する制御信号BCと、ラッチ
回路3に入力する制御信号BCとを別々の制御信号と
し、均一化回路4xを制御する制御信号(BC)が変化
し差動増幅器51の出力信号DAOが十分に高レベルま
たは低レベルに変化した後にラッチ回路3に入力する制
御信号(BC)を変化させる方法がある。この場合は誤
データ出力は防止できるが、均一化回路4x用およびラ
ッチ回路3用の制御信号に時間差をつけるため、結果的
にデータ読出し速度が遅くなる欠点がある。
るための一般的な手法として、均一化回路4xのMOS
トランジスタT41を制御する制御信号BCと、ラッチ
回路3に入力する制御信号BCとを別々の制御信号と
し、均一化回路4xを制御する制御信号(BC)が変化
し差動増幅器51の出力信号DAOが十分に高レベルま
たは低レベルに変化した後にラッチ回路3に入力する制
御信号(BC)を変化させる方法がある。この場合は誤
データ出力は防止できるが、均一化回路4x用およびラ
ッチ回路3用の制御信号に時間差をつけるため、結果的
にデータ読出し速度が遅くなる欠点がある。
【0035】また、差動増幅器5のMOSトランジスタ
T53は常時導通状態となっているため、差動増幅器1
bの出力信号VA2がMOSトランジスタT54のしき
い値電圧を超えさえすればこれらMOSトランジスタを
介して電源電圧Vcc供給端子から定常的に電流が流
れ、消費電力が増大するという欠点がある。
T53は常時導通状態となっているため、差動増幅器1
bの出力信号VA2がMOSトランジスタT54のしき
い値電圧を超えさえすればこれらMOSトランジスタを
介して電源電圧Vcc供給端子から定常的に電流が流
れ、消費電力が増大するという欠点がある。
【0036】本発明の目的は、回路を構成するMOSト
ランジスタのしきい値電圧に製造ばらつきがあったとし
ても、誤データ出力の防止および動作速度の低下が防止
でき、かつ消費電力を低減することができるセンス増幅
器を提供することにある。
ランジスタのしきい値電圧に製造ばらつきがあったとし
ても、誤データ出力の防止および動作速度の低下が防止
でき、かつ消費電力を低減することができるセンス増幅
器を提供することにある。
【0037】
【課題を解決するための手段】本発明のセンス増幅器
は、選択されたメモリセルから読出された信号の電位と
基準電位とを差動増幅する第1の差動増幅器と、前記選
択されたメモリセルから読出された信号の電位と前記基
準電位とを前記第1の差動増幅器とは逆相で差動増幅す
る第2の差動増幅器と、一導電型の第1のMOSトラン
ジスタおよび逆導電型の第2のMOSトランジスタを備
え2値情報の2つの論理レベルの中間レベルと対応する
しきい値電圧をもち入力端に前記第2の差動増幅器の出
力信号を受けて反転増幅する第1のインバータ回路、並
びに前記第1のMOSトランジスタと同一導電型で同程
度の特性、サイズをもちゲートに前記第1のインバータ
回路の出力信号を受けてオン,オフする第3のMOSト
ランジスタおよび前記第2のMOSトランジスタと同一
導電型で同程度の特性,サイズをもちドレインを前記第
3のMOSトランジスタのドレインと接続しゲートに前
記第1の差動増幅器の出力信号を受けてオン,オフする
第4のMOSトランジスタを備えた増幅器を含み前記第
3および第4のMOSトランジスタのドレインを信号出
力端とする増幅回路と、前記第1のインバータ回路と同
一の回路構成およびしきい値電圧をもつ第2のインバー
タ回路、および制御信号のレベルに応答してオン,オフ
するトランスファゲートを含み前記制御信号が第1のレ
ベルのときに前記第2のインバータ回路の入力端に前記
増幅回路の出力信号を伝達し第2のレベルのときに伝達
された信号を保持して前記第2のインバータ回路の出力
端からセンス増幅信号を出力するラッチ回路と、前記制
御信号が第2のレベルのときに前記第1および第2の差
動増幅器の出力端、前記第1のインバータ回路の入力端
および出力端、並びに前記増幅回路の出力端の電位を均
一化する均一化回路とを有している。
は、選択されたメモリセルから読出された信号の電位と
基準電位とを差動増幅する第1の差動増幅器と、前記選
択されたメモリセルから読出された信号の電位と前記基
準電位とを前記第1の差動増幅器とは逆相で差動増幅す
る第2の差動増幅器と、一導電型の第1のMOSトラン
ジスタおよび逆導電型の第2のMOSトランジスタを備
え2値情報の2つの論理レベルの中間レベルと対応する
しきい値電圧をもち入力端に前記第2の差動増幅器の出
力信号を受けて反転増幅する第1のインバータ回路、並
びに前記第1のMOSトランジスタと同一導電型で同程
度の特性、サイズをもちゲートに前記第1のインバータ
回路の出力信号を受けてオン,オフする第3のMOSト
ランジスタおよび前記第2のMOSトランジスタと同一
導電型で同程度の特性,サイズをもちドレインを前記第
3のMOSトランジスタのドレインと接続しゲートに前
記第1の差動増幅器の出力信号を受けてオン,オフする
第4のMOSトランジスタを備えた増幅器を含み前記第
3および第4のMOSトランジスタのドレインを信号出
力端とする増幅回路と、前記第1のインバータ回路と同
一の回路構成およびしきい値電圧をもつ第2のインバー
タ回路、および制御信号のレベルに応答してオン,オフ
するトランスファゲートを含み前記制御信号が第1のレ
ベルのときに前記第2のインバータ回路の入力端に前記
増幅回路の出力信号を伝達し第2のレベルのときに伝達
された信号を保持して前記第2のインバータ回路の出力
端からセンス増幅信号を出力するラッチ回路と、前記制
御信号が第2のレベルのときに前記第1および第2の差
動増幅器の出力端、前記第1のインバータ回路の入力端
および出力端、並びに前記増幅回路の出力端の電位を均
一化する均一化回路とを有している。
【0038】また、均一化回路が、ソースおよびドレイ
ンを第1および第2の差動増幅器の出力端間に接続しゲ
ートに制御信号を受ける第5のMOSトランジスタと、
ソースおよびドレインを第1のインバータ回路の入力端
および出力端間に接続しゲートに前記制御信号を受ける
第6のMOSトランジスタと、ソースおよびドレインを
前記第1のインバータ回路の出力端および増幅回路の出
力端間に接続しゲートに前記制御信号を受ける第7のM
OSトランジスタとを含んで構成されるか、均一化回路
が、第1および第2の差動増幅器の出力端間、第1のイ
ンバータ回路の入力端および出力端間、並びに前記第1
のインバータ回路の出力端および増幅回路の出力端間そ
れぞれに、一導電型および逆導電型のMOSトランジス
タを並列接続して制御信号の第2のレベルに応答してオ
ン状態となるトランスファゲートを備えて構成され、更
に、増幅回路に含まれる増幅器に、第3および第4のM
OSトランジスタのソースと対応する電源電位供給端と
の間それぞれを、制御信号の第1のレベルのときはオン
状態、第2のレベルのときにオフ状態とする第8および
第9のMOSトランジスタを設けて構成される。
ンを第1および第2の差動増幅器の出力端間に接続しゲ
ートに制御信号を受ける第5のMOSトランジスタと、
ソースおよびドレインを第1のインバータ回路の入力端
および出力端間に接続しゲートに前記制御信号を受ける
第6のMOSトランジスタと、ソースおよびドレインを
前記第1のインバータ回路の出力端および増幅回路の出
力端間に接続しゲートに前記制御信号を受ける第7のM
OSトランジスタとを含んで構成されるか、均一化回路
が、第1および第2の差動増幅器の出力端間、第1のイ
ンバータ回路の入力端および出力端間、並びに前記第1
のインバータ回路の出力端および増幅回路の出力端間そ
れぞれに、一導電型および逆導電型のMOSトランジス
タを並列接続して制御信号の第2のレベルに応答してオ
ン状態となるトランスファゲートを備えて構成され、更
に、増幅回路に含まれる増幅器に、第3および第4のM
OSトランジスタのソースと対応する電源電位供給端と
の間それぞれを、制御信号の第1のレベルのときはオン
状態、第2のレベルのときにオフ状態とする第8および
第9のMOSトランジスタを設けて構成される。
【0039】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【0040】図1は本発明の第1の実施例を示す回路図
である。
である。
【0041】この実施例が図8に示された従来のセンス
増幅器と相違する点は、差動増幅器5に代えて、P型の
MOSトランジスタT23およびN型のMOSトランジ
スタT24を備え、ラッチ回路3のインバータ回路IV
31と同一の回路構成およびしきい値電圧をもち入力端
に差動増幅器1bの出力信号VA2を受けて反転増幅す
るCMOS型のインバータ回路21と、MOSトランジ
スタT23と同一導電型で同程度の特性,サイズをもち
ゲートにインバータ回路21の出力を受けてオン,オフ
するMOSトランジスタT21およびMOSトランジス
タT24と同一導電型で同程度の特性,サイズをもちド
レインをMOSトランジスタT21のドレインと接続し
ゲートに差動増幅器1aの出力信号VA1を受けてオ
ン,オフするMOSトランジスタT22を備えた増幅器
22とを含み、MOSトランジスタT21,T22のド
レインを信号の出力端とする増幅回路2を設け、均一化
回路4xに代えて、ソースおよびドレインを差動増幅器
1a,1bの出力端間に接続しゲートに制御信号BCを
受けてオン,オフするN型のMOSトランジスタT41
と、ソースおよびドレインをインバータ回路21の入力
端および出力端間に接続しゲートに制御信号BCを受け
てオン,オフするN型のMOSトランジスタT42と、
ソースおよびドレインをインバータ回路21の出力端お
よび増幅回路2の出力端間に接続しゲートに制御信号B
Cを受けてオン,オフするN型のMOSトランジスタT
43とを備え、制御信号BCが高レベル(第2のレベ
ル)のときに差動増幅器1a,1bの出力端、インバー
タ回路21の入力端および出力端、並びに増幅回路2の
出力端の電位を均一化する均一化回路4を設けた点にあ
る。
増幅器と相違する点は、差動増幅器5に代えて、P型の
MOSトランジスタT23およびN型のMOSトランジ
スタT24を備え、ラッチ回路3のインバータ回路IV
31と同一の回路構成およびしきい値電圧をもち入力端
に差動増幅器1bの出力信号VA2を受けて反転増幅す
るCMOS型のインバータ回路21と、MOSトランジ
スタT23と同一導電型で同程度の特性,サイズをもち
ゲートにインバータ回路21の出力を受けてオン,オフ
するMOSトランジスタT21およびMOSトランジス
タT24と同一導電型で同程度の特性,サイズをもちド
レインをMOSトランジスタT21のドレインと接続し
ゲートに差動増幅器1aの出力信号VA1を受けてオ
ン,オフするMOSトランジスタT22を備えた増幅器
22とを含み、MOSトランジスタT21,T22のド
レインを信号の出力端とする増幅回路2を設け、均一化
回路4xに代えて、ソースおよびドレインを差動増幅器
1a,1bの出力端間に接続しゲートに制御信号BCを
受けてオン,オフするN型のMOSトランジスタT41
と、ソースおよびドレインをインバータ回路21の入力
端および出力端間に接続しゲートに制御信号BCを受け
てオン,オフするN型のMOSトランジスタT42と、
ソースおよびドレインをインバータ回路21の出力端お
よび増幅回路2の出力端間に接続しゲートに制御信号B
Cを受けてオン,オフするN型のMOSトランジスタT
43とを備え、制御信号BCが高レベル(第2のレベ
ル)のときに差動増幅器1a,1bの出力端、インバー
タ回路21の入力端および出力端、並びに増幅回路2の
出力端の電位を均一化する均一化回路4を設けた点にあ
る。
【0042】次に図2に示されたタイミングチャートを
併せて参照し、本実施例の回路動作について説明する。
併せて参照し、本実施例の回路動作について説明する。
【0043】まず時間t1以前は書込み状態のメモリセ
ルを選択している状態で、出力データSDOは高レベル
である。
ルを選択している状態で、出力データSDOは高レベル
である。
【0044】時間t1にアドレス信号ADが変化し、非
書込み状態のメモリセルを選択すると、時間t2からt
3の期間は制御信号BCは高レベルとなり、均一化回路
4のMOSトランジスタT41〜T43のそれぞれは導
通(オン)状態となって差動増幅器1a,1bの出力信
号VA1,VA2、インバータ回路21の出力信号IA
Oおよび増幅回路2の出力信号AOはイコライズ(均一
化)される。このときインバータ回路IV21の入力端
および出力端の電圧がMOSトランジスタT42により
イコライズされるため、出力信号VA2,IAOはイン
バータ回路IV21のしきい値電圧とほぼ等しい電圧で
安定する。さらに出力信号VA1およびAOについても
MOSトランジスタT41,T43によってそれぞれイ
ンバータ回路IV21のしきい値電圧とほぼ等しい電圧
にイコライズされる。一方、このイコライズ期間中に選
択されたメモリセルにより列線は放電されてバイアス回
路400aの出力Vsは従来例と同様に4Vから2Vへ
と変化する。その後時間t3で制御信号BCが低レベル
にとなりイコライズを終了すると、出力信号VA1は低
レベル、VA2は高レベルへと変化し、インバータ回路
IV21の出力信号IAOは低レベルに変化する。する
と、MOSトランジスタT21はそのゲートが低レベル
であるので導通状態に、MOSトランジスタT22はそ
のゲートが低レベルであるので非導通状態となり、増幅
回路2の出力信号AOはMOSトランジスタT21によ
り高レベルとなり、出力データSDOは低レベルへと変
化する。
書込み状態のメモリセルを選択すると、時間t2からt
3の期間は制御信号BCは高レベルとなり、均一化回路
4のMOSトランジスタT41〜T43のそれぞれは導
通(オン)状態となって差動増幅器1a,1bの出力信
号VA1,VA2、インバータ回路21の出力信号IA
Oおよび増幅回路2の出力信号AOはイコライズ(均一
化)される。このときインバータ回路IV21の入力端
および出力端の電圧がMOSトランジスタT42により
イコライズされるため、出力信号VA2,IAOはイン
バータ回路IV21のしきい値電圧とほぼ等しい電圧で
安定する。さらに出力信号VA1およびAOについても
MOSトランジスタT41,T43によってそれぞれイ
ンバータ回路IV21のしきい値電圧とほぼ等しい電圧
にイコライズされる。一方、このイコライズ期間中に選
択されたメモリセルにより列線は放電されてバイアス回
路400aの出力Vsは従来例と同様に4Vから2Vへ
と変化する。その後時間t3で制御信号BCが低レベル
にとなりイコライズを終了すると、出力信号VA1は低
レベル、VA2は高レベルへと変化し、インバータ回路
IV21の出力信号IAOは低レベルに変化する。する
と、MOSトランジスタT21はそのゲートが低レベル
であるので導通状態に、MOSトランジスタT22はそ
のゲートが低レベルであるので非導通状態となり、増幅
回路2の出力信号AOはMOSトランジスタT21によ
り高レベルとなり、出力データSDOは低レベルへと変
化する。
【0045】時間t4にアドレス信号ADが変化し、書
込み状態のメモリセルを選択すると、時間t5からt6
の期間は制御信号BCが高レベルをとなり、MOSトラ
ンジスタT41〜T43のそれぞれは導通状態となって
出力信号VA1,VA2,IAOおよびAOはイコライ
ズされる。このときインバータ回路IV21の入力端お
よび出力端の電圧がMOSトランジスタT42によりイ
コライズされるため、出力信号VA2,IAOはインバ
ータ回路IV21のしきい値電圧とほぼ等しい電圧で安
定する。さらに出力信号VA1およびAOについてもM
OSトランジスタT41,T43によってそれぞれイン
バータ回路IV21のしきい値電圧とほぼ等しい電圧に
イコライズされる。一方、このイコライズ期間中に選択
されたメモリセルが接続される列線は充電されてバイア
ス回路400aの出力Vsは従来例と同様に2Vから4
Vへと変化する。その後時間t6で制御信号BCが高レ
ベルとなりイコライズを終了すると、出力信号VA1は
高レベル、VA2は低レベルへと変化し、インバータ回
路IV21の出力信号IAOは高レベルへと変化する。
すると、MOSトランジスタT21はそのゲートが高レ
ベルであるので非導通状態に、MOSトランジスタT2
2はそのゲートが高レベルであるので導通状態となり、
増幅回路2の出力信号AOはMOSトランジスタ22に
より低レベル、出力データSDOは高レベルへと変化す
る。
込み状態のメモリセルを選択すると、時間t5からt6
の期間は制御信号BCが高レベルをとなり、MOSトラ
ンジスタT41〜T43のそれぞれは導通状態となって
出力信号VA1,VA2,IAOおよびAOはイコライ
ズされる。このときインバータ回路IV21の入力端お
よび出力端の電圧がMOSトランジスタT42によりイ
コライズされるため、出力信号VA2,IAOはインバ
ータ回路IV21のしきい値電圧とほぼ等しい電圧で安
定する。さらに出力信号VA1およびAOについてもM
OSトランジスタT41,T43によってそれぞれイン
バータ回路IV21のしきい値電圧とほぼ等しい電圧に
イコライズされる。一方、このイコライズ期間中に選択
されたメモリセルが接続される列線は充電されてバイア
ス回路400aの出力Vsは従来例と同様に2Vから4
Vへと変化する。その後時間t6で制御信号BCが高レ
ベルとなりイコライズを終了すると、出力信号VA1は
高レベル、VA2は低レベルへと変化し、インバータ回
路IV21の出力信号IAOは高レベルへと変化する。
すると、MOSトランジスタT21はそのゲートが高レ
ベルであるので非導通状態に、MOSトランジスタT2
2はそのゲートが高レベルであるので導通状態となり、
増幅回路2の出力信号AOはMOSトランジスタ22に
より低レベル、出力データSDOは高レベルへと変化す
る。
【0046】次に本実施例におけるイコライズ終了時付
近の動作について、図3(A),(B)を併せて参照し
説明する。
近の動作について、図3(A),(B)を併せて参照し
説明する。
【0047】図3(A)は選択するメモリセルが非書込
み状態のメモリセルから非書込み状態のメモリセルへと
変化した場合のイコライズ終了時付近を示すタイミング
チャートである。イコライズ期間中の増幅回路2の出力
信号AOの電位は上記で説明した通りインバータ回路I
V21のしきい値電圧とほぼ等しい電圧となっている。
一方、インバータ回路IV21とラッチ回路3のインバ
ータ回路IV31とは同一のしきい値電圧をもつように
設計・製造されているので、イコライズ期間中の増幅回
路2の出力信号AOの電圧とインバータ回路IV31の
しきい値Vivとは等しくなる。従って、制御信号BC
が変化し出力信号AOが高レベルへと変化する過程で、
制御信号BCが時間t7で変化すると同時に、出力信号
AOの電圧はインバータ回路IV31のしきい値電圧V
ivから高レベルへと変化するので、ラッチ回路3の出
力、すなわち本実施例によるセンス増幅器の出力データ
SDOは低レベルを保持したままであり、従来例のよう
に一時的に誤データを出力することはなく、また動作速
度の低下もない。
み状態のメモリセルから非書込み状態のメモリセルへと
変化した場合のイコライズ終了時付近を示すタイミング
チャートである。イコライズ期間中の増幅回路2の出力
信号AOの電位は上記で説明した通りインバータ回路I
V21のしきい値電圧とほぼ等しい電圧となっている。
一方、インバータ回路IV21とラッチ回路3のインバ
ータ回路IV31とは同一のしきい値電圧をもつように
設計・製造されているので、イコライズ期間中の増幅回
路2の出力信号AOの電圧とインバータ回路IV31の
しきい値Vivとは等しくなる。従って、制御信号BC
が変化し出力信号AOが高レベルへと変化する過程で、
制御信号BCが時間t7で変化すると同時に、出力信号
AOの電圧はインバータ回路IV31のしきい値電圧V
ivから高レベルへと変化するので、ラッチ回路3の出
力、すなわち本実施例によるセンス増幅器の出力データ
SDOは低レベルを保持したままであり、従来例のよう
に一時的に誤データを出力することはなく、また動作速
度の低下もない。
【0048】図3(B)は選択するメモリセルが書込み
状態のメモリセルから書込み状態のメモリセルへ変化し
た場合のイコライズ終了時付近を示すタイミングチャー
トである。ここでも図3(A)と同様にイコライズ期間
中の増幅回路2の出力信号AOの電圧はインバータ回路
IV31のしきい値Vivとほぼ等しい電圧となる。従
って、制御信号BCが時間t7で変化し出力信号AOが
低レベルへと変化する過程で、制御信号BCが変化する
と同時に出力信号AOの電圧はインバータ回路IV31
のしきい値電圧Vivから低レベルへと変化するので、
ラッチ回路3の出力、すなわち本実施例によるセンス増
幅器の出力データSDOは高レベルを保持したままであ
り、従来例のように一時的に誤データを出力することは
なく、また動作速度の低下もない。
状態のメモリセルから書込み状態のメモリセルへ変化し
た場合のイコライズ終了時付近を示すタイミングチャー
トである。ここでも図3(A)と同様にイコライズ期間
中の増幅回路2の出力信号AOの電圧はインバータ回路
IV31のしきい値Vivとほぼ等しい電圧となる。従
って、制御信号BCが時間t7で変化し出力信号AOが
低レベルへと変化する過程で、制御信号BCが変化する
と同時に出力信号AOの電圧はインバータ回路IV31
のしきい値電圧Vivから低レベルへと変化するので、
ラッチ回路3の出力、すなわち本実施例によるセンス増
幅器の出力データSDOは高レベルを保持したままであ
り、従来例のように一時的に誤データを出力することは
なく、また動作速度の低下もない。
【0049】ここで、本実施例によるセンス増幅器を構
成するMOSトランジスタのしきい値電圧等に製造ばら
つきがあったとしても、インバータ回路IV21および
IV31は同一の回路構成およびしきい値電圧をもつよ
うに設計,製造されているので、これらインバータ回路
のしきい値電圧は同じ値で変化する。従って製造ばらつ
きによる影響は現われない。
成するMOSトランジスタのしきい値電圧等に製造ばら
つきがあったとしても、インバータ回路IV21および
IV31は同一の回路構成およびしきい値電圧をもつよ
うに設計,製造されているので、これらインバータ回路
のしきい値電圧は同じ値で変化する。従って製造ばらつ
きによる影響は現われない。
【0050】また本実施例では、増幅回路2のインバー
タ回路21がCMOS型となっているので、イコライズ
期間以外の期間では入出力信号のレベル遷移時のみ電源
電流が流れるだけであり、消費電力を低減することがで
きる。具体例として、従来例の定常的な電源電流は50
0μA程度となるので、16ビット出力構成とすると、
約8mAの電流削減となる。
タ回路21がCMOS型となっているので、イコライズ
期間以外の期間では入出力信号のレベル遷移時のみ電源
電流が流れるだけであり、消費電力を低減することがで
きる。具体例として、従来例の定常的な電源電流は50
0μA程度となるので、16ビット出力構成とすると、
約8mAの電流削減となる。
【0051】図4は本発明の第2の実施例を示す増幅回
路部分の回路図である。
路部分の回路図である。
【0052】本実施例の増幅回路2aは、図1に示され
た第1の実施例の増幅回路2の増幅器22に、MOSト
ランジスタT21のソースと電源電圧Vcc供給端との
間を、制御信号BCをゲートに受け制御信号BCの低レ
ベル(第1のレベル)のときは導通状態、高レベル(第
2のレベル)のときは非導通状態とするP型のMOSト
ランジスタT25と、MOSトランジスタT22のソー
スと接地電位供給端との間を、制御信号BCのレベル反
転信号をゲートに受け制御信号BCの低レベルのときは
導通状態、高レベルのときは非導通状態とするN型のM
OSトランジスタT26とを設けて増幅器22aとした
ものである。
た第1の実施例の増幅回路2の増幅器22に、MOSト
ランジスタT21のソースと電源電圧Vcc供給端との
間を、制御信号BCをゲートに受け制御信号BCの低レ
ベル(第1のレベル)のときは導通状態、高レベル(第
2のレベル)のときは非導通状態とするP型のMOSト
ランジスタT25と、MOSトランジスタT22のソー
スと接地電位供給端との間を、制御信号BCのレベル反
転信号をゲートに受け制御信号BCの低レベルのときは
導通状態、高レベルのときは非導通状態とするN型のM
OSトランジスタT26とを設けて増幅器22aとした
ものである。
【0053】第1の実施例においては、イコライズ期間
中、インバータ回路21および増幅器22に電源電圧V
cc供給端から接地電位供給端へ電源電流が流れるが、
本実施例ではMOSトランジスタT25,T26により
増幅器22aの電源電流路が遮断されるので、その分消
費電力を低減することができる。
中、インバータ回路21および増幅器22に電源電圧V
cc供給端から接地電位供給端へ電源電流が流れるが、
本実施例ではMOSトランジスタT25,T26により
増幅器22aの電源電流路が遮断されるので、その分消
費電力を低減することができる。
【0054】なお、本実施例においては、イコライズ期
間中、MOSトランジスタT21,T22に電流が流れ
ないので、これらMOSトランジスタによるインバータ
回路21のしきい値電圧への影響はなく、従って、これ
らMOSトランジスタの特性,サイズ等がインバータ回
路21のMOSトランジスタT23,T24と相違して
いてもかまわない。
間中、MOSトランジスタT21,T22に電流が流れ
ないので、これらMOSトランジスタによるインバータ
回路21のしきい値電圧への影響はなく、従って、これ
らMOSトランジスタの特性,サイズ等がインバータ回
路21のMOSトランジスタT23,T24と相違して
いてもかまわない。
【0055】以上の実施例では、均一化回路4にN型の
MOSトランジスタT41〜T43を用いたが、これら
MOSトランジスタに代えて、P型のMOSトランジス
タを用いてもよく、またN型のMOSトランジスタとP
型のMOSトランジスタとを並列に接続したトランスフ
ァゲートを設けてもよい。
MOSトランジスタT41〜T43を用いたが、これら
MOSトランジスタに代えて、P型のMOSトランジス
タを用いてもよく、またN型のMOSトランジスタとP
型のMOSトランジスタとを並列に接続したトランスフ
ァゲートを設けてもよい。
【0056】
【発明の効果】以上説明したように本発明は、選択され
たメモリセルからの読出された信号の電位と基準電位と
を互いに逆相で差動増幅する第1および第2の差動増幅
器の一方の出力信号を入力端に受け、出力データを保持
し出力するラッチ回路のインバータ回路と同一の構成,
しきい値電圧をもつCMOS型のインバータ回路と、こ
のインバータ回路の構成トランジスタと同程度の特性,
サイズをもつ2つのトランジスタの一方のゲートにこの
インバータ回路の出力信号を、他方のトランジスタのゲ
ートに上記差動増幅器の他方の出力信号を受けこれらト
ランジスタのドレイン接続点をラッチ回路への信号出力
端とする増幅器とを含む増幅回路を設け、上記第1およ
び差動増幅器の出力端、上記増幅回路のインバータ回路
の入力端および出力端、並びに増幅器の信号出力端の電
位を所定のタイミングでイコライズする均一化回路を設
けた構成とすることにより、構成トランジスタにしきい
値電圧等の製造ばらつきがあっても、イコライズ期間中
の増幅回路の出力信号の電位をラッチ回路のインバータ
回路のしきい値電圧に一致させることができるので、イ
コライズ期間終了時付近で誤データが出力されるのを防
止することができて動作の高速化をはかることができ、
かつ消費電力を低減することができる効果がある。
たメモリセルからの読出された信号の電位と基準電位と
を互いに逆相で差動増幅する第1および第2の差動増幅
器の一方の出力信号を入力端に受け、出力データを保持
し出力するラッチ回路のインバータ回路と同一の構成,
しきい値電圧をもつCMOS型のインバータ回路と、こ
のインバータ回路の構成トランジスタと同程度の特性,
サイズをもつ2つのトランジスタの一方のゲートにこの
インバータ回路の出力信号を、他方のトランジスタのゲ
ートに上記差動増幅器の他方の出力信号を受けこれらト
ランジスタのドレイン接続点をラッチ回路への信号出力
端とする増幅器とを含む増幅回路を設け、上記第1およ
び差動増幅器の出力端、上記増幅回路のインバータ回路
の入力端および出力端、並びに増幅器の信号出力端の電
位を所定のタイミングでイコライズする均一化回路を設
けた構成とすることにより、構成トランジスタにしきい
値電圧等の製造ばらつきがあっても、イコライズ期間中
の増幅回路の出力信号の電位をラッチ回路のインバータ
回路のしきい値電圧に一致させることができるので、イ
コライズ期間終了時付近で誤データが出力されるのを防
止することができて動作の高速化をはかることができ、
かつ消費電力を低減することができる効果がある。
【図1】本発明の第1の実施例を示す回路図である。
【図2】図1に示された実施例の動作を説明するための
各部信号のタイミングチャートである。
各部信号のタイミングチャートである。
【図3】図1に示された実施例の動作および効果を説明
するためのイコライズ終了時付近のタイミングチャート
である。
するためのイコライズ終了時付近のタイミングチャート
である。
【図4】本発明の第2の実施例の増幅回路部分の回路図
である。
である。
【図5】従来のセンス増幅器を含む半導体記憶装置のメ
モリセルの断面図である。
モリセルの断面図である。
【図6】図5に示されたメモリセルの制御ゲート電圧対
電流特性図である。
電流特性図である。
【図7】従来のセンス増幅器を含む半導体記憶装置のブ
ロック図である。
ロック図である。
【図8】従来のセンス増幅器とその周辺の一例を示す回
路図である。
路図である。
【図9】図8に示されたセンス増幅器とその周辺のバイ
アス回路および差動増幅器の具体例を示す回路図であ
る。
アス回路および差動増幅器の具体例を示す回路図であ
る。
【図10】図9に示された差動増幅器の電圧対電流特性
図である。
図である。
【図11】図8に示されたセンス増幅器の動作を説明す
るための各部信号のタイミング図である。
るための各部信号のタイミング図である。
【図12】図8に示されたセンス増幅器の課題を説明す
るためのイコライズ終了時付近のタイミングチャートで
ある。
るためのイコライズ終了時付近のタイミングチャートで
ある。
1a,1b 差動増幅器 2,2a 増幅回路 3 ラッチ回路 4,4x 均一化回路 5 差動増幅器 21 インバータ回路 22,22a 増幅器 100 メモリセルアレイ 200 列選択回路 300 基準電流発生回路 400a,400b バイアス回路 500 センス増幅器 IV31,IV32 インバータ回路 MCij メモリセル RMC リファレンスセル T11〜T14,T21〜T26,T41〜T43,T
200,T20iMOSトランジスタ TG31,TG32 トランスファゲート
200,T20iMOSトランジスタ TG31,TG32 トランスファゲート
Claims (4)
- 【請求項1】 選択されたメモリセルから読出された信
号の電位と基準電位とを差動増幅する第1の差動増幅器
と、前記選択されたメモリセルから読出された信号の電
位と前記基準電位とを前記第1の差動増幅器とは逆相で
差動増幅する第2の差動増幅器と、一導電型の第1のM
OSトランジスタおよび逆導電型の第2のMOSトラン
ジスタを備え2値情報の2つの論理レベルの中間レベル
と対応するしきい値電圧をもち入力端に前記第2の差動
増幅器の出力信号を受けて反転増幅する第1のインバー
タ回路、並びに前記第1のMOSトランジスタと同一導
電型で同程度の特性、サイズをもちゲートに前記第1の
インバータ回路の出力信号を受けてオン,オフする第3
のMOSトランジスタおよび前記第2のMOSトランジ
スタと同一導電型で同程度の特性,サイズをもちドレイ
ンを前記第3のMOSトランジスタのドレインと接続し
ゲートに前記第1の差動増幅器の出力信号を受けてオ
ン,オフする第4のMOSトランジスタを備えた増幅器
を含み前記第3および第4のMOSトランジスタのドレ
インを信号出力端とする増幅回路と、前記第1のインバ
ータ回路と同一の回路構成およびしきい値電圧をもつ第
2のインバータ回路、および制御信号のレベルに応答し
てオン,オフするトランスファゲートを含み前記制御信
号が第1のレベルのときに前記第2のインバータ回路の
入力端に前記増幅回路の出力信号を伝達し第2のレベル
のときに伝達された信号を保持して前記第2のインバー
タ回路の出力端からセンス増幅信号を出力するラッチ回
路と、前記制御信号が第2のレベルのときに前記第1お
よび第2の差動増幅器の出力端、前記第1のインバータ
回路の入力端および出力端、並びに前記増幅回路の出力
端の電位を均一化する均一化回路とを有することを特徴
とするセンス増幅器。 - 【請求項2】 均一化回路が、ソースおよびドレインを
第1および第2の差動増幅器の出力端間に接続しゲート
に制御信号を受ける第5のMOSトランジスタと、ソー
スおよびドレインを第1のインバータ回路の入力端およ
び出力端間に接続しゲートに前記制御信号を受ける第6
のMOSトランジスタと、ソースおよびドレインを前記
第1のインバータ回路の出力端および増幅回路の出力端
間に接続しゲートに前記制御信号を受ける第7のMOS
トランジスタとを含んで構成された請求項1記載のセン
ス増幅器。 - 【請求項3】 均一化回路が、第1および第2の差動増
幅器の出力端間、第1のインバータ回路の入力端および
出力端間、並びに前記第1のインバータ回路の出力端お
よび増幅回路の出力端間それぞれに、一導電型および逆
導電型のMOSトランジスタを並列接続して制御信号の
第2のレベルに応答してオン状態となるトランスファゲ
ートを備えて構成された請求項1記載のセンス増幅器。 - 【請求項4】 増幅回路に含まれる増幅器に、第3およ
び第4のMOSトランジスタのソースと対応する電源電
位供給端との間それぞれを、制御信号の第1のレベルの
ときはオン状態、第2のレベルのときにオフ状態とする
第8および第9のMOSトランジスタを設けた請求項1
記載のセンス増幅器。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP788195A JP2630289B2 (ja) | 1995-01-23 | 1995-01-23 | センス増幅器 |
US08/590,342 US5675535A (en) | 1995-01-23 | 1996-01-23 | Sense amplifier having a high operation speed and a low power consumption |
KR1019960001376A KR0183488B1 (ko) | 1995-01-23 | 1996-01-23 | 센스 증폭기 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP788195A JP2630289B2 (ja) | 1995-01-23 | 1995-01-23 | センス増幅器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08203285A JPH08203285A (ja) | 1996-08-09 |
JP2630289B2 true JP2630289B2 (ja) | 1997-07-16 |
Family
ID=11677959
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP788195A Expired - Lifetime JP2630289B2 (ja) | 1995-01-23 | 1995-01-23 | センス増幅器 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5675535A (ja) |
JP (1) | JP2630289B2 (ja) |
KR (1) | KR0183488B1 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100207497B1 (ko) * | 1996-08-30 | 1999-07-15 | 윤종용 | 반도체장치의 신호 발생회로 |
FR2762434B1 (fr) * | 1997-04-16 | 1999-05-28 | Sgs Thomson Microelectronics | Circuit de lecture de memoire avec dispositif de limitation de precharge |
US5828603A (en) * | 1997-04-23 | 1998-10-27 | Atmel Corporation | Memory device having a power supply-independent low power consumption bit line voltage clamp |
US5898617A (en) * | 1997-05-21 | 1999-04-27 | Motorola, Inc. | Sensing circuit and method |
US5835410A (en) * | 1997-06-09 | 1998-11-10 | Microchip Technology Incorporated | Self timed precharge sense amplifier for a memory array |
JP3730373B2 (ja) * | 1997-09-02 | 2006-01-05 | 株式会社東芝 | 半導体記憶装置 |
US6042351A (en) * | 1997-12-08 | 2000-03-28 | Carrier Corporation | Enhanced flow compressor discharge port entrance |
JP3420133B2 (ja) * | 1999-10-13 | 2003-06-23 | Necエレクトロニクス株式会社 | 半導体記憶装置 |
JP3609003B2 (ja) * | 2000-05-02 | 2005-01-12 | シャープ株式会社 | Cmos半導体集積回路 |
US6498757B2 (en) * | 2000-11-23 | 2002-12-24 | Macronix International Co., Ltd. | Structure to inspect high/low of memory cell threshold voltage using current mode sense amplifier |
KR100372684B1 (ko) * | 2000-12-18 | 2003-02-15 | 삼성전기주식회사 | 메모리셀 값 판독용 센스앰프 |
US6353568B1 (en) * | 2000-12-29 | 2002-03-05 | Lsi Logic Corporation | Dual threshold voltage sense amplifier |
EP1505605A1 (en) * | 2003-08-06 | 2005-02-09 | STMicroelectronics S.r.l. | Improved sensing circuit for a semiconductor memory including bit line precharging and discharging functions |
ITMI20031619A1 (it) * | 2003-08-06 | 2005-02-07 | St Microelectronics Srl | Amplificatore di rilevamento perfezionato. |
JP4965883B2 (ja) * | 2006-04-07 | 2012-07-04 | 株式会社東芝 | 半導体集積回路装置および半導体集積回路装置のトリミング方法 |
US7848160B2 (en) * | 2007-12-13 | 2010-12-07 | Samsung Electronics Co., Ltd. | Semiconductor storage device and method for operating the same |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0752592B2 (ja) * | 1989-08-18 | 1995-06-05 | 株式会社東芝 | 半導体記憶装置 |
-
1995
- 1995-01-23 JP JP788195A patent/JP2630289B2/ja not_active Expired - Lifetime
-
1996
- 1996-01-23 KR KR1019960001376A patent/KR0183488B1/ko not_active IP Right Cessation
- 1996-01-23 US US08/590,342 patent/US5675535A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR0183488B1 (ko) | 1999-04-15 |
KR960030248A (ko) | 1996-08-17 |
JPH08203285A (ja) | 1996-08-09 |
US5675535A (en) | 1997-10-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970304 |