JP3730373B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特にフラッシュメモリ、EEPROM、EPROM、PROM、ROM、SRAMに関する。
【0002】
【従来の技術】
フラッシュメモリのメモリセルの一例として、p型半導体基板上に電荷蓄積層(浮遊ゲート)と制御ゲートが積層形成されたnチャネルタイプMOSFET構造を有するものが知られている。このようなメモリセルでは、通常、浮遊ゲートに蓄えられた電荷量によってデータ“0”または“1”を記憶する。また、記憶データは、制御ゲートに読み出し電圧を与え、メモリセルに流れる電流(読み出しセル電流)の多さを検出することによって読み出すことができる。
【0003】
例えば、浮遊ゲートに正の電荷が蓄えられており、しきい値が2V以下の場合、制御ゲートに3Vの読み出し電圧が与えられると読み出しセル電流が流れ、データ“1”が読み出される。浮遊ゲートに負の電荷が蓄えられており、メモリセルのしきい値が4V以上の場合、制御ゲートに3Vの読み出し電圧が与えられてもセル電流は流れず、データ“0”が読み出される。
【0004】
複数のメモリセルはマトリクス状に配置されメモリセルアレイを形成する。また、アドレス信号によって選択されたメモリセルのデータを読み出すためにセンスアンプが設けられる。さらに、選択されたメモリセルとセンスアンプを接続するために、アドレス信号に応じて導通制御される転送ゲートが設けられる。
【0005】
図15は、従来のフラッシュメモリのブロック構成を示している。メモリセルアレイは、1−1と1−2の2つのブロックに分割されている。各メモリセルアレイ1−1、1−2のブロックそれぞれに隣接して、選択されたビット線(図示せず)に所定の電圧を供給するためのビット線選択回路2−1、2−2が配置されている。また、ビット線を選択するためのカラムアドレス信号を上記ビット線選択回路2−1、2−2に供給するカラムアドレスバッファ3が設けられる。このカラムアドレスバッファ3は、どちらのメモリセルアレイのブロックを選択するかを指示するブロックアドレス信号を受けてカラムアドレス信号を出力する。ブロックアドレス信号はブロックアドレスバッファ4から出力される。
【0006】
選択されたビット線に接続されるメモリセルのデータは、選択されたビット線とデータ転送線5を介してビット線制御回路6に転送される。この、ビット線制御回路6内にはセンスアンプが設けられており、セルデータがこのセンスアンプでセンス増幅され、データ入出力バッファ7を介してデータ入出力端子8からチップ外部に出力される。
【0007】
一方、データ入出力端子8から入力された書き込みデータは、データ入出力バッファ7を介してビット線制御回路6に供給される。ビット線制御回路6は書き込みデータに応じたビット線電圧をデータ転送線5に出力し、データ転送線5を介してビット線選択回路2−1、2−2で選択されたビット線に所定の書き込みデータに応じた電圧を印加する。
【0008】
上記メモリセルアレイの各ブロック内のワード線(図示せず)は複数本ずつで(例えば2本)セクタを形成し、選択されたセクタに所定の電圧を供給するためのワード線電圧転送回路9−1、9−2が各ブロックに隣接して配置される。各ブロックに共通のセクタアドレスを持つセクタを選択するために、各ブロックに共通にセクタ選択回路10が設けられる。ロウアドレスバッファ11から出力されるセクタアドレス信号は、このセクタ選択回路10に供給される。そして、セクタ選択回路10によって選択されたセクタ中の1本のワード線を選択するため、ワード線選択回路12−1、12−2がそれぞれのワード線電圧転送回路9−1、9−2に対して設けられる。
【0009】
ワード線選択回路12−1、12−2は、ロウアドレスバッファ11から出力されるロウアドレス信号とブロックアドレスバッファ4から出力されるブロックアドレス信号とを受ける。選択されたブロックに対するワード線選択回路12−1もしくは12−2から出力された電圧は、ワード線電圧転送回路9−1もしくは9−2を介して選択されたセクタに転送される。選択されたセクタのワード線の電圧を制御することで、セクタ中の1本のワード線が選択される。また、選択されたブロックのソース線を選択するためにソース線選択回路13−1、13−2が設けられる。このソース線選択回路13−1、13−2にもブロックアドレス信号が供給される。
【0010】
ロウアドレスバッファ11は、アドレス信号入力端子14から入力されたアドレス信号を受けて、セクタアドレス信号やロウアドレス信号を出力する。ブロックアドレスバッファ4とカラムアドレスバッファ3も、アドレス信号入力端子14から入力されたアドレス信号を受けて、それぞれブロックアドレス信号とカラムアドレス信号を出力する。メモリセルアレイ1−1、1−2、ビット線選択回路2−1、2−2、セクタ選択回路10、ワード線電圧転送回路9−1、9−2、ワード線選択回路12−1、12−2、ソース線選択回路13−1、13−2、ロウアドレスバッファ11、ブロックアドレスバッファ4、ビット線制御回路6、データ入出力バッファ7及びカラムアドレスバッファ3は、制御信号入力端子15に入力される制御信号を受けて制御信号および制御電圧を発生する制御信号/制御電圧発生回路16で発生された制御信号および制御電圧によって制御される。
【0011】
このような構成のメモリでは、読み出し時にメモリセルのデータがビット線とデータ転送線5を介してビット線制御回路6まで転送される。メモリセルから出力される信号は微弱なので、この信号を速く検出することで読み出し速度が速くなる。ビット線とデータ転送線5の配線容量は同等、あるいはデータ転送線5の方が大きい場合もあり、ビット線制御回路6内のセンスアンプをビット線の近傍に配置すれば読み出し速度が速くなる。またさらに、多くのビット線に共通に設けられているセンスアンプをより少ないビット線毎に設ければ、より寄生容量が少なくなりより高速に読み出しが行えるようになる。
【0012】
しかし、センスアンプの数を増やすとチップサイズが大きくなる。従って、小型で精度よくビット線信号をセンスできるセンスアンプであることが重要である。
【0013】
このように、従来ではセンスアンプがメモリセルアレイから離れたところに配置されており、メモリセルアレイとセンスアンプとの間に長いデータ転送線が設けられる。このため、転送ゲートやデータ転送線の静電容量が大きく、少ない読み出しセル電流では読み出しに時間がかかる。
【0014】
また、メモリセルアレイ中の行方向に並ぶメモリセルの制御ゲートはワード線を形成しており、このワード線の配線長が長くなるにつれ、ワード線が読み出し電圧に達するまで時間がかかる。これも読み出し時間を長くする要因である。
【0015】
多くのメモリ装置では、センスアンプとしてカレントミラー型の差動増幅器を用いている。この差動増幅器により、読み出しセル電流と参照電流とを比較し、データの読み出しを行う。この差動増幅器を構成するトランジスタ相互間にばらつきがあると、電流の大小関係を誤検出する恐れがあるので、読み出しセル電流と参照電流との差を大きくとる必要がある。しかし、読み出しセル電流を多くしようとすると、メモリセルの浮遊ゲートに蓄える電荷量を多くしなければならず、書き込みや消去に時間がかかる。
【0016】
【発明が解決しょうとする課題】
上述したように、従来の半導体記憶装置ではビット線の多くの寄生容量により読み出し時間が長くなるという問題がある。
また、ワード線における信号の遅延により、読み出し時間が長くなるという問題がある。特にセンスアンプを構成するトランジスタ相互間のばらつきが考慮されてないため、読み出しセル電流を多くしなければならなかった。
【0017】
本発明は上記のような事情を考慮してなされたもので、その目的は、ビット線の寄生容量を抑え、センスアンプを構成するトランジスタ相互間のばらつきをキヤンセルして、高速な読み出しを行うことができる半導体記憶装置を提供することにある。
【0018】
【課題を解決するための手段】
本発明の半導体記憶装置は、メモリセルトランジスタと、上記メモリセルトランジスタの一端に接続されたビット線と、上記メモリセルトランジスタのゲート電極に接続されたワード線と、参照セルトランジスタと、上記参照セルトランジスタの一端に接続された参照ビット線と、上記参照セルトランジスタのゲート電極に接続された参照ワード線と、一端が第1のセンス出力ノードに接続され、他端に第1の電位が供給され、ゲート電極が上記メモリセルトランジスタの一端に結合される第1導電型の第1のMISトランジスタと、一端が第2のセンス出力ノードに接続され、他端に上記第1の電位が供給され、ゲート電極が上記参照セルトランジスタの一端に結合される第1導電型の第2のMISトランジスタと、一端が上記第1のセンス出力ノードに接続され、他端に第2の電位が供給され、ゲート電極が上記第1のセンス出力ノードに接続される第2導電型の第3のMISトランジスタと、一端が上記第2のセンス出力ノードに接続され、他端に上記第2の電位が供給され、ゲート電極が上記第1のセンス出力ノードに接続される第2導電型の第4のMISトランジスタと、上記第2のセンス出力ノードと上記第2のMISトランジスタのゲート電極との間に挿入される第1導電型の第5のMISトランジスタとを有するセンス回路と、上記第5のMISトランジスタを所定期間導通させる制御を行う読み出し制御回路とを具備している。
【0019】
本発明の半導体記憶装置は、複数のビット線と、上記複数の各ビット線に一端が接続された複数のメモリセルトランジスタと、上記各メモリセルトランジスタのゲート電極に接続されたワード線と、各一端が上記複数のビット線にそれぞれ接続され、他端が共通に接続された複数のスイッチと、上記複数のスイッチを選択的に導通させる制御を行う選択回路と、参照セルトランジスタと、上記参照セルトランジスタの一端に接続された参照ビット線と、上記参照セルトランジスタのゲート電極に接続された参照ワード線と、一端が第1のセンス出力ノードに接続され、他端に第1の電位が供給され、ゲート電極が上記複数のスイッチの共通接続点に結合される第1導電型の第1のMISトランジスタと、一端が第2のセンス出力ノードに接続され、他端に上記第1の電位が供給され、ゲート電極が上記参照セルトランジスタの一端に結合される第1導電型の第2のMISトランジスタと、一端が上記第1のセンス出力ノードに接続され、他端に第2の電位が供給され、ゲート電極が上記第1のセンス出力ノードに接続される第2導電型の第3のMISトランジスタと、一端が上記第2のセンス出力ノードに接続され、他端に上記第2の電位が供給され、ゲート電極が上記第1のセンス出力ノードに接続される第2導電型の第4のMISトランジスタと、上記第2のセンス出力ノードと上記第2のMISトランジスタのゲート電極との間に挿入される第1導電型の第5のMISトランジスタとを有するセンス回路と、上記第5のMISトランジスタを所定期間導通させる制御を行う読み出し制御回路とを具備している。
【0020】
本発明の半導体記憶装置は、メモリセルトランジスタと、上記メモリセルトランジスタの一端に接続されたビット線と、上記メモリセルトランジスタのゲート電極に接続されたワード線と、参照セルトランジスタと、上記参照セルトランジスタの一端に接続された参照ビット線と、上記参照セルトランジスタのゲート電極に接続された参照ワード線と、一端が第1のセンス出力ノードに接続され、他端に第1の電位が供給され、ゲート電極が上記メモリセルトランジスタの一端に結合される第1導電型の第1のMISトランジスタと、一端が第2のセンス出力ノードに接続され、他端に上記第1の電位が供給され、ゲート電極が上記参照セルトランジスタの一端に結合される第1導電型の第2のMISトランジスタと、一端が上記第1のセンス出力ノードに接続され、他端に第2の電位が供給され、ゲート電極が上記第2のセンス出力ノードに接続される第2導電型の第3のMISトランジスタと、一端が上記第2のセンス出力ノードに接続され、他端に上記第2の電位が供給され、ゲート電極が上記第2のセンス出力ノードに接続される第2導電型の第4のMISトランジスタと、上記第1のセンス出力ノードと上記第1のMISトランジスタのゲート電極との間に挿入される第1導電型の第5のMISトランジスタとを有するセンス回路と、上記第5のMISトランジスタを所定期間導通させる制御を行う読み出し制御回路とを具備している。
【0021】
本発明の半導体記憶装置は、複数のビット線と、上記複数の各ビット線に一端が接続された複数のメモリセルトランジスタと、上記各メモリセルトランジスタのゲート電極に接続されたワード線と、各一端が上記複数のビット線にそれぞれ接続され、他端が共通に接続された複数のスイッチと、上記複数のスイッチを選択的に導通させる制御を行う選択回路と、参照セルトランジスタと、上記参照セルトランジスタの一端に接続された参照ビット線と、上記参照セルトランジスタのゲート電極に接続された参照ワード線と、一端が第1のセンス出力ノードに接続され、他端に第1の電位が供給され、ゲート電極が上記複数のスイッチの共通接続点に結合される第1導電型の第1のMISトランジスタと、一端が第2のセンス出力ノードに接続され、他端に上記第1の電位が供給され、ゲート電極が上記参照セルトランジスタの一端に結合される第1導電型の第2のMISトランジスタと、一端が上記第1のセンス出力ノードに接続され、他端に第2の電位が供給され、ゲート電極が上記第2のセンス出力ノードに接続される第2導電型の第3のMISトランジスタと、一端が上記第2のセンス出力ノードに接続され、他端に上記第2の電位が供給され、ゲート電極が上記第2のセンス出力ノードに接続される第2導電型の第4のMISトランジスタと、上記第1のセンス出力ノードと上記第1のMISトランジスタのゲート電極との間に挿入される第1導電型の第5のMISトランジスタとを有するセンス回路と、上記第5のMISトランジスタを所定期間導通させる制御を行う読み出し制御回路とを具備している。
【0022】
本発明の半導体記憶装置は、メモリセルを有するメモリセルアレイと、参照メモリセルと、上記メモリセルアレイに隣接して設けられ、上記メモリセルに記憶されたデータをセンスするセンスアンプと、上記メモリセルに対してデータを書き込む制御を行うデータ書き込み制御回路と、上記センスアンプでセンスされたデータを出力し、外部から供給される書き込みデータを上記データ書き込み制御回路に供給するデータ入出力回路とを具備している。
【0023】
本発明に係る半導体記憶装置は、複数のセンスアンプをビット線の近くに配置してビット線の寄生容量を抑え、また、複数のセンスアンプの一部回路を共通化して回路面積を小さくし、さらに、センスノードと参照ノードをセンスアンプを介してイコライズすることにより、センスアンプを構成するトランジスタ間のばらつきをキャンセルし、また、イコライズとともにワード線に読み出し電圧を印加して、ワード線が読み出し電圧になるまでの時間を見えなくすることにより、高速な読み出しを行う半導体記憶装置を実現することができる。
【0024】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図1は、本発明の半導体記憶装置の一実施の形態に係るフラッシュメモリのブロック構成を示している。前記図15に示した従来のフラッシュメモリとは一部の構成が異なるので、その異なる箇所のみを説明する。
【0025】
データ入出力端子8から入力された書き込みデータは、データ入出力バッファ7を介してビット線制御回路6′に転送される。このビット線制御回路6′は書き込みデータに応じたビット線電圧を書き込みデータ転送線5′に出力し、この書き込みデータ転送線5′を介してビット線選択回路2−1、2−2で選択された各ブロック内のビット線(図示せず)に所定の書き込みデータに応じた電圧を印加する。なお、この場合、ビット線制御回路6′は読み出しを行わない。その代わり、前記各メモリセルアレイブロック1−1、1−2に隣接してセンスアンプ17−1、17−2が配置される。両センスアンプ17−1、17−2でセンスされた読み出しデータは、読み出しデータ転送線18を介してデータ入出力バッファ7に転送され、データ入出力端子8を介してチップ外部へ出力される。上記各センスアンプ17−1、17−2には、カラムアドレスバッファ3のカラムアドレス信号と制御信号/制御電圧発生回路16からの制御信号が送られ、各センスアンプ17は選択したビット線に接続されているメモリセルのデータをセンスする。制御信号/制御電圧発生回路16は、ブロックアドレスバッファ4からのブロックアドレス信号を受ける。
【0026】
図2は、図1のフラッシュメモリにおける各メモリセルアレイブロック1−1、1−2の具体的な回路構成を示している。ここでは一方のメモリセルアレイブロック1−1の構成を例示するが、他方のメモリセルアレイブロック1−2もこれと同様に構成されている。
【0027】
このブロック内には複数のメモリセルMが行列状に配置されている。これら各メモリセルMはそれぞれドレイン、ソース、浮遊ゲート電極及び制御ゲート電極を有し、同一行に配置された複数のメモリセルMの各制御ゲート電極は複数(本例では4本)のワード線WL0〜WL3のうち対応する1本のワード線に共通に接続される。また、同一列に配置された複数のメモリセルMの各ドレインは複数(本例では8本)のビット線BL0−0〜BL0−3、BL1−0〜BL1−3のうち対応する1本のビット線に共通に接続される。すなわち、本例のメモリセルアレイブロックには(4×8)個のメモリセルが設けられているが、その他に例えば(1024×4096)個のメモリセルを有するメモリセルアレイであってもよい。そして、全てのメモリセルMのソースはソース線SRCに共通に接続される。
【0028】
各メモリセルアレイに隣接してダミーメモリセルアレイが設けられる。このダミーメモリセルアレイは参照メモリセルMrefとダミーメモリセルMdとから構成されている。参照メモリセルMrefはメモリセルMの記憶データをセンスする際に使用される参照電位を発生するものであり、ダミーメモリセルMdはダミーメモリセルアレイ内において参照メモリセルMrefが設けられていない位置を単に埋めるだけの用途に用いられる。上記ダミーメモリセルMdの制御ゲート電極は接地され、参照メモリセルMrefの制御ゲート電極は参照ワード線WLrefに接続される。また、ダミーメモリセルMdと参照メモリセルMrefのドレインは参照ビット線BLr0もしくはBLr1に接続される。上記各ビット線BLと参照ビット線BLrの形状、静電容量、抵抗値はそれぞれ等しくなるようにされている。なお、上記ダミーメモリセルMdと参照メモリセルMrefのソースは全て接地されている。
【0029】
メモリセルアレイブロック1−1、1−2内のワード線WLは、前記ワード線電圧転送回路9−1、9−2にそれぞれ接続される。メモリセルアレイ1−1、1−2内のビット線BLおよび参照ビット線BLrは、前記ビット線選択回路2−1、2−2にそれぞれ接続される。また、メモリセルアレイ1−1、1−2内のビット線BLおよび参照ビット線BLrは、センスアンプ17−1、17−2にもそれぞれ接続される。メモリセルアレイ1−1、1−2内のソース線SRCはソース線選択回路13−1、13−2にそれぞれ接続される。
【0030】
また、選択されたメモリセルアレイ1に隣接するダミーメモリセルアレイ内の参照ワード線WLrefには、前記制御信号/制御電圧発生回路16で発生される制御信号が与えられる。
【0031】
図3は、上記メモリセルMの断面構造を示している。p型半導体基板20の表面にはドレインおよびソースとなるn型拡散層21が形成される。このドレインとソースの間のチャネル領域の上部には絶縁膜22が形成され、さらにその上部には浮遊ゲート電極23が形成される。この浮遊ゲート電極23の上部には絶縁膜24と制御ゲート電極25が積層形成される。上記チャネル領域には、必要に応じて、中性しきい値(浮遊ゲート電極に電荷が蓄積されていない初期状態のしきい値電圧)を制御するために適当な不純物元素が導入される。図中のVSUB、VBL、VSRC、VWLは、それぞれ基板20、ビット線BL(ドレイン)、ソース線SRC(ソース)、ワード線WL(制御ゲート電極)に供給される信号電圧である。
【0032】
いま、例えば、ソース線(VSRC)を12V、基板(VSUB)を0V、ビット線(VBL)をフローティング状態、ワード線(VWL)を0Vとすることによりデータ消去が行われる。この消去によって浮遊ゲート電極の電位が正の方向にシフトし、メモリセルのしきい値が下がる。消去状態は、データ“1”の状態と同じである。また、ソース線(VSRC)を0V、基板(VSUB)を0V、ビット線(VBL)を6V、ワード線(VWL)を12Vとすることによりデータ“0”の書き込みが行われる。この“0”書き込みによって浮遊ゲート電極の電位が負の方向にシフトし、メモリセルのしきい値が上がる。
【0033】
前記図2中のダミーメモリセルMd及び参照メモリセルMrefの断面構造も図3と同様である。ただし、場合によって、チャネル長やチャネル幅などの寸法を変えても良い。また、チャネル領域に対する不純物元素の導入量を変えても良い。
【0034】
図4は、図1のフラッシュメモリにおけるセンスアンプ17−1、17−2の具体的な回路構成を示している。ここでは一方のセンスアンプ17−1の構成を例示するが、他方のセンスアンプ17−2もこれと同様に構成されている。
【0035】
この例では、2つのビット線の電位を同時にセンスできるように、2組のセンス回路が設けられている。
前記8本のビット線BL0−0〜BL0−3、BL1−0〜BL1−3のうち、それぞれ2本のビット線BL0−0とBL0−1、BL0−2とBL0−3、BL1−0とBL1−1、BL1−2とBL1−3には、各2個のnチャネル型のMOSトランジスタQn1、Qn2それぞれのソースが接続されている。上記MOSトランジスタQn1の各ゲート電極にはカラムアドレス信号FIER1が供給され、MOSトランジスタQn2の各ゲート電極にはカラムアドレス信号FIOR1が供給される。また、これら各2個のMOSトランジスタQn1、Qn2のドレインは共通に接続されている。
【0036】
上記MOSトランジスタQn1、Qn2の各ドレイン共通接続点にはpチャネル型のMOSトランジスタQp1、Qp2それぞれのゲート電極が接続されている。MOSトランジスタQp2のドレインはそのゲート電極に接続されている。上記両MOSトランジスタQp1、Qp2それぞれのソースは共通に接続されている。そして、このソース共通接続点にはそれぞれpチャネル型のMOSトランジスタQp3の各ドレインが接続されている。上記MOSトランジスタQp3の各ソースは電源電位VCC(例えば3V)が供給される電源ノードに接続されている。すなわち、上記各2個のpチャネル型のMOSトランジスタQp1、Qp2はpチャネル型のカレントミラー回路CMp1〜CMp4を構成しており、またMOSトランジスタQp3はこれら各カレントミラー回路の活性化制御を行うものである。そして、上記4個のカレントミラー回路CMp1〜CMp4のうち、カレントミラー回路CMp1とCMp3を制御するMOSトランジスタQp3のゲート電極にはカラムアドレス信号A0RB1が供給され、カレントミラー回路CMp2とCMp4を制御するMOSトランジスタQp3のゲート電極にはカラムアドレス信号A1RB1が供給される。上記カレントミラー回路CMp1とCMp2内のMOSトランジスタQp1の各ドレインはセンス出力ノードN1に共通に接続され、上記カレントミラー回路CMp3とCMp4内のMOSトランジスタQp1の各ドレインはセンス出力ノードN3に共通に接続される。
【0037】
前記2本の参照ビット線BLr0、BLr1には、2個のnチャネル型のMOSトランジスタQn3それぞれのソースが接続されている。上記両MOSトランジスタQn3の各ゲート電極には、前記制御信号/制御電圧発生回路16で発生される制御信号FIRR1が供給される。これら2個のMOSトランジスタQn3の各ドレインにはpチャネル型のMOSトランジスタQp4、Qp5の各ゲート電極が接続されている。MOSトランジスタQp5のドレインはそのゲート電極に接続されている。上記両MOSトランジスタQp4、Qp5それぞれのソースは共通に接続されている。そして、このソース共通接続点にはそれぞれpチャネル型のMOSトランジスタQp6の各ドレインが接続されている。上記MOSトランジスタQp6の各ソースは電源電位VCCが供給される電源ノードに接続されている。すなわち、上記pチャネル型のMOSトランジスタQp4とQp5もpチャネル型のカレントミラー回路CMp5、CMp6を構成しており、またpチャネル型のMOSトランジスタQp6はこの両カレントミラー回路CMp5、CMp6を活性化制御するものであり、各ゲート電極にはカラムアドレス信号ARRB1が供給される。上記カレントミラー回路CMp5内のMOSトランジスタQp4のドレインはセンス出力ノードN2に接続され、カレントミラー回路CMp6内のMOSトランジスタQp4のドレインはセンス出力ノードN4に接続される。
【0038】
上記センス出力ノードN1にはnチャネル型のMOSトランジスタQn4のドレインとゲート電極とが接続されている。このMOSトランジスタQn4のソースは接地電位(0V)のノードに接続されている。上記センス出力ノードN2にはnチャネル型のMOSトランジスタQn5のドレインが接続されている。このMOSトランジスタQn5のゲート電極は上記センス出力ノードN1に接続され、ソースは接地電位のノードに接続されている。さらに、上記センス出力ノードN3にはnチャネル型のMOSトランジスタQn6のドレインとゲート電極とが接続されている。このMOSトランジスタQn6のソースは接地電位のノードに接続されている。上記センス出力ノードN4にはnチャネル型のMOSトランジスタQn7のドレインが接続されている。このMOSトランジスタQn7のゲート電極は上記センス出力ノードN3に接続され、ソースは接地電位のノードに接続されている。すなわち、上記nチャネル型のMOSトランジスタQn4とQn5、Qn5とQn6はnチャネル型のカレントミラー回路CMn1、CMn2を構成している。
【0039】
さらに、上記センス出力ノードN2とカレントミラー回路CMp5内のMOSトランジスタQp4、Qp5のゲート電極との間及びセンス出力ノードN4とカレントミラー回路CMp6内のMOSトランジスタQp4、Qp5のゲート電極との間にはそれぞれ、pチャネル型のMOSトランジスタQp7のソース、ドレイン間が挿入されている。そして、上記各MOSトランジスタQp7のゲート電極には前記制御信号/制御電圧発生回路16で発生される制御信号ECR1が供給される。
【0040】
ここで、上記2個のセンス回路のうちの一方はpチャネル型のカレントミラー回路CMp1とCMp2のいずれか1つと、pチャネル型のカレントミラー回路CMp5と、nチャネル型のカレントミラー回路CMn1とから構成されている。センス回路の他方はpチャネル型のカレントミラー回路CMp3とCMp4のいずれか1つと、pチャネル型のカレントミラー回路CMp6と、nチャネル型のカレントミラー回路CMn2とから構成される。
【0041】
すなわち、上記2個のセンス回路では、nチャネル型のカレントミラー回路CMn1、CMn2をそれぞれ2個のpチャネル型のカレントミラー回路CMp1とCMp2、CMp3とCMp4で共通化することにより、nチャネル型のカレントミラー回路を4個設ける場合と比べて回路面積を小さくしている。
【0042】
このような構成において、カラムアドレス信号FIER1が“H”になるとMOSトランジスタQn1によって偶数番目のビット線BL(例えばBL0−0、BL0−2等)が選択され、他方、カラムアドレス信号FIOR1が“H”になるとMOSトランジスタQn2によって奇数番目のビット線BL(例えばBL0−1、BL0−3等)が選択される。また、カラムアドレス信号AORB1とAIRB1によってnチャネル型のMOSトランジスタQp3が導通制御され、これに対応するカレントミラー回路CMpj(j=1〜4)が活性化され、選択されたビット線BLの電位がセンスされる。pチャネル型のMOSトランジスタQp2は、選択されたビット線BLに電流を供給するためのものである。pチャネル型のMOSトランジスタQp5は、参照ビット線BLrに電流を供給するためのものである。pチャネル型のMOSトランジスタQp7は、参照ビット線BLrとセンス出力ノードN2もしくはN4とを短絡するためのものである。
【0043】
nチャネル型のMOSトランジスタQn3は、nチャネル型のMOSトランジスタQn1やQn2に対応しており、ビット線BLと参照ビット線BLrに供給される電流を等しく設定するためのものである。nチャネル型のMOSトランジスタQn1やQn2は、pチャネル型のMOSトランジスタQp2やメモリセルMに比べて十分な電流供給能力があることが望ましい。この場合、nチャネル型のMOSトランジスタQn3は省略することができる。pチャネル型のMOSトランジスタQp6は制御信号ARRB1が“L”になると活性化され、ビット線の電位センスを可能にする。
【0044】
メモリセルアレイ1−2側が選択されている場合、制御信号FIRR1、FIER1、FIOR1は“L”のままである。制御信号FIRR1、FIER1、FIOR1に対応する信号FIRR2、FIER2、FIOR2がセンスアンプ17−2側に供給されて、同様の制御が行われる。メモリセルアレイ1−2側が選択されている場合、制御信号ECRB1、AORB1、AIRB1とARRB1は“H”のままである。制御信号ECRB1、AORB1、AIRB1とARRB1に対応する信号ECRB2、AORB2、AIRB2とARRB2がセンスアンプ17−2側に供給されて、同様の制御が行われる。
【0045】
本例では、ビット線電位をゲート電極に受けるpチャネル型のMOSトランジスタQp1が複数の2本のビット線毎に設けられているが、例えばビット線毎に1個ずつ設けるようにしてもよい。この場合、nチャネル型のMOSトランジスタQn1やQn2は不要である。また、参照ビット線BLrは複数の2本設けられているが、1本でもかまわない。この場合には、同時にセンスできるビット線BLの電位が2つから1つになるだけである。
【0046】
図5は、図1のフラッシュメモリにおけるセンスアンプ17−1、17−2の他の具体的な回路構成を示している。ここでは一方のセンスアンプ17−1の構成を例示しているが、他方のセンスアンプ17−2もこれと同様に構成されている。
【0047】
この例ではpチャネル型の2個のカレントミラー回路CMp5、CMp6を設ける代わりに1個のカレントミラー回路CMp5のみを設け、先のカレントミラー回路CMp6の代わりにpチャネル型のMOSトランジスタQp4と同等のpチャネル型のMOSトランジスタQp8を設け、このMOSトランジスタQp8のゲート電極をカレントミラー回路CMp5内のMOSトランジスタQp4、Qp5のゲート共通接続点に接続している。すなわち、カレントミラー回路CMp5内のpチャネル型のMOSトランジスタQp4に対応するのがpチャネル型のMOSトランジスタQp8である。この例では、参照ビット線はBLr0の1本でよいので、参照ビット線BLr1はセンス回路には接続されない。
【0048】
前記図4の場合と同様に、複数のビット線(ここでは2本)の電位を同時にセンスするため、センス回路は複数個(ここでは2個)設けられるが、図4の例とは異なり、参照ビット線BLr0に電流を供給するpチャネル型のMOSトランジスタQp5は共用される。
【0049】
また、カレントミラー回路CMp5の活性化制御を行うpチャネル型のMOSトランジスタQp6に対応するのがpチャネル型のMOSトランジスタQp9である。
【0050】
また、この例では、pチャネル型のMOSトランジスタQp1のドレインと前記各2個のnチャネル型のMOSトランジスタQn1、Qn2のドレイン共通接続点との間にはそれぞれ、各2個のpチャネル型のMOSトランジスタQp10、Qp11のソース、ドレイン間が直列に挿入されている。そして、上記MOSトランジスタQp10の各ゲート電極には前記カラムアドレス信号A0RB1、A1RB1のいずれか一方が供給され、上記MOSトランジスタQp11の各ゲート電極には前記制御信号ECRB1が供給される。
【0051】
また、図5のものでは図4の場合とは異なり、nチャネル型のMOSトランジスタQn4とQn5のゲート電極はセンス出力ノードN2に接続され、nチャネル型のMOSトランジスタQn6とQn7のゲート電極はセンス出力ノードN4に接続される。
【0052】
ここで、カラムアドレス信号FIER1が“H”になるとnチャネル型のMOSトランジスタQn1によって偶数番目のビット線BLが選択され、カラムアドレス信号FIER1が“H”になるとnチャネル型のMOSトランジスタQn2によって奇数番目のビット線BLが選択される点は図4のものと同様である。また、カラムアドレス信号AORB1とAIRB1によってpチャネル型のMOSトランジスタQp3とQp10が導通制御され、選択されたビット線BLの電位がセンスされる。pチャネル型のMOSトランジスタQp2は前記と同様に、選択されたビット線BLに電流を供給するためのものである。pチャネル型のMOSトランジスタQp5は前記と同様に、参照ビット線BLrに電流を供給するためのものである。pチャネル型のMOSトランジスタQp10とQp11は、ビット線BLrとノードN1を短絡させるためのものである。
【0053】
nチャネル型のMOSトランジスタQn3は、nチャネル型のMOSトランジスタQn1やQn2に対応しており、ビット線BLと参照ビット線BLrに供給される電流を等しく設定するためのものであり、そのゲート電極は制御信号FIRR1で制御される。
【0054】
なお、この場合にも、nチャネル型のMOSトランジスタQn1、Qn2は、pチャネル型のMOSトランジスタQp2やメモリセルMに比べて十分な電流供給能力があることが望ましい。また、この場合、nチャネル型のMOSトランジスタQn3は不要になり、参照ビット線BLr0をカレントミラー回路CMp5を接続することができる。pチャネル型のMOSトランジスタQp6は信号ARRB1が“L”になると導通し、これによりカレントミラー回路CM5が活性化されて、ビット線の電位センスが可能になる。
【0055】
制御信号FIRR1、ECRB1、ARRB1は前記制御信号/制御電圧発生回路16からの出力信号である。メモリセルアレイ1−2側が選択されている場合、制御信号FIRR1、FIER1、FIOR1は“L”のままである。制御信号FIRR1、FIER1、FIOR1に対応する制御信号FIRR2、FIER2、FIOR2がセンスアンプ17−2側に供給されて、同様の制御が行われる。メモリセルアレイ1−2側が選択されている場合、制御信号ECRB1、AORB1、AIRB1とARRB1は“H”のままである。制御信号ECRB1、AORB1、AIRB1とARRB1に対応する制御信号ECRB2、AORB2、AIRB2及びARRB2がセンスアンプ17−2側に供給されて、同様の制御が行われる。
【0056】
この例では、ビット線電位をゲートに受けるpチャネル型のMOSトランジスタQp1が複数の2本のビット線毎に設けられているが、このMOSトランジスタQp1に相当するものを例えばビット線1本毎に1個設けてもよい。この場合、nチャネル型のMOSトランジスタQn1やQn2は不要である。
【0057】
図6は、センスアンプ17−1の、前記図4に示されていない残りの回路部分の構成を示している。
この図6に示した回路では、前記2個のセンス回路のセンス出力ノードN1とN2、N3とN4の各相補出力を増幅してそれぞれ1ビットの読み出しデータを得る2個の増幅回路31−1、31−2と、上記増幅回路31−1、31−2からの読み出しデータを前記読み出しデータ転送線18に出力する2個の出力回路32−1、32−2とが設けられている。
【0058】
上記増幅回路31−1、31−2は共に同様の構成であり、前記センス出力ノードN1とN2もしくはN3とN4が各ゲート電極に接続され、差動対を構成するnチャネル型のMOSトランジスタQn11、Qn12と、上記差動対の負荷となる2個のチャネル型のMOSトランジスタQp21、Qp22と、上記MOSトランジスタQp21、Qp22のソース共通接続点と電源電位VCCの供給ノードとの間にソース、ドレイン間が挿入され、ゲート電極に制御信号ROUTB1が供給される活性化制御用のpチャネル型のMOSトランジスタQp23とを備えたカレントミラー型差動増幅器である。
【0059】
上記出力回路32−1、32−2も共に同様の構成であり、電源電位VCCの供給ノードと出力ノードとの間にソース、ドレイン間が直列に挿入された2個のpチャネル型のMOSトランジスタQp24、Qp25と、出力ノードと接地電位の供給ノードとの間にソース、ドレイン間が直列に挿入された2個のnチャネル型のMOSトランジスタQn13、Qp14とを備えたインバータ回路である。そして、MOSトランジスタQp24のゲート電極には制御信号ROUTB1が、MOSトランジスタQp25及びMOSトランジスタQn13のゲート電極には共に対応する増幅回路31からの出力信号が供給され、MOSトランジスタQn14のゲート電極には制御信号ROUT1が供給される。
【0060】
この場合、前記読み出しデータ転送線18として2本の信号線が設けられており、上記両出力回路32−1、32−2からの出力データDR0、DR1がこの2本のデータ転送線18に出力される。
【0061】
このような構成において、ビット線電位をセンスする2個のセンス回路のセンス出力ノードN1とN2、N3とN4の信号レベルが上記増幅回路31−1、31−2によってさらに増幅され、データDR0、DR1が出力回路32−1、32−2から読み出しデータ転送線18に出力される。
【0062】
制御信号ROUT1、ROUTB1は、前記制御信号/制御電圧発生回路16から出力される。メモリアルアレイ1−2側が選択されている場合、制御信号ROUT1、ROUTB1はそれぞれ“L”と“H”のままである。制御信号ROUT1、ROUTB1に対応する制御信号ROUT2、ROUTB2がセンスアンプ17−2側に供給されて、同様の制御が行われる。
【0063】
前記図5に示したセンスアンプ17−1の、図5では示されていない残りの回路部分、すなわち増幅回路と出力回路も、上記図6と同様に構成されている。図5に示したセンスアンプ17−1の場合、望ましくは、上記nチャネル型のMOSトランジスタQn11のゲート電極にセンス出力ノードN2を、MOSトランジスタQn12のゲート電極にはセンス出力ノードN1をそれぞれ接続し、図6に示したものとはMOSトランジスタQn11、Qn12のゲート電極の接続を逆にした方がよい。同様に、センス出力ノードN3、N4側の接続も逆にした方がより望ましい。
【0064】
図7は、図1中のビット線選択回路2−1、2−2を具体的な回路構成を示しているが、ここでは前記図4に示したセンスアンプ17−1に対応した一方のビット線選択回路2−1の構成のみを示している。
【0065】
前記書き込みデータ転送線5′として2本の信号線が設けられており、一方の信号線にはメモリセルに対する書き込み電圧VD0が、他方の信号線にはメモリセルに対する書き込み電圧VD1がそれぞれ転送される。
【0066】
前記8本のビット線BL0−0〜BL0−3、BL1−0〜BL1−3のうちそれぞれ2本のビット線BL0−0とBL0−1、BL0−2とBL0−3、BL1−0とBL1−1、BL1−2とBL1−3毎にそれぞれ2個のnチャネル型のMOSトランジスタQn15、Qn16が設けられる。上記各2個のMOSトランジスタQn15、Qn16のソース、ドレインの一方は対応するビット線に接続され、ソース、ドレインの他方は共通に接続される。そして、各2個のMOSトランジスタQn15、Qn16のうち、一方のMOSトランジスタQn15の各ゲート電極にはカラムアドレス信号FIE1が供給され、他方のMOSトランジスタQn16の各ゲート電極にはカラムアドレス信号FIO1が供給される。
【0067】
上記各2個のMOSトランジスタQn15、Qn16のソースもしくはドレインの共通接続点と、書き込み電圧VD0もしくはVD1が転送される前記2本の書き込みデータ転送線5′との間には、nチャネル型のMOSトランジスタQn17のソース、ドレイン間が挿入される。ちなみに、前記ビット線BL0−0とBL0−1及びBL0−2とBL0−3に書き込みデータを伝える2個のMOSトランジスタQn17のソース、ドレイン間の各一端は書き込み電圧VD0の書き込みデータ転送線5′に接続され、前記ビット線BL1−0とBL1−1及びBL1−2とBL1−3に書き込み電圧を伝える2個のMOSトランジスタQn17のソース、ドレイン間の各一端は書き込み電圧VD1の書き込みデータ転送線5′に接続される。また、これら4個のMOSトランジスタQn17のゲート電極にはカラムアドレス信号A0、A1のいずれか一方が供給される。
【0068】
また、前記2本の参照ビット線BLr0、BLr1に対してそれぞれnチャネル型のMOSトランジスタQn18が設けられる。上記2個のMOSトランジスタQn18のソース、ドレインの一方が参照ビット線BLr0、BLr1に接続される。この2個のMOSトランジスタQn18はメモリセル側の前記MOSトランジスタQn15、Qn16に対応するものである。
【0069】
上記2個のMOSトランジスタQn18のソース、ドレインの他方には、メモリセル側の前記MOSトランジスタQn17に対応するnチャネル型のMOSトランジスタQn19のソース、ドレインの一方が接続される。このMOSトランジスタQn19のソース、ドレインの他方には共に、前記制御信号/制御電圧発生回路16から出力される参照セルに対する書き込み電圧VDRが供給される。なお、上記MOSトランジスタQn19のゲート電極には、前記カラムアドレス信号A0、A1に対応した参照カラムアドレス信号AR1が供給される。
【0070】
このような構成において、メモリセルアレイ1−2側が選択されている場合、制御信号FIE1、FIO1、FIR1、AR1は“L”のままである。制御信号FIE1、FIO1、FIR1、AR1に対応する制御信号FIE2、FIO2、FIR2、AR2がビット線選択回路2−2側に供給されて、同様の制御が行われる。
【0071】
図8は、図1中のビット線選択回路2−1、2−2を具体的な回路構成を示しているが、ここでは前記図5に示したセンスアンプ17−1に対応した一方のビット線選択回路2−1の構成のみを示している。
【0072】
図5のセンスアンプでは、参照ビット線BLr1は使用されないので、この参照ビット線BLr1はビット線選択回路2にも接続されていない。従って、先の図7に示したビット線選択回路と比べて、参照ビット線BLr1に接続されていたnチャネル型の前記2個のMOSトランジスタQn18、Qn19が省略されている点のみが異なっており、その他は図7と同様に構成されている。
【0073】
次に上記のように構成されたフラッシュメモリの動作について説明する。
まず、センスアンプ17−1、17−2として図4及び図6に示すような構成のものを用い、かつビット線選択回路として前記図7に示すような構成のものを用いた場合の読み出し動作を図9に示すタイミングチャートに従って説明する。ここでは、メモリセルアレイ1−1側のブロック内のメモリセルが選択される場合を示している。
【0074】
読み出し動作時には、前記各電圧VD0、VD1、VDRの値は例えば、電源電圧VCC(例えば3V)からpチャネル型のMOSトランジスタのしきい値Vthp(例えば0.7V)を差し引いた値よりもさらに少し低い値、理想的には参照ビット線のセンス時の電圧である例えば2.0Vに設定しておく。
【0075】
カラムアドレス信号A0、FIE1、FIER1が“H”、AORB1が“L”となってビット線BL0−0とBL1−0が選択され、それぞれ電圧VD0とVD1に充電される(t1〜t2)。同時に、制御信号AR1、FIR1、FIRR1が“H”、ARRB1が“L”となって、メモリセルアレイ1−1側の参照ビット線が選択され、電圧VDRに充電される(t1〜t2)。さらに、制御信号ECRB1が“L”となって、参照ビット線BLr0とセンス出力ノードN2、参照ビット線BLr1とセンス出力ノードN4とがそれぞれ短絡される(t1〜t3)。また、選択されたワード線WL1がVCCとなって、選択されたメモリセルのデータが“0”であれば読み出しセル電流が流れる(t1〜t5)。他方、選択されたワード線WL1がVCCとなって、選択されたメモリセルのデータが“1”であれば読み出しセル電流が流れない(t1〜t5)。参照ワード線WLrefは選択ワード線WLと同電位にされる。
【0076】
時刻t2でビット線BLと書き込み電圧VD0あるいはVD1とが遮断され、また、参照ビット線BLrと書き込み電圧VDRが遮断されると、選択ビット線BL0−0と参照ビット線BLr0、選択ビットBL1−0と参照ビット線BLr1がそれぞれのセンスアンプを介してイコライズされる。
【0077】
時刻t3で制御信号ECRB1が“H”となり、参照ビット線BLrの電位が参照メモリセルMrefとpチャネル型のMOSトランジスタQp5のオン抵抗で決まる値になる。
【0078】
時刻t4で制御信号ROUT1が“H”、ROUTB1が“L”となって、選択ビット線BLと参照ビット線BLrの電位差がセンスされる。センスされたデータは、読み出しデータ転送線18を介してデータ入出力バッファ7に送られ、データ入出力端子8から出力される。
【0079】
時刻t5からt9までは、ビット線BL0−3とBL1−3が選択され、ワード線WL2が選択された場合を示している。
ここで、データ“1”を記憶しているメモリセルMのしきい値は、消去によって1Vにされている。また、データ“0”を記憶しているメモリセルMのしきい値は、書き込みによって5Vにされている。参照メモリセルMrefのしきい値は、VCCよりも低くかつデータ“1”を記憶しているメモリセルMのしきい値より高くしておけばよい。pチャネル型のMOSトランジスタQp2とQp5の寸法比及びnチャネル型のMOSトランジスタQn1あるいはQn2とQn3の寸法比を等しく設定しておけば、データ“1”を記憶しているメモリセルMの読み出しセル電流、参照メモリセルMrefを流れる電流、データ“0”を記憶しているメモリセルMの読み出しセル電流の順で電流値に差が生じる。これによって、データ“1”を記憶しているメモリセルMのビット線BLの電位、参照ビット線の電位、データ“0”を記憶しているメモリセルMのビット線BLの電位の順で各電位に差が生じる。なお、データ“1”を記憶しているメモリセルMのビット線BLの電位と参照ビット線の電位との差が十分でない場合には、pチャネル型のMOSトランジスタQp2に比べてQp5のチャネル幅を大きくしておけばよい。また、データ“0”を記憶しているメモリセルMのビット線BLの電位と参照ビット線の電位との差が十分でない場合は、pチャネル型のMOSトランジスタQp2に比べてQp5のチャネル幅を小さくしておけばよい。あるいは、選択ワード線WLの電位と参照ワード線WLrefの電位に差を設けることによって調整しても良い。
【0080】
さらに、pチャネル型のMOSトランジスタQp1とQp4とは同一寸法であることが望ましい。また、nチャネル型のMOSトランジスタQn4とQn5も同一寸法であることが望ましい。なぜなら、寸法効果によるトランジスタ間の特性ばらつきが少ないからである。
【0081】
しかしながら、異なるトランジスタ間の特性ばらつきを無くすことは現実的に不可能である。そこで、本実施例では、pチャネル型のMOSトランジスタQp7を設け、このMOSトランジスタQp7を導通させることによって、ビット線BLと参照線BLrとをセンスアンプを介して実質的に短絡している。これによって、センスアンプを構成するトランジスタ間の特性ばらつきを吸収するように、ビット線BLと参照ビット線BLrがイコライズされる。例えば、nチャネル型のMOSトランジスタQn4に比べてQn5のしきい値が高くなると、MOSトランジスタQn4を流れる電流よりもMOSトランジスタQn5を流れる電流の方が少なくなる。この場合、ビット線BLより参照ビット線BLrの方の電位が高くなる。また例えば、pチャネル型のMOSトランジスタQp1よりQp4のしきい値が高くなると、Qp1を流れる電流よりもQp4を流れる電流の方が少なくなる。この場合、ビット線BLよりも参照ビット線BLrの方の電位が低くなる。
【0082】
また、pチャネル型のMOSトランジスタQp1とQp4の寸法比と、nチャネル型のMOSトランジスタQn4とQn5の寸法比を保ちながら、pチャネル型のMOSトランジスタQp1よりもQp4の寸法を大きくとれば、イコライズが速くなる。
【0083】
イコライズ期間中に、ビット線選択回路2−1、2−2からビット線BLと参照ビット線BLrとを所定の電位まで事前に充電することで、イコライズひいては読み出し時間がさらに短縮される。また、選択されたワード線WLや参照ワード線WLrefもイコライズとともに立ち上げることで、イコライズひいては読み出し時間がさらに短縮される。
【0084】
次に、センスアンプ17−1、17−2として図5及び図6に示すような構成のものを用い、かつビット線選択回路として前記図8に示すような構成のものを用いた場合の読み出し動作を図10に示すタイミングチャートに従って説明する。ここでも、メモリセルアレイ1−1側のブロック内のメモリセルが選択される場合を示している。
【0085】
読み出し動作時には、前記各電圧VD0、VD1、VDRは例えば、電源電位VCC(例えば3V)からpチャネル型のMOSトランジスタのしきい値Vthp(例えば0.7V)を差し引いた値よりもさらに少し低い値、理想的には参照ビット線のセンス時の電位、例えば2.0Vに設定しておく。
【0086】
カラムアドレス信号A0、FIE1、FIER1が“H”、AORB1が“L”となってビット線BL0−0とBL1−0が選択され、それぞれ電圧VD0とVD1に充電される(t1〜t2)。同時に信号AR1、FIR1、FIRR1が“H”、ARRB1が“L”となって、メモリセルアレイ1−1側の参照ビット線が選択され、電圧VDRに充電される(t1〜t2)。さらに、信号ECRB1が“L”となって、ビット線BL0−0とセンス出力ノードN1、ビット線BL1−0とセンス出力ノードN3とがそれぞれ短縮される(t1〜t3)。また、選択されたワード線WL1がVCCとなって、選択されたメモリセルのデータが“0”であれば読み出しセル電流が流れる(t1〜t5)。他方、選択されたワード線WL1がVCCとなって、選択されたメモリセルのデータが“1”であれば読み出しセル電流が流れない(t1〜t5)。このとき、参照ワード線WLrefの電位は選択ワード線WLと同電位にされる。
【0087】
時刻t2でビット線BLが電圧VD0あるいはVD1から遮断され、また、参照ビット線BLroが電圧VDRが遮断されると、選択ビット線BL0−0と参照ビット線BLr0、選択ビット線BL1−0と参照ビットBL1がそれぞれのセンス回路を介してイコライズされる。
【0088】
時刻t3で信号ECRB1が“H”になると、ビット線BLの電位はメモリセルMとpチャネル型のMOSトランジスタQp2のオン抵抗で決まる電圧になる。
【0089】
時刻t4で信号ROUT1が“H”、ROUTB1ず“L”となって、選択ビット線BLと参照ビット線BLrの電位差がセンスされる。センスされたデータは、読み出しデータ転送線18を介してデータ入出力バッファ7に送られ、データ入出力端子8からチップ外部に出力される。
【0090】
時刻t5からt9までは、ビット線BL0−3とBL1−3が選択され、ワード線WL2が選択された場合を示している。
ここで、データ“1”を記憶しているメモリセルMのしきい値は、消去によって1Vにされている。また、データ“0”を記憶しているメモリセルMのしきい値は、書き込みによって5Vにされている。参照メモリセルMrefのしきい値をVCCより低くかつデータ“1”を記憶しているメモリセルMのしきい値よりも高くしておけばよい。ここで、pチャネル型のMOSトランジスタQp2とQp5の寸法比及びnチャネル型のMOSトランジスタQn1あるいはQn2と、Qn3の寸法比が等しく設定されていれば、データ“1”を記憶しているメモリセルMの読み出しセル電流、参照メモリセルMrefを流れる電流、データ“0”を記憶しているメモリセルMの読み出しセル電流の順で電流値に差が生じる。従って、データ“1”を記憶しているメモリセルMのビット線BLの電位、参照ビット線の電位、データ“0”を記憶しているメモリセルMのビット線BLの電位の順で各電位に差が生じる。
【0091】
ここで、データ“1”を記憶しているメモリセルMのビット線BLの電位と参照ビット線の電位の差が十分でない場合には、pチャネル型のMOSトランジスタQp2よりもQp5のチャネル幅を大きくしておけばよい。逆にデータ“0”を記憶しているメモリセルMのビット線BLの電位と参照ビット線の電位の差が十分でない場合には、pチャネル型のMOSトランジスタQp2よりもQp5のチャネル幅を小さくしておけばよい。あるいは、選択ワード線WLの電圧と参照ワード線WLrefの電圧に差を設けることによって調整しても良い。
【0092】
pチャネル型のMOSトランジスタQp1とQp4とは同一寸法であることが望ましい。また、nチャネル型のMOSトランジスタQn4とQn5も同一寸法であることが望ましい。なぜなら寸法効果によるトランジスタ間の特性ばらつきが少ないからである。しかしながら、異なるトランジスタ間の特性ばらつきを無くすことは現実的に不可能である。
【0093】
そこで、本実施例では、pチャネル型のMOSトランジスタQp10とQp11(特にQp11)を設け、このMOSトランジスタQp10とQp11を導通させることによって、ビット線BLと参照ビット線BLrを、センスアンプを介して実質的に短絡している。これによって、センスアンプを構成するトランジスタ間の特性ばらつきを吸収するように、ビット線BLと参照ビット線BLrがイコライズされる。例えば、nチャネル型のMOSトランジスタQn5よりもQn4のしきい値が高くなると、nチャネル型のMOSトランジスタQn5を流れる電流よりもQn4を流れる電流の方が少なくなる。よって、参照ビット線BLよりビット線BLの方の電位が高くなる。また例えば、pチャネル型のMOSトランジスタQp4よりもQp1のしきい値が高くなると、MOSトランジスタQp4を流れる電流よりQp1を流れる電流の方が少なくなる。よって、参照ビット線BLrよりビット線BLrの方の電圧が低くなる。
【0094】
また、pチャネル型のMOSトランジスタQp1とQp4の寸法比と、nチャネル型のMOSトランジスタQn4とQn5の寸法比を保ちながら、pチャネル型のMOSトランジスタQp4よりもQp1の寸法を大きくとればイコライズが速くなる。
【0095】
イコライズ期間中に、ビット線選択回路2−1、2−2からビット線BLと参照ビット線BLrを所定の電位まで事前に充電することで、イコライズひいては読み出し時間がさらに短縮される。また、選択されたワード線WLや参照ワード線WLrefをイコライズとともに立ち上げることで、イコライズひいては読み出し時間がさらに短縮される。
【0096】
図11は、図9のタイミングチャートで示された読み出し動作の変形例によるタイミングチャートである。図9との違いは、アドレス信号AR1とFIR1が共に常に“L”にされていることである。pチャネル型のMOSトランジスタQp7を導通させることによって、センスアンプを介してビット線BLと参照ビット線BLrとが十分に速くイコライズされれば、参照ビット線BLrを電圧VDRに充電する必要はない。その必要がなければ、AR1とFIR1を“L”のままにした方が消費電力が少なくてすむ。また、図示してないが、さらにアドレス信号A0、A1、FIE1、FIO1を常に“L”にしても良い。pチャネル型のMOSトランジスタQp2によって十分速くビット線BLが充電されれば、ビット線BLを電圧VD0あるいはVD1に充電する必要はない。その必要がなければ、アドレス信号A0、A1、FIE1、FIO1を“L”のままにした方が消費電力が少なくてすむ。
【0097】
図12は、図10のタイミングチャートで示された読み出し動作の変形例によるタイミングチャートである。図10との違いは、アドレス信号A0、A1、FIE1、FIO1の全てが常に“L”にされていることである。pチャネル型のMOSトランジスタQp10とQp11によって、センスアンプを介してビット線BLと参照ビット線BLrが十分に速くイコライズされれば、ビット線BLを電圧VD0あるいはVD1に充電する必要はない。その必要がなければ、アドレス信号A0、A1、FIE1、FIO1を“L”のままにした方が消費電力が少なくてすむ。また、図示してないが、さらにアドレス信号AR1とFIR1を共に常に“L”にしても良い。pチャネル型のMOSトランジスタQp5によって十分速く参照ビット線BLrが充電されれば、参照ビット線BLrを電圧VDRに充電する必要はない。その必要がなければ、アドレス信号AR1とFIR1を“L”のままにした方が消費電力が少なくてすむ。
【0098】
図13は、図1中の各メモリセルアレイブロックの変形例を示している。ここではメモリセルアレイ1−1側の構成を示している。図2との違いは、参照ビット線BLrとダミーメモリセルMdとを接続する部分であるコンタクトの数が少なくされていることである。つまり、参照ビット線BLrの静電容量をビット線BLのものより小さくしている。ダミーメモリセルMdは前記図3に示されるような断面構造をしているので、n型拡散層21とp型基板20との間、あるいはn型拡散層21と制御ゲート電圧25との間に寄生容量が存在している。参照ビット線にダミーメモリセルMdを接続しないことで、参照ビット線BLrの容量が減少し、pチャネル型のMOSトランジスタQp7とnチャネル型のMOSトランジスタQn3、pチャネル型のMOSトランジスタQp5とnチャネル型のMOSトランジスタQn3、あるいはビット線選択回路2−1によって参照ビット線BLrを充電する速度が速くなる。従って、読み出し速度が速くなると共に消費電力のさらなる削減を図ることができる。
【0099】
図14は、図1中の各メモリセルアレイブロックのさらなる変形例を示している。ここでもメモリセルアレイ1−1側の構成を示している。前記図2との違いは、参照ビット線BLrとダミーメモリセルMdとを接続する部分であるコンタクトの数が少なくされていることである。つまり、参照ビット線BLrの静電容量をビット線BLのものより小さくしている。また、図13に示されたものよりもさらに容量を少なくするため、本例では参照ビット線BLrの長さが短くされている。参照ビット線BLrは、センスアンプ17から参照メモリセルMrefまでしか配線されていない。ダミーメモリセルMdは図3に示されるような断面構造をしているので、n型拡散層21とp型基板20との間、あるいはn型拡散層21と制御ゲート25との間に寄生容量が存在している。また、その他の隣接するビット線BLや参照ビット線BLrとの間でも寄生容量が発生する。参照ビット線とダミーメモリセルMdとを離し、さらに参照ビット線長を短くすることで、参照ビット線BLrの容量が一段と減少し、pチャネル型のMOSトランジスタQp7とnチャネル型のMOSトランジスタQn3、pチャネル型のMOSトランジスタQp5とnチャネル型のMOSトランジスタQn3、あるいはビット線選択回路2−1(2−2)によって参照ビット線BLrを充電する速度が一段と速くなる。従って、読み出し速度を速くすることができたり、消費電力の削減を図ることができる。この図14に示されたメモリセルアレイを用いる場合、ビット線選択回路の構成によっては充電ができなくなる。そこで、充電する必要がある場合は、ビット線選択回路2−1(2−2)とセンスアンプ17−1(17−2)をメモリセルアレイの同一辺に配置すればよい。
【0100】
以上のように、本発明の半導体記憶装置は、複数のセンスアンプをビット線の近くに配置してビット線の寄生容量を抑えるようにしている。また、複数のセンスアンプの一部回路を共通化することによって、回路面積を小さくすることができる。さらに、センスノードと参照ノードとをセンスアンプを介してイコライズすることにより、センスアンプを構成するトランジスタ間のばらつきをキャンセルすることができる。また、このイコライズと共ににワード線に読み出し電圧を印加することにより、ワード線が読み出し電圧になるまでの時間を見えなくすることができる。そして、これらによって高速な読み出しを行う半導体記憶装置を実現することができる。
【0101】
なお、本発明は上述した実施の形態に限定されるものではない。例えば上記実施の形態では本発明をフラッシュメモリに実施した場合を説明したが、これはその他のメモリ、例えばROM、PROM、EPPOM、EEPROM、SRAMなどの半導体記憶装置であっても同様に実施することができる。また、ビット線電位をセンスするセンス回路は、pチャネル型のMOSトランジスタQp1、Qp2で入力を受けるように構成されているが、nチャネル型のMOSトランジスタで入力を受けるように回路を変更してもよい。
その他、本発明の要旨を逸脱しない範囲で、種々変型して実施することができる。
【0102】
【発明の効果】
以上、説明したように本発明の半導体記憶装置では、複数のセンスアンプをビット線の近くに配置してビット線の寄生容量を抑えるようにし、また、複数のセンスアンプの一部回路を共通化して回路面積を小さくし、かつセンスノードと参照ノードとをセンスアンプを介してイコライズすることによりセンスアンプを構成するトランジスタ間のばらつきをキャンセルし、イコライズと共にワード線に読み出し電圧を印加してワード線が読み出し電圧になるまでの時間を見えなくするようにしたので、高速な読み出しを実現することができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態に係るフラッシュメモリの構成を示すブロック図。
【図2】図1のフラッシュメモリ内のメモリセルアレイの構成を示す回路図。
【図3】図2のメモリセルアレイ内のメモリセルの構造を示す断面図。
【図4】図1のフラッシュメモリ内のセンスアンプの構成を示す回路図。
【図5】図1のフラッシュメモリ内のセンスアンプの他の構成を示す回路図。
【図6】図4もしくは図5のセンスアンプの残りの部分の構成を示す回路図。
【図7】図1のフラッシュメモリ内のビット線選択回路の構成を示す回路図。
【図8】図1のフラッシュメモリ内のビット線選択回路の他の構成を示す回路図。
【図9】本発明の実施の形態に係るフラッシュメモリの読み出し動作の一例を示すタイミングチャートの図。
【図10】本発明の実施の形態に係るフラッシュメモリの読み出し動作の他の例を示すタイミングチャートの図。
【図11】本発明の実施の形態に係るフラッシュメモリの読み出し動作の他の例を示すタイミングチャートの図。
【図12】本発明の実施の形態に係るフラッシュメモリの読み出し動作の他の例を示すタイミングチャートの図。
【図13】図1のフラッシュメモリ内のメモリセルアレイの他の構成を示す回路図。
【図14】図1のフラッシュメモリ内のメモリセルアレイの他の構成を示す回路図。
【図15】従来の半導体記憶装置の構成を示すブロック図。
【符号の説明】
1−1、1−2…メモリセルアレイ、
2−1、2−2…ビット線選択回路、
3…カラムアドレスバッファ、
4…ブロックアドレスバッファ、
5′…書き込みデータ転送線、
6′…ビット線制御回路、
7…データ入出力バッファ、
8…データ入出力端子、
9−1、9−2…ワード線電圧転送回路、
10…セクタ選択回路、
11…ロウアドレスバッファ、
12−1、12−2…ワード線選択回路、
13−1、13−2…ソース線選択回路、
14…アドレス信号入力端子、
15…制御信号入力端子、
16…制御信号/制御電圧発生回路、
17−1、17−2…センスアンプ、
18…読み出しデータ転送線、
31−1、31−2…増幅回路、
32−1、32−2…出力回路、
M…メモリセル、
Md…ダミーメモリセル、
Mref…参照メモリセル、
BL0−0〜BL0−3、BL1−0〜BL1−3…ビット線、
BLr0、BLr1…参照ビット線、
WL0〜WL3…ワード線、
WLref…参照ワード線、
Qp1〜Qp11、Qp21〜Qp25…pチャネル型のMOSトランジスタ、
Qn1〜Qn7、Qn11〜Qn19…nチャネル型のMOSトランジスタ、
CMp1〜CMp6…pチャネル型のカレントミラー回路、
CMn1、CMn2…nチャネル型のカレントミラー回路。
Claims (5)
- メモリセルトランジスタと、
上記メモリセルトランジスタの一端に接続されたビット線と、
上記メモリセルトランジスタのゲート電極に接続されたワード線と、
参照セルトランジスタと、
上記参照セルトランジスタの一端に接続された参照ビット線と、
上記参照セルトランジスタのゲート電極に接続された参照ワード線と、
一端が第1のセンス出力ノードに接続され、他端に第1の電位が供給され、ゲート電極が上記メモリセルトランジスタの一端に結合される第1導電型の第1のMISトランジスタと、一端が第2のセンス出力ノードに接続され、他端に上記第1の電位が供給され、ゲート電極が上記参照セルトランジスタの一端に結合される第1導電型の第2のMISトランジスタと、一端が上記第1のセンス出力ノードに接続され、他端に第2の電位が供給され、ゲート電極が上記第1のセンス出力ノードに接続される第2導電型の第3のMISトランジスタと、一端が上記第2のセンス出力ノードに接続され、他端に上記第2の電位が供給され、ゲート電極が上記第1のセンス出力ノードに接続される第2導電型の第4のMISトランジスタと、上記第2のセンス出力ノードと上記第2のMISトランジスタのゲート電極との間に挿入される第1導電型の第5のMISトランジスタとを有するセンス回路と、
上記メモリセルトランジスタからデータを読み出す際の上記ビット線の選択時に上記第5のMISトランジスタを導通させる制御を行う読み出し制御回路
とを具備したことを特徴とする半導体記憶装置。 - 複数のビット線と、
上記複数の各ビット線に一端が接続された複数のメモリセルトランジスタと、
上記各メモリセルトランジスタのゲート電極に接続されたワード線と、
各一端が上記複数のビット線にそれぞれ接続され、他端が共通に接続された複数のスイッチと、
上記複数のスイッチを選択的に導通させる制御を行う選択回路と、
参照セルトランジスタと、
上記参照セルトランジスタの一端に接続された参照ビット線と、
上記参照セルトランジスタのゲート電極に接続された参照ワード線と、
一端が第1のセンス出力ノードに接続され、他端に第1の電位が供給され、ゲート電極が上記複数のスイッチの共通接続点に結合される第1導電型の第1のMISトランジスタと、一端が第2のセンス出力ノードに接続され、他端に上記第1の電位が供給され、ゲート電極が上記参照セルトランジスタの一端に結合される第1導電型の第2のMISトランジスタと、一端が上記第1のセンス出力ノードに接続され、他端に第2の電位が供給され、ゲート電極が上記第1のセンス出力ノードに接続される第2導電型の第3のMISトランジスタと、一端が上記第2のセンス出力ノードに接続され、他端に上記第2の電位が供給され、ゲート電極が上記第1のセンス出力ノードに接続される第2導電型の第4のMISトランジスタと、上記第2のセンス出力ノードと上記第2のMISトランジスタのゲート電極との間に挿入される第1導電型の第5のMISトランジスタとを有するセンス回路と、
上記メモリセルトランジスタからデータを読み出す際の上記ビット線の選択時に上記第5のMISトランジスタを導通させる制御を行う読み出し制御回路
とを具備したことを特徴とする半導体記憶装置。 - メモリセルトランジスタと、
上記メモリセルトランジスタの一端に接続されたビット線と、
上記メモリセルトランジスタのゲート電極に接続されたワード線と、
参照セルトランジスタと、
上記参照セルトランジスタの一端に接続された参照ビット線と、
上記参照セルトランジスタのゲート電極に接続された参照ワード線と、
一端が第1のセンス出力ノードに接続され、他端に第1の電位が供給され、ゲート電極が上記メモリセルトランジスタの一端に結合される第1導電型の第1のMISトランジスタと、一端が第2のセンス出力ノードに接続され、他端に上記第1の電位が供給され、ゲート電極が上記参照セルトランジスタの一端に結合される第1導電型の第2のMISトランジスタと、一端が上記第1のセンス出力ノードに接続され、他端に第2の電位が供給され、ゲート電極が上記第2のセンス出力ノードに接続される第2導電型の第3のMISトランジスタと、一端が上記第2のセンス出力ノードに接続され、他端に上記第2の電位が供給され、ゲート電極が上記第2のセンス出力ノードに接続される第2導電型の第4のMISトランジスタと、上記第1のセンス出力ノードと上記第1のMISトランジスタのゲート電極との間に挿入される第1導電型の第5のMISトランジスタとを有するセンス回路と、
上記メモリセルトランジスタからデータを読み出す際の上記ビット線の選択時に上記第5のMISトランジスタを導通させる制御を行う読み出し制御回路
とを具備したことを特徴とする半導体記憶装置。 - 複数のビット線と、
上記複数の各ビット線に一端が接続された複数のメモリセルトランジスタと、
上記各メモリセルトランジスタのゲート電極に接続されたワード線と、
各一端が上記複数のビット線にそれぞれ接続され、他端が共通に接続された複数のスイッチと、
上記複数のスイッチを選択的に導通させる制御を行う選択回路と、
参照セルトランジスタと、
上記参照セルトランジスタの一端に接続された参照ビット線と、
上記参照セルトランジスタのゲート電極に接続された参照ワード線と、
一端が第1のセンス出力ノードに接続され、他端に第1の電位が供給され、ゲート電極が上記複数のスイッチの共通接続点に結合される第1導電型の第1のMISトランジスタと、一端が第2のセンス出力ノードに接続され、他端に上記第1の電位が供給され、ゲート電極が上記参照セルトランジスタの一端に結合される第1導電型の第2のMISトランジスタと、一端が上記第1のセンス出力ノードに接続され、他端に第2の電位が供給され、ゲート電極が上記第2のセンス出力ノードに接続される第2導電型の第3のMISトランジスタと、一端が上記第2のセンス出力ノードに接続され、他端に上記第2の電位が供給され、ゲート電極が上記第2のセンス出力ノードに接続される第2導電型の第4のMISトランジスタと、上記第1のセンス出力ノードと上記第1のMISトランジスタのゲート電極との間に挿入される第1導電型の第5のMISトランジスタとを有するセンス回路と、
上記メモリセルトランジスタからデータを読み出す際の上記ビット線の選択時に上記第5のMISトランジスタを導通させる制御を行う読み出し制御回路
とを具備したことを特徴とする半導体記憶装置。 - メモリセルを有するメモリセルアレイと、
参照メモリセルと、
上記メモリセルアレイに隣接して設けられ、上記メモリセルに記憶されたデータをセンスするセンスアンプと、
上記メモリセルに対してデータを書き込む制御を行うデータ書き込み制御回路と、
上記センスアンプでセンスされたデータを出力し、外部から供給される書き込みデータを上記データ書き込み制御回路に供給するデータ入出力回路とを具備し、
上記センスアンプは、
上記メモリセルの記憶データに応じた第1の信号が供給される第1導電型の第1のカレントミラー回路と、
上記参照メモリセルの記憶データに応じた第2の信号が供給される第1導電型の第2のカレントミラー回路と、
上記第1、第2のカレントミラー回路の出力に基づいて相補データを出力する第2導電型の第3のカレントミラー回路と、
上記メモリセルからデータを読み出す際のビット線の選択時に、上記第2の信号の供給ノードと上記第2のカレントミラー回路の出力ノードとを短絡するスイッチ
とを備えていることを特徴する半導体記憶装置。
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